JP3633455B2 - 記憶装置を内蔵した駆動装置およびそれを用いた電気光学装置並びに電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、記憶装置を内蔵した駆動装置およびそれを用いた電気光学装置並びに電子機器に関する。
【０００２】
【背景技術】
液晶装置では、通常、液晶表示パネルを駆動する表示用駆動装置内にフレームメモリーとして機能する記憶装置を設け、この記憶装置から表示データを読込んで表示する方法が採用されている。例えば、単純マトリックス型の液晶表示パネルでは、フレームレート制御階調法（ＦＲＣ法）や電圧階調法やパルス幅変調法（ＰＷＭ）などといった階調表示方法が現在利用されている。このパルス幅変調法では、コモン電極（走査電極）を駆動させるコモン駆動装置によって選択された一水平走査期間（１Ｈ）を所要の階調数に分割し、その階調に応じてオン波形を印加する期間を変える方式である。そして、このパルス幅変調法では、階調表示を構成する表示データのビット数で一水平走査期間（１Ｈ）を分割し、その分割の際に各ビット毎に重み付けを行なうことにより、液晶印加電圧を制御することができる。他方では、液晶に電圧を印加する際に、上述の表示データを構成する各ビットのうちの、最上位ビット情報だけ、あるいは最下位ビット情報だけといった、ある特定のビット位置の情報を読み出すという必要も生じている。例えば、このような駆動方法は現在では、複数のコモン電極を同時選択するマルチライン駆動法（ＭＬＳ）などに適用されている。
【０００３】
【発明が解決しようとする課題】
例えば、２ビットで形成され４階調を表示する表示データを処理する駆動装置をパルス幅変調法により駆動させる場合について説明する。このとき、ある時点において、２ビットのうちの上位１ビットの情報が必要であるとき、同時にその時点では不必要な下位１ビットの情報までも読み出してしまっていた。
【０００４】
これにより、不必要な下位１ビットを読み出すため、読み出し線の電位をある一定の状態でフローティング状態にしておくためのプリチャージ、またメモリセルの情報の読み出しの際の消費電流により、無駄な消費電力が使われていた。
【０００５】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ある特定の時点において、表示データの特定の位置のビット情報を読み出すことができる記憶装置を内蔵した駆動装置並びにそれを用いた電気光学装置および電子機器を提供することにある。
【０００６】
【課題を解決するための手段】
上述のような課題を解決するために本発明は、
表示データに基づいて表示部を駆動させる、記憶装置を内蔵した駆動装置において、
前記記憶装置は、
複数のメモリセルと、
前記複数のメモリセルの各々に表示データを書き込むために選択される複数の第１のワード線と、
前記複数の第１のワード線の各々と対となって配置され、前記複数のメモリセルの各々の表示データを読み出すために選択される複数の第２のワード線と、
第１のワード線が選択されることにより、対応する複数のメモリセルに表示データを書き込むための複数の第１のビット線と、
前記複数の第１のビット線の各々と対となって配置され、第２のワード線が選択されることにより、対応する複数のメモリセルの表示データを読み出すための複数の第２のビット線と、
前記複数の第２のビット線の各々に電位を供給するプリチャージ手段と、
前記プリチャージ手段からの電位の供給を制御する複数の第１のスイッチング素子と、
前記複数のメモリセルの各々に記憶された表示データを読み出すタイミングに基づいて、前記複数の第１のスイッチング素子の各々の開閉を制御する複数の第１の制御ラインとを有することを特徴とする。
【０００７】
このようにすることで、表示データをメモリセルから読み出す際、その表示データを形成するビット情報の内の特定位置のビット情報のみを読み出すために、特定の第２のビット線をプリチャージし、読み出し処理を行なうことができるようになり、低消費電力化が図られる。
【０００８】
また、本発明では、
前記複数の第２のビット線の読み出し先には、一方が前記複数の第２のビット線の各々に接続され、他方が各々接地された複数の第２のスイッチング素子をさらに有し、
前記複数の第１の制御ラインの各々によって前記複数の第１のスイッチング素子の各々が開閉されるタイミングに基づいて、前記複数の第２のスイッチング素子の各々の開閉を制御する第２の制御ラインを有することを特徴とする。
【０００９】
このように第１の制御ラインの制御と同じタイミングで複数の第２のスイッチング素子の開閉を制御する第２の制御ラインを設けることで、複数の第２のビット線の各々をロウレベルにプリチャージできるようになる。
【００１０】
また、本発明では、
表示データのそれぞれがＮ（Ｎは自然数）ビット情報で形成されている場合、前記複数の第１の制御ラインはＮ本を有し、
表示データのそれぞれの内で同一の位に対応する１ビット情報が読み出される前記複数の第２のビット線のうちの一群のビット線の各々と接続された第１のスイッチング素子の開閉が、前記Ｎ本の第１の制御ラインの内の同一のラインで制御されることを特徴とする。
【００１１】
Ｎ本の第１の制御ラインのうち、表示データラッチ回路に読み出される表示データに対応した第２のビット線を制御する制御ラインを駆動させることができる。
【００１２】
これにより、第２のビット線の各々をロウレベルあるいはハイレベルにプリチャージするかを選択的に決定できる。
【００１３】
また、本発明では、
前記第２の制御ラインは、前記Ｎ本の第１の制御ラインの各々と対となって配置されたＮ本を有し、
表示データのそれぞれの内で同一の位に対応する１ビット情報が読み出される前記複数の第２のビット線のうちの一群のビット線の各々と接続された第２のスイッチング素子の開閉が、前記Ｎ本の第２の制御ラインの内の同一のラインで制御されることを特徴とする。
【００１４】
このようにすることで、表示データラッチ回路に読み出される表示データに対応した第２のビット線の各々の電位を抜くことができるようになる。これにより、さらに低消費電力化が図られる。
【００１５】
また、本発明の駆動装置を電気光学装置および電子機器に適用することができる。
【００１６】
【発明の実施の形態】
以下に本発明の実施形態について図面を用いて説明する。
【００１７】
（駆動装置について）
図１は、例えば、８階調（３ビット）の表示が可能な液晶装置を駆動するための表示用の駆動装置１０を示している。
【００１８】
この駆動装置１０は、コモン駆動回路２０、セグメント駆動回路２２、デコーダ２４、表示データラッチ回路２６、表示データＲＡＭ３０、Ｉ／Ｏバッファ回路３２、ページアドレス回路３４、カラムアドレス回路３６、ＬＣＤ表示アドレス回路３８、表示タイミング発生回路４０、発振回路４２、ＭＰＵインターフェイス回路５０および入出力バッファ５２などの装置を有して構成されている。
【００１９】
ＭＰＵインターフェイス５０には、外部のＭＰＵ７０からの各種信号が入力されるための複数の入力端子（図示しない）を有している。この入力端子としては、チップセレクト端子ＸＣＳ、データ識別端子Ａ０、データバスラッチ端子ＸＲＤ、データ取込み端子ＸＷＲ、リセット端子ＸＲＥＳおよび入力切換え端子Ｐ／Ｓなどが設けられている。
【００２０】
チップセレクト端子ＸＣＳには、駆動装置１０がアクティブな状態であるか否かを決定する信号が供給される。データ識別端子Ａ０には、ＭＰＵ７０から供給されるデータが、コマンドデータあるいは表示データのどちらであるかを識別する信号が供給される。データバスラッチ端子ＸＲＤに信号が供給されると、データバス６０がラッチされ、データ信号がデータバス６０に出力される。データ取込み端子ＸＷＲに信号が供給されると、データバス６０上のデータ信号が駆動装置１０の内部に取り込まれる。リセット端子ＸＲＥＳに信号が供給されると、デフォルト値に設定される。入力切換え端子Ｐ／Ｓには、パラレルまたはシリアルデータのいずれか一方への入力切替えを行なう。
【００２１】
入出力バッファ５２には、入出力端子Ｄ０〜Ｄ７が設けられている。この入出力端子Ｄ０〜Ｄ７を介して、外部のＭＰＵ７０によって処理されたコマンドデータおよび表示データがともに駆動装置１０に供給される。
【００２２】
以下には、ＭＰＵインターフェイス５０に供給された各種信号による駆動装置１０内の動作の一例を示す。
【００２３】
データ識別端子Ａ０に信号「０」が入力されることで、入出力バッファ５２にはコマンドデータが入力される。このコマンドデータは、入力切換え端子Ｐ／Ｓ端子によりシリアルデータとして入出力バッファ５２に供給される。さらに、８ビット分のシリアルデータが入出力バッファ５２にラッチされた後に、パラレルデータに変換されてコマンドデコーダ４４に供給される。同様に、データ識別端子Ａ０に「１」が入力されると、入出力バッファ５２には表示データが入力される。この表示データは、入力切換え端子Ｐ／Ｓによりシリアルデータとして、入出力バッファ５２に供給される。さらに、８ビット分のシリアルデータが入出力バッファ５２にラッチされた後に、パラレルデータに変換されてデータバス６０にパラレルに送出される。コマンドデコーダ４４でデコードされたコマンドデータは、表示タイミング発生回路４０の動作コマンドとして用いられる他、表示データＲＡＭ３０に接続された、ページアドレス回路３４およびカラムアドレス回路３６のそれぞれのアドレス指定などに用いられる。
【００２４】
ここで、ページアドレス回路３４は、外部のＭＰＵ７０から表示データＲＡＭ３０にアクセスする場合に、ページ方向のアドレス制御を行なう。同様に、カラムアドレス回路３６は、外部のＭＰＵ７０から表示データＲＡＭ３０にアクセスする場合に、カラム方向のアドレス制御を行なう。
【００２５】
一方、データバス６０にラッチされたパラレルの表示データは、表示データＲＡＭ３０のＩ／Ｏバッファ回路３２を介して、コマンドにより指定されたページ及びカラムの各アドレスに従って、表示データＲＡＭ３０内の対応するメモリセルの各々に書き込まれる。
【００２６】
表示タイミング発生回路４０には、クロック信号ＣＬ、極性反転化信号ＦＲおよび階調制御信号ＧＣＰなどが供給される。表示タイミング発生回路４０は、発振回路４２により、これらの信号のタイミングを変換する。ここで、クロック信号ＣＬは、液晶パネルのフレーム（１画面）の表示クロックを制御するための信号である。極性反転化信号ＦＲは、液晶パネルにおける各画素の電圧極性を、単位時間毎に変化させるための信号である。階調制御信号ＧＣＰは、階調の濃淡のレベルを制御するための信号である。
【００２７】
表示データＲＡＭ３０は、液晶パネルにおけるＮ（Ｎは自然数）本のセグメント電極ＳＥＧ１〜ＳＥＧＮと、Ｍ（Ｍは自然数）本のコモン電極ＣＯＭ１〜ＣＯＭＭとの交点に対応して形成される画素数（１フレーム分）と同じ数であるＭ×Ｎ個のメモリ素子（メモリセル）を有している。なお、本実施形態では、ＳＲＡＭ（スタティック・ランダム・アクセスメモリ）をメモリセルに用いているが、ＤＲＡＭ（ダイナミック・ランダム・アクセスメモリ）などの記憶装置を適用してもよい。
【００２８】
この表示データＲＡＭ３０に記憶された表示データのうち、液晶パネル内の１本のコモン電極に対応する表示データＲＡＭ３０のメモリセルの情報の各々（１ライン分）は、ＬＣＤ表示アドレス回路３８の制御に基づいて、順次、表示データラッチ回路２６に読み出される。表示データは、表示タイミング発生回路４０から供給されるクロック信号ＣＬに基づいて、デコーダ２４に供給される。デコーダ２４によりデコードされた表示データは、セグメント駆動回路２２にて、液晶パネルの駆動に必要なレベルの電圧に変換され、セグメント電極ＳＥＧ１〜ＳＥＧＮの各々に供給される。そしてコモン駆動回路２０により、まだ選択されていないコモン電極が、順次、選択されていく。
【００２９】
（比較例としての表示データＲＡＭについて）
本実施形態では、上述のような３ビット（８階調）を単位として形成された表示データを表示駆動させる駆動装置１０において、ある時点で、その表示データの各々のうちで同一の位のビット情報を液晶パネルに出力して駆動させる。
【００３０】
このように表示駆動をさせるための表示データＲＡＭ３０Ａの構成の一例を図４に示す。
【００３１】
この表示データＲＡＭ３０Ａは、記憶領域１１０Ａおよびプリチャージ回路部１０４などを有して構成されている。
【００３２】
この表示データＲＡＭ３０Ａに記憶された表示データのうち、液晶パネル内の１本のコモン電極に対応するメモリセルの情報の各々（１ライン分）は、ＬＣＤ表示アドレス回路３８Ａの制御に基づいて、順次、表示データラッチ回路２６に読み出される。
【００３３】
記憶領域１００には、外部のＭＰＵ７０から供給される表示データの書き込み制御を行なうための、Ｍ本のワード線ＷＬ１〜ＷＬＭ、Ｎ本のビット線ＢＬ１〜ＢＬＮ、およびＮ本のビット対線ＸＢＬ１〜ＸＢＬＮがそれぞれ配置されている。このそれぞれの線の交差位置に対応して、Ｍ×Ｎ個のメモリセルＭＣ１１〜ＭＣＭＮが配置されている。さらに、このメモリセルＭＣ１１〜ＭＣＭＮの各々に対応して、その記憶された情報の各々を液晶パネルに供給またはその供給の制御をするための、Ｎ本のＬＣＤ系ビット線ＬＣＤＢＬ１〜ＬＣＤＢＬＮ、およびＭ対のＬＣＤ系ワード線ＬＣＤＷＬ１〜ＬＣＤＷＬＭがそれぞれ配置されている。このＭ対のＬＣＤ系ワード線ＬＣＤＷＬ１〜ＬＣＤＷＬＭの各々は、３ビットの表示データに対応して、３本のＬＣＤ系ワード線で構成されている。例えば、ＬＣＤ系ワード線ＬＣＤＷＬ１は、サフィックス１〜３を付した、３本のＬＣＤ系ワード線ＬＣＤＷＬ１−１〜ＬＣＤＷＬ１−３から成っている。
【００３４】
記憶領域１１０Ａ内に配置されている１つのメモリセルＭＣ１１を一例とた場合、Ｎチャネル型トランジスタＱＮ１０，１２、Ｐチャネル型トランジスタＱＰ１０，１２、およびインバータＩＮＶ１０，１２がそれぞれ配置されている。
【００３５】
メモリセルＭＣ１１において、ワード線ＷＬ１が選択されることで、Ｎチャネル型トランジスタＱＮ１０，１２がオンし、ビット線ＢＬ１およびビット対線ＸＢＬ１を介して表示データの書き込み制御が行なわれる。この表示データは、インバータＩＮＶ１０，１２で構成されるフリップフロップによってラッチされる。また、Ｐチャネル型ＭＯＳトランジスタＱＰ１２のゲートには、ＬＣＤ系ワード線ＬＣＤＷＬ１−１が接続されている。
【００３６】
メモリセルＭＣ１２のＰチャネル型ＭＯＳトランジスタＱＰ１２のゲートにはＬＣＤ系ワード線ＬＣＤＷＬ１−２が、メモリセルＭＣ１３のＰチャネル型ＭＯＳトランジスタＱＰ１２のゲートにはＬＣＤ系ワード線ＬＣＤＷＬ１−３が、それぞれ接続されている。
【００３７】
また、プリチャージ回路部１０４は、プリセット線ＰＳを有して構成されている。プリセット線ＰＳは、Ｎチャネル型ＭＯＳトランジスタＱＮ２０の開閉を制御する。そして、このＮチャネル型ＭＯＳトランジスタＱＮ２０がオンされることで、ＬＣＤ系ビット線ＬＣＤＢＬ１〜ＬＣＤＢＬＮのそれぞれの一方に接地電位ＶＳＳが供給される。
【００３８】
例えば便宜的に、メモリセルＭＣ１１〜ＭＣ１３の３ビットで形成される表示データに注目した場合、メモリセルＭＣ１１の情報のみを液晶パネルに出力する場合の動作について、以下に説明する。メモリセルＭＣ１１の情報のみを選択する場合には、ＬＣＤ表示アドレス回路３８Ａにより、ＬＣＤ系ワード線ＬＣＤＷＬ１−１が選択される。この後に、メモリセルＭＣ１１の情報がＬＣＤ系ビット線ＬＣＤＢＬ１を介して、液晶パネルに出力される。
【００３９】
このように表示データＲＡＭ３０Ａを構成することで、ＬＣＤ表示アドレス回路３８Ａに基づいて、適当なＬＣＤ系ワード線を選択した後に、表示データの所定の位のビット情報を読み出すことができる。
【００４０】
しかし、このような構成にした場合、ＬＣＤ系ワード線の本数は記憶装置のページ（行）方向のメモリセル数、および液晶パネルで表示する階調数に比例して増加し、表示データＲＡＭ３０Ａのサイズが大きくなってしまうという問題が生ずる。
【００４１】
そこで、以下に説明する図２に示すような表示データＲＡＭ３０を用いることにする。
【００４２】
（本実施形態に係る表示データＲＡＭについて）
図２は本実施形態に係る駆動装置１０に内蔵された、表示データＲＡＭ３０の回路構成を示している。
【００４３】
この表示データＲＡＭ３０は、記憶領域１１０およびプリチャージ回路部１１２を有している。
【００４４】
プリチャージ回路部１１２は、電位ＶＤＤを供給するプリチャージ回路、プリチャージ線ＰＣおよびプリセット線ＰＳを有して構成されている。
【００４５】
このプリチャージ線ＰＣは、Ｐチャネル型ＭＯＳトランジスタＱＰ２０の開閉を制御する。そして、このＰチャネル型ＭＯＳトランジスタＱＰ２０がオンされることで、ＬＣＤ系ビット線ＬＣＤＢＬ１〜ＬＣＤＢＬＮのそれぞれの一方に電源電位ＶＤＤが供給される。
【００４６】
プリセット線ＰＳは、Ｎチャネル型ＭＯＳトランジスタＱＮ２０の開閉を制御する。そして、このＮチャネル型ＭＯＳトランジスタＱＮ２０がオンされることで、ＬＣＤ系ビット線ＬＣＤＢＬ１〜ＬＣＤＢＬＮのそれぞれの一方に接地電位ＶＳＳが供給される。
【００４７】
ここで、本実施形態では、３ビットを単位として形成された表示データを用いている。このため、プリチャージ線ＰＣは３本のプリチャージ線ＰＣ１〜ＰＣ３、プリセット線ＰＳは３本のプリセット線ＰＳ１〜ＰＳ３がそれぞれ対と成って構成されている。
【００４８】
なお、インバータＩＮＶ２０はＬＣＤ系ビット線ＬＣＤＢＬ１〜ＬＣＤＢＬＮのそれぞれに読み出される論理出力を逆転させるように機能する。同時に、Ｎチャネル型ＭＯＳトランジスタＱＮ２２は、ＬＣＤ系ビット線ＬＣＤＢＬ１〜ＬＣＤＢＬＮのそれぞれに読み出される論理出力の振幅レベルを維持するように機能させるために設けられている。
【００４９】
図３は、パルス幅変調方式（ＰＷＭ）で駆動された液晶パネルにおいて、表示データＲＡＭ３０に記憶された表示データが読み出されるタイミングチャートを示している。なお、上述したように、表示データは３ビットを単位として形成されており、例えば、メモリセルＭＣ１１、ＭＣ１２およびＭＣ１３の単位で１つの表示データを表している。この図３で、例えば３ビットで形成される表示データであるメモリセルＭＣ１１〜ＭＣ１３の内で、最上位ビットであるメモリセルＭＣ１１のデータが読み出されるときの動作を以下に説明する。
【００５０】
ＬＣＤ表示アドレス回路３８により、ＬＣＤ表示部の対象となるライン（走査線）が選択された後の時点ｔ１において、プリチャージ線ＰＣ１、およびプリセット線ＰＳ１が共に選択される。この時点ｔ１では、プリチャージ線ＰＣ１にはハイレベル「Ｈ」、プリセット線ＰＳ１にはハイレベル「Ｈ」の電位がそれぞれ供給される。そして、Ｎチャネル型ＭＯＳトランジスタＱＮ２０がオンし、Ｐチャネル型ＭＯＳトランジスタＱＰ２０はオフすることで、ＬＣＤ系ビット線ＬＣＤＢＬ１がロウレベル「Ｌ」にプリチャージされる。このとき、ＬＣＤ系ビット線ＬＣＤＢＬ２，ＬＣＤＢＬ３は共に、ハイレベル「Ｈ」の電位が供給され、ロウレベル「Ｌ」にプリチャージされない。
【００５１】
時点ｔ２においては、プリチャージ線ＰＣ１はロウレベル「Ｌ」になり、プリチャージは終了する。この後に、ＬＣＤ系ワード線ＬＣＤＷＬ１が選択され、これによりメモリセルＭＣ１１の情報がＬＣＤ系ビット線ＬＣＤＢＬ１を介して、表示データＲＡＭ３０の外部に読み出される。このとき、プリセット線ＰＳ２，ＰＳ３は共にロウレベル「Ｌ」なので、Ｐチャネル型ＭＯＳトランジスタＱＰ２０はオンし、ＬＣＤ系ビット線ＬＣＤＢＬ２，ＬＣＤＢＬ３はともに電源電位ＶＤＤレベルであるハイレベル「Ｈ」にはチャージされる。このため、メモリセルＭＣ１２，ＭＣ１３の情報は共にＬＣＤ系ビット線上に読み出されることはない。つまり、以上説明した動作においては、最上位ビットであるメモリセルＭＣ１１の情報が、表示データＲＡＭ３０の外部に読み出されることになる。
【００５２】
この読み出された情報は、時点ｔ２から時点ｔ３にかけてセグメント駆動回路２２を介して液晶パネルに供給される。
【００５３】
ＬＣＤ表示アドレス回路３８により選択されたメモリセルの情報が、以下同様の動作によって、読み出されることになる。
【００５４】
このように、表示データＲＡＭ３０を動作させることで、ある時点に、表示データの中位ビット情報あるいは最下位ビット情報などを選択して読み出すことができるようになる。
【００５５】
以上説明した通り、本実施形態では以下のような効果を奏する。
【００５６】
表示用駆動装置に組み込まれた記憶装置に記憶された表示データのうち、不必要なビット位置のデータをプリチャージし、かつ読み出すことなく、特定のビット位置のみをプリチャージかつ読み出して液晶パネルに供給することができる。これにより低消費電力化を図ることができるようになる。
【００５７】
また、ＬＣＤ系ワード線を増やすことなく、表示データＲＡＭを構成でき、これにより記憶装置自体のサイズの増大を抑えることができる。
【００５８】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施の形態では、３ビットで形成される表示データを用いたが、８ビットで形成され２５６階調を表示する表示用駆動装置に本発明を適用することも当然に可能である。この場合、８対のプリチャージ線ＰＣ１〜ＰＣ８，プリセット線ＰＳ１〜ＰＳ８が必要になる。
【００５９】
本実施形態ではＴＦＴ型の液晶装置を用いて説明したが、他の種々の方式の表示装置にも適用できる。
【００６０】
また、本実施形態のＬＣＤ系ビット線のように、読み出しを別系統で行なう記憶装置が必要になるものであれば、適用可能である。
【００６１】
本発明は、例えば、携帯電話、ゲーム機器、電子手帳、パーソナルコンピュータ、ワードプロセッサ、テレビ、カーナビゲーション装置など各種の電子機器に適用することができる。
【図面の簡単な説明】
【図１】本実施形態に係る駆動装置の構成を示す図である。
【図２】図１に示す表示データＲＡＭの構成を示す図である。
【図３】図２に示す表示データＲＡＭからの表示データの読み出し動作を示す図である。
【図４】図２に示す表示データＲＡＭの変形例を示す図である。
【符号の説明】
１０ 駆動装置
２０ コモン駆動回路
２２ セグメント駆動回路
２４ デコーダ
２６ 表示データラッチ回路
３０，３０Ａ 表示データＲＡＭ
３２ Ｉ／Ｏバッファ回路
３４ ページアドレス回路
３６ カラムアドレス回路
３８，３８Ａ ＬＣＤ表示アドレス回路
４０ 表示タイミング発生回路
４２ 発振回路
４４ コマンドデコーダ
５０ ＭＰＵインターフェイス
５２ 入出力バッファ
６０ バスライン
７０ ＭＰＵ
１１０，１１０Ａ 記憶領域
１０４，１１２ プリチャージ回路部
【発明の属する技術分野】
本発明は、記憶装置を内蔵した駆動装置およびそれを用いた電気光学装置並びに電子機器に関する。
【０００２】
【背景技術】
液晶装置では、通常、液晶表示パネルを駆動する表示用駆動装置内にフレームメモリーとして機能する記憶装置を設け、この記憶装置から表示データを読込んで表示する方法が採用されている。例えば、単純マトリックス型の液晶表示パネルでは、フレームレート制御階調法（ＦＲＣ法）や電圧階調法やパルス幅変調法（ＰＷＭ）などといった階調表示方法が現在利用されている。このパルス幅変調法では、コモン電極（走査電極）を駆動させるコモン駆動装置によって選択された一水平走査期間（１Ｈ）を所要の階調数に分割し、その階調に応じてオン波形を印加する期間を変える方式である。そして、このパルス幅変調法では、階調表示を構成する表示データのビット数で一水平走査期間（１Ｈ）を分割し、その分割の際に各ビット毎に重み付けを行なうことにより、液晶印加電圧を制御することができる。他方では、液晶に電圧を印加する際に、上述の表示データを構成する各ビットのうちの、最上位ビット情報だけ、あるいは最下位ビット情報だけといった、ある特定のビット位置の情報を読み出すという必要も生じている。例えば、このような駆動方法は現在では、複数のコモン電極を同時選択するマルチライン駆動法（ＭＬＳ）などに適用されている。
【０００３】
【発明が解決しようとする課題】
例えば、２ビットで形成され４階調を表示する表示データを処理する駆動装置をパルス幅変調法により駆動させる場合について説明する。このとき、ある時点において、２ビットのうちの上位１ビットの情報が必要であるとき、同時にその時点では不必要な下位１ビットの情報までも読み出してしまっていた。
【０００４】
これにより、不必要な下位１ビットを読み出すため、読み出し線の電位をある一定の状態でフローティング状態にしておくためのプリチャージ、またメモリセルの情報の読み出しの際の消費電流により、無駄な消費電力が使われていた。
【０００５】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ある特定の時点において、表示データの特定の位置のビット情報を読み出すことができる記憶装置を内蔵した駆動装置並びにそれを用いた電気光学装置および電子機器を提供することにある。
【０００６】
【課題を解決するための手段】
上述のような課題を解決するために本発明は、
表示データに基づいて表示部を駆動させる、記憶装置を内蔵した駆動装置において、
前記記憶装置は、
複数のメモリセルと、
前記複数のメモリセルの各々に表示データを書き込むために選択される複数の第１のワード線と、
前記複数の第１のワード線の各々と対となって配置され、前記複数のメモリセルの各々の表示データを読み出すために選択される複数の第２のワード線と、
第１のワード線が選択されることにより、対応する複数のメモリセルに表示データを書き込むための複数の第１のビット線と、
前記複数の第１のビット線の各々と対となって配置され、第２のワード線が選択されることにより、対応する複数のメモリセルの表示データを読み出すための複数の第２のビット線と、
前記複数の第２のビット線の各々に電位を供給するプリチャージ手段と、
前記プリチャージ手段からの電位の供給を制御する複数の第１のスイッチング素子と、
前記複数のメモリセルの各々に記憶された表示データを読み出すタイミングに基づいて、前記複数の第１のスイッチング素子の各々の開閉を制御する複数の第１の制御ラインとを有することを特徴とする。
【０００７】
このようにすることで、表示データをメモリセルから読み出す際、その表示データを形成するビット情報の内の特定位置のビット情報のみを読み出すために、特定の第２のビット線をプリチャージし、読み出し処理を行なうことができるようになり、低消費電力化が図られる。
【０００８】
また、本発明では、
前記複数の第２のビット線の読み出し先には、一方が前記複数の第２のビット線の各々に接続され、他方が各々接地された複数の第２のスイッチング素子をさらに有し、
前記複数の第１の制御ラインの各々によって前記複数の第１のスイッチング素子の各々が開閉されるタイミングに基づいて、前記複数の第２のスイッチング素子の各々の開閉を制御する第２の制御ラインを有することを特徴とする。
【０００９】
このように第１の制御ラインの制御と同じタイミングで複数の第２のスイッチング素子の開閉を制御する第２の制御ラインを設けることで、複数の第２のビット線の各々をロウレベルにプリチャージできるようになる。
【００１０】
また、本発明では、
表示データのそれぞれがＮ（Ｎは自然数）ビット情報で形成されている場合、前記複数の第１の制御ラインはＮ本を有し、
表示データのそれぞれの内で同一の位に対応する１ビット情報が読み出される前記複数の第２のビット線のうちの一群のビット線の各々と接続された第１のスイッチング素子の開閉が、前記Ｎ本の第１の制御ラインの内の同一のラインで制御されることを特徴とする。
【００１１】
Ｎ本の第１の制御ラインのうち、表示データラッチ回路に読み出される表示データに対応した第２のビット線を制御する制御ラインを駆動させることができる。
【００１２】
これにより、第２のビット線の各々をロウレベルあるいはハイレベルにプリチャージするかを選択的に決定できる。
【００１３】
また、本発明では、
前記第２の制御ラインは、前記Ｎ本の第１の制御ラインの各々と対となって配置されたＮ本を有し、
表示データのそれぞれの内で同一の位に対応する１ビット情報が読み出される前記複数の第２のビット線のうちの一群のビット線の各々と接続された第２のスイッチング素子の開閉が、前記Ｎ本の第２の制御ラインの内の同一のラインで制御されることを特徴とする。
【００１４】
このようにすることで、表示データラッチ回路に読み出される表示データに対応した第２のビット線の各々の電位を抜くことができるようになる。これにより、さらに低消費電力化が図られる。
【００１５】
また、本発明の駆動装置を電気光学装置および電子機器に適用することができる。
【００１６】
【発明の実施の形態】
以下に本発明の実施形態について図面を用いて説明する。
【００１７】
（駆動装置について）
図１は、例えば、８階調（３ビット）の表示が可能な液晶装置を駆動するための表示用の駆動装置１０を示している。
【００１８】
この駆動装置１０は、コモン駆動回路２０、セグメント駆動回路２２、デコーダ２４、表示データラッチ回路２６、表示データＲＡＭ３０、Ｉ／Ｏバッファ回路３２、ページアドレス回路３４、カラムアドレス回路３６、ＬＣＤ表示アドレス回路３８、表示タイミング発生回路４０、発振回路４２、ＭＰＵインターフェイス回路５０および入出力バッファ５２などの装置を有して構成されている。
【００１９】
ＭＰＵインターフェイス５０には、外部のＭＰＵ７０からの各種信号が入力されるための複数の入力端子（図示しない）を有している。この入力端子としては、チップセレクト端子ＸＣＳ、データ識別端子Ａ０、データバスラッチ端子ＸＲＤ、データ取込み端子ＸＷＲ、リセット端子ＸＲＥＳおよび入力切換え端子Ｐ／Ｓなどが設けられている。
【００２０】
チップセレクト端子ＸＣＳには、駆動装置１０がアクティブな状態であるか否かを決定する信号が供給される。データ識別端子Ａ０には、ＭＰＵ７０から供給されるデータが、コマンドデータあるいは表示データのどちらであるかを識別する信号が供給される。データバスラッチ端子ＸＲＤに信号が供給されると、データバス６０がラッチされ、データ信号がデータバス６０に出力される。データ取込み端子ＸＷＲに信号が供給されると、データバス６０上のデータ信号が駆動装置１０の内部に取り込まれる。リセット端子ＸＲＥＳに信号が供給されると、デフォルト値に設定される。入力切換え端子Ｐ／Ｓには、パラレルまたはシリアルデータのいずれか一方への入力切替えを行なう。
【００２１】
入出力バッファ５２には、入出力端子Ｄ０〜Ｄ７が設けられている。この入出力端子Ｄ０〜Ｄ７を介して、外部のＭＰＵ７０によって処理されたコマンドデータおよび表示データがともに駆動装置１０に供給される。
【００２２】
以下には、ＭＰＵインターフェイス５０に供給された各種信号による駆動装置１０内の動作の一例を示す。
【００２３】
データ識別端子Ａ０に信号「０」が入力されることで、入出力バッファ５２にはコマンドデータが入力される。このコマンドデータは、入力切換え端子Ｐ／Ｓ端子によりシリアルデータとして入出力バッファ５２に供給される。さらに、８ビット分のシリアルデータが入出力バッファ５２にラッチされた後に、パラレルデータに変換されてコマンドデコーダ４４に供給される。同様に、データ識別端子Ａ０に「１」が入力されると、入出力バッファ５２には表示データが入力される。この表示データは、入力切換え端子Ｐ／Ｓによりシリアルデータとして、入出力バッファ５２に供給される。さらに、８ビット分のシリアルデータが入出力バッファ５２にラッチされた後に、パラレルデータに変換されてデータバス６０にパラレルに送出される。コマンドデコーダ４４でデコードされたコマンドデータは、表示タイミング発生回路４０の動作コマンドとして用いられる他、表示データＲＡＭ３０に接続された、ページアドレス回路３４およびカラムアドレス回路３６のそれぞれのアドレス指定などに用いられる。
【００２４】
ここで、ページアドレス回路３４は、外部のＭＰＵ７０から表示データＲＡＭ３０にアクセスする場合に、ページ方向のアドレス制御を行なう。同様に、カラムアドレス回路３６は、外部のＭＰＵ７０から表示データＲＡＭ３０にアクセスする場合に、カラム方向のアドレス制御を行なう。
【００２５】
一方、データバス６０にラッチされたパラレルの表示データは、表示データＲＡＭ３０のＩ／Ｏバッファ回路３２を介して、コマンドにより指定されたページ及びカラムの各アドレスに従って、表示データＲＡＭ３０内の対応するメモリセルの各々に書き込まれる。
【００２６】
表示タイミング発生回路４０には、クロック信号ＣＬ、極性反転化信号ＦＲおよび階調制御信号ＧＣＰなどが供給される。表示タイミング発生回路４０は、発振回路４２により、これらの信号のタイミングを変換する。ここで、クロック信号ＣＬは、液晶パネルのフレーム（１画面）の表示クロックを制御するための信号である。極性反転化信号ＦＲは、液晶パネルにおける各画素の電圧極性を、単位時間毎に変化させるための信号である。階調制御信号ＧＣＰは、階調の濃淡のレベルを制御するための信号である。
【００２７】
表示データＲＡＭ３０は、液晶パネルにおけるＮ（Ｎは自然数）本のセグメント電極ＳＥＧ１〜ＳＥＧＮと、Ｍ（Ｍは自然数）本のコモン電極ＣＯＭ１〜ＣＯＭＭとの交点に対応して形成される画素数（１フレーム分）と同じ数であるＭ×Ｎ個のメモリ素子（メモリセル）を有している。なお、本実施形態では、ＳＲＡＭ（スタティック・ランダム・アクセスメモリ）をメモリセルに用いているが、ＤＲＡＭ（ダイナミック・ランダム・アクセスメモリ）などの記憶装置を適用してもよい。
【００２８】
この表示データＲＡＭ３０に記憶された表示データのうち、液晶パネル内の１本のコモン電極に対応する表示データＲＡＭ３０のメモリセルの情報の各々（１ライン分）は、ＬＣＤ表示アドレス回路３８の制御に基づいて、順次、表示データラッチ回路２６に読み出される。表示データは、表示タイミング発生回路４０から供給されるクロック信号ＣＬに基づいて、デコーダ２４に供給される。デコーダ２４によりデコードされた表示データは、セグメント駆動回路２２にて、液晶パネルの駆動に必要なレベルの電圧に変換され、セグメント電極ＳＥＧ１〜ＳＥＧＮの各々に供給される。そしてコモン駆動回路２０により、まだ選択されていないコモン電極が、順次、選択されていく。
【００２９】
（比較例としての表示データＲＡＭについて）
本実施形態では、上述のような３ビット（８階調）を単位として形成された表示データを表示駆動させる駆動装置１０において、ある時点で、その表示データの各々のうちで同一の位のビット情報を液晶パネルに出力して駆動させる。
【００３０】
このように表示駆動をさせるための表示データＲＡＭ３０Ａの構成の一例を図４に示す。
【００３１】
この表示データＲＡＭ３０Ａは、記憶領域１１０Ａおよびプリチャージ回路部１０４などを有して構成されている。
【００３２】
この表示データＲＡＭ３０Ａに記憶された表示データのうち、液晶パネル内の１本のコモン電極に対応するメモリセルの情報の各々（１ライン分）は、ＬＣＤ表示アドレス回路３８Ａの制御に基づいて、順次、表示データラッチ回路２６に読み出される。
【００３３】
記憶領域１００には、外部のＭＰＵ７０から供給される表示データの書き込み制御を行なうための、Ｍ本のワード線ＷＬ１〜ＷＬＭ、Ｎ本のビット線ＢＬ１〜ＢＬＮ、およびＮ本のビット対線ＸＢＬ１〜ＸＢＬＮがそれぞれ配置されている。このそれぞれの線の交差位置に対応して、Ｍ×Ｎ個のメモリセルＭＣ１１〜ＭＣＭＮが配置されている。さらに、このメモリセルＭＣ１１〜ＭＣＭＮの各々に対応して、その記憶された情報の各々を液晶パネルに供給またはその供給の制御をするための、Ｎ本のＬＣＤ系ビット線ＬＣＤＢＬ１〜ＬＣＤＢＬＮ、およびＭ対のＬＣＤ系ワード線ＬＣＤＷＬ１〜ＬＣＤＷＬＭがそれぞれ配置されている。このＭ対のＬＣＤ系ワード線ＬＣＤＷＬ１〜ＬＣＤＷＬＭの各々は、３ビットの表示データに対応して、３本のＬＣＤ系ワード線で構成されている。例えば、ＬＣＤ系ワード線ＬＣＤＷＬ１は、サフィックス１〜３を付した、３本のＬＣＤ系ワード線ＬＣＤＷＬ１−１〜ＬＣＤＷＬ１−３から成っている。
【００３４】
記憶領域１１０Ａ内に配置されている１つのメモリセルＭＣ１１を一例とた場合、Ｎチャネル型トランジスタＱＮ１０，１２、Ｐチャネル型トランジスタＱＰ１０，１２、およびインバータＩＮＶ１０，１２がそれぞれ配置されている。
【００３５】
メモリセルＭＣ１１において、ワード線ＷＬ１が選択されることで、Ｎチャネル型トランジスタＱＮ１０，１２がオンし、ビット線ＢＬ１およびビット対線ＸＢＬ１を介して表示データの書き込み制御が行なわれる。この表示データは、インバータＩＮＶ１０，１２で構成されるフリップフロップによってラッチされる。また、Ｐチャネル型ＭＯＳトランジスタＱＰ１２のゲートには、ＬＣＤ系ワード線ＬＣＤＷＬ１−１が接続されている。
【００３６】
メモリセルＭＣ１２のＰチャネル型ＭＯＳトランジスタＱＰ１２のゲートにはＬＣＤ系ワード線ＬＣＤＷＬ１−２が、メモリセルＭＣ１３のＰチャネル型ＭＯＳトランジスタＱＰ１２のゲートにはＬＣＤ系ワード線ＬＣＤＷＬ１−３が、それぞれ接続されている。
【００３７】
また、プリチャージ回路部１０４は、プリセット線ＰＳを有して構成されている。プリセット線ＰＳは、Ｎチャネル型ＭＯＳトランジスタＱＮ２０の開閉を制御する。そして、このＮチャネル型ＭＯＳトランジスタＱＮ２０がオンされることで、ＬＣＤ系ビット線ＬＣＤＢＬ１〜ＬＣＤＢＬＮのそれぞれの一方に接地電位ＶＳＳが供給される。
【００３８】
例えば便宜的に、メモリセルＭＣ１１〜ＭＣ１３の３ビットで形成される表示データに注目した場合、メモリセルＭＣ１１の情報のみを液晶パネルに出力する場合の動作について、以下に説明する。メモリセルＭＣ１１の情報のみを選択する場合には、ＬＣＤ表示アドレス回路３８Ａにより、ＬＣＤ系ワード線ＬＣＤＷＬ１−１が選択される。この後に、メモリセルＭＣ１１の情報がＬＣＤ系ビット線ＬＣＤＢＬ１を介して、液晶パネルに出力される。
【００３９】
このように表示データＲＡＭ３０Ａを構成することで、ＬＣＤ表示アドレス回路３８Ａに基づいて、適当なＬＣＤ系ワード線を選択した後に、表示データの所定の位のビット情報を読み出すことができる。
【００４０】
しかし、このような構成にした場合、ＬＣＤ系ワード線の本数は記憶装置のページ（行）方向のメモリセル数、および液晶パネルで表示する階調数に比例して増加し、表示データＲＡＭ３０Ａのサイズが大きくなってしまうという問題が生ずる。
【００４１】
そこで、以下に説明する図２に示すような表示データＲＡＭ３０を用いることにする。
【００４２】
（本実施形態に係る表示データＲＡＭについて）
図２は本実施形態に係る駆動装置１０に内蔵された、表示データＲＡＭ３０の回路構成を示している。
【００４３】
この表示データＲＡＭ３０は、記憶領域１１０およびプリチャージ回路部１１２を有している。
【００４４】
プリチャージ回路部１１２は、電位ＶＤＤを供給するプリチャージ回路、プリチャージ線ＰＣおよびプリセット線ＰＳを有して構成されている。
【００４５】
このプリチャージ線ＰＣは、Ｐチャネル型ＭＯＳトランジスタＱＰ２０の開閉を制御する。そして、このＰチャネル型ＭＯＳトランジスタＱＰ２０がオンされることで、ＬＣＤ系ビット線ＬＣＤＢＬ１〜ＬＣＤＢＬＮのそれぞれの一方に電源電位ＶＤＤが供給される。
【００４６】
プリセット線ＰＳは、Ｎチャネル型ＭＯＳトランジスタＱＮ２０の開閉を制御する。そして、このＮチャネル型ＭＯＳトランジスタＱＮ２０がオンされることで、ＬＣＤ系ビット線ＬＣＤＢＬ１〜ＬＣＤＢＬＮのそれぞれの一方に接地電位ＶＳＳが供給される。
【００４７】
ここで、本実施形態では、３ビットを単位として形成された表示データを用いている。このため、プリチャージ線ＰＣは３本のプリチャージ線ＰＣ１〜ＰＣ３、プリセット線ＰＳは３本のプリセット線ＰＳ１〜ＰＳ３がそれぞれ対と成って構成されている。
【００４８】
なお、インバータＩＮＶ２０はＬＣＤ系ビット線ＬＣＤＢＬ１〜ＬＣＤＢＬＮのそれぞれに読み出される論理出力を逆転させるように機能する。同時に、Ｎチャネル型ＭＯＳトランジスタＱＮ２２は、ＬＣＤ系ビット線ＬＣＤＢＬ１〜ＬＣＤＢＬＮのそれぞれに読み出される論理出力の振幅レベルを維持するように機能させるために設けられている。
【００４９】
図３は、パルス幅変調方式（ＰＷＭ）で駆動された液晶パネルにおいて、表示データＲＡＭ３０に記憶された表示データが読み出されるタイミングチャートを示している。なお、上述したように、表示データは３ビットを単位として形成されており、例えば、メモリセルＭＣ１１、ＭＣ１２およびＭＣ１３の単位で１つの表示データを表している。この図３で、例えば３ビットで形成される表示データであるメモリセルＭＣ１１〜ＭＣ１３の内で、最上位ビットであるメモリセルＭＣ１１のデータが読み出されるときの動作を以下に説明する。
【００５０】
ＬＣＤ表示アドレス回路３８により、ＬＣＤ表示部の対象となるライン（走査線）が選択された後の時点ｔ１において、プリチャージ線ＰＣ１、およびプリセット線ＰＳ１が共に選択される。この時点ｔ１では、プリチャージ線ＰＣ１にはハイレベル「Ｈ」、プリセット線ＰＳ１にはハイレベル「Ｈ」の電位がそれぞれ供給される。そして、Ｎチャネル型ＭＯＳトランジスタＱＮ２０がオンし、Ｐチャネル型ＭＯＳトランジスタＱＰ２０はオフすることで、ＬＣＤ系ビット線ＬＣＤＢＬ１がロウレベル「Ｌ」にプリチャージされる。このとき、ＬＣＤ系ビット線ＬＣＤＢＬ２，ＬＣＤＢＬ３は共に、ハイレベル「Ｈ」の電位が供給され、ロウレベル「Ｌ」にプリチャージされない。
【００５１】
時点ｔ２においては、プリチャージ線ＰＣ１はロウレベル「Ｌ」になり、プリチャージは終了する。この後に、ＬＣＤ系ワード線ＬＣＤＷＬ１が選択され、これによりメモリセルＭＣ１１の情報がＬＣＤ系ビット線ＬＣＤＢＬ１を介して、表示データＲＡＭ３０の外部に読み出される。このとき、プリセット線ＰＳ２，ＰＳ３は共にロウレベル「Ｌ」なので、Ｐチャネル型ＭＯＳトランジスタＱＰ２０はオンし、ＬＣＤ系ビット線ＬＣＤＢＬ２，ＬＣＤＢＬ３はともに電源電位ＶＤＤレベルであるハイレベル「Ｈ」にはチャージされる。このため、メモリセルＭＣ１２，ＭＣ１３の情報は共にＬＣＤ系ビット線上に読み出されることはない。つまり、以上説明した動作においては、最上位ビットであるメモリセルＭＣ１１の情報が、表示データＲＡＭ３０の外部に読み出されることになる。
【００５２】
この読み出された情報は、時点ｔ２から時点ｔ３にかけてセグメント駆動回路２２を介して液晶パネルに供給される。
【００５３】
ＬＣＤ表示アドレス回路３８により選択されたメモリセルの情報が、以下同様の動作によって、読み出されることになる。
【００５４】
このように、表示データＲＡＭ３０を動作させることで、ある時点に、表示データの中位ビット情報あるいは最下位ビット情報などを選択して読み出すことができるようになる。
【００５５】
以上説明した通り、本実施形態では以下のような効果を奏する。
【００５６】
表示用駆動装置に組み込まれた記憶装置に記憶された表示データのうち、不必要なビット位置のデータをプリチャージし、かつ読み出すことなく、特定のビット位置のみをプリチャージかつ読み出して液晶パネルに供給することができる。これにより低消費電力化を図ることができるようになる。
【００５７】
また、ＬＣＤ系ワード線を増やすことなく、表示データＲＡＭを構成でき、これにより記憶装置自体のサイズの増大を抑えることができる。
【００５８】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施の形態では、３ビットで形成される表示データを用いたが、８ビットで形成され２５６階調を表示する表示用駆動装置に本発明を適用することも当然に可能である。この場合、８対のプリチャージ線ＰＣ１〜ＰＣ８，プリセット線ＰＳ１〜ＰＳ８が必要になる。
【００５９】
本実施形態ではＴＦＴ型の液晶装置を用いて説明したが、他の種々の方式の表示装置にも適用できる。
【００６０】
また、本実施形態のＬＣＤ系ビット線のように、読み出しを別系統で行なう記憶装置が必要になるものであれば、適用可能である。
【００６１】
本発明は、例えば、携帯電話、ゲーム機器、電子手帳、パーソナルコンピュータ、ワードプロセッサ、テレビ、カーナビゲーション装置など各種の電子機器に適用することができる。
【図面の簡単な説明】
【図１】本実施形態に係る駆動装置の構成を示す図である。
【図２】図１に示す表示データＲＡＭの構成を示す図である。
【図３】図２に示す表示データＲＡＭからの表示データの読み出し動作を示す図である。
【図４】図２に示す表示データＲＡＭの変形例を示す図である。
【符号の説明】
１０ 駆動装置
２０ コモン駆動回路
２２ セグメント駆動回路
２４ デコーダ
２６ 表示データラッチ回路
３０，３０Ａ 表示データＲＡＭ
３２ Ｉ／Ｏバッファ回路
３４ ページアドレス回路
３６ カラムアドレス回路
３８，３８Ａ ＬＣＤ表示アドレス回路
４０ 表示タイミング発生回路
４２ 発振回路
４４ コマンドデコーダ
５０ ＭＰＵインターフェイス
５２ 入出力バッファ
６０ バスライン
７０ ＭＰＵ
１１０，１１０Ａ 記憶領域
１０４，１１２ プリチャージ回路部
Claims (6)
- 表示データに基づいて表示部を駆動させる、記憶装置を内蔵した駆動装置において、
前記記憶装置は、
複数のメモリセルと、
前記複数のメモリセルの各々に表示データを書き込むために選択される複数の第１のワード線と、
前記複数の第１のワード線の各々と対となって配置され、前記複数のメモリセルの各々の表示データを読み出すために選択される複数の第２のワード線と、
第１のワード線が選択されることにより、対応する複数のメモリセルに表示データを書き込むための複数の第１のビット線と、
前記複数の第１のビット線の各々と対となって配置され、第２のワード線が選択されることにより、対応する複数のメモリセルの表示データを読み出すための複数の第２のビット線と、
前記複数の第２のビット線の各々に電位を供給するプリチャージ手段と、
前記プリチャージ手段からの電位の供給を制御する複数の第１のスイッチング素子と、
前記複数のメモリセルの各々に記憶された表示データを読み出すタイミングに基づいて、前記複数の第１のスイッチング素子の各々の開閉を制御する複数の第１の制御ラインとを有することを特徴とする駆動装置。 - 請求項１において、
前記複数の第２のビット線の読み出し先には、一方が前記複数の第２のビット線の各々に接続され、他方が各々接地された複数の第２のスイッチング素子をさらに有し、
前記複数の第１の制御ラインの各々によって前記複数の第１のスイッチング素子の各々が開閉されるタイミングに基づいて、前記複数の第２のスイッチング素子の各々の開閉を制御する第２の制御ラインを有することを特徴とする駆動装置。 - 請求項１または２において、
表示データのそれぞれがＮ（Ｎは自然数）ビット情報で形成されている場合、前記複数の第１の制御ラインはＮ本を有し、
表示データのそれぞれの内で同一の位に対応する１ビット情報が読み出される前記複数の第２のビット線のうちの一群のビット線の各々と接続された第１のスイッチング素子の開閉が、前記Ｎ本の第１の制御ラインの内の同一のラインで制御されることを特徴とする駆動装置。 - 請求項３において、
前記第２の制御ラインは、前記Ｎ本の第１の制御ラインの各々と対となって配置されたＮ本を有し、
表示データのそれぞれの内で同一の位に対応する１ビット情報が読み出される前記複数の第２のビット線のうちの一群のビット線の各々と接続された第２のスイッチング素子の開閉が、前記Ｎ本の第２の制御ラインの内の同一のラインで制御されることを特徴とする駆動装置。 - 請求項１乃至４のいずれかに記載の駆動装置を有することを特徴とする電気光学装置。
- 請求項５に記載の電気光学装置を有することを特徴とする電子機器。
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