JPS6041039Y2 - 表示用半導体記憶装置 - Google Patents
表示用半導体記憶装置Info
- Publication number
- JPS6041039Y2 JPS6041039Y2 JP11982784U JP11982784U JPS6041039Y2 JP S6041039 Y2 JPS6041039 Y2 JP S6041039Y2 JP 11982784 U JP11982784 U JP 11982784U JP 11982784 U JP11982784 U JP 11982784U JP S6041039 Y2 JPS6041039 Y2 JP S6041039Y2
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- JP
- Japan
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- display
- gate
- bit line
- transistor
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Static Random-Access Memory (AREA)
Description
【考案の詳細な説明】
本考案は、記憶データの直並列変換機能をもったスタチ
ックＲＡＭにおいて、書き込み時にアドレス指定するワ
ード選択線とは独立に動作する第２のワード選択線によ
り選択されるｌっのゲートトランジスタを介して１、読
み出しをする半導体記憶装置に関し、特に表示用の半導
体記憶装置に関する。
ックＲＡＭにおいて、書き込み時にアドレス指定するワ
ード選択線とは独立に動作する第２のワード選択線によ
り選択されるｌっのゲートトランジスタを介して１、読
み出しをする半導体記憶装置に関し、特に表示用の半導
体記憶装置に関する。
今日、液晶やプラズマ・ディスプレイ、螢光表示管、エ
レクトロ・ルミネッセント・ディスプレイなど平板型マ
トリックス・ディスプレイの駆動方式は、ＣＲＴの場合
の点順次走査方式に対し、多くは、線順次走査方式を採
用している。
レクトロ・ルミネッセント・ディスプレイなど平板型マ
トリックス・ディスプレイの駆動方式は、ＣＲＴの場合
の点順次走査方式に対し、多くは、線順次走査方式を採
用している。
そのため、この種の表示体を駆動する信号側駆動回路は
、ＣＰＵやキーボードからなるシステム側から送られて
くる１ワ一ド単位の表示データを、いったんリフレッシ
ュメモリ（ＲＡＭ）に記憶スる。
、ＣＰＵやキーボードからなるシステム側から送られて
くる１ワ一ド単位の表示データを、いったんリフレッシ
ュメモリ（ＲＡＭ）に記憶スる。
そして表示データを直並列変換をした後、同時に多数の
セグメントドライバに供給し、表示体を駆動する必要が
ある。
セグメントドライバに供給し、表示体を駆動する必要が
ある。
従来、この種の直並列変換には、リフレッシュメモリの
外部にシフトレジスタとラッチからなる直並列変換回路
を設けるか、あるいは、第１因に示す如く、１晴子トラ
ンジスタＲＡＭセルを用いて、リフレッシュメモリから
読み出すと同時に直並列変換を行なうものであった。
外部にシフトレジスタとラッチからなる直並列変換回路
を設けるか、あるいは、第１因に示す如く、１晴子トラ
ンジスタＲＡＭセルを用いて、リフレッシュメモリから
読み出すと同時に直並列変換を行なうものであった。
外部に直並列変換回路を設ける方式は、リフレッシュメ
モリのシステム側からの入出力回路と表示体側への読み
出し回路が共用となるため、入出力回路が複雑になる。
モリのシステム側からの入出力回路と表示体側への読み
出し回路が共用となるため、入出力回路が複雑になる。
また表示体側へ読み出し中は、システム側からリフレッ
シュメモリへのアクセスができず、入出力条件に制約が
あった。
シュメモリへのアクセスができず、入出力条件に制約が
あった。
一方ｌＯ素子ＲＡＭセルは、第１図に示す如く、インバ
ータ１，２で構成される２安定記憶素子とワード選択線
ＷＬで選択されるゲートトランジスタｎ工、ｒ＆２から
なる６素子メモリセルに、第２、第３のワード選択線Ｄ
Ｗ、ＤＷでスイッチングされるトランジスタｎｏ Ｐ４
とトランジスタ〜、Ｐ３からなる読み出し用のトライス
テートインバータと、このトライステートインバータの
出力端子に接続する第３のビット線ＤＢからなる。
ータ１，２で構成される２安定記憶素子とワード選択線
ＷＬで選択されるゲートトランジスタｎ工、ｒ＆２から
なる６素子メモリセルに、第２、第３のワード選択線Ｄ
Ｗ、ＤＷでスイッチングされるトランジスタｎｏ Ｐ４
とトランジスタ〜、Ｐ３からなる読み出し用のトライス
テートインバータと、このトライステートインバータの
出力端子に接続する第３のビット線ＤＢからなる。
このため１０素子ＲＡＭセルを用いた場合、６素子ＲＡ
Ｍセルに比べて、素子数と配線数が多いため、セル面積
が大きくなってしまい、大容量のＲＡＭを構成すること
は、コスト的に無理があった。
Ｍセルに比べて、素子数と配線数が多いため、セル面積
が大きくなってしまい、大容量のＲＡＭを構成すること
は、コスト的に無理があった。
またセル面積が大きいために、リフレッシュメモリのア
クセスタイムを早くすることには限界があった。
クセスタイムを早くすることには限界があった。
本考案は、かかる欠点を除去したもので、その目的は、
直並列変換機能をもったメモリでありながら、メモリセ
ル面積が小さく、システム側からのアクセスが自由にで
きるメモリを提供することにある。
直並列変換機能をもったメモリでありながら、メモリセ
ル面積が小さく、システム側からのアクセスが自由にで
きるメモリを提供することにある。
更に表示用のメモリであるため、併せて表示用ラッチ回
路を有するメモリである。
路を有するメモリである。
第２図は、本考案の７素子ＲＡＭセルを含む表示体駆動
回路のブロックダイヤグラムである。
回路のブロックダイヤグラムである。
Ｃは、７素子で構成された基本セルであり、マトリック
ス状に多数配置され、ＲＡＭセル群を構成するものであ
る。
ス状に多数配置され、ＲＡＭセル群を構成するものであ
る。
３は、Ｉ１０バッファ、４は入出力制御回路、５は列選
択回路、６はＲＡＭ制御回路、７は列アドレスデコーダ
、８は行アドレスデコーダ、９は表示タイミング発生回
路、１０は表示用行アドレスデコーダ、１１は表示アド
レスカウンタ、１４は表示用出力制御回路、１５は表示
体ドライバ、１６は平板型表示体である。
択回路、６はＲＡＭ制御回路、７は列アドレスデコーダ
、８は行アドレスデコーダ、９は表示タイミング発生回
路、１０は表示用行アドレスデコーダ、１１は表示アド
レスカウンタ、１４は表示用出力制御回路、１５は表示
体ドライバ、１６は平板型表示体である。
表示体１６で、５×７ドツト構戊の文字をＩｆｆｆｆ字
表行表示場合を例にとり、その動作についテ説明する。
表行表示場合を例にとり、その動作についテ説明する。
システム側からは、列走査タイプのキャラクタジェネレ
ータを使ってデコードした７ビツト並列の表示ＤＡＴＡ
とそれに対応するアドレスＡＤＲ，メモリ書き込み信号
Ｒ／Ｗ、チップセレクト信号Ｃ３が連続してリフレッシ
ュメモリに送られる。
ータを使ってデコードした７ビツト並列の表示ＤＡＴＡ
とそれに対応するアドレスＡＤＲ，メモリ書き込み信号
Ｒ／Ｗ、チップセレクト信号Ｃ３が連続してリフレッシ
ュメモリに送られる。
システム側からリフレッシュメモリへの読み書きは、一
般的なスタチックＲＡＭの動作と同じである。
般的なスタチックＲＡＭの動作と同じである。
即ち、表示データはＩ１０バッファ３によってデータバ
スから入力され、入出力制御回路４で書き込みデータに
変換される。
スから入力され、入出力制御回路４で書き込みデータに
変換される。
変換されたデータは列選択回路６によって、列アドレス
デコーダ７からの信号ＣＡで決められるビット線ＢＬ、
Ｕに選択接続される。
デコーダ７からの信号ＣＡで決められるビット線ＢＬ、
Ｕに選択接続される。
さらに行アドレスデコーダからの信号ＷＬによってＮチ
ャネルＭＯ３ＦＥＴであるケートトランジスタｎ工９
”２が導通し、ビット線ＢＬ、 ＢＬに２安定記憶素子
が接続されたセルのみに書き込まれる。
ャネルＭＯ３ＦＥＴであるケートトランジスタｎ工９
”２が導通し、ビット線ＢＬ、 ＢＬに２安定記憶素子
が接続されたセルのみに書き込まれる。
この場合、アドレス指定されるセルは７個である。
１咬字分のデータを書き込むには、全部で５（２）のア
ドレス指定がなされる必要がある。
ドレス指定がなされる必要がある。
一方表示体を駆動するためにリフレッシュメモリからデ
ータを読み出す場合は、１つのアドレス指定によって、
５０ｉのメモリセルが同時選択される。
ータを読み出す場合は、１つのアドレス指定によって、
５０ｉのメモリセルが同時選択される。
即ち、表示タイミング回路９から発生するクロック信号
ＣＬを受けて、表示アドレスカウンタ１１は、線順次走
査をするための行アドレスを発生スる。
ＣＬを受けて、表示アドレスカウンタ１１は、線順次走
査をするための行アドレスを発生スる。
この行アドレスを表示用行アドレスデコーダ１０がデコ
ードし、表示用ワード選択線の１つを駆動する。
ードし、表示用ワード選択線の１つを駆動する。
選択されたメモリセルは、ＮチャネルＭＯＳトランジス
タｎ２を導通させ、２安定記憶素子を構成するインバー
タ１の出力電位を表示用ピッド線ＤＢに伝える。
タｎ２を導通させ、２安定記憶素子を構成するインバー
タ１の出力電位を表示用ピッド線ＤＢに伝える。
インバータ１，２は、ＣＭＯＳインバータでも、片側負
荷抵抗のインバータなと、どんな種類のインバータであ
っても良い。
荷抵抗のインバータなと、どんな種類のインバータであ
っても良い。
表示用ビット線は、表示データ読み出し信号ＤＲをゲー
ト入力とするＰチャネルＭＯＳトランジスタＰＣにより
、あらかじめハイレベル側にプリチャージされている。
ト入力とするＰチャネルＭＯＳトランジスタＰＣにより
、あらかじめハイレベル側にプリチャージされている。
ゲートトランジスタｎ５が導通している間は、プリチャ
ージトラジスタＰＣ２は、非導通である。
ージトラジスタＰＣ２は、非導通である。
表示用ビット線ＤＢ２の電位は、表示用出力制御回路１
４によって、表示アドレスが変わるまで保持される。
４によって、表示アドレスが変わるまで保持される。
表示用出力制御回路１４は、読み出し信号ＤＲをラッチ
信号とし、トライステートインバータ１７．１９とイン
バータ１８からなるうツチで構成される。
信号とし、トライステートインバータ１７．１９とイン
バータ１８からなるうツチで構成される。
ここでトライステートインバータ１７は、センスアンプ
としての役割もしている。
としての役割もしている。
表示用出力制御回路１４からの出力は、表示体ドライバ
によって電圧あるいは電流変換され、表示体を駆動する
。
によって電圧あるいは電流変換され、表示体を駆動する
。
なお表示データの読み出し中にシステム側からリフレッ
シュメモリがアクセスされた場合は、ＲＡＭ制御回路６
から発生されるチップイネーブル信ｆＥ１によって、直
ちにＡＮＤゲート１２が閉じられ、読み出し信号ＤＲは
、スタンバイ状態となる。
シュメモリがアクセスされた場合は、ＲＡＭ制御回路６
から発生されるチップイネーブル信ｆＥ１によって、直
ちにＡＮＤゲート１２が閉じられ、読み出し信号ＤＲは
、スタンバイ状態となる。
このとき読み出し信号ＤＲにより、表示用行アドレスデ
コーダは非選択となり、ゲートトランジスタへを非導通
とする。
コーダは非選択となり、ゲートトランジスタへを非導通
とする。
また表示用ビット線ＤＢは、トランジスタＰＣによりプ
リチャージされる。
リチャージされる。
このため表示データの読み出し中であっても、誤動作す
ることなく、システム側からリフレッシュメモリへ、い
つでもアクセス可能である。
ることなく、システム側からリフレッシュメモリへ、い
つでもアクセス可能である。
なお本考案は、表示体用リフレッシュメモリに限定され
るものではなく、互いに独立したアドレス情報によって
直並列変換が必要な場合に適用できるのは言うまでもな
い。
るものではなく、互いに独立したアドレス情報によって
直並列変換が必要な場合に適用できるのは言うまでもな
い。
以上のように用素子セルに比べて、本発明の７素子セル
は、トランジスタの数にして３個少なく、しかも配線が
１本減るので、セル面積を大幅に小さくすることができ
る。
は、トランジスタの数にして３個少なく、しかも配線が
１本減るので、セル面積を大幅に小さくすることができ
る。
また表示データの読み出しからくる制約がないので、シ
ステム側から自由なタイミングでアクゼスでき、しかも
セル面積が小さくなるためアクセスタイムも比較的早く
できるので、使いやすいメモリを提供することができる
。
ステム側から自由なタイミングでアクゼスでき、しかも
セル面積が小さくなるためアクセスタイムも比較的早く
できるので、使いやすいメモリを提供することができる
。
また第２図に示される回路を半導体集積回路化した場合
、ゲートトランジスタへがあるために、インバータ１の
出力端子のマイナス側電源との間に付く寄生容量は、イ
ンバータ２の出力端子につく寄生容量より大きくなる。
、ゲートトランジスタへがあるために、インバータ１の
出力端子のマイナス側電源との間に付く寄生容量は、イ
ンバータ２の出力端子につく寄生容量より大きくなる。
このため、特別な回路を設けなくとも潜像効果を利用し
て、電源印加時のＲＡＭのオールクリアを実現すること
ができる。
て、電源印加時のＲＡＭのオールクリアを実現すること
ができる。
以上の様に本考案のメモリを用いると、データの直並列
変換機能を有し、かつメモリセルを構成するトランジス
タは７ケで済むためセル面積の小さなメモリが実現でき
た。
変換機能を有し、かつメモリセルを構成するトランジス
タは７ケで済むためセル面積の小さなメモリが実現でき
た。
又、システム的にもメモリ呼び出しが行、列自在である
構成なので利用範囲も広く、特に表示用に適する半導体
メモリである。
構成なので利用範囲も広く、特に表示用に適する半導体
メモリである。
第１図は、従来の１０素子ＲＡＭセルを示した図。
第２図は、本考案の７素子ＲＡＭセルを含む表示体駆動
回路のブロック図。 １． ２． １３． １８はインバータ。 ３はＩ１０バッファ、４は入出力制御回路、５は列選択
回路、６はＲＡＭ制御回路、７は列アドレスデコーダ、
８は行アドレスデコーダ、９は表示タイミング発生回路
、１ｏは表示用行アドレスデコーダ、１２はＡＮＤ回路
、１４は表示用出力制御回路、１５は表示体ドライバ、
１６は平板型表示体、１７．１８はトライステートイン
バータ、Ｃは本考案の７素子ＲＡＭセルである。
回路のブロック図。 １． ２． １３． １８はインバータ。 ３はＩ１０バッファ、４は入出力制御回路、５は列選択
回路、６はＲＡＭ制御回路、７は列アドレスデコーダ、
８は行アドレスデコーダ、９は表示タイミング発生回路
、１ｏは表示用行アドレスデコーダ、１２はＡＮＤ回路
、１４は表示用出力制御回路、１５は表示体ドライバ、
１６は平板型表示体、１７．１８はトライステートイン
バータ、Ｃは本考案の７素子ＲＡＭセルである。
Claims (1)
- 逆接続された２つのインバータよりなる２安定記憶素子
の２つのドレイン出力を第１及び第２のビット線に伝達
する第１と第２のゲートトランジスタより構成されるス
タチックメモリセルよりなる表示用半導体記憶装置にお
いて、前記スタチックメモリセルは行と列に配列され、
前記第１と第２ゲートトランジスタは第１のワード選択
線により第１及び第２のビット線に同時に前記２安定記
憶素子のデータが読み出され、前記２つのドレイン出力
の一方のドレイン出力に第３のゲートトランジスタを接
続し、前記第３のゲートトランジスタのゲートには第２
のワード選択線の信号が入力し表示のための第３のビッ
ト線に読み出され、前記第２のワード選択線は同一列に
共通に入力され、前記第３のビット線は第１のトライス
テートインバータに入力し、前記第３のビット線と第１
の電源の間に前記第３のビット線をセンスするための第
４のトランジスタが挿入され、前記４のトランジスタの
ゲートには前記第１のトライステートインバータ出力の
信号が入力し、かつ互いに逆接続された第１のインバー
タと第２のトライステートインバータよりなる閉回路に
前記第１のトライステートインバータ出力を入力し、前
記第１と第２のトライステートインバータのゲート開閉
クロックは表示用アドレス信号と同期しており、前記同
一列のデータが同時に表示体ドライバーに出力し表示体
に表示されることを特徴とする表示用半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11982784U JPS6041039Y2 (ja) | 1984-08-02 | 1984-08-02 | 表示用半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11982784U JPS6041039Y2 (ja) | 1984-08-02 | 1984-08-02 | 表示用半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6047199U JPS6047199U (ja) | 1985-04-03 |
| JPS6041039Y2 true JPS6041039Y2 (ja) | 1985-12-12 |
Family
ID=30274857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11982784U Expired JPS6041039Y2 (ja) | 1984-08-02 | 1984-08-02 | 表示用半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041039Y2 (ja) |
-
1984
- 1984-08-02 JP JP11982784U patent/JPS6041039Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6047199U (ja) | 1985-04-03 |
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