JPH04205885A - 画面表示用ｒａｍ - Google Patents
画面表示用ｒａｍInfo
- Publication number
- JPH04205885A JPH04205885A JP2336154A JP33615490A JPH04205885A JP H04205885 A JPH04205885 A JP H04205885A JP 2336154 A JP2336154 A JP 2336154A JP 33615490 A JP33615490 A JP 33615490A JP H04205885 A JPH04205885 A JP H04205885A
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- Japan
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- Pending
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は画面に情報を表示すために用いる画面表示用
ＲＡＭに関するものである。
ＲＡＭに関するものである。
従来の画面表示用ＲＡＭを図について説明する。
第２図は従来の画面表示用ＲＡＭの一部の回路図である
。図において、ＷＯＲＤはワード信号線、ＢＩＴ、ＢＩ
Ｔはビット信号線及びその反転信号線、（１）は１ビツ
トのデータを記憶するメモリセル、（１１）はＮチャン
ネル相補型金属酸化膜半導体トランジスタ （以下Ｎチ
ャンネルＣＭＯ３＋・ランジスタと略す） 、（１２）
はインバータ、（２）はディスチャージ用Ｎチャンネル
ＣＭＯ３＋−ランジスタを示す。
。図において、ＷＯＲＤはワード信号線、ＢＩＴ、ＢＩ
Ｔはビット信号線及びその反転信号線、（１）は１ビツ
トのデータを記憶するメモリセル、（１１）はＮチャン
ネル相補型金属酸化膜半導体トランジスタ （以下Ｎチ
ャンネルＣＭＯ３＋・ランジスタと略す） 、（１２）
はインバータ、（２）はディスチャージ用Ｎチャンネル
ＣＭＯ３＋−ランジスタを示す。
画面表示用ＲＡＭ全体は第２図に示したメモリセル（１
）、ワード信号線ＷＯＲＤ、ビット信号線ＢＩＴ、ＢＩ
Ｔが繰り返しアレイ状に配置されている。
）、ワード信号線ＷＯＲＤ、ビット信号線ＢＩＴ、ＢＩ
Ｔが繰り返しアレイ状に配置されている。
次に動作について説明する。特定のメモリセル（１）に
データを書き込むとき、制卿回路（図示していない）は
そのメモリセルの属するワード信号線ＷＯＲＤに′１′
を出力することによって、Ｎチャンネル０ＭＯ３）ラン
ジスタ（１１）をオンし、書き込みたい値をそのメモリ
セル（１）の属するビット信帰線ＢＩＴ１ＢＩＴに出力
し、この値がインバータ（１２）によって記憶されろ。
データを書き込むとき、制卿回路（図示していない）は
そのメモリセルの属するワード信号線ＷＯＲＤに′１′
を出力することによって、Ｎチャンネル０ＭＯ３）ラン
ジスタ（１１）をオンし、書き込みたい値をそのメモリ
セル（１）の属するビット信帰線ＢＩＴ１ＢＩＴに出力
し、この値がインバータ（１２）によって記憶されろ。
特定のメモリセル（月からデータを読み込むときは、制
御回路はそのメモリセル（１）の属するワード信号線Ｗ
ＯＲＤに１′を出力することによって、ＮチャンネルＣ
ＭＯＳトランジスタ（１１）をオンし、そのメモリセル
（１）の属するビット信号線ＢＩＴ、ＢＩＴに出力され
た値を読む。画面表示用ＲＡＭは記憶されているすべて
の情報が画面上に表示されるので、メモリセル（１）に
記憶されている値をすへて０′にすることがしばしば行
われる。これを先に示した通常の方法で書き込みを行う
と、非常に長い時間が必要となるため、ディスチャージ
用ＮチャンネルＣＭＯＳトランジスタ（２）を用いて、
−度にすべてのメモリセルに０′を書き込む。すなわち
、すへてのワード信号線ＷＯＲＤに１′を出力すること
によって、すべてのメモリセルのＮチャンネルＣＭＯＳ
トランジスタ（１１）をオンし、その状態でディスチャ
ージ用ＮチャンネルＣＭＯ３）ランンスタ（２）をオン
する。すべてのメモリセル（１）はディスチャージ用Ｎ
チャンネルＣＭＯ３＋−ランジスタｆ２１を介して、グ
ランドと接続されろため０′が書き込まれる。ただしこ
のとき、ピッ）−信号線ＢＩＴには大きな電流が流れろ
ため、ディスチャージ用ＮチャンネルＣＭＯＳトランジ
スタ（２）は大きな電流起動能力が必要であり、これを
実現するためには１、ランジスタのサイズを大きくしな
くてはならない。
御回路はそのメモリセル（１）の属するワード信号線Ｗ
ＯＲＤに１′を出力することによって、ＮチャンネルＣ
ＭＯＳトランジスタ（１１）をオンし、そのメモリセル
（１）の属するビット信号線ＢＩＴ、ＢＩＴに出力され
た値を読む。画面表示用ＲＡＭは記憶されているすべて
の情報が画面上に表示されるので、メモリセル（１）に
記憶されている値をすへて０′にすることがしばしば行
われる。これを先に示した通常の方法で書き込みを行う
と、非常に長い時間が必要となるため、ディスチャージ
用ＮチャンネルＣＭＯＳトランジスタ（２）を用いて、
−度にすべてのメモリセルに０′を書き込む。すなわち
、すへてのワード信号線ＷＯＲＤに１′を出力すること
によって、すべてのメモリセルのＮチャンネルＣＭＯＳ
トランジスタ（１１）をオンし、その状態でディスチャ
ージ用ＮチャンネルＣＭＯ３）ランンスタ（２）をオン
する。すべてのメモリセル（１）はディスチャージ用Ｎ
チャンネルＣＭＯ３＋−ランジスタｆ２１を介して、グ
ランドと接続されろため０′が書き込まれる。ただしこ
のとき、ピッ）−信号線ＢＩＴには大きな電流が流れろ
ため、ディスチャージ用ＮチャンネルＣＭＯＳトランジ
スタ（２）は大きな電流起動能力が必要であり、これを
実現するためには１、ランジスタのサイズを大きくしな
くてはならない。
従来の画面表示用ＲＡＭは以上のように構成されていた
ので、すへてのメモリセルに一度に０′を書き込むため
のディスチャージ用トランジスタの電流駆動能力を大き
くする必要があり、そのためトランジスタサイズが大き
くなり集積回路として実現することが困難であるという
問題点があった。
ので、すへてのメモリセルに一度に０′を書き込むため
のディスチャージ用トランジスタの電流駆動能力を大き
くする必要があり、そのためトランジスタサイズが大き
くなり集積回路として実現することが困難であるという
問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、すへてのメモリセルに一度に０′を書き込む
ためのディスチャージ用トランジスタを２個備えること
によって、トランジスタサイズを小さ（し集積回路に適
した画面表示用ＲＡＭＪ＆！得ることを目的とする。
たもので、すへてのメモリセルに一度に０′を書き込む
ためのディスチャージ用トランジスタを２個備えること
によって、トランジスタサイズを小さ（し集積回路に適
した画面表示用ＲＡＭＪ＆！得ることを目的とする。
この発明に係る画面表示用ＲＡＭは、
複数のワード信号線と、
複数のワード信号線に交差するように配置された複数の
ビット信号線と、 各々が複数のワード信号線と複数のビット信号線との交
点のいずれかに設けられた複数のメモリセルと、 ビット（３号線の一方の端に接続されすべてのメモリセ
ルに同時に０′を書き込むためのディスチャージ用トラ
ンジスタを備えた画面表示用ＲＡＭにおいて、 ディスチャージ用トランジスタを設けたビット信号線の
端と反対側の端に接続された第２のディスチャージ用ト
ランジスタを備えたものである。
ビット信号線と、 各々が複数のワード信号線と複数のビット信号線との交
点のいずれかに設けられた複数のメモリセルと、 ビット（３号線の一方の端に接続されすべてのメモリセ
ルに同時に０′を書き込むためのディスチャージ用トラ
ンジスタを備えた画面表示用ＲＡＭにおいて、 ディスチャージ用トランジスタを設けたビット信号線の
端と反対側の端に接続された第２のディスチャージ用ト
ランジスタを備えたものである。
この発明における第２のディスチャージ用トランジスタ
は、ディスチャージ用トランジスタを用いて一度にすべ
てのメモリセルに０′を書き込むとき、すべてのワード
信号線に１′を出力することによって、すへてのメモリ
セルを書き込み可能な状態にし、その状態でビット信号
線の両端に接続されたディスチャージ用トランジスタを
両方ともオンする。すへてのメモリセルはディスチャー
ジ用トランジスタを介してグランドと接続されるため０
′が書き込まれる。
は、ディスチャージ用トランジスタを用いて一度にすべ
てのメモリセルに０′を書き込むとき、すべてのワード
信号線に１′を出力することによって、すへてのメモリ
セルを書き込み可能な状態にし、その状態でビット信号
線の両端に接続されたディスチャージ用トランジスタを
両方ともオンする。すへてのメモリセルはディスチャー
ジ用トランジスタを介してグランドと接続されるため０
′が書き込まれる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例である画面表示用ＲＡＭの回路
図の一部である。図において、ＷＯＲＤはワード信号線
、ＢＩＴ、ＢＩＴはビット信号線及びその反転信号線、
（１）は１ビツトのデータを記憶するメモリセル、〔１
１）はＮチャンネルＣＭＯＳトランジスタ、（１２）は
インバータ、（２１）、（２２）はディスチャージ用Ｎ
チャンネルＣＭＯ３）ランジスタを示す。
図はこの発明の一実施例である画面表示用ＲＡＭの回路
図の一部である。図において、ＷＯＲＤはワード信号線
、ＢＩＴ、ＢＩＴはビット信号線及びその反転信号線、
（１）は１ビツトのデータを記憶するメモリセル、〔１
１）はＮチャンネルＣＭＯＳトランジスタ、（１２）は
インバータ、（２１）、（２２）はディスチャージ用Ｎ
チャンネルＣＭＯ３）ランジスタを示す。
画面表示用ＲＡＭ全体は第１図に示したメモリセル（１
１、’７− Ｆ信号線Ｗ ＯＲＤ、ヒツト信号１ｓＢＩ
Ｔ、ＷＴ下が繰り返しアレイ状に配置されている。
１、’７− Ｆ信号線Ｗ ＯＲＤ、ヒツト信号１ｓＢＩ
Ｔ、ＷＴ下が繰り返しアレイ状に配置されている。
次に動作について説明する。メモリセル（１）にデータ
を読み書きするときの動作は前記従来のものと同一であ
る。ディスチャージ用ＮチャンネルＣＭＯＳトランジス
タ（２１）、（２２）を用いて一度にすへてのメモリセ
ル（１）に‘０’を書き込むとき、すへてのワード信号
線ＷＯＲＤに２１′を出力することによって、すへての
メモリセル（１）のＮチャンネルＣＭＯＳトランジスタ
（１１）をオンし、その状態でディスチャージ用Ｎチャ
ンエルＣＭＯ３＋−ランジスタ（２１）、（２２）を両
方ともオンする。すべてのメモリセル（１］はディスチ
ャージ用Ｎチャツネ４ ＣＭＯＳトランジスタ（２１）
、（２２）を介して、グランドと接続されるため‘０’
が書き込まれる。このとき、ビット信号線ＢＩＴに流れ
る電流はディスチャージ用Ｎチャンネルトランジスタ（
２１）、（２２）の２つに分散されるため、ピッ）・信
号線ＢＩＴに接続されたすべてのメモリセル（１）に帯
電した電荷をグランドに放電する時間が短くなる。従っ
てディスチャージ用ＮチャンネルＣＭＯＳトランジスタ
（２１）、（２２）は、それぞれ、ディスチャージ用ト
ランジスク１個のみを備えた場合の半分以下の１−ラノ
じスタサイズで同等の電流駆動能力を得ることが出来る
。
を読み書きするときの動作は前記従来のものと同一であ
る。ディスチャージ用ＮチャンネルＣＭＯＳトランジス
タ（２１）、（２２）を用いて一度にすへてのメモリセ
ル（１）に‘０’を書き込むとき、すへてのワード信号
線ＷＯＲＤに２１′を出力することによって、すへての
メモリセル（１）のＮチャンネルＣＭＯＳトランジスタ
（１１）をオンし、その状態でディスチャージ用Ｎチャ
ンエルＣＭＯ３＋−ランジスタ（２１）、（２２）を両
方ともオンする。すべてのメモリセル（１］はディスチ
ャージ用Ｎチャツネ４ ＣＭＯＳトランジスタ（２１）
、（２２）を介して、グランドと接続されるため‘０’
が書き込まれる。このとき、ビット信号線ＢＩＴに流れ
る電流はディスチャージ用Ｎチャンネルトランジスタ（
２１）、（２２）の２つに分散されるため、ピッ）・信
号線ＢＩＴに接続されたすべてのメモリセル（１）に帯
電した電荷をグランドに放電する時間が短くなる。従っ
てディスチャージ用ＮチャンネルＣＭＯＳトランジスタ
（２１）、（２２）は、それぞれ、ディスチャージ用ト
ランジスク１個のみを備えた場合の半分以下の１−ラノ
じスタサイズで同等の電流駆動能力を得ることが出来る
。
以上のようにこの発明によれば、従来のデ。・スチャー
ジ用トランジスタに比へて半分以下の１−ランジスタサ
イズのディスチャージ用トランジスタを２つ備えること
で同様の電流起動能力を得られるので、集積回路として
実現するするときチップ面積が減少するという効果があ
る。
ジ用トランジスタに比へて半分以下の１−ランジスタサ
イズのディスチャージ用トランジスタを２つ備えること
で同様の電流起動能力を得られるので、集積回路として
実現するするときチップ面積が減少するという効果があ
る。
第１図はこの発明の一実施例である画面表示用ＲＡＭの
一部の回路図、第２図は従来の画面表示用ＲＡＭの一部
の回Ｉｓ図である。 図において、ＷＯＲＤはワード信号線、ＢＩＴ。 ＢＩＴはピットイｚ帰線及びその反転信号線、（１）は
１ビツトのデータを記憶するメモリセル、（２１）、（
２２）はディスチャージ用ＮチャンネルＣＭＯ３）ラン
ジスタを示す。 なお、図中、同一符号は同一、又は相当部分を示す。
一部の回路図、第２図は従来の画面表示用ＲＡＭの一部
の回Ｉｓ図である。 図において、ＷＯＲＤはワード信号線、ＢＩＴ。 ＢＩＴはピットイｚ帰線及びその反転信号線、（１）は
１ビツトのデータを記憶するメモリセル、（２１）、（
２２）はディスチャージ用ＮチャンネルＣＭＯ３）ラン
ジスタを示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 複数のワード信号線と、 前記複数のワード信号線に交差するように配置された複
数のビット信号線と、各々が前記複数のワード信号線と
前記複数のビット信号線との交点のいずれかに設けられ
た複数のメモリセルと、前記ビット信号線の一方の端に
接続されすべての前記メモリセルに同時に‘０’を書き
込むためのディスチャージ用トランジスタを備えた図面
表示用ＲＡＭにおいて、前記ディスチャージ用トランジ
スタを設けた前記ビット信号線の端と反対側の端に接続
された第２のディスチャージ用トランジスタを備えたこ
とを特徴をする画面表示用ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2336154A JPH04205885A (ja) | 1990-11-29 | 1990-11-29 | 画面表示用ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2336154A JPH04205885A (ja) | 1990-11-29 | 1990-11-29 | 画面表示用ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04205885A true JPH04205885A (ja) | 1992-07-28 |
Family
ID=18296243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2336154A Pending JPH04205885A (ja) | 1990-11-29 | 1990-11-29 | 画面表示用ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04205885A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303364B1 (ko) * | 1999-06-29 | 2001-11-01 | 박종섭 | 서브 워드라인 구동 회로 |
| JP2009070418A (ja) * | 2007-09-10 | 2009-04-02 | Panasonic Corp | 半導体記憶装置 |
| JP2010186513A (ja) * | 2009-02-12 | 2010-08-26 | Panasonic Corp | 半導体記憶装置 |
| US9544169B2 (en) | 1999-10-19 | 2017-01-10 | Rambus Inc. | Multiphase receiver with equalization circuitry |
-
1990
- 1990-11-29 JP JP2336154A patent/JPH04205885A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303364B1 (ko) * | 1999-06-29 | 2001-11-01 | 박종섭 | 서브 워드라인 구동 회로 |
| US9544169B2 (en) | 1999-10-19 | 2017-01-10 | Rambus Inc. | Multiphase receiver with equalization circuitry |
| US9998305B2 (en) | 1999-10-19 | 2018-06-12 | Rambus Inc. | Multi-PAM output driver with distortion compensation |
| JP2009070418A (ja) * | 2007-09-10 | 2009-04-02 | Panasonic Corp | 半導体記憶装置 |
| JP2010186513A (ja) * | 2009-02-12 | 2010-08-26 | Panasonic Corp | 半導体記憶装置 |
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