JP2000235797A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】チップ面積を縮減可能とする半導体記憶装置の
提供。 【解決手段】メモリセルトランジスタのドレインが共通
接続されてなる副ビット線複数本に対して一本の主ビッ
ト線を備え、前記複数の副ビット線は、それぞれカラム
選択信号を制御端子に入力とする１段目のスイッチの一
端に接続され、前記スイッチの他端は共通接続され、カ
ラム選択信号を制御端子に入力とする２段目のスイッチ
を介して前記主ビット線に接続され、副ビット線が第１
配線層に配線されており、前記主ビット線が第２配線層
に配線され、前記第２配線層には、前記主ビット線の間
の領域に、電源線、書き込み消去時の電圧制御信号、高
電圧電源線が配線される。
提供。 【解決手段】メモリセルトランジスタのドレインが共通
接続されてなる副ビット線複数本に対して一本の主ビッ
ト線を備え、前記複数の副ビット線は、それぞれカラム
選択信号を制御端子に入力とする１段目のスイッチの一
端に接続され、前記スイッチの他端は共通接続され、カ
ラム選択信号を制御端子に入力とする２段目のスイッチ
を介して前記主ビット線に接続され、副ビット線が第１
配線層に配線されており、前記主ビット線が第２配線層
に配線され、前記第２配線層には、前記主ビット線の間
の領域に、電源線、書き込み消去時の電圧制御信号、高
電圧電源線が配線される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に主ビット線と副ビット線よりなる階層ビット
線方式の半導体記憶装置に関する。
関し、特に主ビット線と副ビット線よりなる階層ビット
線方式の半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置において、高密度化、及
びワード線の容量の低減を図るため、従来より、ワード
線を主ワード線（「グローバルワード線」ともいう）と
副ワード線に分割する主／副ワード線型のアレイ構成が
用いられている。
びワード線の容量の低減を図るため、従来より、ワード
線を主ワード線（「グローバルワード線」ともいう）と
副ワード線に分割する主／副ワード線型のアレイ構成が
用いられている。
【０００３】図１４は、主／副ワード線型のアレイ構成
の半導体記置装置の構成の一例を示すブロック図であ
り、ＥＥＰＲＯＭ（電気的に消去及びプログラム可能な
読み出し専用メモリ）の構成を示したものである。図１
４を参照すると、各メモリセルアレイ１には、アレイ電
源回路４、Ｘサブデコーダ９、及びＹスイッチ２が設け
られており、メモリセルアレイ上のビット線（不図示）
はＹスイッチを介してデータバスに接続され読み出し書
き込み回路に接続される。アレイ電源回路４には、書込
時、及び消去時に応じてアレイ電源制御回路５からの制
御信号が供給される。
の半導体記置装置の構成の一例を示すブロック図であ
り、ＥＥＰＲＯＭ（電気的に消去及びプログラム可能な
読み出し専用メモリ）の構成を示したものである。図１
４を参照すると、各メモリセルアレイ１には、アレイ電
源回路４、Ｘサブデコーダ９、及びＹスイッチ２が設け
られており、メモリセルアレイ上のビット線（不図示）
はＹスイッチを介してデータバスに接続され読み出し書
き込み回路に接続される。アレイ電源回路４には、書込
時、及び消去時に応じてアレイ電源制御回路５からの制
御信号が供給される。
【０００４】図１４に示す構成の半導体記憶装置におい
ては、ＸデコーダをＸメインデコーダ８とＸサブデコー
ダ９により構成することで、Ｘデコーダのサイズを縮小
することができる。しかしながら、Ｘメインデコーダ８
からの主ワード線を、各メモリセルアレイ上を通過し
て、各Ｘサブデコーダ９に供給するための配線が必要と
されており、メモリセルアレイ１内のビット線（不図
示）を第１配線層、主ワード線（不図示）を第２配線層
とすると、メモリセルアレイ上にさらに配線層を増や
し、周辺領域等に配線領域を設けない限り、階層ビット
線構造は実現不可能である。このため、データバス領域
が設けられており、メモリセルアレイのビット線は、Ｙ
スイッチ２を介してデータバス７に接続され、読み出し
書き込み回路６への読み出しデータ、読み出し書き込み
回路６からの書き込みデータが供給される。またメモリ
セルアレイ領域の周辺にアレイ電源制御回路５からの電
源制御線が配線され各メモリセルアレイのアレイ電源回
路４に接続する構成とされている。
ては、ＸデコーダをＸメインデコーダ８とＸサブデコー
ダ９により構成することで、Ｘデコーダのサイズを縮小
することができる。しかしながら、Ｘメインデコーダ８
からの主ワード線を、各メモリセルアレイ上を通過し
て、各Ｘサブデコーダ９に供給するための配線が必要と
されており、メモリセルアレイ１内のビット線（不図
示）を第１配線層、主ワード線（不図示）を第２配線層
とすると、メモリセルアレイ上にさらに配線層を増や
し、周辺領域等に配線領域を設けない限り、階層ビット
線構造は実現不可能である。このため、データバス領域
が設けられており、メモリセルアレイのビット線は、Ｙ
スイッチ２を介してデータバス７に接続され、読み出し
書き込み回路６への読み出しデータ、読み出し書き込み
回路６からの書き込みデータが供給される。またメモリ
セルアレイ領域の周辺にアレイ電源制御回路５からの電
源制御線が配線され各メモリセルアレイのアレイ電源回
路４に接続する構成とされている。
【０００５】図１５は、主／副ビット線型のアレイ構成
のＥＥＰＲＯＭの構成を示すブロック図であり、図１６
は、その詳細構成を示す図である（米国特許ＵＳＰ 5,
126,808参照）。
のＥＥＰＲＯＭの構成を示すブロック図であり、図１６
は、その詳細構成を示す図である（米国特許ＵＳＰ 5,
126,808参照）。
【０００６】図１５を参照すると、各メモリセルアレイ
１には、Ｙスイッチ２、アレイ電源回路４、Ｘデコーダ
３を備え、主ビット線は、図中縦方向に、各メモリセル
アレイ上を通過して読み出し書き込み回路６に接続され
ている。各メモリセルアレイにおいて、メモリセルトラ
ンジスタのドレインに共通接続する副ビット線は、Ｙス
イッチを介して主ビット線に接続されている。
１には、Ｙスイッチ２、アレイ電源回路４、Ｘデコーダ
３を備え、主ビット線は、図中縦方向に、各メモリセル
アレイ上を通過して読み出し書き込み回路６に接続され
ている。各メモリセルアレイにおいて、メモリセルトラ
ンジスタのドレインに共通接続する副ビット線は、Ｙス
イッチを介して主ビット線に接続されている。
【０００７】図１６を参照すると、アレイ５００におい
て、ＥＥＰＲＯＭセル（00,0）…（mn,k）が（k+1）本
のカラム100-0から100-k、（m+1）(n+1）本のロウ、200
-00から200-mn分配設されており、各ロウ２００では、
ワード線ＷＬが該ロウ内のＥＥＰＲＯＭセルのコントロ
ールゲートに接続されている。
て、ＥＥＰＲＯＭセル（00,0）…（mn,k）が（k+1）本
のカラム100-0から100-k、（m+1）(n+1）本のロウ、200
-00から200-mn分配設されており、各ロウ２００では、
ワード線ＷＬが該ロウ内のＥＥＰＲＯＭセルのコントロ
ールゲートに接続されている。
【０００８】アレイ５００は、複数のページ選択トラン
ジスタ（0、0）から（m,k）を備えている。ページ選択ト
ランジスタ（0、0）から（m,k）は、（m+1）行、300-0〜
300-mに配設され、各行はｋ＋１個のページ選択トラン
ジスタを有している。ページ選択トランジスタ（ｉ,j）
（iはページ、ｊはカラム）のドレイン／ソースはビッ
トラインＢＬｊに接続される。例えばカラム100-0内の
ページ選択トランジスタ（0、0）のドレイン／ソースは
ビットラインＢＬ０に接続される。
ジスタ（0、0）から（m,k）を備えている。ページ選択ト
ランジスタ（0、0）から（m,k）は、（m+1）行、300-0〜
300-mに配設され、各行はｋ＋１個のページ選択トラン
ジスタを有している。ページ選択トランジスタ（ｉ,j）
（iはページ、ｊはカラム）のドレイン／ソースはビッ
トラインＢＬｊに接続される。例えばカラム100-0内の
ページ選択トランジスタ（0、0）のドレイン／ソースは
ビットラインＢＬ０に接続される。
【０００９】ページ４００−ｊのカラム１００−ｊにお
いて、ＥＥＰＲＯＭセルのドレインは、ページビット線
ＢＬｊに接続しており、アレイ５００内のセルのソース
は共通接続されている。
いて、ＥＥＰＲＯＭセルのドレインは、ページビット線
ＢＬｊに接続しており、アレイ５００内のセルのソース
は共通接続されている。
【００１０】図１５に示した構成は、図１４に示した主
／副ワード線構成と比較して、データバス領域を削減で
きるものの、アレイ電源回路への電源線や制御信号線の
領域が必要となる。
／副ワード線構成と比較して、データバス領域を削減で
きるものの、アレイ電源回路への電源線や制御信号線の
領域が必要となる。
【００１１】なお、主／副ビット線の階層ビット線方式
に関する文献として、例えば特開平４−３１１９００号
公報等には、階層ビット線方式のＲＯＭにおいて、読み
出すメモリセルの位置にかかわりなく放電電流に対する
抵抗値を一定とする技術が、に開示されている。
に関する文献として、例えば特開平４−３１１９００号
公報等には、階層ビット線方式のＲＯＭにおいて、読み
出すメモリセルの位置にかかわりなく放電電流に対する
抵抗値を一定とする技術が、に開示されている。
【００１２】
【発明が解決しようとする課題】上記したように、従来
の半導体記憶装置の構成では、メモリセルアレイからの
データバスや、アレイ電源回路への電源線や制御信号線
などの配線領域をメモリセルアレイ周辺に設けることが
必要とされており、このためチップサイズを縮小するこ
とが困難である、という問題点を有している。
の半導体記憶装置の構成では、メモリセルアレイからの
データバスや、アレイ電源回路への電源線や制御信号線
などの配線領域をメモリセルアレイ周辺に設けることが
必要とされており、このためチップサイズを縮小するこ
とが困難である、という問題点を有している。
【００１３】たとえば５１２ワード×１０２４カラムの
メモリセルアレイについて、主／副ビット線が１：２構
成（１本の主ビット線に副ビット線２本）の場合、第１
配線層には１０２４本の副ビット線、第２配線層には５
１２本の主ビット線が配線されることになるが、通常、
第２配線層は、第１配線層の１／２程度の配線率とされ
ているため、この場合、第２配線層においては、主ビッ
ト線を配線しただけで、配線領域が一杯となり、他の制
御信号等は、メモリセルアレイ周辺等に設ける必要あ
る。
メモリセルアレイについて、主／副ビット線が１：２構
成（１本の主ビット線に副ビット線２本）の場合、第１
配線層には１０２４本の副ビット線、第２配線層には５
１２本の主ビット線が配線されることになるが、通常、
第２配線層は、第１配線層の１／２程度の配線率とされ
ているため、この場合、第２配線層においては、主ビッ
ト線を配線しただけで、配線領域が一杯となり、他の制
御信号等は、メモリセルアレイ周辺等に設ける必要あ
る。
【００１４】すなわち、メモリセルアレイ上に、任意の
信号線を配置することができず、チップ面積の縮小化を
阻止している。
信号線を配置することができず、チップ面積の縮小化を
阻止している。
【００１５】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、チップ面積を縮
減可能とする半導体記憶装置を提供することにある。
てなされたものであって、その目的は、チップ面積を縮
減可能とする半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成する本発
明は、メモリセルトランジスタのドレインが共通接続さ
れてなる副ビット線が、複数段のスイッチを介して主ビ
ット線に接続される構成としたものである。
明は、メモリセルトランジスタのドレインが共通接続さ
れてなる副ビット線が、複数段のスイッチを介して主ビ
ット線に接続される構成としたものである。
【００１７】より詳細には、本発明は、メモリセルトラ
ンジスタのドレインが共通接続されてなる副ビット線複
数本に対して一本の主ビット線を備え、前記複数の副ビ
ット線は、それぞれカラム選択信号を制御端子に入力と
する１段目のスイッチの一端に接続され、前記スイッチ
の他端は共通接続され、カラム選択信号を制御端子に入
力とする２段目のスイッチを介して前記主ビット線に接
続される、構成とされている。また上記目的は、特許請
求の範囲の請求項３乃至１０のいずれによっても達成さ
れる。
ンジスタのドレインが共通接続されてなる副ビット線複
数本に対して一本の主ビット線を備え、前記複数の副ビ
ット線は、それぞれカラム選択信号を制御端子に入力と
する１段目のスイッチの一端に接続され、前記スイッチ
の他端は共通接続され、カラム選択信号を制御端子に入
力とする２段目のスイッチを介して前記主ビット線に接
続される、構成とされている。また上記目的は、特許請
求の範囲の請求項３乃至１０のいずれによっても達成さ
れる。
【００１８】
【発明の実施の形態】本発明の実施の形態の形態につい
て以下に説明する。本発明は、例えば一括消去型ＥＥＰ
ＰＯＭ（フラッシュメモリ）のアレイ構成において、主
／副ビット線の階層ビット線構成を採用し、且つ主ビッ
ト線の配置単位は複数の主ビット線の間に主ビット線と
同じ配線層で他の信号線や電源線を配置可能な間隔にな
るように設定するようにしたものである。
て以下に説明する。本発明は、例えば一括消去型ＥＥＰ
ＰＯＭ（フラッシュメモリ）のアレイ構成において、主
／副ビット線の階層ビット線構成を採用し、且つ主ビッ
ト線の配置単位は複数の主ビット線の間に主ビット線と
同じ配線層で他の信号線や電源線を配置可能な間隔にな
るように設定するようにしたものである。
【００１９】より詳細には、本発明の半導体記憶装置
は、その好ましい実施の形態において、例えば図１１を
参照すると、メモリセルトランジスタのドレインが共通
接続されてなる副ビット線複数本に対して一本の主ビッ
ト線を備え、前記複数の副ビット線は、それぞれカラム
選択信号（Ｙ１＿０〜Ｙ１＿ｍ）を制御端子に入力とす
る１段目のスイッチ（ＴＳ０＿１＿０〜ＴＳ０＿１＿
ｍ）の一端に接続され、前記１段目のスイッチの他端は
共通接続され、カラム選択信号（Ｙ２＿０〜Ｙ２＿ｎ）
を制御端子に入力とする２段目のスイッチ（ＴＳ０＿２
＿０〜ＴＳ０＿２＿ｎ）を介して前記主ビット線（Ｉ／
Ｏ ０）に接続される構成とされている。
は、その好ましい実施の形態において、例えば図１１を
参照すると、メモリセルトランジスタのドレインが共通
接続されてなる副ビット線複数本に対して一本の主ビッ
ト線を備え、前記複数の副ビット線は、それぞれカラム
選択信号（Ｙ１＿０〜Ｙ１＿ｍ）を制御端子に入力とす
る１段目のスイッチ（ＴＳ０＿１＿０〜ＴＳ０＿１＿
ｍ）の一端に接続され、前記１段目のスイッチの他端は
共通接続され、カラム選択信号（Ｙ２＿０〜Ｙ２＿ｎ）
を制御端子に入力とする２段目のスイッチ（ＴＳ０＿２
＿０〜ＴＳ０＿２＿ｎ）を介して前記主ビット線（Ｉ／
Ｏ ０）に接続される構成とされている。
【００２０】また本発明の実施の形態においては、図１
２を参照すると、前記主ビット線がカラム選択信号（Ｙ
３＿０〜Ｙ３＿３）を制御端子に入力とする３段目のス
イッチを介して読み出し書き込み回路に接続する構成と
してもよい。
２を参照すると、前記主ビット線がカラム選択信号（Ｙ
３＿０〜Ｙ３＿３）を制御端子に入力とする３段目のス
イッチを介して読み出し書き込み回路に接続する構成と
してもよい。
【００２１】そして、本発明の実施の形態においては、
副ビット線が第１配線層に配線されており、前記主ビッ
ト線が第２配線層に配線され、前記第２配線層には、前
記主ビット線の間の領域に、電源線、グランド線等の電
源線、制御信号、及び書き込み消去時の電圧制御信号が
配線される。
副ビット線が第１配線層に配線されており、前記主ビッ
ト線が第２配線層に配線され、前記第２配線層には、前
記主ビット線の間の領域に、電源線、グランド線等の電
源線、制御信号、及び書き込み消去時の電圧制御信号が
配線される。
【００２２】さらに本発明の実施の形態においては、Ｙ
スイッチをメモリセルアレイの両側に備えてもよい。す
なわち副ビット線に接続する１段目のＹスイッチが、互
いに隣合う副ビット線について副ビット線の一端と他端
とに交互に接続され、前記１段目のＹスイッチに接続す
る２段目のスイッチも、前記１段目のスイッチに対応し
て交互に配置されている。
スイッチをメモリセルアレイの両側に備えてもよい。す
なわち副ビット線に接続する１段目のＹスイッチが、互
いに隣合う副ビット線について副ビット線の一端と他端
とに交互に接続され、前記１段目のＹスイッチに接続す
る２段目のスイッチも、前記１段目のスイッチに対応し
て交互に配置されている。
【００２３】本発明の実施の形態によれば、メモリセル
アレイ上に任意の信号線や電源線の配置が可能となり、
チップ上の配線エリアを削減し、チップサイズを縮小す
ることができる。またＹスイッチを、メモリセルアレイ
の両側に千鳥状に交互に配置することにより、サイズを
縮減するものである。
アレイ上に任意の信号線や電源線の配置が可能となり、
チップ上の配線エリアを削減し、チップサイズを縮小す
ることができる。またＹスイッチを、メモリセルアレイ
の両側に千鳥状に交互に配置することにより、サイズを
縮減するものである。
【００２４】また主ビット線にはスイッチトランジスタ
を介して副ビット線が接続されており、読み出し書き込
み回路側からみたビット線の寄生容量とメモリセルのリ
ーク電流を削減している。
を介して副ビット線が接続されており、読み出し書き込
み回路側からみたビット線の寄生容量とメモリセルのリ
ーク電流を削減している。
【００２５】
【実施例】本発明の実施例について図面を参照して以下
に説明する。図１は、本発明を一実施例における半導体
記憶装置の全体の配置構成を示すプロック図である。図
１を参照すると、本発明の一実施例においては、メモリ
セルアレイ１単位にＸデコーダ３、Ｙスイッチ２、及び
アレイ電源回路４が接続されている。Ｘデコーダ３は、
外部から供給されるアドレス信号に基づき、メモリセル
アレイ１内の所定の主ワード線を活性化または非活性化
する。外部から供給されるアドレス信号に基づき、Ｙデ
コーダ（不図示）は、主ビット線を選択するカラム選択
信号をＹスイッチ２に出力する。また、メモリセルアレ
イ１単位は、ＥＥＰＲＯＭの一括消去単位をなし、通常
「セクタ」（もしくは「メモリセルアレイセクタ」）と
も呼ばれる。
に説明する。図１は、本発明を一実施例における半導体
記憶装置の全体の配置構成を示すプロック図である。図
１を参照すると、本発明の一実施例においては、メモリ
セルアレイ１単位にＸデコーダ３、Ｙスイッチ２、及び
アレイ電源回路４が接続されている。Ｘデコーダ３は、
外部から供給されるアドレス信号に基づき、メモリセル
アレイ１内の所定の主ワード線を活性化または非活性化
する。外部から供給されるアドレス信号に基づき、Ｙデ
コーダ（不図示）は、主ビット線を選択するカラム選択
信号をＹスイッチ２に出力する。また、メモリセルアレ
イ１単位は、ＥＥＰＲＯＭの一括消去単位をなし、通常
「セクタ」（もしくは「メモリセルアレイセクタ」）と
も呼ばれる。
【００２６】メモリセルアレイ１内の第１配線層で形成
されたビット線（副ビット線）はＹスイッチ２によりデ
コードされて第２配線層で形成された主ビット線に接続
され、主ビット線は、メモリセルアレイ１上に副ビット
線に平行に配置され、且つ複数のメモリセルアレイ１−
１〜１−４、１−５〜１−８上を図中縦方向に通過して
配線され読み出し書き込み回路６に接続されている。こ
こで読み出し書き込み回路６は、Ｙスイッチ２によって
選択されたメモリセルに流れる電流量を基準電流と比較
して記憶情報を判定し、外部に読み出しデータを出力し
たり、もしくは外部から供給される書き込みデータをＹ
スイッチ２によって選択されたメモリセルに書き込んだ
りするための回路である。
されたビット線（副ビット線）はＹスイッチ２によりデ
コードされて第２配線層で形成された主ビット線に接続
され、主ビット線は、メモリセルアレイ１上に副ビット
線に平行に配置され、且つ複数のメモリセルアレイ１−
１〜１−４、１−５〜１−８上を図中縦方向に通過して
配線され読み出し書き込み回路６に接続されている。こ
こで読み出し書き込み回路６は、Ｙスイッチ２によって
選択されたメモリセルに流れる電流量を基準電流と比較
して記憶情報を判定し、外部に読み出しデータを出力し
たり、もしくは外部から供給される書き込みデータをＹ
スイッチ２によって選択されたメモリセルに書き込んだ
りするための回路である。
【００２７】本発明の一実施例において、各アレイ電源
回路４に必要な電源線や、制御信号線は、アレイ電源制
御回路５−１、５−２から第２配線層上において主ビッ
ト線の間を配線され、各メモリセルアレイ１のアレイ電
源回路４に接続される。すなわち、図１５に示した従来
の装置のように、メモリセルアレイの周辺にアレイ電源
回路の制御線を配置することは不要とされており、チッ
プサイズを縮減している。
回路４に必要な電源線や、制御信号線は、アレイ電源制
御回路５−１、５−２から第２配線層上において主ビッ
ト線の間を配線され、各メモリセルアレイ１のアレイ電
源回路４に接続される。すなわち、図１５に示した従来
の装置のように、メモリセルアレイの周辺にアレイ電源
回路の制御線を配置することは不要とされており、チッ
プサイズを縮減している。
【００２８】メモリセルアレイ内の第１配線層で形成さ
れた副ビット線は、少なくとも２段縦積みされたＹスイ
ッチによりデコードされて、第２配線層に形成された対
応する主ビット線に接続され、主ビット線を介して読み
出し書き込み回路６に接続される。
れた副ビット線は、少なくとも２段縦積みされたＹスイ
ッチによりデコードされて、第２配線層に形成された対
応する主ビット線に接続され、主ビット線を介して読み
出し書き込み回路６に接続される。
【００２９】図２は、図１の詳細な配線の接続状態を示
す図である。図２を参照すると、第２配線層において、
主ビット線Ｉ／Ｏ＿０〜Ｉ／Ｏ＿１５はいずれもメモリ
セルアレイセクタ０からメモリセルアレイセクタ２上を
配線されメモリセルアレイセクタ０、１、２、３の各Ｙ
スイッチに接続されている。また第２配線層において、
電源ＶＣＣ、グランドＧＮＤ、消去ソース電圧ＶＥＳ、
消去ソース制御信号ＥＲＳの各配線が各メモリセルアレ
イセクタのアレイ電源回路に配線接続され、消去セクタ
選択信号ＴＳ０〜ＴＳ３がメモリセルアレイセクタ０〜
３のアレイ電源回路にそれぞれ配線されている。図２に
示す例では、電源ＶＣＣ線は主ビット線Ｉ／Ｏ＿０とＩ
／Ｏ＿１の間、グランドＧＮＤ線は、主ビット線Ｉ／Ｏ
＿１とＩ／Ｏ＿２の間、消去ソース電圧ＶＥＳ線は主ビ
ット線Ｉ／Ｏ＿２とＩ／Ｏ＿３の間、消去ソース制御信
号ＥＲＳ線は、主ビット線Ｉ／Ｏ＿３とＩ／Ｏ＿４の
間、消去セクタ選択信号ＴＳ０は、主ビット線Ｉ／Ｏ＿
４とＩ／Ｏ＿５の間等に配線されている。
す図である。図２を参照すると、第２配線層において、
主ビット線Ｉ／Ｏ＿０〜Ｉ／Ｏ＿１５はいずれもメモリ
セルアレイセクタ０からメモリセルアレイセクタ２上を
配線されメモリセルアレイセクタ０、１、２、３の各Ｙ
スイッチに接続されている。また第２配線層において、
電源ＶＣＣ、グランドＧＮＤ、消去ソース電圧ＶＥＳ、
消去ソース制御信号ＥＲＳの各配線が各メモリセルアレ
イセクタのアレイ電源回路に配線接続され、消去セクタ
選択信号ＴＳ０〜ＴＳ３がメモリセルアレイセクタ０〜
３のアレイ電源回路にそれぞれ配線されている。図２に
示す例では、電源ＶＣＣ線は主ビット線Ｉ／Ｏ＿０とＩ
／Ｏ＿１の間、グランドＧＮＤ線は、主ビット線Ｉ／Ｏ
＿１とＩ／Ｏ＿２の間、消去ソース電圧ＶＥＳ線は主ビ
ット線Ｉ／Ｏ＿２とＩ／Ｏ＿３の間、消去ソース制御信
号ＥＲＳ線は、主ビット線Ｉ／Ｏ＿３とＩ／Ｏ＿４の
間、消去セクタ選択信号ＴＳ０は、主ビット線Ｉ／Ｏ＿
４とＩ／Ｏ＿５の間等に配線されている。
【００３０】図３は、本発明の別の実施例の半導体記憶
装置の全体の配置構成を示すブロック図である。図３を
参照すると、この実施例においては、Ｙスイッチ２が、
メモリセルアレイの両側に設けられている点が、前記実
施例と相違している。他の構成は前記実施例と同様であ
る。すなわち、この実施例においては、メモリセルアレ
イの隣り合うビット線について交互にメモリセルアレイ
の上側と下側にＹスイッチが設けられており、かかる構
成により、Ｙスイッチを構成するトランジスタやコンタ
クト孔を分散配置することができ、チップ面積を縮減し
ている。
装置の全体の配置構成を示すブロック図である。図３を
参照すると、この実施例においては、Ｙスイッチ２が、
メモリセルアレイの両側に設けられている点が、前記実
施例と相違している。他の構成は前記実施例と同様であ
る。すなわち、この実施例においては、メモリセルアレ
イの隣り合うビット線について交互にメモリセルアレイ
の上側と下側にＹスイッチが設けられており、かかる構
成により、Ｙスイッチを構成するトランジスタやコンタ
クト孔を分散配置することができ、チップ面積を縮減し
ている。
【００３１】図４は、図３の詳細構成を示す図である。
図４を参照すると、第２配線層において、主ビット線Ｉ
／Ｏ＿０〜Ｉ／Ｏ＿１５はいずれもメモリセルアレイセ
クタ０からメモリセルアレイセクタ３の両側のＹスイッ
チに接続されている。
図４を参照すると、第２配線層において、主ビット線Ｉ
／Ｏ＿０〜Ｉ／Ｏ＿１５はいずれもメモリセルアレイセ
クタ０からメモリセルアレイセクタ３の両側のＹスイッ
チに接続されている。
【００３２】図５は、本発明の一実施例におけるアレイ
電源回路の一例を示す図である。図５を参照すると、消
去ソース制御信号ＥＲＳと消去セクタ選択信号Tsnを入
力とするＮＡＮＤゲートと、ソースを接地しＮＡＮＤゲ
ートの出力をゲートに入力したＮチャネルＭＯＳトラン
ジスタＮＭ１と、ＮＡＮＤゲートの出力をインバータＩ
ＮＶで反転した信号をゲートに入力し、ソースを接地し
たＮチャネルＭＯＳトランジスタＮＭ２と、ソースを消
去ソース電圧ＶＥＳに接続しドレインをＮチャネルＭＯ
ＳトランジスタＮＭ1のドレインに接続し、ゲートをＮ
チャネルＭＯＳトランジスタＮＭ２のドレインに接続し
たＰチャネルＭＯＳトランジスタＰＭ１と、ソースを消
去ソース電圧ＶＥＳに接続しドレインをＮチャネルＭＯ
ＳトランジスタＮＭ２のドレインに接続し、ゲートをＮ
チャネルＭＯＳトランジスタＮＭ１のドレインに接続し
たＰチャネルＭＯＳトランジスタＰＭ２と、ソースを消
去ソース電圧ＶＥＳに接続しゲートをＮチャネルＭＯＳ
トランジスタＮＭ２のドレインに接続し、ドレインを出
力端子ＣＳｎに接続したＰチャネルＭＯＳトランジスタ
ＰＭ３と、ソースを接地し、ゲートをＮＡＮＤゲートに
出力に接続し、ドレインを出力端子ＣＳｎに接続したＮ
チャネルＭＯＳトランジスタＮＭ３を備えて構成されて
いる。ＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２、
ＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２はラッチ
回路を構成しており、共通ソース電圧ＶＥＳと接地間に
直列接続されたＰチャネルＭＯＳトランジスタＰＭ３、
とＮチャネルＭＯＳトランジスタＮＭ３は反転バッファ
を構成している。
電源回路の一例を示す図である。図５を参照すると、消
去ソース制御信号ＥＲＳと消去セクタ選択信号Tsnを入
力とするＮＡＮＤゲートと、ソースを接地しＮＡＮＤゲ
ートの出力をゲートに入力したＮチャネルＭＯＳトラン
ジスタＮＭ１と、ＮＡＮＤゲートの出力をインバータＩ
ＮＶで反転した信号をゲートに入力し、ソースを接地し
たＮチャネルＭＯＳトランジスタＮＭ２と、ソースを消
去ソース電圧ＶＥＳに接続しドレインをＮチャネルＭＯ
ＳトランジスタＮＭ1のドレインに接続し、ゲートをＮ
チャネルＭＯＳトランジスタＮＭ２のドレインに接続し
たＰチャネルＭＯＳトランジスタＰＭ１と、ソースを消
去ソース電圧ＶＥＳに接続しドレインをＮチャネルＭＯ
ＳトランジスタＮＭ２のドレインに接続し、ゲートをＮ
チャネルＭＯＳトランジスタＮＭ１のドレインに接続し
たＰチャネルＭＯＳトランジスタＰＭ２と、ソースを消
去ソース電圧ＶＥＳに接続しゲートをＮチャネルＭＯＳ
トランジスタＮＭ２のドレインに接続し、ドレインを出
力端子ＣＳｎに接続したＰチャネルＭＯＳトランジスタ
ＰＭ３と、ソースを接地し、ゲートをＮＡＮＤゲートに
出力に接続し、ドレインを出力端子ＣＳｎに接続したＮ
チャネルＭＯＳトランジスタＮＭ３を備えて構成されて
いる。ＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２、
ＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２はラッチ
回路を構成しており、共通ソース電圧ＶＥＳと接地間に
直列接続されたＰチャネルＭＯＳトランジスタＰＭ３、
とＮチャネルＭＯＳトランジスタＮＭ３は反転バッファ
を構成している。
【００３３】消去ソース制御信号ＥＲＳがＨｉｇｈレベ
ルであり、且つ消去セクタ選択信号ＴsnがＨｉｇｈレベ
ルのとき、ＮＡＮＤゲートの出力はＬｏｗレベルとな
り、ＮＭＯＳトランジスタＮＭ１がオフ、ＮチャネルＭ
ＯＳトランジスタＮＭ２がオンし、ＰチャネルＭＯＳト
ランジスタＰＭ１がオン、ＰチャネルＭＯＳトランジス
タＰＭ２がオフとなり、ノードＡはＬｏｗ電位となり、
ＰチャネルＭＯＳトランジスタＰＭ３はオンし、Ｎチャ
ネルＭＯＳトランジスタＮＭ３はオフであるため端子Ｃ
Ｓnには消去ソース電圧ＶＥＳが出力される。端子ＣＳn
は、ＥＥＰＲＯＭメモリセルの共通ソースに接続され
る。
ルであり、且つ消去セクタ選択信号ＴsnがＨｉｇｈレベ
ルのとき、ＮＡＮＤゲートの出力はＬｏｗレベルとな
り、ＮＭＯＳトランジスタＮＭ１がオフ、ＮチャネルＭ
ＯＳトランジスタＮＭ２がオンし、ＰチャネルＭＯＳト
ランジスタＰＭ１がオン、ＰチャネルＭＯＳトランジス
タＰＭ２がオフとなり、ノードＡはＬｏｗ電位となり、
ＰチャネルＭＯＳトランジスタＰＭ３はオンし、Ｎチャ
ネルＭＯＳトランジスタＮＭ３はオフであるため端子Ｃ
Ｓnには消去ソース電圧ＶＥＳが出力される。端子ＣＳn
は、ＥＥＰＲＯＭメモリセルの共通ソースに接続され
る。
【００３４】以下、Ｙスイッチのメモリセルアレイにお
ける配置、及び２段、または３段構成のＹスイッチに応
じた各種実施例について説明する。
ける配置、及び２段、または３段構成のＹスイッチに応
じた各種実施例について説明する。
【００３５】図６は、本発明の第１の実施例の構成を示
す図である。図６を参照すると、この実施例は、メモリ
セルアレイセクタの両側（図面で上下）にＹスイッチを
備え、主ビット線一本に対して複数本の副ビット線から
なる。図６に示すように本実施例の半導体記憶装置は、
Ｎ個のメモリセルアレイセクタSector０〜SectorＮと１
６本の主ビット線Ｉ／００〜Ｉ／０１５を有し、各主ビ
ット線Ｉ／００〜Ｉ／０１５はそれぞれ読み出し書き込
み回路６に接続されている。なお、図６は、図１と図２
に示したように、Ｘデコーダ、Ｙスイッチ、アレイ電源
回路を有し、Ｖｃｃ、ＧＮＤ、ＶＥＳ、ＥＲＳ、ＴＳ
０、ＴＳ１、ＴＳ２、ＴＳ３用の各配線が配線されてい
るが、図示を省略する。図７は、図６に示した本発明の
第１の実施例のメモリセルアレイセクタの構成を示す図
である。
す図である。図６を参照すると、この実施例は、メモリ
セルアレイセクタの両側（図面で上下）にＹスイッチを
備え、主ビット線一本に対して複数本の副ビット線から
なる。図６に示すように本実施例の半導体記憶装置は、
Ｎ個のメモリセルアレイセクタSector０〜SectorＮと１
６本の主ビット線Ｉ／００〜Ｉ／０１５を有し、各主ビ
ット線Ｉ／００〜Ｉ／０１５はそれぞれ読み出し書き込
み回路６に接続されている。なお、図６は、図１と図２
に示したように、Ｘデコーダ、Ｙスイッチ、アレイ電源
回路を有し、Ｖｃｃ、ＧＮＤ、ＶＥＳ、ＥＲＳ、ＴＳ
０、ＴＳ１、ＴＳ２、ＴＳ３用の各配線が配線されてい
るが、図示を省略する。図７は、図６に示した本発明の
第１の実施例のメモリセルアレイセクタの構成を示す図
である。
【００３６】図７を参照すると、ゲートがワード線Ｗ０
〜ＷＸにそれぞれ接続されているメモリセルトランジス
タＭＣ00〜ＭＣX0の共通ドレインは、副ビット線を介し
てカラム選択信号Ｙ１＿０をゲート入力とするカラムス
イッチ（トランスファゲート）ＴＳ０＿１＿０のソース
（又はドレイン）に接続され、カラム選択信号Ｙ２＿２
をゲート入力とするカラムスイッチ（トランスファゲー
ト）ＴＳ０＿２＿０を介してビット線Ｉ／Ｏ ０に接続
され、隣のカラムに位置するメモリセルトランジスタＭ
Ｃ01〜ＭＣX1の共通ドレインは、副ビット線を介してカ
ラム選択信号Ｙ１＿１をゲート入力とするカラムスイッ
チ（トランスファゲート）ＴＳ０＿１＿１のソース（又
はドレイン）に接続され、カラム選択信号Ｙ２＿１をゲ
ート入力とするカラムスイッチ（トランスファゲート）
ＴＳ０＿２＿１を介してビット線Ｉ／Ｏ ０に接続され
る構成とされている。このように、カラムスイッチＴＳ
０＿２＿０は、ブロック４０＿０の奇数番目の副ビット
線に接続するカラムスイッチＴＳ０＿１＿０〜ＴＳ０＿
１＿ｍの共通接続点と主ビット線Ｉ／Ｏ ０との間に接
続され、一方、カラムスイッチＴＳ０＿２＿０はブロッ
ク４０＿０の偶数番目の副ビット線に接続するカラムス
イッチＴＳ０＿１＿１〜ＴＳ０＿１＿ｍ＋１の共通接続
点と主ビット線Ｉ／Ｏ ０との間に接続されている。ま
たメモリセルトランジスタの共通ソース線はアレイ電源
回路の端子ＣＳｎ（図５参照）に接続されている。
〜ＷＸにそれぞれ接続されているメモリセルトランジス
タＭＣ00〜ＭＣX0の共通ドレインは、副ビット線を介し
てカラム選択信号Ｙ１＿０をゲート入力とするカラムス
イッチ（トランスファゲート）ＴＳ０＿１＿０のソース
（又はドレイン）に接続され、カラム選択信号Ｙ２＿２
をゲート入力とするカラムスイッチ（トランスファゲー
ト）ＴＳ０＿２＿０を介してビット線Ｉ／Ｏ ０に接続
され、隣のカラムに位置するメモリセルトランジスタＭ
Ｃ01〜ＭＣX1の共通ドレインは、副ビット線を介してカ
ラム選択信号Ｙ１＿１をゲート入力とするカラムスイッ
チ（トランスファゲート）ＴＳ０＿１＿１のソース（又
はドレイン）に接続され、カラム選択信号Ｙ２＿１をゲ
ート入力とするカラムスイッチ（トランスファゲート）
ＴＳ０＿２＿１を介してビット線Ｉ／Ｏ ０に接続され
る構成とされている。このように、カラムスイッチＴＳ
０＿２＿０は、ブロック４０＿０の奇数番目の副ビット
線に接続するカラムスイッチＴＳ０＿１＿０〜ＴＳ０＿
１＿ｍの共通接続点と主ビット線Ｉ／Ｏ ０との間に接
続され、一方、カラムスイッチＴＳ０＿２＿０はブロッ
ク４０＿０の偶数番目の副ビット線に接続するカラムス
イッチＴＳ０＿１＿１〜ＴＳ０＿１＿ｍ＋１の共通接続
点と主ビット線Ｉ／Ｏ ０との間に接続されている。ま
たメモリセルトランジスタの共通ソース線はアレイ電源
回路の端子ＣＳｎ（図５参照）に接続されている。
【００３７】ここで、カラムスイッチＴＳ０＿１＿０〜
ＴＳ０＿１＿ｍ＋１は１段目のＹスイッチを、カラムス
イッチＴＳ０＿２＿０〜ＴＳ０＿２＿ｎ＋１は２段目の
Ｙスイッチを構成する。例えば、１段目のＹスイッチの
数を８（ｍ＝７）、２段目のＹスイッチの数を８（ｎ＝
７）とすると、１つの主ビット線に接続される１セクタ
内の副ビット線の数は６４本である。
ＴＳ０＿１＿ｍ＋１は１段目のＹスイッチを、カラムス
イッチＴＳ０＿２＿０〜ＴＳ０＿２＿ｎ＋１は２段目の
Ｙスイッチを構成する。例えば、１段目のＹスイッチの
数を８（ｍ＝７）、２段目のＹスイッチの数を８（ｎ＝
７）とすると、１つの主ビット線に接続される１セクタ
内の副ビット線の数は６４本である。
【００３８】従来例のように、Ｙスイッチを１段構成と
して、１主ビット線あたり６４個のＹスイッチを介して
副ビット線に接続したとすると、読み出し書き込み回路
は、１セクタ当たり６４個のＹスイッチのドレインが寄
生容量として見えることになる。また、従来例のよう
に、Ｙスイッチを１段構成として、１主ビット線当たり
に２個のＹスイッチを介して副ビット線に接続したとす
ると、主ビット線が３２本必要になり、主ビット線と隣
接する主ビット線との間に他の配線を配置することがで
きなくなる。
して、１主ビット線あたり６４個のＹスイッチを介して
副ビット線に接続したとすると、読み出し書き込み回路
は、１セクタ当たり６４個のＹスイッチのドレインが寄
生容量として見えることになる。また、従来例のよう
に、Ｙスイッチを１段構成として、１主ビット線当たり
に２個のＹスイッチを介して副ビット線に接続したとす
ると、主ビット線が３２本必要になり、主ビット線と隣
接する主ビット線との間に他の配線を配置することがで
きなくなる。
【００３９】これに対して、本実施例のように、Ｙスイ
ッチを２段構成とすることにより、読み出し書き込み回
路から見た寄生容量は、８トランジスタ分に低減するこ
とができる。このため、読み出し書き込み時に所定のバ
イアスを主ビット線にプリチャージしても、主ビット線
は急速に立ち上がるので、読み書き動作を高速化でき
る。また、プリチャージに要する電荷が低減するので、
半導体記憶装置の消費電力を低減することができる。し
かも、主ビット線の配線は、１／３２に低減できるの
で、主ビット線と隣接する主ビット線との間に余裕が生
じ、主ビット線と同一配線層で、主ビット線に隣接して
電源線や制御信号線など他の配線を配置することができ
る。この結果、半導体記憶装置のチップ面積を低減する
ことができる。
ッチを２段構成とすることにより、読み出し書き込み回
路から見た寄生容量は、８トランジスタ分に低減するこ
とができる。このため、読み出し書き込み時に所定のバ
イアスを主ビット線にプリチャージしても、主ビット線
は急速に立ち上がるので、読み書き動作を高速化でき
る。また、プリチャージに要する電荷が低減するので、
半導体記憶装置の消費電力を低減することができる。し
かも、主ビット線の配線は、１／３２に低減できるの
で、主ビット線と隣接する主ビット線との間に余裕が生
じ、主ビット線と同一配線層で、主ビット線に隣接して
電源線や制御信号線など他の配線を配置することができ
る。この結果、半導体記憶装置のチップ面積を低減する
ことができる。
【００４０】図８は、本発明の第２の実施例の構成を示
す図である。図８を参照すると、４本の主ビット線がカ
ラム選択信号Ｙ３＿０〜Ｙ３＿３をゲート入力とするカ
ラムスイッチ（３段目のＹスイッチ）を介して読み出し
書き込み回路に接続される構成とされている。この実施
例は、１つのＩ／Ｏを４分割にデコードし、Ｉ／Ｏ単位
に、４本の主ビット線をメモリセルアレイ上に配置し、
メモリセルアレイセクタは、副ビット線が２段のＹスイ
ッチを介して主ビット線と接続されている。第１の実施
例と同様、図８は主ビット線のみを示し、Ｘデコーダ、
Ｙスイッチ、アレイ電源回路を有し、Ｖｃｃ、ＧＮＤ、
ＶＥＳ、ＥＲＳ、ＴＳ０、ＴＳ１、ＴＳ２、ＴＳ３用の
各配線は図示を省略する。
す図である。図８を参照すると、４本の主ビット線がカ
ラム選択信号Ｙ３＿０〜Ｙ３＿３をゲート入力とするカ
ラムスイッチ（３段目のＹスイッチ）を介して読み出し
書き込み回路に接続される構成とされている。この実施
例は、１つのＩ／Ｏを４分割にデコードし、Ｉ／Ｏ単位
に、４本の主ビット線をメモリセルアレイ上に配置し、
メモリセルアレイセクタは、副ビット線が２段のＹスイ
ッチを介して主ビット線と接続されている。第１の実施
例と同様、図８は主ビット線のみを示し、Ｘデコーダ、
Ｙスイッチ、アレイ電源回路を有し、Ｖｃｃ、ＧＮＤ、
ＶＥＳ、ＥＲＳ、ＴＳ０、ＴＳ１、ＴＳ２、ＴＳ３用の
各配線は図示を省略する。
【００４１】図９は、図８に示した本発明の第２の実施
例のメモリセルアレイセクタの構成を示す図である。図
９を参照すると、メモリセルトランジスタＭＣ00〜ＭＣ
X0の共通ドレインは、カラム選択信号Ｙ１＿０をゲート
入力とするカラムスイッチ（トランスファゲート）ＴＳ
０＿１＿０のソース又はドレインに副ビット線を介して
接続され、カラム選択信号Ｙ２＿０をゲート入力とする
カラムスイッチ（トランスファゲート）ＴＳ０＿２＿０
を介してビット線Ｉ／Ｏ ０＿０に接続され、隣のカラ
ムに位置するメモリセルトランジスタＭＣ01〜ＭＣX1の
共通ドレインは、カラム選択信号Ｙ１＿１をゲート入力
とするカラムスイッチ（トランスファゲート）ＴＳ０＿
１＿１のソース又はドレインに副ビット線を介して接続
され、カラム選択信号Ｙ２＿１をゲート入力とするカラ
ムスイッチ（トランスファゲート）ＴＳ０＿２＿１を介
してビット線Ｉ／Ｏ ０＿０に接続される構成とされて
いる。
例のメモリセルアレイセクタの構成を示す図である。図
９を参照すると、メモリセルトランジスタＭＣ00〜ＭＣ
X0の共通ドレインは、カラム選択信号Ｙ１＿０をゲート
入力とするカラムスイッチ（トランスファゲート）ＴＳ
０＿１＿０のソース又はドレインに副ビット線を介して
接続され、カラム選択信号Ｙ２＿０をゲート入力とする
カラムスイッチ（トランスファゲート）ＴＳ０＿２＿０
を介してビット線Ｉ／Ｏ ０＿０に接続され、隣のカラ
ムに位置するメモリセルトランジスタＭＣ01〜ＭＣX1の
共通ドレインは、カラム選択信号Ｙ１＿１をゲート入力
とするカラムスイッチ（トランスファゲート）ＴＳ０＿
１＿１のソース又はドレインに副ビット線を介して接続
され、カラム選択信号Ｙ２＿１をゲート入力とするカラ
ムスイッチ（トランスファゲート）ＴＳ０＿２＿１を介
してビット線Ｉ／Ｏ ０＿０に接続される構成とされて
いる。
【００４２】本発明の第２の実施例において、メモリセ
ルトランジスタの共通ドレインは、カラム選択信号Ｙ１
＿０〜Ｙ１＿ｍ＋１で選択される１段目のカラムスイッ
チ、カラム選択信号Ｙ２＿０〜Ｙ２＿１で選択される２
段目のカラムスイッチを介してビット線Ｉ／０ ０＿０
に接続され、カラム選択信号Ｙ３＿０で選択される３段
目のカラムスイッチＴＳ０＿３＿０（図８参照）を介し
て読み出し書き込み回路に接続される。例えば、１段目
のＹスイッチの数を８（ｍ＝７）、２段目のＹスイッチ
の数を２、３段目のＹスイッチの数を４とすると、１つ
の主ビット線に接続される１セクタ内の副ビット線の数
は６４本である。また、読み出し書き込み回路から見た
寄生容量は、４トランジスタ分に低減することができ
る。本実施例は、前記第１の実施例に比べ、読み出し書
き込み回路から見た寄生容量をさらに低減することがで
き、３２本主ビット線構成の従来例よりも、主ビット線
の数を、１／８に低減できる。この結果、前記第１の実
施例と同様、高速で小型のチップが実現できる。
ルトランジスタの共通ドレインは、カラム選択信号Ｙ１
＿０〜Ｙ１＿ｍ＋１で選択される１段目のカラムスイッ
チ、カラム選択信号Ｙ２＿０〜Ｙ２＿１で選択される２
段目のカラムスイッチを介してビット線Ｉ／０ ０＿０
に接続され、カラム選択信号Ｙ３＿０で選択される３段
目のカラムスイッチＴＳ０＿３＿０（図８参照）を介し
て読み出し書き込み回路に接続される。例えば、１段目
のＹスイッチの数を８（ｍ＝７）、２段目のＹスイッチ
の数を２、３段目のＹスイッチの数を４とすると、１つ
の主ビット線に接続される１セクタ内の副ビット線の数
は６４本である。また、読み出し書き込み回路から見た
寄生容量は、４トランジスタ分に低減することができ
る。本実施例は、前記第１の実施例に比べ、読み出し書
き込み回路から見た寄生容量をさらに低減することがで
き、３２本主ビット線構成の従来例よりも、主ビット線
の数を、１／８に低減できる。この結果、前記第１の実
施例と同様、高速で小型のチップが実現できる。
【００４３】図１０は、本発明の第３の実施例の構成を
示すブロック図である。図１０を参照すると、この実施
例は、メモリアレイセクタの一側にＹスイッチを備えた
ものであり、Ｙスイッチ部でＩ／Ｏ単位までデコード
し、Ｉ／Ｏ単位に１本の主ビット線をメモリセルアレイ
上に配置する。
示すブロック図である。図１０を参照すると、この実施
例は、メモリアレイセクタの一側にＹスイッチを備えた
ものであり、Ｙスイッチ部でＩ／Ｏ単位までデコード
し、Ｉ／Ｏ単位に１本の主ビット線をメモリセルアレイ
上に配置する。
【００４４】図１１は、図１０に示した本発明の第３の
実施例のメモリセルアレイセクタの構成を示す図であ
る。図１１を参照すると、メモリセルトランジスタＭＣ
00〜ＭＣX0のドレインに共通接続され、カラム選択信号
Ｙ１＿０をゲート入力とするカラムスイッチ（トランス
ファゲート）ＴＳ０＿１＿０のソース又はドレインに副
ビット線を介して接続され、隣のカラムに位置するメモ
リセルトランジスタＭＣ 01〜ＭＣX1の共通ドレインは、
カラム選択信号Ｙ１＿１をゲート入力とするカラムスイ
ッチ（トランスファゲート）ＴＳ０＿１＿１のソース又
はドレインに副ビット線を介して接続され、カラムスイ
ッチ（トランスファゲート）ＴＳ０＿１＿１〜ＴＳ０＿
１＿ｍのドレイン又はソースは共通接続され、カラム選
択信号Ｙ２＿０をゲート入力とするカラムスイッチ（ト
ランスファゲート）ＴＳ０＿２＿０を介して主ビット線
Ｉ／Ｏ ０に接続される。
実施例のメモリセルアレイセクタの構成を示す図であ
る。図１１を参照すると、メモリセルトランジスタＭＣ
00〜ＭＣX0のドレインに共通接続され、カラム選択信号
Ｙ１＿０をゲート入力とするカラムスイッチ（トランス
ファゲート）ＴＳ０＿１＿０のソース又はドレインに副
ビット線を介して接続され、隣のカラムに位置するメモ
リセルトランジスタＭＣ 01〜ＭＣX1の共通ドレインは、
カラム選択信号Ｙ１＿１をゲート入力とするカラムスイ
ッチ（トランスファゲート）ＴＳ０＿１＿１のソース又
はドレインに副ビット線を介して接続され、カラムスイ
ッチ（トランスファゲート）ＴＳ０＿１＿１〜ＴＳ０＿
１＿ｍのドレイン又はソースは共通接続され、カラム選
択信号Ｙ２＿０をゲート入力とするカラムスイッチ（ト
ランスファゲート）ＴＳ０＿２＿０を介して主ビット線
Ｉ／Ｏ ０に接続される。
【００４５】図１２は、本発明の第４の実施例の構成を
示す図である。図１２を参照すると、４本の主ビット線
が、カラム選択信号Ｙ３＿０〜Ｙ３＿３をゲート入力と
する３段目のカラムスイッチＴＳ＿１５＿０〜ＴＳ＿１
５＿３を介して読み出し書き込み回路に接続される構成
とされている。１つのＩ／Ｏを４分割にデコードし、Ｉ
／Ｏ単位に、４本の主ビット線Ｉ／００〜Ｉ／０１５を
セルアレイ上に配置し、さらに４本の主ビット線から１
本を選択するためのカラムスイッチを備えている。
示す図である。図１２を参照すると、４本の主ビット線
が、カラム選択信号Ｙ３＿０〜Ｙ３＿３をゲート入力と
する３段目のカラムスイッチＴＳ＿１５＿０〜ＴＳ＿１
５＿３を介して読み出し書き込み回路に接続される構成
とされている。１つのＩ／Ｏを４分割にデコードし、Ｉ
／Ｏ単位に、４本の主ビット線Ｉ／００〜Ｉ／０１５を
セルアレイ上に配置し、さらに４本の主ビット線から１
本を選択するためのカラムスイッチを備えている。
【００４６】図１３は、図１２に示した本発明の第４の
実施例のメモリセルアレイセクタの構成を示す図であ
る。図１３を参照すると、メモリセルトランジスタＭＣ
00〜ＭＣX0のドレインは共通接続されて、カラム選択信
号Ｙ１＿０をゲート入力とするカラムスイッチ（トラン
スファゲート）ＴＳ０＿１＿０のソース又はドレインに
副ビット線を介して接続され、隣のカラムに位置するメ
モリセルトランジスタＭＣ01〜ＭＣX1の共通ドレイン
は、カラム選択信号Ｙ１＿１をゲート入力とするカラム
スイッチ（トランスファゲート）ＴＳ０＿１＿１のソー
ス又はドレインに副ビット線を介して接続され、カラム
スイッチ（トランスファゲート）ＴＳ０＿１＿１〜ＴＳ
０＿１＿ｍのドレイン又はソースは共通接続され、カラ
ム選択信号Ｙ２をゲート入力とするカラムスイッチ（ト
ランスファゲート）ＴＳ０＿２＿０を介して主ビット線
Ｉ／Ｏ ０＿０に接続される。主ビット線Ｉ／Ｏ ０＿
０は、メモリセルアレイ上に配線され、カラム選択信号
Ｙ３＿０で選択されるカラムスイッチ（図１２参照）を
介して読み出し書き込み回路に接続される。
実施例のメモリセルアレイセクタの構成を示す図であ
る。図１３を参照すると、メモリセルトランジスタＭＣ
00〜ＭＣX0のドレインは共通接続されて、カラム選択信
号Ｙ１＿０をゲート入力とするカラムスイッチ（トラン
スファゲート）ＴＳ０＿１＿０のソース又はドレインに
副ビット線を介して接続され、隣のカラムに位置するメ
モリセルトランジスタＭＣ01〜ＭＣX1の共通ドレイン
は、カラム選択信号Ｙ１＿１をゲート入力とするカラム
スイッチ（トランスファゲート）ＴＳ０＿１＿１のソー
ス又はドレインに副ビット線を介して接続され、カラム
スイッチ（トランスファゲート）ＴＳ０＿１＿１〜ＴＳ
０＿１＿ｍのドレイン又はソースは共通接続され、カラ
ム選択信号Ｙ２をゲート入力とするカラムスイッチ（ト
ランスファゲート）ＴＳ０＿２＿０を介して主ビット線
Ｉ／Ｏ ０＿０に接続される。主ビット線Ｉ／Ｏ ０＿
０は、メモリセルアレイ上に配線され、カラム選択信号
Ｙ３＿０で選択されるカラムスイッチ（図１２参照）を
介して読み出し書き込み回路に接続される。
【００４７】上記実施例において、メモリセルアレイ上
に配線される主ビット線は、副ビット線８本に対して１
本、副ビット線１６本に対して１本など任意に設定する
ことが出来る。主ビット線の間隔を広くすることで、第
２配線層の主ビット線の間に、任意の信号線や電源線を
配線することができる。
に配線される主ビット線は、副ビット線８本に対して１
本、副ビット線１６本に対して１本など任意に設定する
ことが出来る。主ビット線の間隔を広くすることで、第
２配線層の主ビット線の間に、任意の信号線や電源線を
配線することができる。
【００４８】たとえば５１２ワード×１０２４カラムの
メモリセルアレイについて主／副ビット線が１：６４構
成の場合、第１配線層には１０２４本の副ビット線、第
２配線層には１６本の主ビット線が配線され、第２配線
層の配線率を第１配線層の１／２とすると、５１２−１
６＝４９６本分の配線領域が確保され、この配線領域に
制御信号等を配線することができる。なお、上記各実施
例では、ＮＯＲ型メモリセルマトリクスの配置を例に説
明したが、本発明はかかる構成に限定されるものでな
く、ＮＡＮＤ型、仮想接地型のメモリセルマトリクスに
も適用できる。また、本発明は、ＥＥＰＲＯＭだけに適
用が限定されるものでなく、マスクＲＯＭやＰＲＯＭな
どの半導体記憶装置にも適用できる。マスクＲＯＭ等の
場合、副ビット線が複数段のＹスイッチを介して接続さ
れる主ビット線が読み出し回路（センスアンプ）に直接
接続されるか、もしくは主ビット線がさらにＹスイッチ
を介して読み出し回路に接続される構成とされる。
メモリセルアレイについて主／副ビット線が１：６４構
成の場合、第１配線層には１０２４本の副ビット線、第
２配線層には１６本の主ビット線が配線され、第２配線
層の配線率を第１配線層の１／２とすると、５１２−１
６＝４９６本分の配線領域が確保され、この配線領域に
制御信号等を配線することができる。なお、上記各実施
例では、ＮＯＲ型メモリセルマトリクスの配置を例に説
明したが、本発明はかかる構成に限定されるものでな
く、ＮＡＮＤ型、仮想接地型のメモリセルマトリクスに
も適用できる。また、本発明は、ＥＥＰＲＯＭだけに適
用が限定されるものでなく、マスクＲＯＭやＰＲＯＭな
どの半導体記憶装置にも適用できる。マスクＲＯＭ等の
場合、副ビット線が複数段のＹスイッチを介して接続さ
れる主ビット線が読み出し回路（センスアンプ）に直接
接続されるか、もしくは主ビット線がさらにＹスイッチ
を介して読み出し回路に接続される構成とされる。
【００４９】
【発明の効果】以上説明したように、本発明によれば、
メモリセルアレイ上に、任意の信号線や電源線を配置可
能としており、メモリセルアレイの周辺エリアに配線領
域を設けることを不要としており、チップサイズの縮小
が可能とするという効果を奏する。
メモリセルアレイ上に、任意の信号線や電源線を配置可
能としており、メモリセルアレイの周辺エリアに配線領
域を設けることを不要としており、チップサイズの縮小
が可能とするという効果を奏する。
【００５０】その理由は、本発明においては、主ビット
線の間隔を広くして、主ビット線の間に任意の信号線ま
たは電源線を配置可能としているためである。
線の間隔を広くして、主ビット線の間に任意の信号線ま
たは電源線を配置可能としているためである。
【００５１】また本発明によれば、読み出し書き込み回
路からみた主ビット線の容量を削減することができる。
その理由は、本発明においては、主ビット線にスイッチ
が接続され、該スイッチから分岐する複数のスイッチを
介して副ビット線を接続する構成としたためである。
路からみた主ビット線の容量を削減することができる。
その理由は、本発明においては、主ビット線にスイッチ
が接続され、該スイッチから分岐する複数のスイッチを
介して副ビット線を接続する構成としたためである。
【図１】本発明の一実施例の全体の構成を示すブロック
図である。
図である。
【図２】本発明の一実施例における配線の様子を示す図
である。
である。
【図３】本発明の別の実施例の全体の構成を示すブロッ
ク図である。
ク図である。
【図４】本発明の第１の実施例における配線の様子を示
す図である。
す図である。
【図５】本発明の一実施例におけるアレイ電源回路の構
成を示す図である。
成を示す図である。
【図６】本発明の第１の実施例の構成を示す図である。
【図７】本発明の第１の実施例の詳細構成を示す図であ
る。
る。
【図８】本発明の第２の実施例の構成を示す図である。
【図９】本発明の第２の実施例の詳細構成を示す図であ
る。
る。
【図１０】本発明の第３の実施例の構成を示す図であ
る。
る。
【図１１】本発明の第３の実施例の詳細構成を示す図で
ある。
ある。
【図１２】本発明の第４の実施例の構成を示す図であ
る。
る。
【図１３】本発明の第４の実施例の詳細構成を示す図で
ある。
ある。
【図１４】従来の主／副ワード線型の半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図１５】従来の主／副ビット線型の半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図１６】従来の主／副ビット線型の半導体記憶装置の
詳細構成を示す図である。
詳細構成を示す図である。
１ メモリセルアレイセクタ ２ Ｙスイッチ ３ Ｘデコーダ ４ アレイ電源回路 ５ アレイ電源制御回路 ６ 読み出し書き込み回路 ７ データバス ８ Ｘメインデコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 一央 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 須藤 直昭 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 長縄 浩司 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 中村 博功 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5B025 AD00 AD03 AE00 5F083 ER22 GA03 GA09 LA12 LA17 LA18
Claims (12)
- 【請求項１】複数のメモリセルトランジスタのドレイン
が共通接続されてなる副ビット線が、複数段のスイッチ
を介して主ビット線に接続される、ことを特徴とする半
導体記憶装置。 - 【請求項２】複数のメモリセルトランジスタのドレイン
が共通接続されてなる副ビット線の複数本に対して一本
の主ビット線を備え、 前記複数の副ビット線は、それぞれカラム選択信号を制
御端子に入力とする１段目のＹスイッチの一端に接続さ
れ、 前記一段目のＹスイッチの他端は共通接続され、カラム
選択信号を制御端子に入力とする２段目のＹスイッチを
介して前記主ビット線に接続される、構成とされてなる
ことを特徴とする半導体記憶装置。 - 【請求項３】複数のメモリセルトランジスタのドレイン
が共通接続されてなる副ビット線の複数本に対して一本
の主ビット線を備え、 前記複数の副ビット線は、それぞれカラム選択信号を制
御端子に入力とする１段目のＹスイッチの一端に接続さ
れ、 前記一段目のＹスイッチの他端は共通接続され、カラム
選択信号を制御端子に入力とする２段目のＹスイッチを
介して前記主ビット線に接続され、 前記主ビット線がカラム選択信号を制御端子に入力とす
る３段目のＹスイッチを介して読み出し回路に接続され
る、構成とされてなることを特徴とする半導体記憶装
置。 - 【請求項４】複数のメモリセルトランジスタのドレイン
が共通接続されてなる副ビット線の複数本に対して一本
の主ビット線を備え、 前記複数の副ビット線は、それぞれカラム選択信号を制
御端子に入力とする１段目のＹスイッチの一端に接続さ
れ、 前記一段目のＹスイッチの他端は共通接続され、カラム
選択信号を制御端子に入力とする２段目のＹスイッチを
介して前記主ビット線に接続され、 前記主ビット線がカラム選択信号を制御端子に入力とす
る３段目のＹスイッチを介して読み出し書き込み回路に
接続される、構成とされてなることを特徴とする半導体
記憶装置。 - 【請求項５】一括消去の単位をなすメモリセルアレイセ
クタを複数備え、 前記メモリセルアレイセクタ毎に、Ｘデコーダ、Ｙスイ
ッチ、及びアレイ電源回路を備え、主ビット線は、列方
向に配設される複数の前記メモリセルアレイセクタの上
を 配線され読み出し書き込み回路に接続され、 前記メモリセルアレイセクタは、複数のＥＥＰＲＯＭセ
ルトランジスタのドレインが共通接続されてなる副ビッ
ト線の複数本についてそれぞれカラム選択信号を制御端
子に入力とする１段目のＹスイッチの一端に接続され、 前記１段目のＹスイッチの他端は共通接続され、カラム
選択信号を制御端子に入力とする２段目のＹスイッチを
介して前記主ビット線に接続される、ことを特徴とする
半導体記憶装置。 - 【請求項６】一括消去単位のメモリセルアレイセクタを
複数備え、 前記メモリセルアレイセクタ毎に、Ｘデコーダ、Ｙスイ
ッチ、及びアレイ電源回路を備え、 主ビット線は、列方向に配設される複数の前記メモリセ
ルアレイセクタ上を配線され、カラム選択信号を制御端
子に入力とする３段目のＹスイッチを介して読み出し書
き込み回路の一端に接続され、 前記メモリセルアレイセクタは、複数のＥＥＰＲＯＭセ
ルトランジスタのドレインが共通接続されてなる副ビッ
ト線の複数本についてそれぞれカラム選択信号を制御端
子に入力とする１段目のＹスイッチの一端に接続され、
前記一段目のＹスイッチの他端は共通接続され、カラム
選択信号を制御端子に入力とする２段目のＹスイッチを
介して前記主ビット線に接続される、ことを特徴とする
半導体記憶装置。 - 【請求項７】前記副ビット線が第１配線層に配線されて
おり、前記主ビット線が第２配線層に配線され、前記第
２配線層には、前記主ビット線の間の領域に、電源線、
書き込み及び消去時の制御信号、高電圧電源線が配線さ
れている、ことを特徴とする請求項５又は６記載の半導
体記憶装置。 - 【請求項８】前記副ビット線に接続する１段目のＹスイ
ッチが、互いに隣合う副ビット線について副ビット線の
一側端と他側端とに交互に接続され、前記１段目のＹス
イッチに接続する２段目のスイッチも前記１段目のスイ
ッチに対応してメモリセルアレイセクタの両側に交互に
配置されている、ことを特徴とする請求項２乃至７のい
ずれか一に記載の半導体記憶装置。 - 【請求項９】フラッシュメモリのアレイ構成において、 ビット線が主ビット線と副ビット線よりなり、前記主ビ
ット線は、主ビット線の間に、主ビット線と同じ配線層
で、電源線や制御信号線が配置可能な間隔に設定されて
いる、ことを特徴とする半導体記憶装置。 - 【請求項１０】前記主ビット線が、複数の副ビット線
と、段積み２段のカラムスイッチを介して接続される、
ことを特徴とする請求項９記載の半導体記憶装置。 - 【請求項１１】複数の前記主ビット線のうち、３段目の
スイッチで選択された主ビット線が前記読み出し書き込
み回路に接続する構成とされていることを特徴とする請
求項１０記載の半導体記憶装置。 - 【請求項１２】前記アレイ電源回路が、選択信号をラッ
チするラッチ回路と、該ラッチ回路の出力を反転出力す
るバッファ回路よりなり、消去用高電圧を出力すること
を特徴とする請求項５又は６記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342699A JP3779480B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体記憶装置 |
| US09/501,624 US6339549B1 (en) | 1999-02-10 | 2000-02-09 | Semiconductor storage apparatus having main bit line and sub bit line |
| KR10-2000-0006218A KR100367904B1 (ko) | 1999-02-10 | 2000-02-10 | 메인 비트 라인과 서브 비트 라인을 갖는 반도체 기억 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342699A JP3779480B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2000235797A true JP2000235797A (ja) | 2000-08-29 |
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Family
ID=12386241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3342699A Expired - Fee Related JP3779480B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体記憶装置 |
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