JP3211745B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【０００１】
【発明の属する技術分野】本発明は、セルが行列状に配
置されたＲＯＭやＥＥＰＲＯＭ等の半導体メモリ装置に
関し、特にセルデータの読み出しの際にセルアレイをプ
リチャージする半導体記憶装置に関する。
置されたＲＯＭやＥＥＰＲＯＭ等の半導体メモリ装置に
関し、特にセルデータの読み出しの際にセルアレイをプ
リチャージする半導体記憶装置に関する。
【０００２】
【従来の技術】データの読み出しの際にプリチャージを
行うこの種の半導体記憶装置では、一般にセルアレイの
ビットラインをプリチャージする。プリチャージはメモ
リセルのビットライン拡散配線がその対象になる。ま
た、読み出しの際に仮想グランドラインをディスチャー
ジすると、選択された仮想グランドラインに接続される
拡散配線がディスチャージされる。
行うこの種の半導体記憶装置では、一般にセルアレイの
ビットラインをプリチャージする。プリチャージはメモ
リセルのビットライン拡散配線がその対象になる。ま
た、読み出しの際に仮想グランドラインをディスチャー
ジすると、選択された仮想グランドラインに接続される
拡散配線がディスチャージされる。
【０００３】図６はこのような半導体記憶装置の構成を
示す回路図である。同図において、Ｄ１〜Ｄ３は図示し
ないセンスアンプに接続されるビット線端子、ＷＳ１〜
ＷＳｎはワード線、ＢＳ１〜ＢＳ６はバンク選択線、Ｖ
Ｇ１〜ＶＧ４は仮想グランド線端子を示す。また、ＢＴ
１〜ＢＴ６はバンク選択トランジスタ、ＳＡＲＹはセル
アレイである。セルアレイＳＡＲＹは、図中、例えば記
号ＳＸ１，ＳＸ２，ＳＹ１〜ＳＹ８で示されるような各
セルが行列状に配置されている。
示す回路図である。同図において、Ｄ１〜Ｄ３は図示し
ないセンスアンプに接続されるビット線端子、ＷＳ１〜
ＷＳｎはワード線、ＢＳ１〜ＢＳ６はバンク選択線、Ｖ
Ｇ１〜ＶＧ４は仮想グランド線端子を示す。また、ＢＴ
１〜ＢＴ６はバンク選択トランジスタ、ＳＡＲＹはセル
アレイである。セルアレイＳＡＲＹは、図中、例えば記
号ＳＸ１，ＳＸ２，ＳＹ１〜ＳＹ８で示されるような各
セルが行列状に配置されている。
【０００４】ここで、図６において、セルＳＸ１のデー
タを読み出す場合は、センスアンプからビット線端子Ｄ
１にセンスアンプ電流（ＳＡ電流）を供給しかつ対応の
上側の各バンク選択線ＢＳを選択してトランジスタＢＴ
をオンとして上記センスアンプ電流を内部のビットライ
ン拡散配線１（第１の副ビット線）を介して選択セルＳ
Ｘ１のドレインに与えると共に、ワード線ＷＳｎにより
選択セルＳＸ１を含む１行の各セルの選択を行い、かつ
対応の下側の各バンク選択線ＢＳを選択してトランジス
タＢＴをオンとし、選択セルＳＸ１のソースからデータ
を、内部のビットライン拡散配線２（第２の副ビット
線）及び仮想グランド端子ＶＧ１を介し読み出すように
する。また、このとき選択セルＳＸ１のドレイン側に位
置するビット線端子Ｄ２及び仮想グランド端子ＶＧ２は
プリチャージされている。
タを読み出す場合は、センスアンプからビット線端子Ｄ
１にセンスアンプ電流（ＳＡ電流）を供給しかつ対応の
上側の各バンク選択線ＢＳを選択してトランジスタＢＴ
をオンとして上記センスアンプ電流を内部のビットライ
ン拡散配線１（第１の副ビット線）を介して選択セルＳ
Ｘ１のドレインに与えると共に、ワード線ＷＳｎにより
選択セルＳＸ１を含む１行の各セルの選択を行い、かつ
対応の下側の各バンク選択線ＢＳを選択してトランジス
タＢＴをオンとし、選択セルＳＸ１のソースからデータ
を、内部のビットライン拡散配線２（第２の副ビット
線）及び仮想グランド端子ＶＧ１を介し読み出すように
する。また、このとき選択セルＳＸ１のドレイン側に位
置するビット線端子Ｄ２及び仮想グランド端子ＶＧ２は
プリチャージされている。
【０００５】次に、図７は特開平４−３１１９００号公
報に開示された半導体メモリ装置である。この装置は、
セルアレイＳＡＲＹの図中上側に２段のバンク選択線Ｂ
Ｓ１，ＢＳ２を配置すると共に、セルアレイＳＡＲＹの
図中下側に２段のバンク選択線ＢＳ３，ＢＳ４を配置し
たものである。そして、１つのビット線端子Ｄから２本
のビットライン拡散配線１をそれぞれトランジスタＢＴ
１、ＢＴ２を介してセルアレイの各セルのドレインに接
続し、１つの仮想グランド線端子ＶＧから同様に２本の
ビットライン拡散配線２をそれぞれトランジスタＢＴ
３、ＢＴ４を介してセルアレイＳＡＲＹの各セルのソー
スに接続している。
報に開示された半導体メモリ装置である。この装置は、
セルアレイＳＡＲＹの図中上側に２段のバンク選択線Ｂ
Ｓ１，ＢＳ２を配置すると共に、セルアレイＳＡＲＹの
図中下側に２段のバンク選択線ＢＳ３，ＢＳ４を配置し
たものである。そして、１つのビット線端子Ｄから２本
のビットライン拡散配線１をそれぞれトランジスタＢＴ
１、ＢＴ２を介してセルアレイの各セルのドレインに接
続し、１つの仮想グランド線端子ＶＧから同様に２本の
ビットライン拡散配線２をそれぞれトランジスタＢＴ
３、ＢＴ４を介してセルアレイＳＡＲＹの各セルのソー
スに接続している。
【０００６】
【発明が解決しようとする課題】図６に示す従来回路で
は、オンしているセルＳＸ１のデータを読み出すときに
隣接セルＳＸ２がオンとなっている場合は、ビット端子
Ｄ１側からのセンスアンプ電流と、プリチャージされ
ている仮想グランド端子ＶＧ２側からの回り込み電流
とがセルＳＸ１のドレイン側に供給される。ここで、選
択セルＳＸ１がビット線端子Ｄ１から遠く、かつ仮想グ
ランド端子ＶＧ２から近い位置に配置されている場合、
図８の等価回路図に示すように、全体のビットライン拡
散配線の抵抗値をＲとすると、ビット線端子Ｄ１側から
のビットライン拡散配線１の抵抗の値（Ｒ１）に比べ、
仮想グランド端子ＶＧ２側からのビットライン拡散配線
２の抵抗の値（Ｒ−Ｒ１）が小さく、したがってセンス
アンプ電流に対し回り込み電流の方が大となる。こ
のため、選択セルＳＸ１に対して十分なセンスアンプ電
流が流れず、仮想グランド端子ＶＧ１側でそのデータを
読み出すときに誤ったデータが読み出されるという問題
がある。さらに、オンしている選択セルＳＸ１のデータ
読出時にはビット線端子Ｄ１と仮想グランド端子ＶＧ１
間にはトランジスタＢＴ２，ＢＴ４，ＢＴ６の３個のト
ランジスタが介在するため、センスアンプ電流が低下し
同様に誤ったデータが読み出されるという問題もある。
は、オンしているセルＳＸ１のデータを読み出すときに
隣接セルＳＸ２がオンとなっている場合は、ビット端子
Ｄ１側からのセンスアンプ電流と、プリチャージされ
ている仮想グランド端子ＶＧ２側からの回り込み電流
とがセルＳＸ１のドレイン側に供給される。ここで、選
択セルＳＸ１がビット線端子Ｄ１から遠く、かつ仮想グ
ランド端子ＶＧ２から近い位置に配置されている場合、
図８の等価回路図に示すように、全体のビットライン拡
散配線の抵抗値をＲとすると、ビット線端子Ｄ１側から
のビットライン拡散配線１の抵抗の値（Ｒ１）に比べ、
仮想グランド端子ＶＧ２側からのビットライン拡散配線
２の抵抗の値（Ｒ−Ｒ１）が小さく、したがってセンス
アンプ電流に対し回り込み電流の方が大となる。こ
のため、選択セルＳＸ１に対して十分なセンスアンプ電
流が流れず、仮想グランド端子ＶＧ１側でそのデータを
読み出すときに誤ったデータが読み出されるという問題
がある。さらに、オンしている選択セルＳＸ１のデータ
読出時にはビット線端子Ｄ１と仮想グランド端子ＶＧ１
間にはトランジスタＢＴ２，ＢＴ４，ＢＴ６の３個のト
ランジスタが介在するため、センスアンプ電流が低下し
同様に誤ったデータが読み出されるという問題もある。
【０００７】また、図６において、例えばセルＳＹ１の
データを読み出す場合はビット線端子Ｄ２にセンスアン
プ電流を供給して仮想グランド線端子ＶＧ２から読み出
しを行う。また、この際にはビット線端子Ｄ３及び仮想
グランド端子ＶＧ３をプリチャージする。この場合、セ
ルＳＹ１，ＳＹ８がともにオフ、セルＳＹ２〜ＳＹ７が
ともにオンしていると、仮想グランド端子ＶＧ３側から
のプリチャージ電流はセルＳＹ８でカットされるた
め、ビット線端子Ｄ２側からのセンスアンプ電流によ
り拡散層Ａ〜Ｆを充電しなければならない。このため、
データ読出時の時定数が大きくなり、したがってデータ
の読み出し速度が遅くなるという問題もある。
データを読み出す場合はビット線端子Ｄ２にセンスアン
プ電流を供給して仮想グランド線端子ＶＧ２から読み出
しを行う。また、この際にはビット線端子Ｄ３及び仮想
グランド端子ＶＧ３をプリチャージする。この場合、セ
ルＳＹ１，ＳＹ８がともにオフ、セルＳＹ２〜ＳＹ７が
ともにオンしていると、仮想グランド端子ＶＧ３側から
のプリチャージ電流はセルＳＹ８でカットされるた
め、ビット線端子Ｄ２側からのセンスアンプ電流によ
り拡散層Ａ〜Ｆを充電しなければならない。このため、
データ読出時の時定数が大きくなり、したがってデータ
の読み出し速度が遅くなるという問題もある。
【０００８】一方、図７に示す従来の半導体メモリ装置
は、図６に示す装置のようなデータの誤読み出し及び読
み出し速度の低下の問題は或る程度解消できるが、バン
ク選択が４段構成となっており、多段のバンク選択構成
の装置には適用できないという課題があった。
は、図６に示す装置のようなデータの誤読み出し及び読
み出し速度の低下の問題は或る程度解消できるが、バン
ク選択が４段構成となっており、多段のバンク選択構成
の装置には適用できないという課題があった。
【０００９】一般に、半導体メモリ装置では各セルのド
レインとソースは、内部のビットライン拡散配線１と同
様の拡散層により形成され、各セルのゲートはポリシリ
コンにより形成される。また、各バンク選択トランジス
タＢＴのドレイン及びソースも同様に拡散層により形成
され、ゲートはポリシリコンにより形成される。また、
各セル及びトランジスタＢＴのゲートに接続されるワー
ド線及びバンク選択線もポリシリコンにより形成され
る。即ち、図７の従来装置のレイアウトを示す図９にお
いて、ＢＮがビットライン拡散配線などの拡散層、ＷＳ
がワード線などのポリシリコンを示す。なお、Ａｌはビ
ット線端子Ｄ及び仮想グランド端子ＶＧに接続されるア
ルミ線を示す。ここで、拡散層ＢＮの最小幅は、図９に
示すように０．５μｍが限度であり、また各拡散層ＢＮ
間の最小間隔も０．５μｍが限度である。従って、拡散
層ＢＮの最小配置ピッチは１μｍである。
レインとソースは、内部のビットライン拡散配線１と同
様の拡散層により形成され、各セルのゲートはポリシリ
コンにより形成される。また、各バンク選択トランジス
タＢＴのドレイン及びソースも同様に拡散層により形成
され、ゲートはポリシリコンにより形成される。また、
各セル及びトランジスタＢＴのゲートに接続されるワー
ド線及びバンク選択線もポリシリコンにより形成され
る。即ち、図７の従来装置のレイアウトを示す図９にお
いて、ＢＮがビットライン拡散配線などの拡散層、ＷＳ
がワード線などのポリシリコンを示す。なお、Ａｌはビ
ット線端子Ｄ及び仮想グランド端子ＶＧに接続されるア
ルミ線を示す。ここで、拡散層ＢＮの最小幅は、図９に
示すように０．５μｍが限度であり、また各拡散層ＢＮ
間の最小間隔も０．５μｍが限度である。従って、拡散
層ＢＮの最小配置ピッチは１μｍである。
【００１０】図７に示す従来装置は、ビット線端子及び
仮想グランド線端子において拡散層２本に対してアルミ
線１本を配置する必要があり、拡散層ＢＮの配置ピッチ
を最小にして回路の集積度を上げようとしても、回路の
集積度はアルミ線の配置ピッチに制限されるという問題
があった。即ち、拡散層ＢＮの配置ピッチを最小の１μ
ｍとした場合、各ビット線端子Ｄ及び仮想グランド線端
子ＶＧに接続されるアルミ線Ａｌの配置ピッチは図９に
示すように２μｍとなり、かつアルミ線ＡＩの線幅及び
配置間隔がそれぞれ１μｍとなってアルミ線の配置や加
工が困難になるという問題があった。したがって本発明
は、選択セルから確実かつ高速にデータを読み出すとと
もに、回路の集積度を上げる場合にビット線端子や仮想
グランド線端子に接続されるアルミ線等の金属線の配置
や加工を容易に行うことを目的とする。
仮想グランド線端子において拡散層２本に対してアルミ
線１本を配置する必要があり、拡散層ＢＮの配置ピッチ
を最小にして回路の集積度を上げようとしても、回路の
集積度はアルミ線の配置ピッチに制限されるという問題
があった。即ち、拡散層ＢＮの配置ピッチを最小の１μ
ｍとした場合、各ビット線端子Ｄ及び仮想グランド線端
子ＶＧに接続されるアルミ線Ａｌの配置ピッチは図９に
示すように２μｍとなり、かつアルミ線ＡＩの線幅及び
配置間隔がそれぞれ１μｍとなってアルミ線の配置や加
工が困難になるという問題があった。したがって本発明
は、選択セルから確実かつ高速にデータを読み出すとと
もに、回路の集積度を上げる場合にビット線端子や仮想
グランド線端子に接続されるアルミ線等の金属線の配置
や加工を容易に行うことを目的とする。
【００１１】
【課題を解決するための手段】このような課題を解決す
るために本発明は、各セルが行列状に配置されたセルア
レイと、行方向に配置される各セルのゲートに共通に接
続されたワード線と、センスアンプ電流を供給するため
のビット線端子と、グランド線端子と、列方向に配置さ
れる各セルの一方の電極に共通に接続された複数の第１
の副ビット線と、第１の副ビット線に一方の電極が接続
される各セルの他方の電極に共通に接続された複数の第
２の副ビット線と、第１の副ビット線に接続されバンク
選択信号により第１の副ビット線を前記ビット線端子に
接続するビット線端子側バンク選択トランジスタと、第
２の副ビット線に接続されバンク選択信号により第２の
副ビット線を前記グランド線端子に接続するグランド線
端子側バンク選択トランジスタとを備え、１つのグラン
ド線端子に接続される第２の副ビット線の数は、１つの
ビット線端子に接続される第１の副ビット線の数の２倍
の数を有するものである。また、１つのグランド線端子
に接続される第２の副ビット線の数は、１つのビット線
端子に接続される第１の副ビット線の数の１／２倍の数
を有するものである。この場合、ビット線端子側バンク
選択トランジスタは、複数の前記第１の副ビット線の各
々に対して１つずつ接続され、かつグランド線端子側バ
ンク選択トランジスタは複数の第２の副ビット線の各々
に対して１つずつ接続されるものである。また、第１及
び第２の副ビット線と、セルの一方の電極及び他方の電
極と、バンク選択トランジスタの一方の電極及び他方の
電極とを拡散層により形成すると共に、セル及びバンク
選択トランジスタのゲートと、バンク選択トランジスタ
のゲートに接続されバンク選択信号を送出するバンク選
択線と、ワード線とをポリシリコンにより形成するもの
である。また、ビット線端子及びグランド線端子にそれ
ぞれ接続されるビット線及びグランド線は金属線により
形成されるものである。また、ビット線端子及びグラン
ド線端子はプリチャージされるものである。
るために本発明は、各セルが行列状に配置されたセルア
レイと、行方向に配置される各セルのゲートに共通に接
続されたワード線と、センスアンプ電流を供給するため
のビット線端子と、グランド線端子と、列方向に配置さ
れる各セルの一方の電極に共通に接続された複数の第１
の副ビット線と、第１の副ビット線に一方の電極が接続
される各セルの他方の電極に共通に接続された複数の第
２の副ビット線と、第１の副ビット線に接続されバンク
選択信号により第１の副ビット線を前記ビット線端子に
接続するビット線端子側バンク選択トランジスタと、第
２の副ビット線に接続されバンク選択信号により第２の
副ビット線を前記グランド線端子に接続するグランド線
端子側バンク選択トランジスタとを備え、１つのグラン
ド線端子に接続される第２の副ビット線の数は、１つの
ビット線端子に接続される第１の副ビット線の数の２倍
の数を有するものである。また、１つのグランド線端子
に接続される第２の副ビット線の数は、１つのビット線
端子に接続される第１の副ビット線の数の１／２倍の数
を有するものである。この場合、ビット線端子側バンク
選択トランジスタは、複数の前記第１の副ビット線の各
々に対して１つずつ接続され、かつグランド線端子側バ
ンク選択トランジスタは複数の第２の副ビット線の各々
に対して１つずつ接続されるものである。また、第１及
び第２の副ビット線と、セルの一方の電極及び他方の電
極と、バンク選択トランジスタの一方の電極及び他方の
電極とを拡散層により形成すると共に、セル及びバンク
選択トランジスタのゲートと、バンク選択トランジスタ
のゲートに接続されバンク選択信号を送出するバンク選
択線と、ワード線とをポリシリコンにより形成するもの
である。また、ビット線端子及びグランド線端子にそれ
ぞれ接続されるビット線及びグランド線は金属線により
形成されるものである。また、ビット線端子及びグラン
ド線端子はプリチャージされるものである。
【００１２】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は本発明に係る半導体記憶装置の第
１の実施の形態を示す回路図である。同図において、Ｄ
０〜Ｄ４はビット線端子、Ｗ００〜Ｗ６３はワード線、
ＢＳ１〜ＢＳ６はバンク選択線、ＶＧ１〜ＶＧ３は仮想
グランド線端子を示す。また、ＢＴ１〜ＢＴ６はバンク
選択トランジスタ、ＳＡＲＹはセルアレイである。セル
アレイＳＡＲＹは、図中、例えば記号ＳＸ１〜ＳＸ８，
ＳＹ１〜ＳＹ４で示されるような各セルが行列状に配置
されている。
して説明する。図１は本発明に係る半導体記憶装置の第
１の実施の形態を示す回路図である。同図において、Ｄ
０〜Ｄ４はビット線端子、Ｗ００〜Ｗ６３はワード線、
ＢＳ１〜ＢＳ６はバンク選択線、ＶＧ１〜ＶＧ３は仮想
グランド線端子を示す。また、ＢＴ１〜ＢＴ６はバンク
選択トランジスタ、ＳＡＲＹはセルアレイである。セル
アレイＳＡＲＹは、図中、例えば記号ＳＸ１〜ＳＸ８，
ＳＹ１〜ＳＹ４で示されるような各セルが行列状に配置
されている。
【００１３】ここで、各セル及び各バンク選択トランジ
スタのソースとドレインは拡散層により形成され、ゲー
トはポリシリコンにより形成される。また、各セル及び
各バンク選択トランジスタのゲート電流を制御するため
のワード線Ｗ００〜Ｓ６３及びバンク選択線ＢＳ１〜Ｂ
Ｓ６も同様にポリシリコンにより形成される。一方、各
ビット線端子Ｄ０〜Ｄ４は、図示しないセンスアンプに
接続されるとともに後述のアルミ線Ａｌ（ビット線）に
接続される。また、各ビット線端子Ｄ０〜Ｄ４は、バン
ク選択トランジスタＢＴ１またはＢＴ２とビットライン
拡散配線１（第１の副ビット線）を介してセルアレイＳ
ＡＲＹの各セルのドレインに接続される。さらに、各仮
想グランド端子ＶＧはアルミ線Ａｌ（グランド線）に接
続されると共に、各バンク選択トランジスタＢＴ３〜Ｂ
Ｔ６の１つとビットライン拡散配線２（第２の副ビット
線）を介してセルのソースに接続される。
スタのソースとドレインは拡散層により形成され、ゲー
トはポリシリコンにより形成される。また、各セル及び
各バンク選択トランジスタのゲート電流を制御するため
のワード線Ｗ００〜Ｓ６３及びバンク選択線ＢＳ１〜Ｂ
Ｓ６も同様にポリシリコンにより形成される。一方、各
ビット線端子Ｄ０〜Ｄ４は、図示しないセンスアンプに
接続されるとともに後述のアルミ線Ａｌ（ビット線）に
接続される。また、各ビット線端子Ｄ０〜Ｄ４は、バン
ク選択トランジスタＢＴ１またはＢＴ２とビットライン
拡散配線１（第１の副ビット線）を介してセルアレイＳ
ＡＲＹの各セルのドレインに接続される。さらに、各仮
想グランド端子ＶＧはアルミ線Ａｌ（グランド線）に接
続されると共に、各バンク選択トランジスタＢＴ３〜Ｂ
Ｔ６の１つとビットライン拡散配線２（第２の副ビット
線）を介してセルのソースに接続される。
【００１４】ここで、図１において、セルＳＸ１のデー
タを読み出す場合は、センスアンプからビット端子Ｄ２
にセンスアンプ電流（ＳＡ電流）を供給しかつ対応のバ
ンク選択線ＢＳ２を選択してトランジスタＢＴ２をオン
として上記センスアンプ電流を内部のビットライン拡
散配線１を介して選択セルＳＸ１のドレインに与えると
共に、ワード線Ｗ６３により選択セルＳＸ１を含む１行
の各セルの選択を行い、かつ対応の各バンク選択線ＢＳ
６を選択してトランジスタＢＴ６をオンとし、選択セル
ＳＸ１のソースからデータを、内部のビットライン拡散
配線２及び仮想グランド端子ＶＧ２を介して読み出すよ
うにする。また、このとき選択セルＳＸ１のドレイン側
に位置するビット線端子Ｄ３及び仮想グランド端子ＶＧ
３はプリチャージされている。
タを読み出す場合は、センスアンプからビット端子Ｄ２
にセンスアンプ電流（ＳＡ電流）を供給しかつ対応のバ
ンク選択線ＢＳ２を選択してトランジスタＢＴ２をオン
として上記センスアンプ電流を内部のビットライン拡
散配線１を介して選択セルＳＸ１のドレインに与えると
共に、ワード線Ｗ６３により選択セルＳＸ１を含む１行
の各セルの選択を行い、かつ対応の各バンク選択線ＢＳ
６を選択してトランジスタＢＴ６をオンとし、選択セル
ＳＸ１のソースからデータを、内部のビットライン拡散
配線２及び仮想グランド端子ＶＧ２を介して読み出すよ
うにする。また、このとき選択セルＳＸ１のドレイン側
に位置するビット線端子Ｄ３及び仮想グランド端子ＶＧ
３はプリチャージされている。
【００１５】図１において、オンしているセルＳＸ１の
読み出し時に選択セルＳＸ１に行方向に隣接するＳＸ２
〜ＳＸ８がオンしている場合は、プリチャージされてい
るビット線端子Ｄ３からオンしてるトランジスタＢＴ２
を介しセルＳＸ５→セルＳＸ４→セルＳＸ３→セルＳＸ
２の向きに回り込み電流が流れて選択セルＳＸ１のド
レイン側に達する。また、プリチャージされている仮想
グランド端子ＶＧ３からもオンしているトランジスタＢ
Ｔ６を介し、セルＳＸ８からセルＳＸ２の向きに回り込
み電流が流れて選択セルＳＸ１のドレイン側に達す
る。
読み出し時に選択セルＳＸ１に行方向に隣接するＳＸ２
〜ＳＸ８がオンしている場合は、プリチャージされてい
るビット線端子Ｄ３からオンしてるトランジスタＢＴ２
を介しセルＳＸ５→セルＳＸ４→セルＳＸ３→セルＳＸ
２の向きに回り込み電流が流れて選択セルＳＸ１のド
レイン側に達する。また、プリチャージされている仮想
グランド端子ＶＧ３からもオンしているトランジスタＢ
Ｔ６を介し、セルＳＸ８からセルＳＸ２の向きに回り込
み電流が流れて選択セルＳＸ１のドレイン側に達す
る。
【００１６】この場合、プリチャージされている仮想グ
ランド端子ＶＧ３からの回り込み電流は、１個のトラ
ンジスタＢＴ６及び７個のセル（ＳＸ２〜ＳＸ８）を介
して選択セルＳＸ１に達するため、微少電流となり無視
できる。また、プリチャージされているビット線端子Ｄ
３からの回り込み電流についても、図３に示すよう
に、１個のトランジスタＢＴ２と４個のセル（ＳＸ２〜
ＳＸ５）を介して選択セルＳＸ１のドレインに達するた
め、ビット線端子Ｄ２から１個のトランジスタＢＴ２を
介して選択セルＳＸ１のドレインに流れるセンスアンプ
電流より少なく、無視できる値となる。したがって、オ
ンしている選択セルＳＸ１のデータは、プリチャージ側
からの回り込み電流に影響されずに、センスアンプ電流
により確実に読み出すことができる。
ランド端子ＶＧ３からの回り込み電流は、１個のトラ
ンジスタＢＴ６及び７個のセル（ＳＸ２〜ＳＸ８）を介
して選択セルＳＸ１に達するため、微少電流となり無視
できる。また、プリチャージされているビット線端子Ｄ
３からの回り込み電流についても、図３に示すよう
に、１個のトランジスタＢＴ２と４個のセル（ＳＸ２〜
ＳＸ５）を介して選択セルＳＸ１のドレインに達するた
め、ビット線端子Ｄ２から１個のトランジスタＢＴ２を
介して選択セルＳＸ１のドレインに流れるセンスアンプ
電流より少なく、無視できる値となる。したがって、オ
ンしている選択セルＳＸ１のデータは、プリチャージ側
からの回り込み電流に影響されずに、センスアンプ電流
により確実に読み出すことができる。
【００１７】このように、オンしているセルＳＸ１のデ
ータを読み出す場合、この選択セルＳＸ１のプリチャー
ジ側の全てのセルＳＸ２〜ＳＸ８がオンしている最悪の
条件下でも、プリチャージ側からの回り込み電流を少な
くするように構成して、センスアンプ電流により選択セ
ルのデータを的確に読み出すようにしたものである。ま
た、図１に示す第１の実施の形態では、バンク選択トラ
ンジスタの段数が図６に示す３段（ＢＴ２，ＢＴ４，Ｂ
Ｔ６、またはＢＴ１，ＢＴ３，ＢＴ５）から、例えばＢ
Ｔ２，ＢＴ６の２段とすることにより、選択セルに対し
センスアンプ電流をより多く供給ことができ、したがっ
てデータを確実に読み出せる。また、オンしているセル
の選択時には、ワード線Ｗの位置に無関係に一定のセン
スアンプ電流を選択セルに供給することができる。
ータを読み出す場合、この選択セルＳＸ１のプリチャー
ジ側の全てのセルＳＸ２〜ＳＸ８がオンしている最悪の
条件下でも、プリチャージ側からの回り込み電流を少な
くするように構成して、センスアンプ電流により選択セ
ルのデータを的確に読み出すようにしたものである。ま
た、図１に示す第１の実施の形態では、バンク選択トラ
ンジスタの段数が図６に示す３段（ＢＴ２，ＢＴ４，Ｂ
Ｔ６、またはＢＴ１，ＢＴ３，ＢＴ５）から、例えばＢ
Ｔ２，ＢＴ６の２段とすることにより、選択セルに対し
センスアンプ電流をより多く供給ことができ、したがっ
てデータを確実に読み出せる。また、オンしているセル
の選択時には、ワード線Ｗの位置に無関係に一定のセン
スアンプ電流を選択セルに供給することができる。
【００１８】即ち、選択セルに電流を供給するＳＡに接
続されるビット線（デジット線）に最も近接したプリチ
ャージ源は、仮想グランド端子ＶＧに接続される仮想グ
ランド線ではなくビット線端子Ｄに接続されるビット線
であるため、図３に示すようにセンスアンプ電流と回
り込み電流の拡散層抵抗比は、常にＲ１：Ｒ１とな
る。したがって、回り込み電流が最も大きくなるワード
線位置がデジット線側から遠い場合においても、また回
り込み電流が最も小さくなるワード線位置がデジット線
側に近い位置においても、常に一定のセンスアンプ電流
を選択セルに供給することができる。
続されるビット線（デジット線）に最も近接したプリチ
ャージ源は、仮想グランド端子ＶＧに接続される仮想グ
ランド線ではなくビット線端子Ｄに接続されるビット線
であるため、図３に示すようにセンスアンプ電流と回
り込み電流の拡散層抵抗比は、常にＲ１：Ｒ１とな
る。したがって、回り込み電流が最も大きくなるワード
線位置がデジット線側から遠い場合においても、また回
り込み電流が最も小さくなるワード線位置がデジット線
側に近い位置においても、常に一定のセンスアンプ電流
を選択セルに供給することができる。
【００１９】以上、オンしているセルＳＸ１のデータ読
み出し動作について説明したが、次にオフしているセル
ＳＹ１を選択してデータを読み出す場合の動作について
説明する。オフしている選択セルＳＹ１のデータを読み
出す場合、図１に示すように、ビット線端子Ｄ２にセン
スアンプ電流を供給すると共に、バンク選択線ＢＳ２を
選択してトランジスタＢＴ２をオンし、かつワード線Ｗ
００を選択して選択セルＳＹ１のドレインにセンスアン
プ電流を与える。そして、バンク選択線ＢＳ６を選択
してトランジスタＢＴ６をオンとし、選択セルＳＹ１の
データをそのソースからトランジスタＢＴ６を介して仮
想グランド線端子ＶＧ２側に読み出す。なおこの場合、
前述と同様にビット線端子Ｄ３及び仮想グランド線端子
ＶＧ３はプリチャージされている。
み出し動作について説明したが、次にオフしているセル
ＳＹ１を選択してデータを読み出す場合の動作について
説明する。オフしている選択セルＳＹ１のデータを読み
出す場合、図１に示すように、ビット線端子Ｄ２にセン
スアンプ電流を供給すると共に、バンク選択線ＢＳ２を
選択してトランジスタＢＴ２をオンし、かつワード線Ｗ
００を選択して選択セルＳＹ１のドレインにセンスアン
プ電流を与える。そして、バンク選択線ＢＳ６を選択
してトランジスタＢＴ６をオンとし、選択セルＳＹ１の
データをそのソースからトランジスタＢＴ６を介して仮
想グランド線端子ＶＧ２側に読み出す。なおこの場合、
前述と同様にビット線端子Ｄ３及び仮想グランド線端子
ＶＧ３はプリチャージされている。
【００２０】ここで、選択セルＳＹ１に隣接するプリチ
ャージ側のセルＳＹ２，ＳＹ３がオンでかつセルＳＹ４
がオフしていると、プリチャージされているビット線端
子Ｄ３からのプリチャージ電流は、オフしているセル
ＳＹ４でカットされる。このため、ビット線端子Ｄ２か
らのセンスアンプ電流によりセルＳＹ２→ＳＹ３の方向
に充電が行われる。しかし、この充電は３本の拡散層Ａ
〜Ｃに対して行われるため、図６に示すように６本の拡
散層Ａ〜Ｆに対して行っていた従来例に比べて充電時間
が遥かに短縮され、従ってデータを高速で読み出すこと
ができる。
ャージ側のセルＳＹ２，ＳＹ３がオンでかつセルＳＹ４
がオフしていると、プリチャージされているビット線端
子Ｄ３からのプリチャージ電流は、オフしているセル
ＳＹ４でカットされる。このため、ビット線端子Ｄ２か
らのセンスアンプ電流によりセルＳＹ２→ＳＹ３の方向
に充電が行われる。しかし、この充電は３本の拡散層Ａ
〜Ｃに対して行われるため、図６に示すように６本の拡
散層Ａ〜Ｆに対して行っていた従来例に比べて充電時間
が遥かに短縮され、従ってデータを高速で読み出すこと
ができる。
【００２１】このように、オフしているセルＳＹ１のデ
ータを読み出す場合、この選択セルＳＹ１に隣接する各
セルへのプリチャージ電流がオフしている場合でも、セ
ンスアンプ電流により充電される隣接セルの数を少なく
するように構成したことにより、選択セルＳＹ１へのセ
ンスアンプ電流供給時の隣接セルに対する充電時間を短
くすることができ、したがってデータの読み出し速度の
低下を抑制できる。
ータを読み出す場合、この選択セルＳＹ１に隣接する各
セルへのプリチャージ電流がオフしている場合でも、セ
ンスアンプ電流により充電される隣接セルの数を少なく
するように構成したことにより、選択セルＳＹ１へのセ
ンスアンプ電流供給時の隣接セルに対する充電時間を短
くすることができ、したがってデータの読み出し速度の
低下を抑制できる。
【００２２】次に図２は本発明の第２の実施の形態を示
す回路図である。図１に示す回路がセルアレイＳＡＲＹ
のビット線端子Ｄ側に２本のバンク選択線ＢＳ１，ＢＳ
２を配置し、セルアレイＳＡＲＹの仮想グランド線ＶＧ
側に４本のバンク選択線ＢＳ３〜ＢＳ６を配置した６段
のバンク選択線構成の例であるのに対し、図２の回路
は、セルアレイＳＡＲＹのビット線端子Ｄ側に４本のバ
ンク選択線ＢＳ１〜ＢＳ４を配置し、セルアレイＳＡＲ
Ｙの仮想グランド線ＶＧ側に２本のバンク選択線ＢＳ
５，ＢＳ６を配置した６段のバンク選択線構成の例であ
る。
す回路図である。図１に示す回路がセルアレイＳＡＲＹ
のビット線端子Ｄ側に２本のバンク選択線ＢＳ１，ＢＳ
２を配置し、セルアレイＳＡＲＹの仮想グランド線ＶＧ
側に４本のバンク選択線ＢＳ３〜ＢＳ６を配置した６段
のバンク選択線構成の例であるのに対し、図２の回路
は、セルアレイＳＡＲＹのビット線端子Ｄ側に４本のバ
ンク選択線ＢＳ１〜ＢＳ４を配置し、セルアレイＳＡＲ
Ｙの仮想グランド線ＶＧ側に２本のバンク選択線ＢＳ
５，ＢＳ６を配置した６段のバンク選択線構成の例であ
る。
【００２３】このように構成しても、図１の回路と同様
に、オンしているセルのデータ読出時には、プリチャー
ジ側からの回り込み電流を少なくして、ビット線端子Ｄ
側からのセンスアンプ電流により選択セルのデータを的
確に読み出すことができる。また、オフしているセルの
データ読出時には、隣接セルへのセンスアンプ電流によ
る充電時間を短くすることができ、したがってデータを
高速で読み出すことができる。
に、オンしているセルのデータ読出時には、プリチャー
ジ側からの回り込み電流を少なくして、ビット線端子Ｄ
側からのセンスアンプ電流により選択セルのデータを的
確に読み出すことができる。また、オフしているセルの
データ読出時には、隣接セルへのセンスアンプ電流によ
る充電時間を短くすることができ、したがってデータを
高速で読み出すことができる。
【００２４】図５は、図１の半導体記憶装置の部分的な
レイアウトを示す図であり、図中、実線で示す各バンク
選択線ＢＳ１〜ＢＳ６及びワード線Ｗ００〜Ｗ６３は、
上述したようにポリシリコンにより形成され、また各セ
ル及びバンク選択トランジスタＢＴ１〜ＢＴ６の各ゲー
トもポリシリコンにより形成される。また、図中、点線
で示すＢＮは拡散層であり、各セル及び各バンク選択ト
ランジスタＢＴ１〜ＢＴ６のドレインとソースの他、各
端子Ｄ０，Ｄ１，ＶＧ１とセル及び各バンク選択トラン
ジスタ間を結ぶビットライン拡散配線も上述したように
拡散層で形成される。
レイアウトを示す図であり、図中、実線で示す各バンク
選択線ＢＳ１〜ＢＳ６及びワード線Ｗ００〜Ｗ６３は、
上述したようにポリシリコンにより形成され、また各セ
ル及びバンク選択トランジスタＢＴ１〜ＢＴ６の各ゲー
トもポリシリコンにより形成される。また、図中、点線
で示すＢＮは拡散層であり、各セル及び各バンク選択ト
ランジスタＢＴ１〜ＢＴ６のドレインとソースの他、各
端子Ｄ０，Ｄ１，ＶＧ１とセル及び各バンク選択トラン
ジスタ間を結ぶビットライン拡散配線も上述したように
拡散層で形成される。
【００２５】図５に示す半導体記憶装置は、１つのビッ
ト線端子Ｄから２本のビットライン拡散配線が各セルの
ドレインに接続されるように形成され、１つの仮想グラ
ンド線端子ＶＧから４本のビットライン拡散配線が各セ
ルのソースに接続されるように形成される。即ち、２つ
のビット線端子Ｄ０，Ｄ１から合計４本のビットライン
拡散配線が各列（４列）のセルの各ドレインに各個に接
続されると共に、１つの仮想グランド線端子ＶＧ０から
の４本のビットライン拡散配線が前記４列のセルの各ソ
ースに各個に接続される。
ト線端子Ｄから２本のビットライン拡散配線が各セルの
ドレインに接続されるように形成され、１つの仮想グラ
ンド線端子ＶＧから４本のビットライン拡散配線が各セ
ルのソースに接続されるように形成される。即ち、２つ
のビット線端子Ｄ０，Ｄ１から合計４本のビットライン
拡散配線が各列（４列）のセルの各ドレインに各個に接
続されると共に、１つの仮想グランド線端子ＶＧ０から
の４本のビットライン拡散配線が前記４列のセルの各ソ
ースに各個に接続される。
【００２６】したがって、各ビット線端子Ｄ０及びＤ１
に接続され拡散層ＢＮの配置方向と同方向に配置される
２本のアルミ線に対し、同様に拡散層ＢＮの方向に配置
される仮想グランド線端子ＶＧのアルミ線は１本で済む
ため、ビット線端子及び仮想グランド線端子毎に各々１
本のアルミ線を配置する図７の従来装置の場合に比較し
てアルミ線を余裕をもって配置することができる。
に接続され拡散層ＢＮの配置方向と同方向に配置される
２本のアルミ線に対し、同様に拡散層ＢＮの方向に配置
される仮想グランド線端子ＶＧのアルミ線は１本で済む
ため、ビット線端子及び仮想グランド線端子毎に各々１
本のアルミ線を配置する図７の従来装置の場合に比較し
てアルミ線を余裕をもって配置することができる。
【００２７】即ち、本半導体記憶装置の場合は、拡散層
ＢＮの配置ピッチを最小の１μｍとして回路の集積度を
上げた場合、図４のレイアウト図に示すように、アルミ
線Ａｌの配置ピッチを２．６７μｍとすることができ、
図７及び図９に示す従来装置に比べてアルミ線Ａｌの配
置ピッチに余裕が生じ、したがって回路の集積度を上げ
ても各端子に接続されるアルミ線等の金属線の配置及び
加工を容易に行うことができる。なお、図２に示す半導
体記憶装置の場合も、例えば仮想グランド端子ＶＧ０、
ＶＧ１からの２本のアルミ線に対しビット線端子Ｄ１か
ら１本のアルミ線を配置すれば良いため、図１に示す装
置と同様の効果を奏する。
ＢＮの配置ピッチを最小の１μｍとして回路の集積度を
上げた場合、図４のレイアウト図に示すように、アルミ
線Ａｌの配置ピッチを２．６７μｍとすることができ、
図７及び図９に示す従来装置に比べてアルミ線Ａｌの配
置ピッチに余裕が生じ、したがって回路の集積度を上げ
ても各端子に接続されるアルミ線等の金属線の配置及び
加工を容易に行うことができる。なお、図２に示す半導
体記憶装置の場合も、例えば仮想グランド端子ＶＧ０、
ＶＧ１からの２本のアルミ線に対しビット線端子Ｄ１か
ら１本のアルミ線を配置すれば良いため、図１に示す装
置と同様の効果を奏する。
【００２８】また、本実施の形態では、６本のバンク選
択線ＢＳ１〜ＢＳ６によりセルアレイＳＡＲＹを選択す
る構成を示したが、１２本のバンク選択線ＢＳ１〜ＢＳ
１２を設けて、４本のバンク選択線ＢＳ１〜ＢＳ４でビ
ット端子Ｄ側のセル選択を行い、残りの８本のバンク選
択線ＢＳ５〜ＢＳ１２で仮想グランド端子ＶＧ側のセル
選択を行うようにしても良く、また、この場合、８本の
バンク選択線ＢＳ１〜ＢＳ８でビット端子Ｄ側のセル選
択を行い、残りの４本のバンク選択線ＢＳ９〜ＢＳ１２
で仮想グランド端子ＶＧ側のセル選択を行うようにして
も良い。さらに、２４本のバンク選択線ＢＳ１〜ＢＳ２
４を設けて、８本のバンク選択線ＢＳ１〜ＢＳ８でビッ
ト端子Ｄ側のセル選択を行い、残りの１６本のバンク選
択線ＢＳ９〜ＢＳ２４で仮想グランド端子ＶＧ側のセル
選択を行うようにしても良く、また、この場合、１６本
のバンク選択線ＢＳ１〜ＢＳ１６でビット端子Ｄ側の選
択を行い、残りの８本のバンク選択線ＢＳ１７〜ＢＳ２
４で仮想グランド端子ＶＧ側のセル選択を行うようにし
ても良い。また、９本のバンク選択線ＢＳ１〜ＢＳ９を
設けて、３本のバンク選択線ＢＳ１〜ＢＳ３でビット端
子Ｄ側のセル選択を行い、残りの６本のバンク選択線Ｂ
Ｓ４〜ＢＳ９で仮想グランド端子ＶＧ側のセル選択を行
うようにしても良く、また、この場合、６本のバンク選
択線ＢＳ１〜ＢＳ６でビット端子Ｄ側のセル選択を行
い、残りの３本のバンク選択線ＢＳ７〜ＢＳ９で仮想グ
ランド端子ＶＧ側のセル選択を行うようにしても良い。
択線ＢＳ１〜ＢＳ６によりセルアレイＳＡＲＹを選択す
る構成を示したが、１２本のバンク選択線ＢＳ１〜ＢＳ
１２を設けて、４本のバンク選択線ＢＳ１〜ＢＳ４でビ
ット端子Ｄ側のセル選択を行い、残りの８本のバンク選
択線ＢＳ５〜ＢＳ１２で仮想グランド端子ＶＧ側のセル
選択を行うようにしても良く、また、この場合、８本の
バンク選択線ＢＳ１〜ＢＳ８でビット端子Ｄ側のセル選
択を行い、残りの４本のバンク選択線ＢＳ９〜ＢＳ１２
で仮想グランド端子ＶＧ側のセル選択を行うようにして
も良い。さらに、２４本のバンク選択線ＢＳ１〜ＢＳ２
４を設けて、８本のバンク選択線ＢＳ１〜ＢＳ８でビッ
ト端子Ｄ側のセル選択を行い、残りの１６本のバンク選
択線ＢＳ９〜ＢＳ２４で仮想グランド端子ＶＧ側のセル
選択を行うようにしても良く、また、この場合、１６本
のバンク選択線ＢＳ１〜ＢＳ１６でビット端子Ｄ側の選
択を行い、残りの８本のバンク選択線ＢＳ１７〜ＢＳ２
４で仮想グランド端子ＶＧ側のセル選択を行うようにし
ても良い。また、９本のバンク選択線ＢＳ１〜ＢＳ９を
設けて、３本のバンク選択線ＢＳ１〜ＢＳ３でビット端
子Ｄ側のセル選択を行い、残りの６本のバンク選択線Ｂ
Ｓ４〜ＢＳ９で仮想グランド端子ＶＧ側のセル選択を行
うようにしても良く、また、この場合、６本のバンク選
択線ＢＳ１〜ＢＳ６でビット端子Ｄ側のセル選択を行
い、残りの３本のバンク選択線ＢＳ７〜ＢＳ９で仮想グ
ランド端子ＶＧ側のセル選択を行うようにしても良い。
【００２９】
【発明の効果】以上説明したように本発明によれば、ビ
ット線端子に接続されると共にセルアレイの各セルのド
レイン（一方の電極）に各個に接続される第１の副ビッ
ト線の数と、グランド線端子に接続され、かつ第１の副
ビット線にドレインが接続される各セルのソース（他方
の電極）に各個に接続される第２の副ビット線の数とを
異なるように構成したので、オンしているセルのデータ
を読み出す場合、この選択セルのプリチャージ側の全て
のセルがオンしている最悪の条件下でも、プリチャージ
側からの回り込み電流を少なくすることができ、したが
ってセンスアンプ電流により選択セルのデータを的確に
読み出すことができる。また、オフしているセルのデー
タ読出時には、隣接セルへのセンスアンプ電流による充
電時間を短くすることができ、したがってデータを高速
で読み出すことができる。また、ビット線端子とグラン
ド線端子において拡散層２本に対してアルミ線１本を配
置する必要が無いため、回路の集積度を上げる場合に各
端子に接続されるアルミ線などの金属線の配置ピッチに
余裕が生じ、したがって金属線の配置や加工が容易にな
る。また、バンク選択トランジスタを、複数の第１の副
ビット線に対して１個づつ接続し、複数の第２の副ビッ
ト線に対して１個づつ接続するようにしたので、選択セ
ルに対しセンスアンプ電流をより多く供給ことができ、
したがってデータを確実に読み出すことができる。
ット線端子に接続されると共にセルアレイの各セルのド
レイン（一方の電極）に各個に接続される第１の副ビッ
ト線の数と、グランド線端子に接続され、かつ第１の副
ビット線にドレインが接続される各セルのソース（他方
の電極）に各個に接続される第２の副ビット線の数とを
異なるように構成したので、オンしているセルのデータ
を読み出す場合、この選択セルのプリチャージ側の全て
のセルがオンしている最悪の条件下でも、プリチャージ
側からの回り込み電流を少なくすることができ、したが
ってセンスアンプ電流により選択セルのデータを的確に
読み出すことができる。また、オフしているセルのデー
タ読出時には、隣接セルへのセンスアンプ電流による充
電時間を短くすることができ、したがってデータを高速
で読み出すことができる。また、ビット線端子とグラン
ド線端子において拡散層２本に対してアルミ線１本を配
置する必要が無いため、回路の集積度を上げる場合に各
端子に接続されるアルミ線などの金属線の配置ピッチに
余裕が生じ、したがって金属線の配置や加工が容易にな
る。また、バンク選択トランジスタを、複数の第１の副
ビット線に対して１個づつ接続し、複数の第２の副ビッ
ト線に対して１個づつ接続するようにしたので、選択セ
ルに対しセンスアンプ電流をより多く供給ことができ、
したがってデータを確実に読み出すことができる。
【図１】 本発明に係る半導体記憶装置の第１の実施の
形態を示す回路図である。
形態を示す回路図である。
【図２】 本発明の第２の実施の形態を示す回路図であ
る。
る。
【図３】 図１の装置におけるデータ読出時の状況を示
す図である。
す図である。
【図４】 図１に示す装置におけるビットライン拡散配
線及び金属線の配置状況を示す図である。
線及び金属線の配置状況を示す図である。
【図５】 図１に示す装置のレイアウトを示す図であ
る。
る。
【図６】 従来装置の第１の構成例を示す回路図であ
る。
る。
【図７】 従来装置の第２の構成例を示す回路図であ
る。
る。
【図８】 図６に示す従来装置におけるデータ読出時の
状況を示す図である。
状況を示す図である。
【図９】 図７に示す従来装置におけるビットライン拡
散配線及び金属線の配置状況を示す図である。
散配線及び金属線の配置状況を示す図である。
１…ビットライン拡散配線（第１の副ビット線）、２…
ビットライン拡散配線（第２の副ビット線）、Ｄ０〜Ｄ
４…ビット線端子、ＶＧ０〜ＶＧ４…仮想グランド線端
子、ＢＳ１〜ＢＳ６…バンク選択線、Ｗ００〜Ｗ６３…
ワード線、ＢＴ１〜ＢＴ６…バンク選択トランジスタ、
ＳＡＲＹ…セルアレイ、ＳＸ１〜ＳＸ８，ＳＹ１〜ＳＹ
４…セル、ＢＮ…拡散層、ＷＳ…ポリシリコン、Ａｌ…
アルミ線。
ビットライン拡散配線（第２の副ビット線）、Ｄ０〜Ｄ
４…ビット線端子、ＶＧ０〜ＶＧ４…仮想グランド線端
子、ＢＳ１〜ＢＳ６…バンク選択線、Ｗ００〜Ｗ６３…
ワード線、ＢＴ１〜ＢＴ６…バンク選択トランジスタ、
ＳＡＲＹ…セルアレイ、ＳＸ１〜ＳＸ８，ＳＹ１〜ＳＹ
４…セル、ＢＮ…拡散層、ＷＳ…ポリシリコン、Ａｌ…
アルミ線。
Claims (6)
- 【請求項１】 ＭＯＳトランジスタからなる各セルが行
列状に配置されたセルアレイと、行方向に配置される各セルのゲートに共通に接続された
ワード線と、 セ ンスアンプ電流を供給するためのビット線端子と、 グ ランド線端子と、列方向に配置される各セルの一方の電極に共通に接続さ
れた 複数の第１の副ビット線と、 前 記第１の副ビット線に一方の電極が接続される各セル
の他方の電極に共通に接続された複数の第２の副ビット
線と、 前記第１の副ビット線に接続されバンク選択信号により
第１の副ビット線を前記ビット線端子に接続するビット
線端子側バンク選択トランジスタと、 前記第２の副ビット線に接続されバンク選択信号により
第２の副ビット線を前記グランド線端子に接続するグラ
ンド線端子側バンク選択トランジスタと を備え、１つの
前記グランド線端子に接続される前記第２の副ビット線
の数は、１つの前記ビット線端子に接続される前記第１
の副ビット線の数の２倍であることを特徴とする半導体
記憶装置。 - 【請求項２】 ＭＯＳトランジスタからなる各セルが行
列状に配置されたセルアレイと、 行方向に配置される各セルのゲートに共通に接続された
ワード線と、 センスアンプ電流を供給するためのビット線端子と、 グランド線端子と、 列方向に配置される各セルの一方の電極に共通に接続さ
れた複数の第１の副ビット線と、 前記第１の副ビット線に一方の電極が接続される各セル
の他方の電極に共通に接続された複数の第２の副ビット
線と、 前記第１の副ビット線に接続されバンク選択信号により
第１の副ビット線を前記ビット線端子に接続するビット
線端子側バンク選択トランジスタと、 前記第２の副ビット線に接続されバンク選択信号により
第２の副ビット線を前 記グランド線端子に接続するグラ
ンド線端子側バンク選択トランジスタと を備え、１つの
前記グランド線端子に接続される前記第２の副ビット線
の数は、１つの前記ビット線端子に接続される前記第１
の副ビット線の数の１／２倍であることを特徴とする半
導体記憶装置。 - 【請求項３】 請求項１または２において、前記ビット線端子側バンク選択トランジスタは、複数の
前記第１の副ビット線の各々に対して１つずつ接続さ
れ、かつ前記グランド線端子側バンク選択トランジスタ
は複数の第２の副ビット線の各々に対して１つずつ接続
される ことを特徴とする半導体記憶装置。 - 【請求項４】 請求項１ないし３の何れかにおいて、前記第１及び第２の副ビット線と、前記セルの一方の電
極及び他方の電極と、前記バンク選択トランジスタの一
方の電極及び他方の電極とを拡散層により形成すると共
に、前記セル及びバンク選択トランジスタのゲートと、
前記バンク選択トランジスタのゲートに接続されバンク
選択信号を送出するバンク選択線と、前記ワード線とを
ポリシリコンにより形成する ことを特徴とする半導体記
憶装置。 - 【請求項５】 請求項１ないし４の何れかにおいて、前記ビット線端子及びグランド線端子にそれぞれ接続さ
れるビット線及びグランド線を金属線により形成する こ
とを特徴とする半導体記憶装置。 - 【請求項６】 請求項１ないし５の何れかにおいて、 前記ビット線端子及びグランド線端子はプリチャージさ
れることを特徴とする半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25322897A JP3211745B2 (ja) | 1997-09-18 | 1997-09-18 | 半導体記憶装置 |
| TW087115623A TW403909B (en) | 1997-09-18 | 1998-09-17 | Semiconductor memory device |
| KR1019980038456A KR100273498B1 (ko) | 1997-09-18 | 1998-09-17 | 반도체 기억장치 |
| CNB981200133A CN1172314C (zh) | 1997-09-18 | 1998-09-18 | 半导体存储装置 |
| US09/156,615 US6081474A (en) | 1997-09-18 | 1998-09-18 | Semiconductor memory |
| US09/559,141 US6204541B1 (en) | 1997-09-18 | 2000-04-27 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25322897A JP3211745B2 (ja) | 1997-09-18 | 1997-09-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1196780A JPH1196780A (ja) | 1999-04-09 |
| JP3211745B2 true JP3211745B2 (ja) | 2001-09-25 |
Family
ID=17248361
Family Applications (1)
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