TWI424443B - 記憶體陣列及記憶體的操作方法 - Google Patents

Description

記憶體陣列及記憶體的操作方法

本發明是有關於一種積體電路的構造及其操作方法，且特別是有關於一種適用於虛擬接地(virtual-ground)記憶體陣列的記憶體陣列結構，以及一種記憶體的操作方法。

對於非揮發性記憶體(non-volatile memory，NVM)而言，虛擬接地陣列結構由於元件隔離結構的移除，而可用以節省陣列面積。然而，若源極側感測用於讀取中，虛擬接地陣列會具有一些缺點。

圖1所繪示為習知技術中的一種虛擬接地NVM陣列。舉例來說，當記憶胞X1的左側被選定進行讀取，字元線WL_n 被施加偏壓介於兩種儲存狀態的閾值電壓之間，選擇線SEL2設成高電壓以使得汲極電壓V_d 從全域位元線GBL0傳出，且SEL1設成高電壓以傳出源極側充電電壓(source-side charging voltage)，源極側充電電壓用以判斷記憶胞電流110。全域位元線GBL1依據記憶胞電流的強度從接地被充電為某種程度的電壓(V_s )，且GBL1在約50-200mV時完成感測。

然而，當記憶胞X2-X5皆在低-Vt狀態，其通道藉由WL_n 上的電壓被全部開啟，以致於形成電流路徑120，透過耦接至SEL2及全域位元線GBL2的選擇電晶體對GBL2進行充電。當位於記憶胞X2-X5下方的四個記憶胞的通道被開啟時，形成電流路徑130。GBL2上的充電誘導電壓(charging-induced voltage)耦接至鄰近的GBL1，以致於GBL1的負載電容產生改變。因此，容易發生錯誤讀取行為，尤其是當應用於感測裕度(sensing window)較窄的多階記憶胞(multi-level cell，MLC)中時。

可藉由設定更多條選擇線及增加可能被充電的全域位元線與用於讀取的兩條全域位元線之間的距離，以降低負載電容的變化。圖2所繪示為習知技術中的一種虛擬接地NVM陣列。舉例來說，當待讀取的記憶胞X1的左側為待讀取時，且全域位元線GBL1、GBL2被施加偏壓，形成記憶胞電流210，且可形成兩充電電流220、230。可能被充電的最接近全域位元線為GBL5，GBL5與GBL2距離相當遠，且在充電時不會影響後者。

然而，對於上述記憶體陣列而言，GBL負載電容仍然具有相當多的變化。舉例來說，如下表1所示，當X的左側為待讀取時，GBL1為源極側，而GBL2為汲極側，且鄰近於GBL1的GBL0為浮置。當X3的左側為待讀取時，GBL3為源極側，GBL0為汲極側，而鄰近於GBL3的GBL4為浮置，且GBL1及GBL2為浮置。故，當不同的記憶胞為待讀取時，源極-側與汲極-側GBL負載電容會被改變。因此，仍然容易發生錯誤讀取行為，尤其是當應用於感測裕度較窄的多階記憶胞中時。

有鑑於此，本發明提供一種記憶體陣列，其可為虛擬接地記憶體陣列，且當不同的記憶胞為待讀取時，可以防止改變全域位元線的負載電容。

本發明也提供一種記憶體的操作方法，其適用於本發明的記憶體陣列。

本發明提出一種記憶體陣列，包括多個記憶胞、多條字元線、多條局部位元線(local bit lines)及多條全域位元線(global bit line，GBL)。記憶胞具有作為多個源極與多個汲極的摻雜區。各條字元線耦接至記憶胞的一列中的多個閘極電極。各條局部位元線耦接至摻雜區中的一行。全域位元線藉由多個選擇電晶體耦接至局部位元線。選擇電晶體的連接關係被設計為：待讀取的任意記憶胞的源極及汲極分別耦接至兩條相鄰全域位元線，且在記憶胞的讀取中，可能被充電的一條最接近全域位元線藉由至少一條其他全域位元線與上述兩條相鄰全域位元線分隔。

藉由具有耦接至任意連續四條或四條以上全域位元線的選擇電晶體，且選擇電晶體各自耦接至不同的選擇線，可達成後面關於可能被充電的最接近全域位元線的限制條件。

依照本發明的一實施例所述，在上述之記憶體陣列中，選擇電晶體藉由多條選擇線所控制。在全域位元線中，第一全域位元線耦接至由第一選擇線所控制的第一選擇電晶體；第二全域位元線鄰近於第一全域位元線，且耦接至由第二選擇線所控制的第二選擇電晶體；第三全域位元線藉由至少一條其他全域位元線與第二全域位元線分隔，且耦接至由第一選擇線所控制的第三選擇電晶體。

依照本發明的一實施例所述，在上述之記憶體陣列中，第四全域位元線鄰近於第三全域位元線，且耦接至由第二選擇線所控制的第四選擇電晶體。

本發明提出一種記憶體的操作方法，其應用於包括多個記憶胞、多條字元線、多條局部位元線、多條全域位元線及多個選擇電晶體的記憶體中。各個記憶胞具有閘極電極、源極摻雜區及汲極摻雜區。各條字元線耦接至記憶胞的一列中的多個閘極電極。各條局部位元線耦接至源極摻雜區與汲極摻雜區中的一行。選擇電晶體被設計成將全域位元線連接至局部位元線。施加讀取電壓至耦接至待讀取的選定記憶胞的閘極電極的字元線。藉由第一全域位元線、第一選擇電晶體及第一局部位元線，施加汲極電壓至選定記憶胞的汲極，其中第一選擇電晶體耦接至第一全域位元線與第一局部位元線之間，且第一局部位元線耦接至汲極。藉由第二全域位元線、第二選擇電晶體及第二局部位元線，施加源極電壓至選定記憶胞的源極，其中第二全域位元線鄰近於第一全域位元線，而第二選擇電晶體耦接至第二全域位元線與第二局部位元線之間，且第二局部位元線耦接至源極。開啟第三選擇電晶體，第三選擇電晶體耦接至第三全域位元線，且第三全域位元線藉由至少一條其他全域位元線與第一全域位元線及第二全域位元線分隔。感測選定記憶胞的記憶胞電流，以決定選定記憶胞的儲存狀態。須特別注意的是，前述四個步驟並不需要依照上述順序進行。

在本發明的上述記憶體陣列中，由於待讀取的任意記憶胞的源極與汲極分別耦接至兩條相鄰全域位元線，具有源極電壓的全域位元線一直位於具有汲極電壓的全域位元線與浮置的非選定全域位元線之間，且具有汲極電壓的全域位元線一直位於具有源極電壓的全域位元線與另一條浮置的非選定全域位元線之間。此外，與以下的排列方式結合：在記憶胞的讀取中，可能被充電的最接近全域位元線藉由至少一條其他全域位元線與上述兩條相鄰全域位元線分隔。如此一來，當不同的記憶胞為待讀取時，不會改變全域位元線的負載電容，因此能避免錯誤讀取行為。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在依照此實施例的虛擬接地NVM陣列中，有兩個達到不會改變的GBL負載電容的特徵。第一個特徵是，待讀取的任意記憶胞的源極與汲極分別耦接至兩條相鄰全域位元線。第二個特徵是，在記憶胞的讀取中，可能被充電的最接近全域位元線藉由至少一條其他全域位元線與上述兩條相鄰全域位元線分隔。

第二個特徵可藉由具有耦接至兩條相鄰全域位元線的選擇電晶體來達成，耦接至鄰近於兩條相鄰全域位元線的一者的全域位元線的這些選擇電晶體，以及耦接至鄰近於兩條相鄰全域位元線的另一者的全域位元線的這些選擇電晶體各自耦接至不同的選擇線。因此，當耦接至連續多條全域位元線的一定數“N₁ ”()條的任意組合的選擇電晶體的各自耦接至不同的選擇線時，可完成上述本實施例中的第二個特徵。

在上述實施例中，為了讀取記憶胞，可使得可能被充電的最接近全域位元線藉由一定數“N₂ ”()條的其他全域位元線與該兩條相鄰全域位元線分隔。上述可藉由在記憶胞的重複單元中具有固定的摻雜區之與全域位元線之間以及摻雜區與選擇線之間固定的對應關係(correspondence relationship)而達成。

詳細來說，在一列中的連續多個記憶胞的一定數“N₃ ”(N₃ >N₁ )個組成重複單元，且其具有N₃ 個摻雜區，N₃ 個摻雜區從第一個記憶胞的一側開始安設到第(N₃ -1)個記憶胞及第N₃ 個記憶胞之間。N₃ 個摻雜區依照第一對應關係藉由N₃ 個選擇電晶體耦接至N₁ 條全域位元線，且N₃ 個選擇電晶體耦接至不同的N₃ 條選擇線，而與N₃ 條選擇線具有第二對應關係。在任意其他重複單元中的N₃ 個摻雜區依照第一對應關係耦接至N₁ 條全域位元線的另一組合，且與N₃ 條選擇線具有第二對應關係。

如此的虛擬接地NVM陣列示例於圖3中，其中N₁ =4、N₂ =2、N₃ =8，且各條全域位元線藉由兩個選擇電晶體及兩條局部位元線耦接至位於重複單元中的一對鄰近記憶胞兩側的兩個摻雜區。全域位元線通常為金屬線。

具體來說，如圖3所示，記憶體陣列包括依照行與列排列的多個記憶胞(...、X0、X1、X2...)、多條字元線(...WL_n 、WL_n+1 、...)、多條位元線及多條全域位元線(GBL0、GBL1、...)。記憶胞包括做為源極與汲極的摻雜區，其中任意兩個相鄰記憶胞記憶胞(例如，X0與X1)位於同一列中且共用位於其間的一個摻雜區。

每一條字元線耦接至記憶胞的一列中的閘極電極。舉例來說，字元線WL_n 耦接至在同一列中的記憶胞X0-X14及其他記憶胞的閘極電極。如圖3所示，每一條位元線耦接至摻雜區中的一行。

每一條全域位元線藉由選擇電晶體耦接至兩條位元線，選擇電晶體藉由其閘極電極耦接至不同的選擇線。舉例來說，全域位元線GBL0藉由兩個選擇電晶體MS0、MS1耦接至兩條位元線，選擇電晶體MS0、MS1藉由其閘極電極耦接至不同的兩條選擇線SEL0、SEL1。

關於記憶胞，每一條全域位元線耦接至在同一列中的一對相鄰記憶胞兩側的兩個摻雜區。舉例來說，全域位元線GBL0耦接至在同一列中的一對相鄰記憶胞X0、X1兩側的兩個摻雜區。因此，待讀取的任意記憶胞的源極與汲極分別耦接至兩條相鄰全域位元線。舉例來說，待讀取的記憶胞X1的源極與汲極分別耦接至兩條相鄰全域位元線GBL0、GBL1，待讀取的記憶胞X3的源極與汲極分別耦接至兩條相鄰全域位元線GBL1、GBL2。

此外，8(=N₃ )個連續記憶胞，例如X0-X7，在一列中組成記憶胞的重複單元302。X0未與X1共用的摻雜區及X1與X2共用的摻雜區分別藉由選擇電晶體MS0、MS1耦接至GBL0。X0與X1共用的摻雜區及X2與X3共用的摻雜區分別藉由選擇電晶體MS2、MS3耦接至GBL1。X3與X4共用的摻雜區及X5與X6共用的摻雜區分別藉由選擇電晶體MS4、MS5耦接至GBL2。X4與X5共用的摻雜區及X6與X7共用的摻雜區分別藉由選擇電晶體MS6、MS7耦接至GBL3。8個選擇電晶體MS0-MS7分別耦接至8條選擇線SEL0-SEL7。

此外，任意其他重複單元(例如，此重複單元包括記憶胞X8-X15及另一個未繪示的記憶胞)中的8個摻雜區依照相同的對應關係耦接至四條全域位元線(例如，GBL4-GBL7)的另一個組合，而在此對應關係中，X0-X7的重複單元的8個摻雜區耦接至GBL0-GBL3。同時，任意其他重複單元(例如，此重複單元包括記憶胞X8-X15及另一個未繪示的記憶胞)中的8個摻雜區與8條選擇線SEL0-SEL7之間的對應關係與在X0-X7的重複單元中的8個摻雜區與8條選擇線SEL0-SEL7之間的對應關係是相同的。

請再次參照圖3，在讀取不同記憶胞X0-X14的不同側時，各別全域位元線GBL0-GBL7的狀態列示於表2中。舉例來說，當X1左側為待讀取時，GBL0的電壓為V_d ，GBL1的電壓為V_s ，形成記憶胞電流310，且形成兩個充電電流320、330中的一者或兩者，以對GBL4與GBL5中的一者或兩者進行充電。

根據表2可知，當任意記憶胞為待讀取且具有兩個鄰近主位元(main bits)，可能被充電的最接近全域位元線藉由兩條其他全域位元線與兩條相鄰全域位元線分隔。由於待讀取的任意記憶胞的源極與汲極分別耦接至兩條相鄰全域位元線，因此具有V_s 的全域位元線一直位於具有V_d 的全域位元線與浮置的非選定全域位元線之間，且具有V_d 的全域位元線一直位於具有V_s 的全域位元線與另一條浮置的非選定全域位元線之間。此外，與以下的排列方式結合：可能被充電的最接近全域位元線藉由兩條其他全域位元線與上述兩條相鄰全域位元線分隔。如此一來，當不同的記憶胞為待讀取時，不會改變GBL的負載電容，因此能避免錯誤讀取行為。

圖4所繪示為依照本發明的一實施例之記憶體的操作方法的流程圖。須要特別注意的是，雖然步驟102至步驟108依照圖4所示的順序進行描述，但是並不需要依照上述順序進行。此外，以圖3的記憶體陣列中的記憶胞X1左側的反向讀取(reverse reading)作為此流程圖的範例，其中X1的左摻雜區作為源極，而X1的右摻雜區作為汲極。

在步驟S102中，施加讀取電壓至耦接至待讀取的選定記憶胞的閘極電極的字元線。請參照圖3，施加讀取電壓至耦接至待讀取的選定記憶胞X1的閘極電極的字元線WL_n 。在一實施例中，記憶胞的一側儲存一位元，讀取電壓介於對應於狀態-1與對應於狀態-0的閾值電壓(Vt)之間。

在步驟S104中，藉由第一全域位元線、第一選擇電晶體及第一局部位元線，施加汲極電壓至選定記憶胞的汲極，其中第一選擇電晶體耦接至第一全域位元線與第一局部位元線之間，且第一局部位元線耦接至汲極。請參照圖3，藉由全域位元線GBL0、選擇電晶體MS1及局部位元線，施加汲極電壓V_d 至X1的汲極，其中選擇電晶體MS1耦接至全域位元線GBL0與局部位元線之間，且局部位元線耦接至X1的汲極。

在步驟S106中，藉由第二全域位元線、第二選擇電晶體及第二局部位元線，施加源極電壓至選定記憶胞的源極，其中第二全域位元線鄰近於第一全域位元線，而第二選擇電晶體耦接至第二全域位元線與第二局部位元線之間，且第二局部位元線耦接至源極。請參照圖3，藉由全域位元線GBL1、選擇電晶體MS2及局部位元線，施加源極電壓V_s 至X1的源極，其中選擇電晶體MS2耦接至全域位元線GBL1與局部位元線之間，且局部位元線耦接至X1的源極。

在步驟S108中，開啟第三選擇電晶體，第三選擇電晶體耦接至第三全域位元線，且第三全域位元線藉由至少一條其他全域位元線與第一全域位元線及第二全域位元線分隔。請參照圖3，開啟選擇電晶體MS9，選擇電晶體MS9耦接至全域位元線GBL4，且全域位元線GBL4藉由兩條其他全域位元線GBL2、GBL3與全域位元線GBL0、GBL1分隔。

可開啟第四選擇電晶體，第四選擇電晶體耦接至第四全域位元線，且第四全域位元線鄰近於第三全域位元線。請參照圖3，開啟選擇電晶體MS10，選擇電晶體MS10耦接至全域位元線GBL5，GBL5鄰近於GBL4。

在步驟S110中，感測選定記憶胞的記憶胞電流，以決定選定記憶胞的儲存狀態。請參照圖3，感測選定X1的記憶胞電流310，以決定X1左側的儲存狀態。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

110、210、310．．．記憶胞電流

120、130．．．電流路徑

220、230、320、330．．．充電電流

302．．．重複單元

GBL0～GBL7．．．全域位元線

MS0～MS15．．．選擇電晶體

S102、S104、S106、S108、S110．．．步驟標號

SEL0～SEL7．．．選擇線

V_d ．．．汲極電壓

V_s ．．．源極電壓

WL_n 、WL_n+1 ．．．字元線

X0～X14．．．記憶胞

圖1及圖2所繪示為習知技術中的虛擬接地NVM陣列的示意圖。

圖3所繪示為依照本發明的一實施例之虛擬接地NVM陣列的示意圖。

圖4所繪示為依照本發明的一實施例之記憶體的操作方法的流程圖。

302．．．重複單元

310．．．記憶胞電流

320、330．．．充電電流

GBL0～GBL7．．．全域位元線

MS0～MS15．．．選擇電晶體

SEL0～SEL7．．．選擇線

V_d ．．．汲極電壓

V_s ．．．源極電壓

WL_n 、WL_n+1 ．．．字元線

X0～X14．．．記憶胞

Claims (21)

1. 一種記憶體陣列，包括：多個記憶胞，具有作為多個源極與多個汲極的多個摻雜區；多條字元線，各該字元線耦接至該些記憶胞的一列中的多個閘極電極；多條局部位元線，各該局部位元線耦接至該些摻雜區中的一行；以及多條全域位元線，藉由多個選擇電晶體耦接至該些局部位元線，其中該些選擇電晶體的連接關係被設計為：待讀取的任意記憶胞的該源極及該汲極分別耦接至兩條相鄰全域位元線，且在該記憶胞的讀取中可能被充電的一最接近全域位元線藉由至少一條其他全域位元線與該兩條相鄰全域位元線分隔。
2. 如申請專利範圍第1項所述之記憶體陣列，其中各該全域位元線藉由兩個選擇電晶體耦接至兩條局部位元線。
3. 如申請專利範圍第1項所述之記憶體陣列，其中該些選擇電晶體的多個閘極電極耦接至多條選擇線，且耦接至連續多條全域位元線的一定數“N₁ ”()條的任意組合的該些選擇電晶體的該些閘極電極各自耦接至不同的一選擇線。
4. 如申請專利範圍第3項所述之記憶體陣列，其中該最接近全域位元線藉由一定數“N₂ ”()條的其他全域位元線與該兩條相鄰全域位元線分隔。
5. 如申請專利範圍第4項所述之記憶體陣列，其中N₂ 等於2。
6. 如申請專利範圍第4項所述之記憶體陣列，其中在一列中的連續多個記憶胞的一定數“N₃ ”(N₃ >N₁ )個組成一重複單元，且其具有N₃ 個摻雜區，該些N₃ 個摻雜區從第一個記憶胞的一側開始安設到第(N₃ -1)個記憶胞及第N₃ 個記憶胞之間；該些N₃ 個摻雜區依照一第一對應關係藉由N₃ 個選擇電晶體耦接至該些N₁ 條全域位元線，且該些N₃ 個選擇電晶體耦接至不同的N₃ 條選擇線，而與該些N₃ 條選擇線具有一第二對應關係；以及在任意其他重複單元中的該些N₃ 個摻雜區依照該第一對應關係耦接至N₁ 條全域位元線的另一組合，且與該些N₃ 條選擇線具有該第二對應關係。
7. 如申請專利範圍第6項所述之記憶體陣列，其中N₁ =4、N₂ =2、N₃ =8，且各該全域位元線藉由兩個選擇電晶體及兩條局部位元線耦接至位於該重複單元中的一對鄰近記憶胞兩側的兩個摻雜區。
8. 一種記憶體陣列，包括：多個記憶胞，具有作為多個源極與多個汲極的多個摻雜區；多條字元線，各該字元線耦接至該些記憶胞的一列中的多個閘極電極；多條局部位元線，各該局部位元線耦接至該些摻雜區中的一行；以及多條全域位元線，藉由多個選擇電晶體耦接至由多條選擇線所控制的該些局部位元線，其中在該些全域位元線中，一第一全域位元線，耦接至由一第一選擇線所控制的一第一選擇電晶體，一第二全域位元線，鄰近於該第一全域位元線，且耦接至由一第二選擇線所控制的一第二選擇電晶體，一第三全域位元線，藉由至少一條其他全域位元線與該第二全域位元線分隔，且耦接至由該第一選擇線所控制的一第三選擇電晶體。
9. 如申請專利範圍第8項所述之記憶體陣列，其中在該些全域位元線中，一第四全域位元線鄰近於該第三全域位元線，且耦接至由該第二選擇線所控制的一第四選擇電晶體。
10. 如申請專利範圍第8項所述之記憶體陣列，其中該些選擇電晶體的多個閘極電極耦接至多條選擇線，而耦接至連續多條全域位元線的一定數“N₁ ”()條的任意組合的該些選擇電晶體的多個閘極電極各自耦接至不同的一選擇線。
11. 如申請專利範圍第10項所述之記憶體陣列，其中該第三全域位元線藉由一定數“N₂ ”()條的其他全域位元線與該第二全域位元線分隔。
12. 如申請專利範圍第11項所述之記憶體陣列，其中N₂ 等於2。
13. 如申請專利範圍第11項所述之記憶體陣列，其中在一列中的連續多個記憶胞的一定數“N₃ ”(N₃ >N₁ )個組成一重複單元，且其具有N₃ 個摻雜區，該些N₃ 個摻雜區從第一個記憶胞的一側開始安設到第(N₃ -1)個記憶胞及第N₃ 個記憶胞之間；該些N₃ 個摻雜區依照一第一對應關係藉由N₃ 個選擇電晶體耦接至該些N₁ 條全域位元線，且該些N₃ 個選擇電晶體耦接至不同的N₃ 條選擇線，而與該些N₃ 條選擇線具有一第二對應關係；以及在任意其他重複單元中的該些N₃ 個摻雜區依照該第一對應關係耦接至N₁ 條全域位元線的另一組合，且與該些N₃ 條選擇線具有該第二對應關係。
14. 如申請專利範圍第13項所述之記憶體陣列，其中N₁ =4、N₂ =2、N₃ =8，且各該全域位元線藉由兩個選擇電晶體及兩條局部位元線耦接至位於該重複單元中的一對鄰近記憶胞兩側的兩個摻雜區。
15. 一種記憶體的操作方法，該記憶體包括多個記憶胞、多條字元線、多條局部位元線、多條全域位元線及多個選擇電晶體，其中各該記憶胞具有一閘極電極、一源極摻雜區及一汲極摻雜區，各該字元線耦接至該些記憶胞的一列中的多個閘極電極，各該局部位元線耦接至該些源極摻雜區與該些汲極摻雜區中的一行，該些選擇電晶體被設計成將該些全域位元線連接至該些局部位元線，該方法包括：施加一讀取電壓至耦接至待讀取的一選定記憶胞的該閘極電極的一字元線；藉由一第一全域位元線、一第一選擇電晶體及一第一局部位元線，施加一汲極電壓至該選定記憶胞的該汲極摻雜區，其中該第一選擇電晶體耦接至該第一全域位元線與一第一局部位元線之間，且該第一局部位元線耦接至該汲極摻雜區；藉由一第二全域位元線、一第二選擇電晶體及一第二局部位元線，施加一源極電壓至該選定記憶胞的該源極摻雜區，其中該第二全域位元線鄰近於該第一全域位元線，而該第二選擇電晶體耦接至該第二全域位元線與一第二局部位元線之間，且該第二局部位元線耦接至該源極摻雜區；開啟一第三選擇電晶體，該第三選擇電晶體耦接至一第三全域位元線，且該第三全域位元線藉由至少一條其他全域位元線與該第一全域位元線及該第二全域位元線分隔；以及感測該選定記憶胞的一記憶胞電流，以決定該選定記憶胞的一儲存狀態。
16. 如申請專利範圍第15項所述之記憶體的操作方法，更包括開啟一第四選擇電晶體，該第四選擇電晶體耦接至一第四全域位元線，且該第四全域位元線鄰近於該第三全域位元線。
17. 如申請專利範圍第15項所述之記憶體的操作方法，其中該些選擇電晶體的多個閘極電極耦接至多條選擇線，而耦接至連續多條全域位元線的一定數“N₁ ”()條的任意組合的該些選擇電晶體的多個閘極電極各自耦接至不同的一選擇線。
18. 如申請專利範圍第17項所述之記憶體的操作方法，其中該第三全域位元線藉由一定數“N₂ ”()條的其他全域位元線與該第一全域位元線及該第二全域位元線分隔。
19. 如申請專利範圍第18項所述之記憶體的操作方法，其中N₂ 等於2。
20. 如申請專利範圍第18項所述之記憶體的操作方法，其中在一列中的連續多個記憶胞的一定數“N₃ ”(N₃ >N₁ )個組成一重複單元，且其具有N₃ 個摻雜區，該些N₃ 個摻雜區從第一個記憶胞的一側開始安設到第(N₃ -1)個記憶胞及第N₃ 個記憶胞之間；該些N₃ 個摻雜區依照一第一對應關係藉由N₃ 個選擇電晶體耦接至該些N₁ 條全域位元線，且該些N₃ 個選擇電晶體耦接至不同的N₃ 條選擇線，而與該些N₃ 條選擇線具有一第二對應關係；以及在任意其他重複單元中的該些N₃ 個摻雜區依照該第一對應關係耦接至N₁ 條全域位元線的另一組合，且與該些N₃ 條選擇線具有該第二對應關係。
21. 如申請專利範圍第20項所述之記憶體的操作方法，其中N₁ =4、N₂ =2、N₃ =8，且各該全域位元線藉由兩個選擇電晶體及兩條局部位元線耦接至位於該重複單元中的一對鄰近記憶胞兩側的兩個摻雜區。