JP2010134983A - デプレッションタイプnandフラッシュメモリ - Google Patents
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Abstract
【課題】デプレッションタイプNANDの読み出し時のセル閾値変動を防止する。
【解決手段】本発明の例に係わるデプレッションタイプNANDフラッシュメモリは、NANDストリングを構成する複数のデプレッションタイプFETの各々が、電荷蓄積層内の電荷量に応じて閾値が変化するトランジスタであり、隣接メモリセル記憶部が、選択されたデプレッションタイプFETのソース線側に隣接するソース線側デプレッションタイプFETの閾値を記憶する。制御回路は、読み出し時に、隣接メモリセル閾値記憶部に記憶された閾値に特定電位記憶部に記憶された特定電位を足した値を、ソース線側デプレッションタイプFETのゲート電位に加える。
【選択図】図2
【解決手段】本発明の例に係わるデプレッションタイプNANDフラッシュメモリは、NANDストリングを構成する複数のデプレッションタイプFETの各々が、電荷蓄積層内の電荷量に応じて閾値が変化するトランジスタであり、隣接メモリセル記憶部が、選択されたデプレッションタイプFETのソース線側に隣接するソース線側デプレッションタイプFETの閾値を記憶する。制御回路は、読み出し時に、隣接メモリセル閾値記憶部に記憶された閾値に特定電位記憶部に記憶された特定電位を足した値を、ソース線側デプレッションタイプFETのゲート電位に加える。
【選択図】図2
Description
本発明は、デプレッションタイプNANDフラッシュメモリに関する。
デプレッションタイプNANDフラッシュメモリは、ソース/ドレイン拡散層及びチャネルが同じ導電型(例えば、n型)であるデプレッションタイプFET(Field Effect Transistor)をメモリセルとするため、微細化によって生じるショートチャネル効果が抑制され、近年、注目を浴びている(例えば、特許文献1を参照)。
そこで、このデプレッションタイプNANDフラッシュメモリをベースとした改良型がいくつか提案されている。
例えば、デプレッションタイプNANDフラッシュメモリにSOI(Silicon on Insulator)技術を適用すれば、メモリセルが形成されるSOI活性層は、埋め込み絶縁層であるSOI絶縁層と素子分離絶縁層とにより取り囲まれるため、メモリセルに生じる寄生容量が低減される。
また、デプレッションタイプNANDフラッシュメモリのメモリセルをMONOS(Metal/Oxide/Nitride/Oxide/Silicon)構造とすれば、セル構造の簡略化による製造コストの低減などが実現される。
しかし、デプレッションタイプNANDフラッシュメモリには、それに特有の課題がある。即ち、メモリセルとしてのデプレッションタイプFETのオン/オフのは、空乏層の伸び/縮みによるチャネルの発生/消滅により制御する。そして、この空乏層の伸び/縮みは、メモリセルの電荷蓄積層内の電荷量とゲート電位とに依存する。
このため、セルピッチが縮小されると、着目セル(メモリセル)の空乏層の伸び/縮みが、それに隣接する隣接セル(メモリセル)の電荷蓄積層内の電荷量とゲート電位とに影響される、という事態が発生する。これは、読み出し時に、隣接セルの電荷蓄積層内の電荷量とゲート電位とが着目セルの閾値を変動させることを意味する。
このため、読み出し時には、これらが誤読み出しの原因となり、ベリファイ読み出し時には、これらが誤書き込みの原因となる。
特開平11−163303号公報
本発明は、デプレッションタイプNANDフラッシュメモリにおいて、読み出し時におけるメモリセルの閾値変動を防止する技術を提案する。
本発明の例に係わるデプレッションタイプNANDフラッシュメモリは、直列接続された複数のデプレッションタイプFETから構成されるNANDストリングと、読み出し時に前記複数のデプレッションタイプFETのゲート電位を制御する制御回路と、特定電位記憶部と、隣接メモリセル閾値記憶部とを備え、前記複数のデプレッションタイプFETの各々は、電荷蓄積層内の電荷量に応じて閾値が変化するトランジスタであり、前記隣接メモリセル記憶部は選択されたデプレッションタイプFETのソース線側に隣接するソース線側デプレッションタイプFETの閾値を記憶し、前記制御回路は、前記読み出し時に、前記隣接メモリセル閾値記憶部に記憶された閾値に前記特定電位記憶部に記憶された特定電位を足した値を、前記ソース線側デプレッションタイプFETのゲート電位に加える。
本発明によれば、デプレッションタイプNANDフラッシュメモリにおいて、読み出し時におけるメモリセルの閾値変動を防止できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。また、閾値とは、トランジスタの拡散層間に一定の電流(以下、「閾値電流」と称する)が流れた時に、ゲート電極に加えられた電圧を意味する。
1. 概要
本発明の例では、デプレッションタイプNANDフラッシュメモリの読み出し(ベリファイ読み出しを含む。以下、同じ。)動作において、読み出し対象となる選択されたデプレッションタイプFET(Field Effect Transistor)の両側に隣接する非選択の二つのデプレッションタイプFETのゲート電位を制御する。
本発明の例では、デプレッションタイプNANDフラッシュメモリの読み出し(ベリファイ読み出しを含む。以下、同じ。)動作において、読み出し対象となる選択されたデプレッションタイプFET(Field Effect Transistor)の両側に隣接する非選択の二つのデプレッションタイプFETのゲート電位を制御する。
具体的には、選択されたデプレッションタイプFETのソース線側に隣接するソース線側デプレッションタイプFETのゲート電位Vread(s)をその閾値Vth(s)に特定電位+αを足した値にする。また、選択されたデプレッションタイプFETのビット線側に隣接するビット線側デプレッションタイプFETのゲート電位Vread(b)をその閾値Vth(b)に特定電位+αを足した値にする。
即ち、読み出し時には、NANDストリングを構成する複数のデプレッションタイプFETのうち、選択されたデプレッションタイプFET以外の残りの全ての非選択のデプレッションタイプFETをそれらの閾値によらずオンにする必要がある。そのためのゲート電位Vreadが全ての非選択のデプレッションタイプFETで同じであると、選択されたデプレッションタイプFETの閾値は、Vreadとソース線側デプレッションタイプFETの閾値Vth(s)との差、及び、Vreadとビット線側デプレッションタイプFETの閾値Vth(b)との差に依存してばらつく。
そこで、本発明の例では、ソース線側デプレッションタイプFETのゲート電位Vread(s)とビット線側デプレッションタイプFETのゲート電位Vread(b)とについては、これらを一定値とせず、ゲート電位Vread(s)については、Vth(s)+αとし、ゲート電位Vread(b)については、Vth(b)+αとする。
言い換えると、本発明の例では、ソース線側デプレッションタイプFET及びビット線側デプレッションタイプFETにおいて、+α(=Vread(s)−Vth(s)=Vread(b)−Vth(b))を一定にし、読み出し時における選択されたデプレッションタイプFETの閾値のばらつきを防止する。尚、+αの最適値については、デプレッションタイプNANDフラッシュメモリの世代などにより変わるものである。
さらに、デプレッションタイプのNANDフラッシュメモリでは、基板に同じゲート寸法、ゲート酸化膜厚さで、電荷蓄積層内に同数の電荷が蓄積されていた場合でもNANDストリング内の複数のデプレッションタイプFETの閾値(同一データに関するもの)は、ソース線に近いものほど小さくなる傾向にある。また、すべてのセルを一斉に消去した後や、UV照射により蓄積された電荷を消滅させた中性閾値も同様にソース線側のメモリセルの閾値は、ビット線側のメモリセルの閾値よりも小さくなる傾向にある。
これは、ビット線に電圧をソース線に0Vを加えることにより、ソース線〜ビット線の間に位置するチャネル間の電位勾配の影響を受けることに起因する。ソース線に近い任意のセルトランジスタのソース電位に比べ、ビット線に近い任意のセルトランジスタのソース電位の方が引き上げられる。その結果、見かけ上、バックバイアス(後述)が印加されているのと同じ効果となり、ビット線に近いセルトランジスタは電流をカットオフしやすいが、ソース線に近いセルトランジスタは上記のバックバイアス効果が小さいため、電流をカットオフする為に、より低い電圧が必要になる。
そこで、本発明の例では、読み出し対象となる選択されたデプレッションタイプFETの位置がビット線側に移るに従い特定電位+αの値を小さくし、NANDストリング内の複数のデプレッションタイプFETの閾値のばらつきを補正する。
同様の主旨で、本発明の例では、読み出し対象となる選択されたデプレッションタイプFETの位置がドレイン側に移るに従いソース電位Vsの値を小さくし、NANDストリング内の複数のデプレッションタイプFETの閾値のばらつきを補正する。
また、上記のソース電位Vsに代えて、バックバイアスVbiasを加えてよい。この場合、バックバイアスVbiasは、例えば、第二導電型の第二の半導体領域に印加され、空乏層は、第一及び第二半導体領域の間に発生する。
2. 原理
本発明の例に係わるデプレッションタイプNANDフラッシュメモリは、直列接続された複数のデプレッションタイプFETから構成されるNANDストリングを有する。デプレッションタイプFETは、例えば、ゲート電位が零で電荷蓄積層内の電荷量が最小のときにオンであり、電荷蓄積層内の電荷量の増加に応じて閾値が次第に上昇していく特性を有する。この閾値の変化にデータを対応させれば、2値メモリ又は多値メモリを実現することができる。
本発明の例に係わるデプレッションタイプNANDフラッシュメモリは、直列接続された複数のデプレッションタイプFETから構成されるNANDストリングを有する。デプレッションタイプFETは、例えば、ゲート電位が零で電荷蓄積層内の電荷量が最小のときにオンであり、電荷蓄積層内の電荷量の増加に応じて閾値が次第に上昇していく特性を有する。この閾値の変化にデータを対応させれば、2値メモリ又は多値メモリを実現することができる。
ここで、デプレッションタイプFETのオフ/オンの切り替えは、空乏層の伸び/縮みにより制御され、空乏層の伸びによりチャネルが消滅するとオフになり、空乏層の縮みによりチャネルが発生するとオンになる。また、この空乏層の伸び/縮みは、電荷蓄積層内の電荷量とゲート電位とに依存する。
Vread(ゲート電位)がVth(閾値)よりも小さい場合は、チャネル領域の空乏層の縮みが不十分であり、トランジスタはOFFのままである。VreadがVthとほぼ同等な場合は、チャネル領域の空乏層が縮み、トランジスタがONし始める。VreadがVthより大きいと、当該トランジスタのチャネル領域に蓄積層が形成され、更に大きなVreadを印加すると当該トランジスタの両側セルまで蓄積層が張り出し、両脇セルのカットオフ能力が低下し、当該トランジスタの両側のトランジスタをONさせるために必要なゲート電圧は元のVthよりも高い値になってしまう。そのため、Vthが変動して見えバラツキやリードディスターブが発生する。
このため、読み出し時に、読み出し対象となる選択されたデプレッションタイプFETの空乏層の伸び/縮みは、その閾値とゲート電位とに依存する他、さらに、選択されたデプレッションタイプFETのソース線側に隣接するソース線側デプレッションタイプFETの閾値及びゲート電位に依存し、選択されたデプレッションタイプFETのビット線側に隣接するビット線側デプレッションタイプFETの閾値及びゲート電位に依存する。
即ち、ソース線側デプレッションタイプFET及びビット線側デプレッションタイプFETの閾値及びゲート電位が、選択されたデプレッションタイプFETの閾値のばらつきの原因となっている。
これについて詳しく述べると、読み出し時には、NANDストリングを構成する複数のデプレッションタイプFETのうち、選択されたデプレッションタイプFET以外の残りの全ての非選択のデプレッションタイプFETをそれらの閾値によらずオンにする必要がある。そのためのゲート電位Vreadが全ての非選択のデプレッションタイプFETで同じであると、当然に、Vreadとソース線側デプレッションタイプFETの閾値Vth(s)との差、及び、Vreadとビット線側デプレッションタイプFETの閾値Vth(b)との差は、Vth(s)及びVth(b)の値に応じて変化する。この変化が、選択されたデプレッションタイプFETの閾値のばらつきの原因である。
そこで、第一の手段として、ソース線側デプレッションタイプFETのゲート電位Vread(s)とビット線側デプレッションタイプFETのゲート電位Vread(b)とについては、これらを一定値とせず、ゲート電位Vread(s)については、Vth(s)+αとし、ゲート電位Vread(b)については、Vth(b)+αとする。
言い換えると、ソース線側デプレッションタイプFET及びビット線側デプレッションタイプFETにおいて、+α(=Vread(s)−Vth(s)=Vread(b)−Vth(b)を一定にし、読み出し時における選択されたデプレッションタイプFETの閾値のばらつきを防止する。
ところで、デプレッションタイプNANDフラッシュメモリは、例えば、SOI技術を採用することが良く行われる。即ち、メモリセルが形成されるSOI活性層を、埋め込み絶縁層であるSOI絶縁層と素子分離絶縁層とにより取り囲んで、メモリセルに生じる寄生抵抗を低減と微細化に伴うショートチャネル効果を抑制する。
この場合、寄生抵抗の低減という効果が得られる反面、図1に示すように、ソース線側のメモリセルの閾値が低下し、閾値のばらつきが発生するという新たな問題が生じる。
ここで、図1は、ワイブルプロットと呼ばれ、全てのメモリセルに同一データを書き込んだ場合の閾値のばらつきの程度を表している。
ここで、図1は、メモリセルの動特性における線形領域付近の電流を閾値電流とした場合の閾値電圧をワイブルプロットしたものである。
各点は、一つのメモリセルに相当し、横軸は、閾値、縦軸は、閾値の分散をそれぞれ表している。閾値分布が正規分布である場合、各点は、直線上にあることになる。また、この直線の傾きが大きい程、閾値分布の幅が狭いことを意味する。
同図(a)は、エンハンスメントタイプFETをメモリセルトランジスタとし、かつ、SOI技術を採用しない場合であって、全ての非選択セルのゲート電位をVreadにして読み出し動作を行った場合のワイブルプロットである。
同図(b)は、デプレッションタイプFETをメモリセルトランジスタとし、かつ、SOI技術(以下、「SOI技術等」と称する)を採用する場合であって、全ての非選択セルのゲート電位をVreadにして読み出し動作を行った場合のワイブルプロットである。
Vreadは、5.5Vとする。また、読み出し時のソース線の電位(ソース電位)Vsは、0.5Vとし、ビット線の電位(ドレイン電位)Vdは、1.2Vとする。
同図において、各点は、同図(b)よりも同図(a)のほうが直線上に存在し、閾値分布が正規分布に近いことが分かる。
即ち、SOI技術等を採用すると、特に、ソース線側に存在するメモリセルの閾値が理想値よりも低くなり、同図(b)に示すように、閾値のばらつきが大きくなる。
そこで、この閾値のばらつきを解消するために、
上述の第一の手段(+αによる閾値ばらつきの解消)を採用すると共に、
第二の手段として、読み出し対象となる選択されたデプレッションタイプFETの位置がビット線側に移るに従い+αの値を小さくする。
上述の第一の手段(+αによる閾値ばらつきの解消)を採用すると共に、
第二の手段として、読み出し対象となる選択されたデプレッションタイプFETの位置がビット線側に移るに従い+αの値を小さくする。
また、この第二の手段に変えて、
第三の手段として、バックバイアスVbiasを変化させることによりにより第一の半導体領域の他端側の空乏層の伸びを制御する。
第三の手段として、バックバイアスVbiasを変化させることによりにより第一の半導体領域の他端側の空乏層の伸びを制御する。
この場合、バックバイアスVbiasは、例えば、第二導電型の第二の半導体領域に印加され、空乏層は、第一及び第二半導体領域の間に発生する。
また、バックバイアスVbiasを変化させる場合に代えて読み出し対象となる選択されたデプレッションタイプFETの位置がドレイン側に移るに従いソース電位Vsの値を小さくしてもよい。
+αの値を小さくする、又は、ソース電位Vs(バックバイアス)の値を小さくすると、以下の実施形態で詳述するように、選択されたデプレッションタイプFETの閾値(同一データに関するもの)は、大きくなる。
従って、特に、SOI技術が適用されたデプレッションタイプNANDフラッシュメモリにおいて、閾値が小さくなる傾向にあるソース線側のメモリセル(デプレッションタイプFET)に対して、第二又は第三の手段を採用することにより、閾値分布をさらに理想的な形に近づけることができる。
尚、第二及び第三の手段に関しては、SOI絶縁層の代わりに、SOI活性層(例えば、n型)と逆導電型(p型)の半導体層をSOI活性層に隣接させ、pn接合界面に発生する空乏層を利用する技術についても、同様に適用できる。
3. 実施形態
(1) 第一の実施形態
第一の実施形態では、読み出し対象となる選択セルの両側に隣接する二つの隣接セルについて、ゲート電位とセル閾値との差+αを一定とすることにより選択セルの閾値変動を防止する。第一の実施形態は、上述の原理での第一の手段の実施形態に相当する。
(1) 第一の実施形態
第一の実施形態では、読み出し対象となる選択セルの両側に隣接する二つの隣接セルについて、ゲート電位とセル閾値との差+αを一定とすることにより選択セルの閾値変動を防止する。第一の実施形態は、上述の原理での第一の手段の実施形態に相当する。
図2は、第一の実施形態の電位関係を示している。
前提として、NANDストリングXは、直列接続されたn個のメモリセルMC0,MC1,MC2,…MCk−2,MCk−1,MCk,MCk+1,MCk+2,…MCn−2,MCn−1から構成され、各々のメモリセルは、デプレッションタイプnチャネルMOSFETから構成されるものとする。
また、読み出し対象となる選択セルは、メモリセルMCkとする。
この場合、選択セルMCkのゲート電位、即ち、ワード線WLkの電位は、選択セルの閾値Vth(sel.)に応じて選択セルMCkがオン又はオフとなる電位Vslに設定する。Vslは、例えば、Vth(sel.)=Vth0(マイナス電位)とVth(sel.)=Vth1(プラス電位)とを判別するときは、0Vに設定される。
選択セルMCk及びそれに隣接する二つの隣接セルMCk−1,MCk+1以外の残りの全ての非選択セルMC0,MC1,MC2,…MCk−2,MCk+2,…MCn−2,MCn−1のゲート電位、即ち、ワード線WL0,WL1,WL2,…WLk−2,WLk+2,…WLn−2,WLn−1の電位は、非選択セルの閾値Vth(unsel.)によらず常にオンとなる電位Vreadに設定する。Vreadは、例えば、5.5Vに設定される。
選択セルMCkのソース線SL側に隣接する隣接セルMCk−1のゲート電位、即ち、ワード線WLk−1の電位は、隣接セルMCk−1の閾値Vth(s)に特定電位+α(例えば、3.5V)を足した値Vread(s)=Vth(s)+αに設定される。
選択セルMCkのビット線BL側に隣接する隣接セルMCk+1のゲート電位、即ち、ワード線WLk+1の電位は、隣接セルMCk+1の閾値Vth(b)に特定電位+α(例えば、3.5V)を足した値Vread(b)=Vth(b)+αに設定される。
即ち、ソース線SL側の隣接セルMCk−1のゲート電位と閾値との差+α=Vread(s)−Vth(s)と、ビット線BL側の隣接セルMCk+1のゲート電位と閾値との差+α=Vread(s)−Vth(s)とは、互いに等しい。
この時、ソース線SLは、Vs(例えば0.5V)、ビット線BLは、Vd(例えば、1.2V)、セレクトゲート線SGS、SGDは、セレクトゲートトランジスタSTS、STDがオンする電圧、例えば、セレクトゲート線SGSはVsgs(4V)、セレクトゲート線SGDは、Vsgd(4V)に設定される。
ところで、NANDフラッシュメモリでは、NANDストリングX内のn個のメモリセルMC0,MC1,MC2,…MCk−2,MCk−1,MCk,MCk+1,MCk+2,…MCn−2,MCn−1に対する読み出しは、ソース線SL側のメモリセルからビット線BL側のメモリセルに向かって一つずつ順に行われる。
そこで、NANDストリング内の全てのメモリセルをデータ保存用として使用するときは、最もソース線SL側のメモリセルMC0に対しては、ビット線BL側のみに隣接セルMC1が存在するため、この隣接セルMC1のゲート電位をVread(b)=Vth(b)+αにする。
また、最もビット線BL側のメモリセルMCn−1に対しては、ソース線SL側のみに隣接セルMCn−2が存在するため、この隣接セルMCn−2のゲート電位をVread(s)=Vth(s)+αにする。
一方、NANDストリング内のn個のメモリセルのうち、最もソース線SL側のメモリセルMC0及び最もビット線BL側のメモリセルMCn−1を、データ保存用として使用しないダミーセルとすることもできる。
この場合、NANDストリングX内のデータ保存用として使用するn−2個のメモリセルMC1,MC2,…MCk−2,MCk−1,MCk,MCk+1,MCk+2,…MCn−2については、必ず、両側にメモリセルが存在することになるため、全てのデータ保存用として用いられるメモリセルの閾値変動を効果的に防止できる。
また、ダミーセルの閾値を消去状態の閾値に固定しておけば、セルMC1またはセルMCn−2を選択した場合における隣接セル(MC1、MCn−1)の閾値の読み出しを省略することができる。
さらに、以下の変形も可能である。
第一の実施形態では、選択セルMCkのデータを読み出す前に、予め、両側に隣接する二つの隣接セルMCk−1,MCk+1の閾値を認識しておく必要がある。
一方、図3に示すように、NANDストリング内のn個のメモリセルのうち、選択セルMCkのソース線SL側に隣接する隣接セルMCk−1のゲート電位を、Vread(s)=Vth(s)+αにし、その他の非選択セルMC0,MC1,MC2,…MCk−2,MCk+1,MCk+2,…MCn−2,MCn−1のゲート電位を、一律、Vreadとすることもできる。
すなわち、ビット線側に隣接するセルMCk+1のVreadを補正しない場合である。この場合、セルMCk+1の閾値を予め認識する必要がないため、選択セルの閾値変動を防止する効果を有しつつ、選択セルMCkのデータを高速に読み出すことができる。
また、ソース側のメモリセルトランジスタから順次書き込みする方式を採用する場合、選択セルMCkのビット線BL側に隣接するセルは消去状態になる。特に、選択セルMCkのベリファイ読み出しの時においては、ビット線BL側に隣接するセルは消去状態になっている場合が多い。すなわち、消去状態の閾値を記憶しておけばビット線BL側に隣接するセルの閾値を読み出す必要は無く、一律にVread(d)=Vth(e){消去状態のVth}+αとすることができる。その結果、選択セルの閾値変動を防止しつつ、高速に読み出すことができる。
この変形例でも、選択セルの閾値変動を防止する効果がある。
図4は、第一の実施形態による閾値変動の改善効果を示している。
同図は、メモリセルの動特性における線形領域付近の電流を閾値電流とした場合の閾値電圧をワイブルプロットしたものである。
ここで、各点については図1と同じ定義なので説明を省略する。
同図(a)は、全ての非選択セルのゲート電位をVreadにして読み出し動作を行った場合のワイブルプロットである。同図(a)は、図1(b)に相当する。
同図(b)は、ソース側隣接セルのゲート電位をVread(s)=Vth(s)+αとし、ビット側隣接セルのゲート電位をVread(b)=Vth(b)+αとし、その他の非選択セルのゲート電位をVreadとして読み出し動作を行った場合のワイブルプロットである。
Vreadは、5.5Vとし、+αは、3.5Vとする。
また、読み出し時のソース線の電位(ソース電位)Vsは、0.5Vとし、ビット線の電位(ドレイン電位)Vdは、1.2Vとする。
同図において、各点は、同図(a)よりも同図(b)のほうが直線上に存在し、閾値分布が正規分布に近いことが分かる。また、直線の傾きは、同図(a)よりも同図(b)のほうが大きく、閾値のばらつきが抑えられていることが分かる。
図5は、特定電位の最適値の決め方を示している。
特定電位+αは、S−ファクターに基づいて決定する。S−ファクターとは、サブスレッショルドファクター(Sub-threshold factor)のことであり、ここでは、ドレイン電流を一桁変化させるために必要な選択セルのゲート電位の変化量のことを意味する。
特定電位+αが小さくなると、選択セルに隣接する隣接セルのチャネル抵抗が高くなるため、選択セルのゲート電位の変化、即ち、選択セルのチャネル抵抗の変化量に対して、ドレイン電流の変化量が小さくなり(セル電流Icellの劣化)、S−ファクターが大きくなる。
これに対し、特定電位+αが大きくなると、隣接セルのゲート電位が選択セルの空乏層を縮退させる効果が大きくなり、電流カットオフが困難になることから、選択セルのゲート電位の変化に対して、選択セルのチャネル抵抗の変化量、即ち、ドレイン電流の変化量が小さくなり(カットオフ特性の劣化)、S−ファクターが大きくなる。
S−ファクターは、小さい方がよいが、特定電位+αが小さくなるとIcellが小さくなってしまう(Icellの劣化)ため、S−ファクターの上限値(図5中のL)を決める必要がある。このS−ファクターの上限値を超えない範囲で特定電位+αの最適値の範囲が決まる。
例えば、上限値をLで表すと、バックバイアス無しの場合における特定電位+αの最適値は、1.75V〜4Vの範囲内の値となる。
バックバイアス有りとは、半導体層/絶縁層/n型活性層からなるSOI基板の活性層内のメモリセルに対する読み出し時に半導体層にマイナス電位を印加することである。バックバイアスを半導体層に印加すると、メモリセルのカットオフ特性が良くなるため、S−ファクターは、全体的に小さな値になる。また、基板電位をマイナスγV、ソース電位を0V、ドレイン電位をVdとする事と、基板電位を0V、ソース電位を+γV、ドレイン電位をVd+γVとすることは等価であり、この場合はマイナスバイアス印加のドライブが不要になり、半導体装置の縮小化ができる。
但し、特定電位+αとS−ファクターとの関係は、デプレッションタイプNANDフラッシュメモリの間隔などにより変わるものであるため、特定電位+αの最適値は、一義的に決めることはできない。
(2) 第二の実施形態
第二の実施形態では、読み出し対象となる選択セルの両側に隣接する二つの隣接セルについて、ゲート電位とセル閾値との差+αを一定とすると共に、選択セルの位置に応じて+αの値を変えることにより選択セルの閾値変動を防止する。第二の実施形態は、上述の原理での第二の手段の実施形態に相当する。
第二の実施形態では、読み出し対象となる選択セルの両側に隣接する二つの隣接セルについて、ゲート電位とセル閾値との差+αを一定とすると共に、選択セルの位置に応じて+αの値を変えることにより選択セルの閾値変動を防止する。第二の実施形態は、上述の原理での第二の手段の実施形態に相当する。
第二の実施形態は、第一の実施形態の改良例であるため、第一の実施形態の特徴の全てを含んでいる。さらに、第二の実施形態では、第一の実施形態にない特徴として、選択セルの位置に応じて+αの値を変える、という特徴を有する。
図6は、第二の実施形態の電位関係を示している。
前提として、NANDストリングXは、直列接続されたn個のメモリセルMC0,MC1,MC2,…MCk−2,MCk−1,MCk,MCk+1,MCk+2,…MCn−2,MCn−1から構成され、各々のメモリセルは、デプレッションタイプnチャネルMOSFETから構成されるものとする。
選択セルのゲート電位は、選択セルの閾値Vth(sel.)に応じて選択セルMCkがオン又はオフとなる電位Vslに設定する。
選択セル及びそれに隣接する二つの隣接セル以外の残りの全ての非選択セルのゲート電位は、非選択セルの閾値Vth(unsel.)によらず常にオンとなる電位Vreadに設定する。
選択セルのソース線SL側に隣接する隣接セルのゲート電位は、隣接セルの閾値Vth(s)に特定電位+αを足した値Vread(s)=Vth(s)+αに設定される。選択セルのビット線BL側に隣接する隣接セルのゲート電位は、隣接セルの閾値Vth(b)に特定電位+αを足した値Vread(b)=Vth(b)+αに設定される。
即ち、ソース線SL側の隣接セルのゲート電位と閾値との差+α=Vread(s)−Vth(s)と、ビット線BL側の隣接セルのゲート電位と閾値との差+α=Vread(s)−Vth(s)とは、互いに等しい。
この時、ソース線SLは、Vs(例えば0.5V)、ビット線BLは、Vd(例えば、1.2V)、セレクトゲート線SGS、SGDは、セレクゲートトランジスタSTS、STDがオンする電圧、例えば、セレクトゲート線SGSは、Vsgs(4V)、セレクトゲート線SGDは、Vsgd(4V)に設定される。
ところで、図1(b)に示すように、NANDストリングX内の複数のメモリセル(複数のデプレッションタイプFET)の閾値(同一データに関するもの)は、ソース線に近いものほど小さくなる傾向にある。この傾向は特に一括でデータを消去した後や、UV照射による電荷消滅後に顕著である。すなわち、一括でデータ消去をした場合に消去状態の閾値のばらつきが大きいことに起因している。
この閾値のばらつきを解消するために、第二の実施形態では、読み出し対象となる選択セルの位置がソース線SLに近いほど、隣接セルの+αの値を小さくし、選択セルの位置がビット線BLに近いほど、隣接セルの+αの値を大きくする。
この+αの値の変化は、例えば、A. 選択セルの位置が一つ変わる毎に、連続的に行うこともできるし(連続的変化)、B. 選択セルの位置が二つ以上変わったときに、段階的に行うこともできるし(段階的変化)、C. 上記A.と上記B.とを組み合わせて行うこともできる。
また、NANDストリング内のn個のメモリセルのうち、ソース線SL側のm(<n)個のメモリセルについてのみ、A、B又はCを適用することもできる。この場合、ビット線側のn−m個のメモリセルについては、選択セルの位置によらず、隣接セルの+αの値を一定とする。
この+αの変化は、図7に示すように、選択セルの閾値が隣接セルの+αの値に依存するという事実に基づいている。即ち、二つの隣接セルの+αの値が同じときに、+αの値が大きくなると、選択セルの閾値が小さくなり、+αの値が小さくなると、選択セルの閾値が大きくなる。
そこで、少なくとも閾値が小さくなる傾向にあるソース線側のメモリセルが選択セルとなったときに、二つの隣接セルの+αの値を小さくして、選択セルの閾値をその値が大きくなる方向に補正し、NANDストリング内の複数のメモリセルの閾値のばらつきを解消する。
この例では、1つのブロック内のワード線の本数、即ち、1つのNANDストリング内のワード線の本数を、64本とする。これを、WL00〜WL63で表す。また、WL00をソース線に最も近いワード線とし、WL63をビット線に最も近いワード線とする。
また、WL00とWL63に接続されるメモリセルは、ダミーセルとし、その閾値は、例えば、消去状態(又は初期状態)としてのマイナス電位に固定されているものとする。
この時、選択セルに接続されるワード線は、WL01〜WL62のうちの1本となる。選択セルに接続されるワード線は、選択されたワード線となる。
また、ソース線SLの電位(ソース電位)Vsは、例えば0.5V、ビット線BLの電位(ドレイン電位)Vdは、例えば、1.2Vとする。
WL01〜WL03のうちの1本が選択されるとき、+αの値は、例えば、2.5Vとする。即ち、選択セルのソース線SL側に隣接する隣接セルのVread(s)を、Vth(s)+α(=2.5V)とし、選択セルのビット線BL側に隣接する隣接セルのVread(b)を、Vth(b)+α(=2.5V)とする。
WL04〜WL06のうちの1本が選択されるとき、+αの値は、例えば、3.0Vとする。即ち、選択セルのソース線SL側に隣接する隣接セルのVread(s)を、Vth(s)+α(=3.0V)とし、選択セルのビット線BL側に隣接する隣接セルのVread(b)を、Vth(b)+α(=3.0V)とする。
WL07〜WL62のうちの1本が選択されるとき、+αの値は、例えば、3.5Vとする。即ち、選択セルのソース線SL側に隣接する隣接セルのVread(s)を、Vth(s)+α(=3.5V)とし、選択セルのビット線BL側に隣接する隣接セルのVread(b)を、Vth(b)+α(=3.5V)とする。
図8は、第二の実施形態による閾値変動の改善効果を示している。
同図は、メモリセルの動特性における線形領域付近の電流を閾値電流とした場合の閾値電圧をワイブルプロットしたものである。
ここで、各点については図1と同じ定義なので説明を省略する。
同図(a)は、ソース側隣接セルのゲート電位をVread(s)=Vth(s)+αとし、ビット側隣接セルのゲート電位をVread(b)=Vth(b)+αとし、その他の非選択セルのゲート電位をVreadとして読み出し動作を行った場合のワイブルプロットである。+αの値は、ワード線の位置によらず固定とする。同図(a)は、図4の(b)に相当する。
同図(b)は、ソース側隣接セルのゲート電位をVread(s)=Vth(s)+αとし、ビット側隣接セルのゲート電位をVread(b)=Vth(b)+αとし、その他の非選択セルのゲート電位をVreadとし、さらに、選択セルの位置に応じて+αの値を変えて読み出し動作を行った場合のワイブルプロットである。
Vreadは、5.5Vとする。
同図(a)では、+αの値は、3.5Vとし、同図(b)では、+αの値は、2.5V、3.0V、3.5Vの三種類とし、表1に従って+αの値を決定するものとする。
また、読み出し時のソース線の電位(ソース電位)Vsは、0.5Vとし、ビット線の電位(ドレイン電位)Vdは、1.2Vとする。
同図において、各点は、同図(a)よりも同図(b)のほうが直線上に存在し、閾値分布が正規分布に近いことが分かる。また、直線の傾きは、同図(a)よりも同図(b)のほうが大きく、閾値のばらつきが抑えられていることが分かる。
図9は、選択されたワード線の位置と閾値との関係とを示している。なお、図9中のX軸に示されていないワード線WL(例えばWL09等)は便宜上表示を省略している。
同図におけるサンプルは、図8のワイブルプロットにおけるサンプルと同一である。即ち、同図は、図8の各点(一つのメモリセルに相当)の閾値が、選択されたワード線の位置(選択セルの位置)に応じてどのように変化するかを示したものである。
同図(a)は、図8(a)に相当し、同図(b)は、図8(b)に相当する。
同図(a)、即ち、第一の実施形態の適用のみでは、ソース線側のメモリセルの閾値が低くなる、という問題を十分に解消していない。これに対し、同図(b)、即ち、第二の実施形態では、ソース線側のメモリセルの閾値が極端に低くなる、という現象が防止され、閾値分布のばらつきが抑制されているのが分かる。
特に、一括でデータを消去した後や、UV照射による電荷消滅後に、選択メモリセルに書き込みを行う場合である。このことは、一括でデータ消去をした場合に消去状態の閾値のばらつきが大きいことに起因している。
(3) 第三の実施形態
第三の実施形態では、読み出し対象となる選択セルの両側に隣接する二つの隣接セルについて、ゲート電位とセル閾値との差+αを一定とすると共に、選択セルの位置に応じてバックバイアスVbiasの値を変えることにより選択セルの閾値変動を防止する。第三の実施形態は、上述の原理での第三の手段の実施形態に相当する。
第三の実施形態では、読み出し対象となる選択セルの両側に隣接する二つの隣接セルについて、ゲート電位とセル閾値との差+αを一定とすると共に、選択セルの位置に応じてバックバイアスVbiasの値を変えることにより選択セルの閾値変動を防止する。第三の実施形態は、上述の原理での第三の手段の実施形態に相当する。
第三の実施形態は、第一の実施形態の改良例であるため、第一の実施形態の特徴の全てを含んでいる。さらに、第三の実施形態では、第一の実施形態にない特徴として、選択セルの位置に応じてバックバイアスVbiasの値を変える、という特徴を有する。
まず、バックバイアスVbiasについて説明する。
図10は、SOI技術が適用されたデプレッションタイプNANDフラッシュメモリのNANDストリングの概略図を示している。
SOI基板は、p型半導体領域(例えば、p型半導体基板)1aと、p型半導体領域1a上の埋め込み絶縁層(SOI絶縁層)1bと、埋め込み絶縁層1b上のn型半導体領域(SOI活性層)1cとから構成される。
n型半導体領域1c上には、例えば、フローティングゲート電極(電荷蓄積層)FG及びコントロールゲート電極CGを有する複数のメモリセルが形成される。これら複数のメモリセルは、直列接続され、NANDストリングを構成する。
NANDストリングの一端は、ソース電位Vsが印加されるソース端子であり、他端は、ドレイン電位Vdが印加されるドレイン端子である。
デプレッションタイプNANDフラッシュメモリでは、例えば、フローティングゲート電極FG内に電荷が蓄積されていない状態を消去状態とする。消去状態では、閾値がマイナス電位であるため、ゲート電位(コントロールゲート電極CGの電位)が0Vのときに、チャネルが形成され、メモリセルは、オン状態にある。
また、フローティングゲート電極FG内に電荷が蓄積されている状態を書き込み状態とする。書き込み状態では、閾値がプラス電位であるため、ゲート電位が0Vのときに、チャネルが形成されず、メモリセルは、オフ状態にある。
オフ状態では、例えば、空乏層D1は、n型半導体領域1cの上端(フローティングゲート電極FG側の一端)からn型半導体領域1cの下端(埋め込み絶縁層1b側の他端)まで達している。ここでは、空乏層D2については考えない。
そこで、書き込み状態のメモリセル(選択セル)に対して、ゲート電位の値を徐々に上げていくと、選択セルのフローティングゲート電極FG内の電荷量により決まる選択セルの閾値を越えたときに、空乏層D1の下端は、埋め込み絶縁層1bから離れて、チャネルが形成され、選択セルは、オン状態になる。
フローティングゲート電極FG内に蓄積される電荷量(規定値)を一種類とすれば、2値メモリが実現され、二種類以上とすれば、多値メモリが実現される。
バックバイアスVbiasは、例えば、このようなデプレッションタイプNANDフラッシュメモリにおいて、p型半導体領域1aに印加する電位のことである。バックバイアスVbiasは、例えば、マイナス電位であり、n型半導体領域1cの下端から上端に向かって生じる空乏層D2の伸び/縮みを制御する。
空乏層D2が形成されるということは、n型半導体領域1cの下端の位置が、空乏層D2の上端(フローティングゲート電極FG側の一端)に移動することに等しい。また、バックバイアスVbiasがマイナス電位のときは、その絶対値が大きいほど、その移動量も大きくなる。
従って、バックバイアス(マイナス電位)Vbiasの絶対値を大きくすれば、メモリセルの閾値は、大きくなり、バックバイアスVbiasの絶対値を小さくすれば、メモリセルの閾値は、小さくなる。
尚、上述の原理は、図11に示す構造のデプレッションタイプNANDフラッシュメモリについても適用される。同図の構造は、図10の構造と比べると、埋め込み絶縁層(SOI絶縁層)が存在せず、p型半導体領域1aとn型半導体領域1cとがpn接合を構成している点にある。
図12は、第三の実施形態の電位関係を示している。
前提として、NANDストリングXは、直列接続されたn個のメモリセルMC0,MC1,MC2,…MCk−2,MCk−1,MCk,MCk+1,MCk+2,…MCn−2,MCn−1から構成され、各々のメモリセルは、デプレッションタイプnチャネルMOSFETから構成されるものとする。
また、読み出し対象となる選択セルは、最もソース線側のメモリセルMC0から最もビット線側のメモリセルMC(n−1)に向かって一つずつ移動する。
選択セルのゲート電位は、選択セルの閾値Vth(sel.)に応じて選択セルMCkがオン又はオフとなる電位Vslに設定する。
選択セル及びそれに隣接する二つの隣接セル以外の残りの全ての非選択セルのゲート電位は、非選択セルの閾値Vth(unsel.)によらず常にオンとなる電位Vreadに設定する。
選択セルのソース線SL側に隣接する隣接セルのゲート電位は、隣接セルの閾値Vth(s)に特定電位+αを足した値Vread(s)=Vth(s)+αに設定される。選択セルのビット線BL側に隣接する隣接セルのゲート電位は、隣接セルの閾値Vth(b)に特定電位+αを足した値Vread(b)=Vth(b)+αに設定される。
即ち、ソース線SL側の隣接セルのゲート電位と閾値との差+α=Vread(s)−Vth(s)と、ビット線BL側の隣接セルのゲート電位と閾値との差+α=Vread(s)−Vth(s)とは、互いに等しい。
この時、ソース線SLは、Vs(例えば、0.5V)、ビット線BLは、Vd(例えば、1.2V)、セレクトゲート線SGSは、Vsgs(例えば、0V)、セレクトゲート線SGDは、Vsgd(例えば、0V)に設定される。
ところで、NANDストリングX内の複数のメモリセル(複数のデプレッションタイプFET)の閾値(同一データに関するもの)は、第二の実施形態で説明したように、ソース線に近いものほど小さくなる傾向にある。
この閾値のばらつきを解消するために、第三の実施形態では、読み出し対象となる選択セルの位置がソース線SLに近いほど、バックバイアスVbiasの値を大きくし、選択セルの位置がビット線BLに近いほど、バックバイアスVbiasの値を小さくする。
このVbiasの値の変化は、例えば、A. 選択セルの位置が一つ変わる毎に、連続的に行うこともできるし(連続的変化)、B. 選択セルの位置が二つ以上変わったときに、段階的に行うこともできるし(段階的変化)、C. 上記A.と上記B.とを組み合わせて行うこともできる。
また、NANDストリング内のn個のメモリセルのうち、ソース線SL側のm(<n)個のメモリセルについてのみ、A、B又はCを適用することもできる。この場合、ビット線側のn−m個のメモリセルについては、選択セルの位置によらず、Vbiasの値を一定とする。
このVbiasの変化は、上述のように、Vbiasの絶対値が大きいほど、選択セルの閾値が大きくなる、という事実に基づいている。即ち、Vbiasの値が大きくなると、選択セルの閾値が大きくなり、Vbiasの値が小さくなると、選択セルの閾値が小さくなる。
そこで、少なくとも閾値が小さくなる傾向にあるソース線側のメモリセルが選択セルとなったときに、Vbiasの値を大きくして、選択セルの閾値をその値が大きくなる方向に補正し、NANDストリング内の複数のメモリセルの閾値のばらつきを解消する。
この例では、1つのブロック内のワード線の本数、即ち、1つのNANDストリング内のワード線の本数を、64本とする。これを、WL00〜WL63で表す。また、WL00をソース線に最も近いワード線とし、WL63をビット線に最も近いワード線とする。
また、WL00とWL63に接続されるメモリセルは、ダミーセルとし、その閾値は、例えば、消去状態(又は初期状態)としてのマイナス電位に固定されているものとする。
この時、選択セルに接続されるワード線は、WL01〜WL62のうちの1本となる。選択セルに接続されるワード線は、選択されたワード線となる。
ソース線SLの電位(ソース電位)Vsは、例えば、0.5Vとし、ビット線BLの電位(ドレイン電位)Vdは、例えば、1.2Vとする。
また、+αの値は、例えば、3.5Vとする。即ち、選択セルのソース線SL側に隣接する隣接セルのVread(s)を、Vth(s)+α(=3.5V)とし、選択セルのビット線BL側に隣接する隣接セルのVread(b)を、Vth(b)+α(=3.5V)とする。
+αの値は、選択セルの位置によらず一定とする。
WL01〜WL03のうちの1本が選択されるとき、Vbiasの値は、例えば、−0.5Vとする。また、WL04〜WL06のうちの1本が選択されるとき、Vbiasの値は、例えば、−0.25Vとする。さらに、WL07〜WL62のうちの1本が選択されるとき、Vbiasの値は、例えば、0Vとする。
図13は、第三の実施形態による閾値変動の改善効果を示している。
同図は、メモリセルの動特性における線形領域付近の電流を閾値電流とした場合の閾値電圧をワイブルプロットしたものである。
ここで、各点については図1と同じ定義なので説明を省略する。
同図(a)は、ソース側隣接セルのゲート電位をVread(s)=Vth(s)+αとし、ビット側隣接セルのゲート電位をVread(b)=Vth(b)+αとし、その他の非選択セルのゲート電位をVreadとして読み出し動作を行った場合のワイブルプロットである。+αの値は、ワード線の位置によらず固定とする。同図(a)は、図4の(b)に相当する。
同図(b)は、ソース側隣接セルのゲート電位をVread(s)=Vth(s)+αとし、ビット側隣接セルのゲート電位をVread(b)=Vth(b)+αとし、その他の非選択セルのゲート電位をVreadとし、さらに、選択セルの位置に応じてVbiasの値を変えて読み出し動作を行った場合のワイブルプロットである。+αの値は、ワード線の位置によらず固定とする。
Vreadは、5.5Vとし、+αの値は、3.5Vとする。
同図(a)では、Vbiasの値は、0Vとし、同図(b)では、Vbiasの値は、−0.5V、−0.25V、0Vの三種類とし、表3に従ってVbiasの値を決定するものとする。
また、読み出し時のソース線の電位(ソース電位)Vdは、0.5Vとし、ビット線の電位(ドレイン電位)Vdは、1.2Vとする。
同図において、各点は、同図(a)よりも同図(b)のほうが直線上に存在し、閾値分布が正規分布に近いことが分かる。また、直線の傾きは、同図(a)よりも同図(b)のほうが大きく、閾値のばらつきが抑えられていることが分かる。
図14は、選択されたワード線の位置と閾値との関係とを示している。なお、図14中のX軸に示されていないワード線WL(例えばWL09等)は便宜上表示を省略している。
同図におけるサンプルは、図13のワイブルプロットにおけるサンプルと同一である。即ち、同図は、図13の各点(一つのメモリセルに相当)の閾値が、選択されたワード線の位置(選択セルの位置)に応じてどのように変化するかを示したものである。
同図(a)は、図13(a)に相当し、同図(b)は、図13(b)に相当する。
同図(a)に対し、同図(b)、即ち、第三の実施形態では、ソース線側のメモリセルの閾値が極端に低くなる、という現象が防止され、閾値分布のばらつきが抑制されているのが分かる。
(3) 第四の実施形態
第四の実施形態では、読み出し対象となる選択セルの両側に隣接する二つの隣接セルについて、ゲート電位とセル閾値との差+αを一定とすると共に、選択セルの位置に応じてソース電位Vsの値を変えることにより選択セルの閾値変動を防止する。第四の実施形態は、上述の原理での第三の手段の実施形態に相当する。
第四の実施形態では、読み出し対象となる選択セルの両側に隣接する二つの隣接セルについて、ゲート電位とセル閾値との差+αを一定とすると共に、選択セルの位置に応じてソース電位Vsの値を変えることにより選択セルの閾値変動を防止する。第四の実施形態は、上述の原理での第三の手段の実施形態に相当する。
第四の実施形態は、第一の実施形態の改良例であるため、第一の実施形態の特徴の全てを含んでいる。さらに、第四の実施形態では、第一の実施形態にない特徴として、選択セルの位置に応じてソース電位Vsの値を変える、という特徴を有する。
ソース電位Vsを変えることは、第三の実施形態におけるバックバイアスVbiasを変えることに等価である。即ち、第四の実施形態では、バックバイアスVbiasを変えることなく、ソース電位Vsを変えることにより、第三の実施形態と同様の効果を得ることを目的とする。
図15は、第四の実施形態の電位関係を示している。
前提として、NANDストリングXは、直列接続されたn個のメモリセルMC0,MC1,MC2,…MCk−2,MCk−1,MCk,MCk+1,MCk+2,…MCn−2,MCn−1から構成され、各々のメモリセルは、デプレッションタイプnチャネルMOSFETから構成されるものとする。
選択セルのゲート電位は、選択セルの閾値Vth(sel.)に応じて選択セルMCkがオン又はオフとなる電位Vslに設定する。
選択セル及びそれに隣接する二つの隣接セル以外の残りの全ての非選択セルのゲート電位は、非選択セルの閾値Vth(unsel.)によらず常にオンとなる電位Vreadに設定する。
選択セルのソース線SL側に隣接する隣接セルのゲート電位は、隣接セルの閾値Vth(s)に特定電位+αを足した値Vread(s)=Vth(s)+αに設定される。選択セルのビット線BL側に隣接する隣接セルのゲート電位は、隣接セルの閾値Vth(b)に特定電位+αを足した値Vread(b)=Vth(b)+αに設定される。
即ち、ソース線SL側の隣接セルのゲート電位と閾値との差+α=Vread(s)−Vth(s)と、ビット線BL側の隣接セルのゲート電位と閾値との差+α=Vread(s)−Vth(s)とは、互いに等しい。
この時、ソース線SLは、Vs、ビット線BLは、Vd(例えば、1.2V)、セレクトゲート線SGS、SGDは、セレクトゲートトランジスタSTS、STDがオンする電圧、例えば、セレクトゲート線SGSは、Vsgs(4V)、セレクトゲート線SGDは、Vsgd(4V)に設定される。
ところで、NANDストリングX内の複数のメモリセル(複数のデプレッションタイプFET)の閾値(同一データに関するもの)は、第二の実施形態で説明したように、ソース線に近いものほど小さくなる傾向にある。
この閾値のばらつきを解消するために、第四の実施形態では、読み出し対象となる選択セルの位置がソース線SLに近いほど、ソース線SLの電位、即ち、ソース電位Vsの値を大きくし、選択セルの位置がビット線BLに近いほど、ソース電位Vsの値を小さくする。
このVsの値の変化は、例えば、A. 選択セルの位置が一つ変わる毎に、連続的に行うこともできるし(連続的変化)、B. 選択セルの位置が二つ以上変わったときに、段階的に行うこともできるし(段階的変化)、C. 上記A.と上記B.とを組み合わせて行うこともできる。
また、NANDストリング内のn個のメモリセルのうち、ソース線SL側のm(<n)個のメモリセルについてのみ、A、B又はCを適用することもできる。この場合、ビット線側のn−m個のメモリセルについては、選択セルの位置によらず、Vsの値を一定とする。
このVsの変化は、Vsの値が大きいほど、ゲート−ソース間の電圧が小さくなるために選択セルの閾値が実質的に大きくなる、という事実に基づいている。即ち、Vsの値が大きくなると、選択セルの閾値が大きくなり、Vsの値が小さくなると、選択セルの閾値が小さくなる。
そこで、少なくとも閾値が小さくなる傾向にあるソース線側のメモリセルが選択セルとなったときに、Vsの値を大きくして、選択セルの閾値をその値が大きくなる方向に補正し、NANDストリング内の複数のメモリセルの閾値のばらつきを解消する。
この例では、1つのブロック内のワード線の本数、即ち、1つのNANDストリング内のワード線の本数を、64本とする。これを、WL00〜WL63で表す。また、WL00をソース線に最も近いワード線とし、WL63をビット線に最も近いワード線とする。
また、WL00とWL63に接続されるメモリセルは、ダミーセルとし、その閾値は、例えば、消去状態(又は初期状態)としてのマイナス電位に固定されているものとする。
この時、選択セルに接続されるワード線は、WL01〜WL62のうちの1本となる。選択セルに接続されるワード線は、選択されたワード線となる。
ビット線BLの電位(ドレイン電位)Vdは、例えば、1.2Vとする。
また、+αの値は、例えば、3.5Vとする。即ち、選択セルのソース線SL側に隣接する隣接セルのVread(s)を、Vth(s)+α(=3.5V)とし、選択セルのビット線BL側に隣接する隣接セルのVread(b)を、Vth(b)+α(=3.5V)とする。
+αの値は、選択セルの位置によらず一定とする。
WL01〜WL03のうちの1本が選択されるとき、Vsの値は、例えば、0.5Vとする。また、WL04〜WL06のうちの1本が選択されるとき、Vsの値は、例えば、0.25Vとする。さらに、WL07〜WL62のうちの1本が選択されるとき、Vsの値は、例えば、0Vとする。
図16は、第四の実施形態による閾値変動の改善効果を示している。
同図は、メモリセルの動特性における線形領域付近の電流を閾値電流とした場合の閾値電圧をワイブルプロットしたものである。
ここで、各点については図1と同じ定義なので説明を省略する。
同図(a)は、ソース側隣接セルのゲート電位をVread(s)=Vth(s)+αとし、ビット側隣接セルのゲート電位をVread(b)=Vth(b)+αとし、その他の非選択セルのゲート電位をVreadとして読み出し動作を行った場合のワイブルプロットである。+αの値は、ワード線の位置によらず固定とする。同図(a)は、図4の(b)に相当する。
同図(b)は、ソース側隣接セルのゲート電位をVread(s)=Vth(s)+αとし、ビット側隣接セルのゲート電位をVread(b)=Vth(b)+αとし、その他の非選択セルのゲート電位をVreadとし、さらに、選択セルの位置に応じてVsの値を変えて読み出し動作を行った場合のワイブルプロットである。+αの値は、ワード線の位置によらず固定とする。
Vreadは、5.5Vとし、+αの値は、3.5Vとする。
同図(a)では、Vsの値は、0.5Vとし、同図(b)では、Vsの値は、0.5V、0.25V、0Vの三種類とし、表2に従ってVsの値を決定するものとする。
また、読み出し時のビット線の電位(ドレイン電位)Vdは、1.2Vとする。
同図において、各点は、同図(a)よりも同図(b)のほうが直線上に存在し、閾値分布が正規分布に近いことが分かる。また、直線の傾きは、同図(a)よりも同図(b)のほうが大きく、閾値のばらつきが抑えられていることが分かる。
図17は、選択されたワード線の位置と閾値との関係とを示している。なお、図17中のX軸に示されていないワード線WL(例えばWL09等)は便宜上表示を省略している。
同図におけるサンプルは、図16のワイブルプロットにおけるサンプルと同一である。即ち、同図は、図16の各点(一つのメモリセルに相当)の閾値が、選択されたワード線の位置(選択セルの位置)に応じてどのように変化するかを示したものである。
同図(a)は、図16(a)に相当し、同図(b)は、図16(b)に相当する。
同図(a)、即ち、第一の実施形態の適用のみでは、ソース線側のメモリセルの閾値が低くなる、という問題を十分に解消していない。これに対し、同図(b)、即ち、第四の実施形態では、ソース線側のメモリセルの閾値が極端に低くなる、という現象が防止され、閾値分布のばらつきが抑制されているのが分かる。
第二の実施形態と同様、特に、選択メモリセルにデータを書き込んだ後にソース線に隣接するメモリセルに追加書き込みを行う前の状態である、選択メモリセルのベリファイ読み出しの時に効果がある。
また、第三の実施形態と比べてマイナスの電位を必要とせず、半導体装置の縮小化ができ、かつ、ソース線側のメモリセルの閾値が極端に低くなる、という現象が防止できる。
3. 適用例
本発明は、デプレッションタイプNANDフラッシュメモリに関するものであるが、近年、それを実現するための様々なメモリセルアレイ構造が提案されている。ここでは、そのいくつかについて説明する。
本発明は、デプレッションタイプNANDフラッシュメモリに関するものであるが、近年、それを実現するための様々なメモリセルアレイ構造が提案されている。ここでは、そのいくつかについて説明する。
(1) ブロック図
まず、ブロック図について説明する。
まず、ブロック図について説明する。
図18は、デプレッションタイプNANDフラッシュメモリを示している。
メモリセルアレイ1は、複数のブロックBK1,BK2,・・・BKjを有する。
データラッチ回路2は、読み出し/書き込み時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。
I/O(Input/Output)バッファ3は、データのインターフェイス回路として、アドレスバッファ4は、アドレス信号のインターフェイス回路として機能する。
アドレス信号には、ブロックアドレス信号、ロウアドレス信号及びカラムアドレス信号が含まれる。
ロウデコーダ5は、ブロックアドレス信号に基づいて、複数のブロックBK1,BK2,・・・BKjのうちの1つを選択し、ロウアドレス信号に基づいて、選択されたブロック内の複数のワード線のうち1つを選択する。ワード線ドライバ7は、選択されたブロック内の複数のワード線を駆動する。
カラムデコーダ6は、カラムアドレス信号に基づいて、複数のビット線のうちの1つを選択する。
基板/ソース電位制御回路8は、半導体基板の電位及びソース線の電位を制御する。半導体基板には、半導体基板内のウェルを含むものとする。
第三の実施形態におけるバックバイアスVbias及び第四の実施形態におけるソース電位Vsは、この基板電位制御回路8により発生する。
電位発生回路9は、ワード線ドライバ7を制御する電位、及び、選択されたブロック内の複数のワード線及び2本のセレクトゲート線に供給する電位を発生する。
第一乃至第四の実施形態における+α、Vsl、Vread,Vread(s)及びVread(b)は、この電位発生回路9により発生する。
制御回路10は、例えば、基板/ソース電位制御回路8及び電位発生回路9の動作を制御する。
特定電位記憶部10aは、特定電位+αの値を記憶している部分であり、複数のメモリセルから構成され、これらメモリセルにデータが記憶されている。第二の実施形態で選択セルの位置に応じて+αの値を変える場合には、特定電位記憶部に複数のデータが記憶され、このデータの違いにより特定電位を変化させる。例えば、データ“00”の場合は、3.5V、データ“01”の場合は3.0Vに特定電位を割り振っておく。なお、特定電位記憶部はメモリセルアレイ1中に形成されていても良い。
隣接メモリセル閾値記憶部10bは、選択セルに隣接するメモリセルの閾値を記憶する部分であり、例えば、ラッチ回路から構成される。
転送電位セレクタ10cは、動作モード、選択されたワード線の位置などの情報に基づいて、選択されたブロック内の複数のワード線の各々に供給する電位を選択し、ワード線ドライバ7を介して複数のワード線にその電位を供給する。
制御回路10は、特定電位記憶部に記憶されたデータから特定電位を判断し、隣接メモリセル閾値記憶部の閾値を足し合わせてVread(b)またはVread(s)を電位発生回路9に生成させる。このVread(b)、Vread(s)は、転送電位セレクタ10cにより、選択セルに隣接する隣接セルのゲート電位に転送される。
(2) MONOS構造+SOI構造
この構造に対しては、第一乃至第四の実施形態の全てを適用できる。
この構造に対しては、第一乃至第四の実施形態の全てを適用できる。
図19は、NANDストリングを示している。
MONOS構造とは、デプレッションタイプFETから構成されるメモリセルの電荷蓄積層が窒化シリコンなどの絶縁体から構成されるセル構造のことである。
半導体基板11は、SOI構造を有する。即ち、半導体基板11は、p型半導体領域11aと、p型半導体領域11a上の埋め込み絶縁層(SOI絶縁層)11bと、埋め込み絶縁層11b上のn型半導体領域11cとから構成される。
n型半導体領域11c上には、直列接続されたn個のメモリセルMC0,MC1,…MC(n−2),MC(n−1)から構成されるNANDストリングXと、その両端に一つずつ接続される二つのセレクトゲートトランジスタSTS,STDとが形成される。
メモリセルMCi(i=0〜n−1)は、それぞれ、n型半導体領域11c上のゲート絶縁膜(例えば、酸化シリコン)12aと、ゲート絶縁膜12a上の電荷蓄積層(例えば、窒化シリコン)13と、電荷蓄積層13上のブロック絶縁膜14aと、ブロック絶縁膜14a上のコントロールゲート電極15aとを有する。
ブロック絶縁膜14aとは、電荷蓄積層13とコントロールゲート電極15aとの間のリークをブロックする絶縁膜のことである。
セレクトゲートトランジスタSTS,STDは、それぞれ、n型半導体領域11c上のゲート絶縁膜(例えば、酸化シリコン)12bと、ゲート絶縁膜12b上のセレクトゲート電極15bとを有する。
NANDストリングXの一端側には、ソース拡散層16が形成され、NANDストリングXの他端側には、ドレイン拡散層18が形成される。
ソース拡散層16は、コンタクトプラグ17を介してソース線SLに接続される。ドレイン拡散層18は、コンタクトプラグ19を介してビット線BLに接続される。
なお、セレクトゲートトランジスタSTS,STDのチャネルをp型にし、デプレッションタイプにすることも可能である。
(3) MONOS構造+pn接合構造
この構造に対しては、第一乃至第四の実施形態の全てを適用できる。
この構造に対しては、第一乃至第四の実施形態の全てを適用できる。
図20は、NANDストリングを示している。
半導体基板11は、p型半導体領域11aと、p型半導体領域11a上のn型半導体領域11cとから構成される。p型半導体領域11aとn型半導体領域11cとは、pn接合を構成する。
n型半導体領域11c上には、直列接続されたn個のメモリセルMC0,MC1,…MC(n−2),MC(n−1)から構成されるNANDストリングXと、その両端に一つずつ接続される二つのセレクトゲートトランジスタSTS,STDとが形成される。
メモリセルMCi(i=0〜n−1)は、MONOS構造を有する。
メモリセルMCiは、それぞれ、n型半導体領域11c上のゲート絶縁膜(例えば、酸化シリコン)12aと、ゲート絶縁膜12a上の電荷蓄積層(例えば、窒化シリコン)13と、電荷蓄積層13上のブロック絶縁膜14aと、ブロック絶縁膜14a上のコントロールゲート電極15aとを有する。
セレクトゲートトランジスタSTS,STDは、それぞれ、n型半導体領域11c上のゲート絶縁膜(例えば、酸化シリコン)12bと、ゲート絶縁膜12b上のセレクトゲート電極15bとを有する。
NANDストリングXの一端側には、ソース拡散層16が形成され、NANDストリングXの他端側には、ドレイン拡散層18が形成される。
ソース拡散層16は、コンタクトプラグ17を介してソース線SLに接続される。ドレイン拡散層18は、コンタクトプラグ19を介してビット線BLに接続される。
なお、セレクトゲートトランジスタSTS,STDのチャネルをp型にし、デプレッションタイプにすることも可能である。
(4) フローティングゲート構造+SOI構造
この構造に対しては、第一乃至第四の実施形態の全てを適用できる。
この構造に対しては、第一乃至第四の実施形態の全てを適用できる。
図21は、NANDストリングを示している。
フローティングゲート構造とは、デプレッションタイプFETから構成されるメモリセルの電荷蓄積層が導電性ポリシリコンなどのフローティング状態の導電体から構成されるセル構造のことである。
半導体基板11は、SOI構造を有する。即ち、半導体基板11は、p型半導体領域11aと、p型半導体領域11a上の埋め込み絶縁層(SOI絶縁層)11bと、埋め込み絶縁層11b上のn型半導体領域11cとから構成される。
n型半導体領域11c上には、直列接続されたn個のメモリセルMC0,MC1,…MC(n−2),MC(n−1)から構成されるNANDストリングXと、その両端に一つずつ接続される二つのセレクトゲートトランジスタSTS,STDとが形成される。
メモリセルMCi(i=0〜n−1)は、それぞれ、n型半導体領域11c上のゲート絶縁膜(例えば、酸化シリコン)12aと、ゲート絶縁膜12a上の電荷蓄積層(例えば、導電性ポリシリコン)13aと、電荷蓄積層13a上の電極間絶縁膜14aと、電極間絶縁膜14a上のコントロールゲート電極15aとを有する。
セレクトゲートトランジスタSTS,STDは、それぞれ、n型半導体領域11c上のゲート絶縁膜(例えば、酸化シリコン)12bと、ゲート絶縁膜12b上の下層ゲート電極13bと、下層ゲート電極13b上の電極間絶縁膜14bと、電極間絶縁膜14b上の上層ゲート電極(セレクトゲート電極)15bとを有する。
下層ゲート電極13bと上層ゲート電極15bとは、電極間絶縁膜14bに設けられた開口を介して互いに電気的に接続される。
NANDストリングXの一端側には、ソース拡散層16が形成され、NANDストリングXの他端側には、ドレイン拡散層18が形成される。
ソース拡散層16は、コンタクトプラグ17を介してソース線SLに接続される。ドレイン拡散層18は、コンタクトプラグ19を介してビット線BLに接続される。
なお、セレクトゲートトランジスタSTS,STDのチャネルをp型にし、デプレッションタイプにすることも可能である。
(5) フローティングゲート構造+pn接合構造
この構造に対しては、第一乃至第四の実施形態の全てを適用できる。
この構造に対しては、第一乃至第四の実施形態の全てを適用できる。
図22は、NANDストリングを示している。
半導体基板11は、p型半導体領域11aと、p型半導体領域11a上のn型半導体領域11cとから構成される。p型半導体領域11aとn型半導体領域11cとは、pn接合を構成する。
n型半導体領域11c上には、直列接続されたn個のメモリセルMC0,MC1,…MC(n−2),MC(n−1)から構成されるNANDストリングXと、その両端に一つずつ接続される二つのセレクトゲートトランジスタSTS,STDとが形成される。
メモリセルMCi(i=0〜n−1)は、フローティングゲート構造を有する。
メモリセルMCiは、それぞれ、n型半導体領域11c上のゲート絶縁膜(例えば、酸化シリコン)12aと、ゲート絶縁膜12a上の電荷蓄積層(例えば、導電性ポリシリコン)13aと、電荷蓄積層13a上の電極間絶縁膜14aと、電極間絶縁膜14a上のコントロールゲート電極15aとを有する。
セレクトゲートトランジスタSTS,STDは、それぞれ、n型半導体領域11c上のゲート絶縁膜(例えば、酸化シリコン)12bと、ゲート絶縁膜12b上の下層ゲート電極13bと、下層ゲート電極13b上の電極間絶縁膜14bと、電極間絶縁膜14b上の上層ゲート電極(セレクトゲート電極)15bとを有する。
下層ゲート電極13bと上層ゲート電極15bとは、電極間絶縁膜14bに設けられた開口を介して互いに電気的に接続される。
NANDストリングXの一端側には、ソース拡散層16が形成され、NANDストリングXの他端側には、ドレイン拡散層18が形成される。
ソース拡散層16は、コンタクトプラグ17を介してソース線SLに接続される。ドレイン拡散層18は、コンタクトプラグ19を介してビット線BLに接続される。
なお、セレクトゲートトランジスタSTS,STDのチャネルをp型にし、デプレッションタイプにすることも可能である。
(6) 三次元構造
この構造に対しては、第一、第二及び第四の実施形態を適用できる。
この構造に対しては、第一、第二及び第四の実施形態を適用できる。
図23は、三次元構造の第一例を示している。
p型半導体基板21の表面領域には、ソース線側セレクトゲートトランジスタSTSが形成される。セレクトゲートトランジスタSTSは、n型拡散層22a,22bと、n型拡散層22a,22b間のチャネル上のゲート絶縁膜23と、ゲート絶縁膜23上のセレクトゲート電極24とから構成される。
n型拡散層22aは、ソース線SLに接続される。
n型拡散層22b上には、Z方向に延びる柱状の活性層25が形成される。活性層25は、n型半導体領域となる。活性層25の上端には、ドレイン拡散層26が形成される。ドレイン拡散層26は、ビット線コンタクトBCを介してビット線BLに接続される。
活性層25の側面上には、直列接続されたn個のメモリセルMC0,…MC(n−1)から構成されるNANDストリングXと、そのドレイン側(ビット線側)の一端に接続されるビット線側セレクトゲートトランジスタSTDとが形成される。
メモリセルMCi(i=0〜n−1)は、それぞれ、活性層25の側面上のゲート絶縁膜(例えば、酸化シリコン)27と、ゲート絶縁膜27上の電荷蓄積層(例えば、窒化シリコン)28と、電荷蓄積層28上のブロック絶縁膜29と、ブロック絶縁膜29上のコントロールゲート電極CG0,…CG(n−1)とを有する。
セレクトゲートトランジスタSTDは、活性層25の側面上のゲート絶縁膜(例えば、酸化シリコン)27と、ゲート絶縁膜27上のセレクトゲート電極28とを有する。
図24は、三次元構造の第二例を示している。
この構造は、BiCS (Bit cost scalable)構造と呼ばれる。
メモリセルアレイは、例えば、各々が消去の一単位となる複数のブロックから構成される。ここでは、二つのブロックBK<i>, BK<i+1>について図示する。
半導体基板内に形成されるソース拡散層31は、例えば、全てのブロックに共通に一つ設けられる。ソース拡散層31は、コンタクトプラグPSLを介して、ソース線SL・M1に接続される。また、ソース拡散層31上には、例えば、導電性ポリシリコンから構成される三以上の導電層が積層される(本例では六層構造)。
最上層を除く残りの五つの導電層は、一つのブロックBK<i+1>内でそれぞれプレート状に形成され、かつ、そのX方向の端部は、各々の導電層にコンタクトをとるために階段状に形成される。最下層は、ソース線側セレクトゲート線SGSとなり、最下層及び最上層を除く残りの四つの導電層は、ワード線WL<0>, WL<1>, WL<2>, WL<3>となる。
最上層は、X方向に延びるライン状の複数の導電線から構成される。一つのブロックBK<i+1>内には、例えば、六本の導電線が配置される。最上層の例えば六本の導電線は、ビット線側セレクトゲート線SGD<0>, …SGD<5>となる。
そして、NANDセルユニットを構成するための複数の活性層(アクティブエリア)AAは、複数の導電層を突き抜けてソース拡散層31に達するように、Z方向(半導体基板の表面に対して垂直方向)に柱状に形成される。
複数の活性層AAの上端は、Y方向に延びる複数のビット線BL<0>, …BL<m>に接続される。また、ソース線側セレクトゲート線SGSは、コンタクトプラグPSGSを介して、X方向に延びる引き出し線SGS・M1に接続され、ワード線WL<0>, WL<1>, WL<2>, WL<3>は、それぞれ、コンタクトプラグをPWL<0>, PWL<1>, PWL<2>, PWL<3> 介して、X方向に延びる引き出し線WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1に接続される。
さらに、ビット線側セレクトゲート線SGD<0>, …SGD<5>は、それぞれ、コンタクトプラグPSGD<0>, …PSGD<5>を介して、X方向に延びる引き出し線SGD<0>・M1, …SGD<5>・M1に接続される。
複数のビット線BL<0>, …BL<m>及び引き出し線SGS・M1, WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1, SGD<0>・M1, …SGD<5>・M1は、例えば、金属から構成される。
図25は、図24のNANDストリングを詳細に示している。
メモリセルMCは、例えば、MONOS構造を有する。
セレクトゲートトランジスタSTは、例えば、メモリセルMCと同一構造を有する。
但し、セレクトゲートトランジスタSTのゲート絶縁膜については、メモリセルMCと異なる構造、即ち、電荷蓄積層を有しない構造としてもよい。
三次元構造のNANDストリングの特徴の一つは、ソース線側セレクトゲート線SGS、ワード線WL<0>, WL<1>, WL<2>, WL<3>及びビット線側セレクトゲート線SGD<0>, …SGD<5>が、柱状の活性層AAの側面を取り囲む構造を有している点にある。
このため、例えば、複数の活性層AAを細くして、半導体基板上により多くの活性層AAを形成し、大容量化を図っても、NANDセルユニットを構成するトランジスタの駆動力を十分に確保できることにある。
4. むすび
本発明によれば、デプレッションタイプNANDフラッシュメモリにおいて、読み出し時におけるメモリセルの閾値変動を防止できる。
本発明によれば、デプレッションタイプNANDフラッシュメモリにおいて、読み出し時におけるメモリセルの閾値変動を防止できる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
1: メモリセルアレイ、 2: データラッチ回路、 3: I/Oバッファ、 4: アドレスバッファ、 5: ロウデコーダ、 6: カラムデコーダ、 7: ワード線ドライバ、 8: 基板/ソース電位制御回路、 9: 電位発生回路、 10: 制御回路、 10a: 特定電位記憶部、 10b: 隣接メモリセル閾値記憶部、 10c: 転送電位セレクタ、 MC0〜MCn−1: メモリセル(デプレッションタイプFET)、 WL1〜WL(n−1): ワード線、 SGS,SGD: セレクトゲート線、 SL: ソース線、 BL: ビット線。
Claims (5)
- 直列接続された複数のデプレッションタイプFETから構成されるNANDストリングと、読み出し時に前記複数のデプレッションタイプFETのゲート電位を制御する制御回路と、特定電位記憶部と、隣接メモリセル閾値記憶部とを具備し、
前記複数のデプレッションタイプFETの各々は、電荷蓄積層内の電荷量に応じて閾値が変化するトランジスタであり、前記隣接メモリセル記憶部は、選択されたデプレッションタイプFETのソース線側に隣接するソース線側デプレッションタイプFETの閾値を記憶し、前記制御回路は、前記読み出し時に、前記隣接メモリセル閾値記憶部に記憶された閾値に前記特定電位記憶部に記憶された特定電位を足した値を、前記ソース線側デプレッションタイプFETのゲート電位に加えることを特徴とするデプレッションタイプNANDフラッシュメモリ。 - 前記特定電位は、前記選択されたデプレッションタイプFETの位置がビット線側に移るに従い小さくなることを特徴とする請求項1に記載のデプレッションタイプNANDフラッシュメモリ。
- 前記ソース線の電位は、前記選択されたデプレッションタイプFETの位置が前記ドレイン側に移るに従い小さくなることを特徴とする請求項1に記載のデプレッションタイプNANDフラッシュメモリ。
- 前記複数のデプレッションタイプFETは、第一導電型の第一の半導体領域の一端側に配置され、バックバイアスにより前記第一の半導体領域の他端側の空乏層の伸びを制御し、前記バックバイアスは、前記選択されたデプレッションタイプFETの位置が前記ドレイン側に移るに従い小さくなることを特徴とする請求項1に記載のデプレッションタイプNANDフラッシュメモリ。
- 前記バックバイアスは、第二導電型の第二の半導体領域に印加され、前記空乏層は、前記第一及び第二半導体領域の間に発生することを特徴とする請求項4に記載のデプレッションタイプNANDフラッシュメモリ。
Priority Applications (2)
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