JP2010277656A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】チャネルをより高くブーストすることで、メモリセルへの誤書き込みを抑制する。
【解決手段】不揮発性半導体記憶装置１０は、直列に接続されかつ電気的に書き換えが可能なメモリセル群と、メモリセル群の一端とビット線ＢＬとの間に接続された選択トランジスタＳＴ１と、メモリセル群の他端とソース線ＳＬとの間に接続された選択トランジスタＳＴ２とを含むメモリストリングと、メモリセル群のゲートにそれぞれ接続された複数のワード線ＷＬと、メモリセル群のうち両端のメモリセルの間に配置され、かつチャネル長がメモリセルのそれより長いダミートランジスタＤＴと、ダミートランジスタＤＴのゲートに接続されたダミーワード線ＤＷＬとを含む。
【選択図】 図６

Description

本発明は、不揮発性半導体記憶装置に係り、例えば電気的に書き換えが可能なメモリセルを備えた不揮発性半導体記憶装置に関する。

不揮発性半導体メモリとしては、データの書き込み及び消去を電気的に行うＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）の一種であるＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン領域を共有する形で直列接続して、ＮＡＮＤストリングを形成する。ＮＡＮＤストリングの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。

ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板上にトンネル絶縁膜を介して形成された電荷蓄積層（浮遊ゲート電極）と、その上にゲート間絶縁膜を介して積層された制御ゲート電極とを有し、浮遊ゲート電極の電荷蓄積状態によりデータを不揮発に記憶する。具体的には、浮遊ゲート電極に電子を注入した閾値電圧の高い状態を例えば“０”データ、浮遊ゲート電極の電子を放出させた閾値電圧の低い状態を“１”データとして、２値データの記憶を行う。また、メモリセルの閾値分布を細分化して、２ビット以上の多値記憶を行うことも可能である。

ＮＡＮＤ型フラッシュメモリのデータ書き込みは、選択ワード線に沿って配列された全メモリセル（或いはその半分）を１ページとして、ページ単位で行われる。書き込みは、選択ワード線に書き込み電圧Ｖpgmを印加し、チャネル領域から浮遊ゲート電極にＦＮ（Fowler Nordheim）トンネル電流によって電子を注入するという動作として行われる。この場合、ビット線から書き込みデータ“０”、“１”に応じてＮＡＮＤストリングのチャネル電位が制御される。

すなわち、“０”書き込みの場合は、ビット線に接地電圧Ｖssを印加し、この電圧をオンさせた選択ゲートトランジスタを介して選択セルのチャネルまで転送する。このとき、選択セルでは、浮遊ゲート電極とチャネルとの間に大きな電界が印加され、浮遊ゲート電極に電子が注入される。一方、“１”書き込み（書き込み禁止）の場合は、ビット線から選択ゲートトランジスタを介してＮＡＮＤストリングのチャネルに電源電圧Ｖddを転送した後、チャネルをフローティングにする。そして、チャネル電位を、ワード線からの容量結合によって上昇させて、浮遊ゲート電極への電子注入を禁止する。

従って、ワード線ＷＬに書き込み電圧Ｖpgmが印加された“１”書き込みセル（非書き込みセル）で、チャネルのブーストが不十分であると、浮遊ゲート電極への電子注入が生じ、誤書き込みが発生してしまう。

この種の関連技術として、ＧＩＤＬ（gate induced drain leakage）に起因する誤書き込みを抑制するＮＡＮＤ型フラッシュメモリが開示されている（特許文献１参照）。

特開２００８−１０３０１９号公報

本発明は、チャネルをより高くブーストすることで、メモリセルへの誤書き込みを抑制することが可能な不揮発性半導体記憶装置を提供する。

本発明の一態様に係る不揮発性半導体記憶装置は、ビット線及びソース線と、直列に接続されかつ電気的に書き換えが可能なメモリセル群と、前記メモリセル群の一端と前記ビット線との間に接続された第１の選択トランジスタと、前記メモリセル群の他端と前記ソース線との間に接続された第２の選択トランジスタとを含むメモリストリングと、前記メモリセル群のゲートにそれぞれ接続された複数のワード線と、前記メモリセル群のうち両端のメモリセルの間に配置され、かつチャネル長がメモリセルのそれより長いダミートランジスタと、前記ダミートランジスタのゲートに接続されたダミーワード線とを具備する。

本発明の一態様に係る不揮発性半導体記憶装置は、ビット線及びソース線と、直列に接続されかつ電気的に書き換えが可能なメモリセル群と、前記メモリセル群の一端と前記ビット線との間に接続された第１の選択トランジスタと、前記メモリセル群の他端と前記ソース線との間に接続された第２の選択トランジスタとを含むメモリストリングと、前記メモリセル群のゲートにそれぞれ接続された複数のワード線と、前記メモリセル群のうち両端のメモリセルの間に互いに１個以上のメモリセルを挟むようにして配置され、かつチャネル長がメモリセルのそれより長い複数のダミートランジスタと、前記複数のダミートランジスタのゲートにそれぞれ接続された複数のダミーワード線とを具備する。

本発明によれば、チャネルをより高くブーストすることで、メモリセルへの誤書き込みを抑制することが可能な不揮発性半導体記憶装置を提供することができる。

本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の構成を示すブロック図。 メモリセルアレイ１１の構成を示す概略図。 １個のブロックＢＬＫの構成を示す回路図。 １個のＮＡＮＤストリングの構成を示す断面図。 ワード線ＷＬに印加する書き込み電圧Ｖpgmとチャネル電圧との関係を示すグラフ。 書き込み動作時のＮＡＮＤストリングの電圧関係を説明する図。 本発明の第２の実施形態に係るＮＡＮＤストリングの構成を示す断面図。 本発明の第３の実施形態に係る１個のブロックＢＬＫの構成を示す回路図。 １個のＮＡＮＤストリングの構成を示す断面図。 書き込み動作時のＮＡＮＤストリングの電圧関係を説明する図。 変形例１に係るＮＡＮＤストリングの構成を示す断面図。 変形例２に係るＮＡＮＤストリングの構成を示す断面図。

以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ（不揮発性半導体記憶装置）１０の構成を示すブロック図である。

メモリセルアレイ１１は、電気的に書き換え可能な不揮発性のメモリセルＭＣがマトリクス状に配置されて構成されている。ＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１に動作モードに応じて必要な制御電圧を与えてデータの消去、書き込み及び読み出しを行う、カラム制御回路１５、ロウ制御回路１６及びブロック制御回路１７を備えている。

カラム制御回路１５は、メモリセルアレイ１１に配設されたビット線ＢＬを制御し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを行う。このために、カラム制御回路１５は、メモリセルＭＣからデータを読み出すためのセンスアンプ回路、読み出し及び書き込みデータを保持するデータキャッシュ、及びカラム選択ゲートを含む。また、カラム制御回路１５は、各動作に必要な電圧を生成してビット線ＢＬに印加する。

ロウ制御回路１６は、メモリセルアレイ１１に配設されたワード線ＷＬを制御し、選択ワード線及び非選択ワード線に消去、書き込み及び読み出しに必要な電圧を印加する。さらに、ロウ制御回路１６は、メモリセルアレイ１１に配設されたダミーワード線ＤＷＬを制御し、このダミーワード線に消去、書き込み及び読み出しに必要な電圧を印加する。このために、ロウ制御回路１６は、ワード線ＷＬ及びダミーワード線ＤＷＬを選択するロウデコーダ、及びワード線及びダミーワード線ＤＷＬに所定の電圧を印加するワード線ドライバを含む。

ブロック制御回路１７は、データの消去、書き込み及び読み出し時に、例えばブロック単位で、メモリセルアレイ１１の共通ソース線を制御し、また、メモリセルアレイ１１が形成されたウェル領域の電圧を制御する。

データ入出力バッファ１２は、ＩＯ端子（図示せず）を介してホストと接続される。データ入出力バッファ１２は、ホストからデータ及び制御信号（アドレスを含む）を受けて一時的に保持し、データをカラム制御回路１５に送り、制御信号をコマンドインターフェイス１３に送る。制御信号には、データの消去動作、書き込み動作及び読み出し動作を指示するコマンドが含まれる。また、データ入出力バッファ１２は、カラム制御回路１５から送られるデータを受けて一時的に保持し、このデータをホストに出力する。

コマンドインターフェイス１３は、データ入出力バッファ１２から送られる制御信号を制御部１４に送る。

制御部１４は、データ入出力バッファ１２、コマンドインターフェイス１３、カラム制御回路１５、ロウ制御回路１６、及びブロック制御回路１７を制御し、データの消去、書き込み、読み出し、及びデータの入出力制御を実行する。制御部１４は、コマンドインターフェイス１３から送られる制御信号に基づいて、メモリセルアレイ１１内のメモリセルにアクセスするためのアドレス、及びメモリセルに電圧を印加するための内部制御信号を生成し、この内部制御信号をカラム制御回路１５、ロウ制御回路１６及びブロック制御回路１７に送る。

図２は、メモリセルアレイ１１の構成を示す概略図である。メモリセルアレイ１１は、（ｊ＋１）個のブロックＢＬＫ０〜ＢＬＫｊを備えている。「ｊ」は、０又は１以上の自然数である。ブロックとは、データ消去の最小単位である。

図３は、１個のブロックＢＬＫの構成を示す回路図である。各ブロックＢＬＫは、ビット線ＢＬ０〜ＢＬｎの本数に対応する（ｎ＋１）個のＮＡＮＤストリングを備えている。「ｎ」は、１以上の自然数である。複数個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、そのドレインがビット線ＢＬに接続され、そのゲートが選択ゲート線ＳＧＤに共通接続されている。また、複数個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ２は、そのソースがソース線ＳＬに共通接続され、そのゲートが選択ゲート線ＳＧＳに共通接続されている。

各ＮＡＮＤストリングにおいて、ワード線ＷＬの本数に対応する例えば３２個のメモリセルＭＣは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、３２個のメモリセルＭＣは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でカラム方向に直列接続される。

そして、最もソース側に位置するメモリセルＭＣから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬ３１にそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルＭＣのソースは選択トランジスタＳＴ２のドレインに接続され、ワード線ＷＬ３１に接続されたメモリセルＭＣのドレインは選択トランジスタＳＴ１のソースに接続されている。

ワード線ＷＬ０〜ＷＬ３１は、ブロック内のＮＡＮＤストリング間で、メモリセルＭＣの制御ゲート電極を共通に接続している。つまり、ブロックＢＬＫ内において同一行にあるメモリセルＭＣの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｎ＋１）個のメモリセルＭＣは１ページとして取り扱われ、このページごとにデータの書き込み及び読み出しが行われる。

また、ビット線ＢＬは、ブロックＢＬＫ間で、選択トランジスタＳＴ１のドレインを共通接続している。つまり、（ｊ＋１）個のブロックＢＬＫ内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。

ところで、本実施形態では、ＮＡＮＤストリングに含まれる３２個のメモリセルＭＣのうち両端のメモリセル間の任意の位置に、ダミートランジスタＤＴが配置されている。ダミートランジスタＤＴは、メモリセルＭＣ或いは選択トランジスタＳＴと同じ導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成される。ダミートランジスタＤＴは、これの両側のメモリセルＭＣに直列に接続される。ダミートランジスタＤＴのゲートはダミーワード線ＤＷＬに接続され、このダミーワード線ＤＷＬは、他のワード線ＷＬと平行に配設されている。また、ダミートランジスタＤＴは、各ブロックＢＬＫ内の（ｎ＋１）個のＮＡＮＤストリングにそれぞれ設けられ、これら（ｎ＋１）個のダミートランジスタＤＴのゲートは、ダミーワード線ＤＷＬに共通接続されている。

図３では、ワード線ＷＬｍとワード線ＷＬｍ＋１との間にダミーワード線ＤＷＬが配設されている。「ｍ」は、０≦ｍ≦３０の整数である。ダミーワード線ＤＷＬは、ワード線ＷＬと同じ方向に延在しており、ロウ制御回路１６に接続されている。ダミートランジスタＤＴの電流経路の一端は、これのドレイン側のメモリセル（ワード線ＷＬｍ＋１に接続されたメモリセル）の電流経路の一端に接続され、ダミートランジスタＤＴの電流経路の他端は、これのソース側のメモリセル（ワード線ＷＬｍに接続されたメモリセル）の電流経路の一端に接続されている。

図４は、１個のＮＡＮＤストリングの構成を示す断面図である。Ｐ型半導体基板（P-sub）２０内にはＮ型ウェル（N-well）２１が形成され、このＮ型ウェル（N-well）２１内にはＰ型ウェル（P-well）２２が形成されている。各メモリセルＭＣは、Ｐ型ウェル２２上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成される。積層ゲート構造は、Ｐ型ウェル２２上に、トンネル絶縁膜２４、電荷蓄積層（浮遊ゲート電極）２５、ゲート間絶縁膜２６、制御ゲート電極２７が順に積層されて構成されている。隣接する積層ゲート構造間のＰ型ウェル２２内には、Ｎ型の拡散領域（ソース領域或いはドレイン領域）２３が設けられている。

メモリセルＭＣは、浮遊ゲート電極２５に蓄積される電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記録する。メモリセルＭＣは、１ビットデータを記憶するように構成してもよいし、閾値電圧の分布を細分化して２ビット以上の多値データを記憶するように構成してもよい。また、メモリセルＭＣの種類としては、電荷蓄積層が多結晶シリコンなどの導電体からなるフローティングゲート型メモリセルであってもよいし、電荷蓄積層がシリコン窒化物などの絶縁体であるＭＯＮＯＳ（metal-oxide-nitride-oxide-semiconductor）型メモリセルであってもよい。ＭＯＮＯＳ型メモリセルの場合、ゲート間絶縁膜は、ブロック絶縁膜と呼ばれる。

選択トランジスタＳＴ１は、Ｐ型ウェル２２内に互いに離間して設けられたソース領域２８Ｓ及びドレイン領域２８Ｄ、ソース領域２８Ｓ及びドレイン領域２８Ｄ間のチャネル領域上に設けられたゲート絶縁膜２９、ゲート絶縁膜２９上に設けられたゲート電極３０から構成されている。ドレイン領域２８Ｄは、ビット線ＢＬに接続されている。ソース領域２８Ｓ及びドレイン領域２８Ｄは、Ｎ型の拡散領域からなる。

選択トランジスタＳＴ２は、Ｐ型ウェル２２内に互いに離間して設けられたソース領域３１Ｓ及びドレイン領域３１Ｄ、ソース領域３１Ｓ及びドレイン領域３１Ｄ間のチャネル領域上に設けられたゲート絶縁膜３２、ゲート絶縁膜３２上に設けられたゲート電極３３から構成されている。ソース領域３１Ｓは、ソース線ＳＬに接続されている。ソース領域３１Ｓ及びドレイン領域３１Ｄは、Ｎ型の拡散領域からなる。

ダミートランジスタＤＴは、Ｐ型ウェル２２内に互いに離間して設けられた２つの拡散領域２３、これら２つの拡散領域２３間のチャネル領域上に設けられたゲート絶縁膜３４、ゲート絶縁膜３４上に設けられたゲート電極３５から構成されている。ダミートランジスタＤＴのチャネル長（ゲート長）を「Ｌ１」、メモリセルＭＣのチャネル長（ゲート長）を「Ｌ２」とすると、ダミートランジスタＤＴのチャネル長Ｌ１は、これのカットオフ特性を向上させるために、メモリセルＭＣのチャネル長Ｌ２より長く設定される。

（動作）
このように構成されたＮＡＮＤ型フラッシュメモリ１０の書き込み動作について説明する。データ書き込みは、ブロックＢＬＫ内のメモリセルＭＣのデータを一括消去した後に、選択されたワード線ＷＬに接続される（ｎ＋１）個のメモリセルＭＣに対して一括して行われる。また、ＮＡＮＤストリング内のワード線ＷＬに対して、任意の順番で書き込みを行う方式（ランダム書き込み）と、一方向から順番に書き込む方式（シーケンシャル書き込み）とがある。シーケンシャル書き込み方式は、通常、ソース側のワード線ＷＬから順に書き込む。本実施形態では、例えば、シーケンシャル書き込み方式を用いて書き込みを行う。

消去状態を“１”データ記憶状態とすると、メモリセルＭＣに“０”データを書き込む場合は、浮遊ゲート電極に電子を注入してメモリセルＭＣの閾値電圧を正側にシフトさせ、一方、メモリセルＭＣに“１”データを書き込む場合は、浮遊ゲート電極に電子を注入せずに消去状態を維持させる。書き込み時には、選択されたワード線ＷＬに正の高電圧（書き込み電圧）Ｖpgmを印加する。そして、“０”データの場合はチャネルから浮遊ゲート電極に電子を注入し（“０”書き込み）、“１”データの場合は浮遊ゲート電極への電子の注入を禁止する（書き込み禁止、若しくは“１”書き込み）という２種類のデータ書き込みが同時に行われる。このようなワード線一括書き込みを実現するためには、データに応じてメモリセルＭＣのチャネル電圧を制御することが必要である。

例えば、“０”書き込みの場合には、チャネル電圧を低く保ち、ワード線ＷＬ（すなわち、制御ゲート電極）に書き込み電圧Ｖpgmが印加されたときに、浮遊ゲート電極下のトンネル絶縁膜に大きな電界が印加されるようにする。一方、書き込み禁止の場合には、チャネルをブーストしてトンネル絶縁膜に印加される電界を下げ、浮遊ゲート電極への電子の注入を禁止する。

図５は、ワード線ＷＬに印加する書き込み電圧Ｖpgmとチャネル電圧との関係を示すグラフである。縦軸は電圧Ｖ、横軸は時間ｔを表している。

メモリセルＭＣに“０”データを書き込む場合、ワード線ＷＬに書き込み電圧Ｖpgmを印加し、チャネル電圧を低くする（例えば、０Ｖに設定する）。これにより、制御ゲート電極とチャネルとの電圧差がある値以上になることで、浮遊ゲート電極に電子が注入される。

一方、書き込み禁止の場合、チャネル電圧を書き込み禁止電圧Ｖinhまで上昇させる。これにより、制御ゲート電極とチャネルとの電圧差ΔＶを小さくすることで、浮遊ゲート電極に電子が注入されないようにする。

図６は、書き込み動作時のＮＡＮＤストリングの電圧関係を説明する図である。図６（ａ）は、書き込み禁止を説明する図であり、図６（ｂ）は、“０”書き込みを説明する図である。ワード線ＷＬｍ＋２が選択され、このワード線ＷＬｍ＋２に書き込み電圧Ｖpgmが印加されるものとする。以下の説明において、ワード線ＷＬ及びダミーワード線ＤＷＬへの電圧供給はすべて、図１に示したロウ制御回路１６によって行われる。

（１）書き込み禁止
書き込み禁止のＮＡＮＤストリングでは、選択ゲート線ＳＧＳに０Ｖが印加され、ソース線ＳＬに０Ｖより大きい電圧Ｖcs（１．５Ｖ程度）が印加されることで、選択トランジスタＳＴ２は、カットオフする。また、選択ゲート線ＳＧＤ及びビット線ＢＬにそれぞれ電源電圧Ｖddが印加されることで、選択トランジスタＳＴ１は、ビット線電圧をＮＡＮＤストリングのチャネル領域（メモリセルＭＣの拡散領域を含む）に転送する。Ｐ型ウェル２２及びＮ型ウェル２１は、０Ｖである。

この状態で、選択ワード線ＷＬｍ＋２に書き込み電圧Ｖpgmを印加し、選択ワード線ＷＬｍ＋２以外のワード線ＷＬに、記憶データに関わらずメモリセルＭＣがオンする中間電圧Ｖpassを印加する。中間電圧Ｖpassは、０Ｖと書き込み電圧Ｖpgmとの中間の電圧である。すると、ＮＡＮＤストリングのチャネル電圧は、制御ゲート電極とチャネル領域との容量結合により上昇する。チャネル電圧が“Ｖdd−（トランジスタＳＴ１の閾値）”まで上昇すると、選択トランジスタＳＴ１が自動的にカットオフし、ＮＡＮＤストリングのチャネル領域が、ビット線ＢＬ及びソース線ＳＬから電気的に絶縁される。

ここで、ダミーワード線ＤＷＬに接地電圧Ｖss（０Ｖ）を印加し、ダミートランジスタＤＴをカットオフさせる。これにより、ダミートランジスタＤＴよりドレイン側のチャネル領域と、ソース側のチャネル領域とが電気的に絶縁される。

シーケンシャル書き込み方式を用いた場合、ソース側の選択トランジスタＳＴ２に近いメモリセルＭＣにはデータが書き込まれているため、制御ゲート電極とチャネル領域とのカップリング容量が小さくなり、結果として、チャネル電圧の上昇が抑えられる。このため、ダミートランジスタＤＴよりソース側のチャネル電圧は、低くなる（中チャネル電圧に設定される）。

一方、ダミートランジスタＤＴよりドレイン側では、データが書き込まれていないメモリセルＭＣが多いため、ダミートランジスタＤＴよりドレイン側のチャネル電圧は、高くなる（中チャネル電圧より高い高チャネル電圧に設定される）。さらに、ダミートランジスタＤＴがカットオフしているため、高チャネル電位から中チャネル電位へのリークがなく、ダミートランジスタＤＴよりドレイン側のチャネル電圧は、高いままで維持され、すなわち、十分な書き込み禁止電圧が得られる。これにより、書き込み電圧Ｖpgmが印加されたメモリセルＭＣでは、浮遊ゲート電極とチャネル領域との電界が十分に弱まり、浮遊ゲート電極への電子の注入は抑制される。この結果、書き込み禁止動作において、誤書き込みを防ぐことができる。

なお、書き込み禁止において、ダミートランジスタＤＴよりソース側のワード線ＷＬは、ダミートランジスタＤＴがカットオフしているため、フローティングにしてもよい。これにより、書き込み時の電圧制御が容易になり、また消費電力を低減できる。

ダミートランジスタＤＴよりソース側のワード線ＷＬへの書き込みは、ダミーワード線ＤＷＬに、ダミートランジスタＤＴがオンする電圧、例えば中間電圧Ｖpassを印加する。この場合、書き込みが行われたメモリセルＭＣが少ないため、制御ゲート電極とチャネル領域とのカップリング容量が大きくなる。これにより、チャネル領域全体が高くブーストされ、誤書き込みを防ぐことができる。

また、ダミートランジスタＤＴを配置する位置は、中央のメモリセルからドレイン側の端のメモリセルまでの間にすると、誤書き込みを防ぐという効果がより大きい。

（２）“０”書き込み
“０”書き込みのＮＡＮＤストリングでは、ビット線ＢＬに０Ｖが印加される。その他の電圧関係は、書き込み禁止の場合と同じである。よって、選択トランジスタＳＴ１は、メモリセルＭＣのチャネル領域に０Ｖを転送する。ダミートランジスタＤＴがカットオフしているため、ダミートランジスタＤＴよりドレイン側のチャネル電圧は低くなり、ほぼ０Ｖになる（低チャネル電圧に設定される）。これにより、書き込み電圧Ｖpgmが印加されたメモリセルＭＣでは、浮遊ゲート電極とチャネル領域との電界が十分に高くなり、浮遊ゲート電極へ電子が注入される。

以上詳述したように第１の実施形態では、ＮＡＮＤストリングに含まれるメモリセル群の両端のメモリセルの間に、ダミートランジスタＤＴを配置する。そして、このダミートランジスタＤＴのチャネル長Ｌ１をメモリセルＭＣのチャネル長Ｌ２よりも大きくすることで、ダミートランジスタＤＴのカットオフ特性を向上させている。

従って第１の実施形態によれば、書き込み禁止動作（“１”書き込み動作）において、ダミートランジスタＤＴと選択トランジスタＳＴ１との間の第１のチャネル領域から、ダミートランジスタＤＴと選択トランジスタＳＴ２との間の第２のチャネル領域へのリーク電流を防ぐことができる。これにより、第１のチャネル領域を高くブーストすることが可能となる。この結果、ダミートランジスタＤＴと選択トランジスタＳＴ１との間に配置されたメモリセルＭＣへの誤書き込みを低減することができる。

また、書き込みＮＡＮＤストリングにおいて、ダミートランジスタＤＴのチャネル長Ｌが長く設定できることで、低チャネル領域から中チャネル領域へ電子が取り込まれ、この電子がホットキャリア化する確率が低減する。これにより、中チャネル領域のメモリセルが誤書き込みされるのを防ぐことができる。

また、ダミートランジスタＤＴと選択トランジスタＳＴ２との間のメモリセルＭＣに接続されるワード線ＷＬをフローティングにすることができる。これにより、書き込み時に制御するワード線ＷＬの本数を少なくでき、また消費電力を低減できる。

（第２の実施形態）
第２の実施形態は、第１の実施形態で示したダミートランジスタＤＴを、メモリセルＭＣと同じ記憶素子として使用するようにしている。これにより、本発明を適用した際の面積増加を最小限に抑えることができる。

図７は、本発明の第２の実施形態に係るＮＡＮＤストリングの構成を示す断面図である。ＮＡＮＤストリングの回路図は、図３のダミートランジスタＤＴを省いたものと同じである。ＮＡＮＤストリングは、３２本のワード線ＷＬ０〜ＷＬ３１に対応する３２個のメモリセルＭＣを備えている。３２個のメモリセルＭＣのうち両端のメモリセルの間には、カットオフ特性が良好なメモリセルＭＣｍが配置されている。メモリセルＭＣｍの制御ゲート電極には、ワード線ＷＬｍが接続されている。メモリセルＭＣｍは、他の３１個のメモリセルと同じ構造を有しており、よって、Ｐ型ウェル２２上に、トンネル絶縁膜２４、電荷蓄積層（浮遊ゲート電極）２５、ゲート間絶縁膜２６、制御ゲート電極２７が順に積層された積層ゲート構造を有している。

ワード線ＷＬｍに接続されたメモリセルＭＣｍのチャネル長を「Ｌ１」、ワード線ＷＬｍ以外に接続されたメモリセルＭＣのチャネル長を「Ｌ２」とすると、チャネル長Ｌ１は、メモリセルＭＣｍのカットオフ特性を向上させるために、チャネル長Ｌ２より長く設定される。「ｍ」は、１≦ｍ≦３０の自然数である。

メモリセルＭＣｍは、記憶素子として機能する他に、メモリセルＭＣｍと選択トランジスタＳＴ１との間のメモリセルＭＣに書き込みを行う場合に、第１の実施形態で説明したダミートランジスタＤＴと同じ機能を果たす。すなわち、書き込み禁止動作において、ワード線ＷＬｍに０Ｖが印加されることで、メモリセルＭＣｍは、カットオフされる。これにより、メモリセルＭＣｍよりドレイン側のチャネル領域と、ソース側のチャネル領域とが電気的に絶縁される。

以上詳述したように第２の実施形態では、第１の実施形態と同様に、メモリセルＭＣｍと選択トランジスタＳＴ１との間に配置されたメモリセルＭＣへの誤書き込みを低減することができる。また、書き込みＮＡＮＤストリングにおいて、ホットキャリアによって中チャネル領域のメモリセルが誤書き込みされるのを防ぐことができる。

さらに、メモリセルＭＣｍを記憶素子として使用できるため、ＮＡＮＤストリング長の増加を最小限に抑えることができ、チップ面積の増加を抑制できる。

（第３の実施形態）
第１の実施形態では、ダミートランジスタＤＴをＮＡＮＤストリング内に１個配置する例を示したが、１個以上配置しても構わない。第３の実施形態は、ダミートランジスタＤＴをＮＡＮＤストリング内に２個配置する例を示している。

図８は、本発明の第３の実施形態に係る１個のブロックＢＬＫの構成を示す回路図である。ＮＡＮＤストリングに含まれる３２個のメモリセルＭＣのうち両端のメモリセル間の任意の位置に、互いに１個以上のメモリセルＭＣを挟むようにして２個のダミートランジスタＤＴ１及びＤＴ２が配置されている。ダミートランジスタＤＴ１及びＤＴ２は、メモリセルＭＣ或いは選択トランジスタＳＴと同じ導電型のＭＯＳＦＥＴから構成される。

ワード線ＷＬｋとワード線ＷＬｋ＋１との間には、ダミーワード線ＤＷＬ１が配設されている。ダミートランジスタＤＴ１の電流経路の一端は、これのドレイン側のメモリセル（ワード線ＷＬｋ＋１に接続されたメモリセル）の電流経路の一端に接続され、ダミートランジスタＤＴ１の電流経路の他端は、これのソース側のメモリセル（ワード線ＷＬｋに接続されたメモリセル）の電流経路の一端に接続されている。ダミートランジスタＤＴ１のゲートは、ダミーワード線ＤＷＬ１に接続されている。

ワード線ＷＬｍとワード線ＷＬｍ＋１との間には、ダミーワード線ＤＷＬ２が配設されている。ダミートランジスタＤＴ２の電流経路の一端は、これのドレイン側のメモリセル（ワード線ＷＬｍ＋１に接続されたメモリセル）の電流経路の一端に接続され、ダミートランジスタＤＴ２の電流経路の他端は、これのソース側のメモリセル（ワード線ＷＬｍに接続されたメモリセル）の電流経路の一端に接続されている。ダミートランジスタＤＴ２のゲートは、ダミーワード線ＤＷＬ２に接続されている。「ｋ」及び「ｍ」は、０≦ｋ＜ｍ≦３０の整数である。ダミーワード線ＤＷＬ１及びＤＷＬ２は、ワード線ＷＬと同じ方向に延在しており、ロウ制御回路１６に接続されている。

図９は、１個のＮＡＮＤストリングの構成を示す断面図である。ダミートランジスタＤＴ１及びＤＴ２の各々は、Ｐ型ウェル２２内に互いに離間して設けられた２つの拡散領域２３、これら２つの拡散領域２３間のチャネル領域上に設けられたゲート絶縁膜３４、ゲート絶縁膜３４上に設けられたゲート電極３５から構成されている。ダミートランジスタＤＴ１及びＤＴ２のチャネル長Ｌ１は、これのカットオフ特性を向上させるために、メモリセルＭＣのチャネル長Ｌ２より長く設定される。

（動作）
このように構成されたＮＡＮＤ型フラッシュメモリ１０の書き込み動作について説明する。図１０は、書き込み動作時のＮＡＮＤストリングの電圧関係を説明する図である。図１０（ａ）は、書き込み禁止を説明する図であり、図１０（ｂ）は、“０”書き込みを説明する図である。ワード線ＷＬｍ＋２が選択され、このワード線ＷＬｍ＋２に書き込み電圧Ｖpgmが印加されるものとする。

（１）書き込み禁止
書き込み禁止のＮＡＮＤストリングでは、ビット線ＢＬに電源電圧Ｖdd、ソース線ＳＬに電圧Ｖcs（１．５Ｖ程度）、選択ゲート線ＳＧＳに０Ｖ、選択ゲート線ＳＧＤに電源電圧Ｖdd、選択ワード線ＷＬｍ＋２に書き込み電圧Ｖpgm、選択ワード線ＷＬｍ＋２以外のワード線ＷＬに中間電圧Ｖpass、ダミーワード線ＤＷＬ１及びＤＷＬ２に０Ｖが印加される。すると、選択トランジスタＳＴ２はカットオフし、選択トランジスタＳＴ１は、チャネル電圧が“Ｖdd−（トランジスタＳＴ１の閾値）”まで上昇すると自動的にカットオフする。また、ダミートランジスタＤＴ１及びＤＴ２もカットオフする。

これにより、ダミートランジスタＤＴ２よりドレイン側では、データが書き込まれていないメモリセルＭＣが多いため、ダミートランジスタＤＴよりドレイン側のチャネル電圧は、高くなる（高チャネル電圧に設定される）。さらに、ダミートランジスタＤＴ２がカットオフしているため、高チャネル電位から中チャネル電位へのリークがなく、ダミートランジスタＤＴ２よりドレイン側のチャネル電圧は、高いままで維持され、すなわち、十分な書き込み禁止電圧が得られる。これにより、書き込み電圧Ｖpgmが印加されたメモリセルＭＣでは、浮遊ゲート電極とチャネル領域との電界が十分に弱まり、浮遊ゲート電極への電子の注入は抑制される。この結果、書き込み禁止動作において、誤書き込みを防ぐことができる。

ダミートランジスタＤＴ１及びＤＴ２の間のチャネル電圧は、チャネル領域と制御ゲート電極とのカップリング容量が低いため、あまり上昇しない（高チャネル電位より低い中チャネル電圧に設定される）。同様に、ダミートランジスタＤＴ１よりソース側のチャネル電圧は、チャネル領域と制御ゲート電極とのカップリング容量が低いため、中チャネル電圧に設定される。

なお、書き込み禁止において、ダミートランジスタＤＴ２よりソース側のワード線ＷＬは、ダミートランジスタＤＴ２がカットオフしているため、フローティングにしてもよい。これにより、書き込み時の電圧制御が容易になり、また消費電力を低減できる。

ダミートランジスタＤＴ１及びＤＴ２の間に配設されたワード線ＷＬへの書き込み時には、ダミーワード線ＤＷＬ１には０Ｖが印加され、ダミーワード線ＤＷＬ２にはダミートランジスタＤＴ２がオンする電圧、例えば中間電圧Ｖpassが印加される。そして、選択ワード線に書き込み電圧Ｖpgm、選択ワード線以外のワード線に中間電圧Ｖpassを印加する。

これにより、ダミートランジスタＤＴ１がカットオフし、ダミートランジスタＤＴ１よりドレイン側のチャネル領域が高くブーストされる。この結果、誤書き込みを防ぐことができる。なお、ダミートランジスタＤＴ１よりソース側のワード線ＷＬは、ダミートランジスタＤＴ１がカットオフしているため、フローティングにしてもよい。

ダミートランジスタＤＴ１よりソース側のワード線ＷＬへの書き込み時には、ダミーワード線ＤＷＬ１及びＤＷＬ２には、ダミートランジスタＤＴ１及びＤＴ２がオンする電圧、例えば中間電圧Ｖpassが印加される。この場合、書き込みが行われたメモリセルＭＣが少ないため、制御ゲート電極とチャネル領域とのカップリング容量が大きくなる。これにより、チャネル領域全体が高くブーストされ、誤書き込みを防ぐことができる。

（２）“０”書き込み
“０”書き込みのＮＡＮＤストリングでは、ビット線ＢＬに０Ｖが印加される。その他の電圧関係は、書き込み禁止の場合と同じである。よって、選択トランジスタＳＴ１は、メモリセルＭＣのチャネル領域に０Ｖを転送する。これにより、ダミートランジスタＤＴ２よりドレイン側のチャネル電圧は低くなり、ほぼ０Ｖになる（低チャネル電圧に設定される）。これにより、書き込み電圧Ｖpgmが印加されたメモリセルＭＣでは、浮遊ゲート電極とチャネル領域との電界が十分に高くなり、浮遊ゲート電極へ電子が注入される。

以上詳述したように第３の実施形態によれば、ダミートランジスタＤＴをＮＡＮＤストリング内に２個配置した場合でも、第１の実施形態と同じ効果を得ることができる。また、ＮＡＮＤストリング内のメモリセルの数が多くなった場合でも、誤書き込みを低減することができる。

なお、チャネル領域を絶縁するダミートランジスタＤＴの数は、２個に限らず、それ以上配置してもよい。

（変形例１）
また、第２の実施形態と同様に、ダミートランジスタＤＴ１及びＤＴ２を、メモリセルＭＣと同じ記憶素子として使用するようにしてもよい。図１１は、ＮＡＮＤストリングの他の構成例を示す断面図である。

ＮＡＮＤストリングは、３２本のワード線ＷＬ０〜ＷＬ３１に対応する３２個のメモリセルＭＣを備えている。３２個のメモリセルＭＣのうち両端のメモリセルの間には、互いに１個以上のメモリセルを挟むようにして、カットオフ特性が良好なメモリセルＭＣｋ及びＭＣｍが配置されている。メモリセルＭＣｋの制御ゲート電極には、ワード線ＷＬｋが接続されている。メモリセルＭＣｍの制御ゲート電極には、ワード線ＷＬｍが接続されている。メモリセルＭＣｋ及びＭＣｍの各々は、他の３０個のメモリセルと同じ構造を有しており、よって、Ｐ型ウェル２２上に、トンネル絶縁膜２４、電荷蓄積層（浮遊ゲート電極）２５、ゲート間絶縁膜２６、制御ゲート電極２７が順に積層された積層ゲート構造を有している。

ワード線ＷＬｋ及びＷＬｍに接続されたメモリセルＭＣｋ及びＭＣｍのチャネル長を「Ｌ１」、ワード線ＷＬｋ及びＷＬｍ以外に接続されたメモリセルＭＣのチャネル長を「Ｌ２」とすると、チャネル長Ｌ１は、メモリセルＭＣｋ及びＭＣｍのカットオフ特性を向上させるために、チャネル長Ｌ２より長く設定される。「ｋ」及び「ｍ」は、０≦ｋ＜ｍ≦３０の整数である。

メモリセルＭＣｋ及びＭＣｍは、記憶素子として機能する他に、図９のダミートランジスタＤＴ１及びＤＴ２と同じ機能を果たす。すなわち、メモリセルＭＣｍよりドレイン側に配設されたワード線ＷＬへの書き込み時には、ワード線ＷＬｋ及びＷＬｍには０Ｖが印加され、選択ワード線には書き込み電圧Ｖpgmが印加され、これら以外のワード線には中間電圧Ｖpassが印加される。これにより、メモリセルＭＣｍがカットオフし、メモリセルＭＣｍよりドレイン側のチャネル電圧が高くブーストされる。この結果、誤書き込みを防ぐことができる。なお、ワード線ＷＬｋには、中間電圧Ｖpassを印加してもよい。

メモリセルＭＣｋ及びＭＣｍ＋１の間に配設されたワード線ＷＬへの書き込み時には、ワード線ＷＬｋには０Ｖが印加され、選択ワード線には書き込み電圧Ｖpgmが印加され、これら以外のワード線には中間電圧Ｖpassが印加される。これにより、メモリセルＭＣｋがカットオフし、メモリセルＭＣｋよりドレイン側のチャネル電圧が高くブーストされる。この結果、誤書き込みを防ぐことができる。

メモリセルＭＣｋ及びそれよりソース側のワード線ＷＬへの書き込み時には、選択ワード線には書き込み電圧Ｖpgmが印加され、それ以外のワード線には中間電圧Ｖpassが印加される。この場合、書き込みが行われたメモリセルＭＣの数が少ないため、制御ゲート電極とチャネル領域とのカップリング容量が大きくなる。これにより、チャネル領域全体が高くブーストされ、誤書き込みを防ぐことができる。

（変形例２）
また、ダミートランジスタＤＴと、チャネル長Ｌ１を有するメモリセルとを混在して使用するようにしてもよい。図１２は、ＮＡＮＤストリングの他の構成例を示す断面図である。

ワード線ＷＬｍとワード線ＷＬｍ＋１との間には、ダミーワード線ＤＷＬが配設されており、このダミーワード線ＤＷＬには、ダミートランジスタＤＴが接続されている。また、ワード線ＷＬ０とＷＬｍとの間に配設されたワード線ＷＬｋには、チャネル長Ｌ１を有するメモリセルＭＣｋが接続されている。

ダミートランジスタＤＴよりドレイン側に配設されたワード線ＷＬへの書き込み時には、ダミーワード線ＤＷＬ及びワード線ＷＬｋには０Ｖが印加され、選択ワード線には書き込み電圧Ｖpgmが印加され、これら以外のワード線には中間電圧Ｖpassが印加される。これにより、ダミートランジスタＤＴがカットオフし、ダミートランジスタＤＴよりドレイン側のチャネル領域が高くブーストされる。この結果、誤書き込みを防ぐことができる。なお、ワード線ＷＬｋには、中間電圧Ｖpassを印加してもよい。

メモリセルＭＣｋ及びダミートランジスタＤＴの間に配設されたワード線ＷＬへの書き込み時には、ワード線ＷＬｋには０Ｖが印加され、選択ワード線には書き込み電圧Ｖpgmが印加され、これら以外のワード線には中間電圧Ｖpassが印加される。また、ダミーワード線ＤＷＬには、ダミートランジスタＤＴがオンする電圧、例えば中間電圧Ｖpassが印加される。これにより、メモリセルＭＣｋがカットオフし、メモリセルＭＣｋよりドレイン側のチャネル領域が高くブーストされる。この結果、誤書き込みを防ぐことができる。

メモリセルＭＣｋ及びそれよりソース側のワード線ＷＬへの書き込み時には、選択ワード線には書き込み電圧Ｖpgmが印加され、それ以外のワード線には中間電圧Ｖpassが印加される。また、ダミーワード線ＤＷＬには、ダミートランジスタＤＴがオンする電圧、例えば中間電圧Ｖpassが印加される。この場合、書き込みが行われたメモリセルＭＣの数が少ないため、制御ゲート電極とチャネル領域とのカップリング容量が大きくなる。これにより、チャネル領域全体が高くブーストされ、誤書き込みを防ぐことができる。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

ＢＬＫ…ブロック、ＭＣ…メモリセル、ＤＴ…ダミートランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＤＷＬ…ダミーワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＬ…ソース線、ＳＴ１，ＳＴ２…選択トランジスタ、１０…ＮＡＮＤ型フラッシュメモリ、１１…メモリセルアレイ、１２…データ入出力バッファ、１３…コマンドインターフェイス、１４…制御部、１５…カラム制御回路、１６…ロウ制御回路、１７…ブロック制御回路、２０…半導体基板、２１…Ｎ型ウェル、２２…Ｐ型ウェル、２３…拡散領域、２４…トンネル絶縁膜、２５…電荷蓄積層（浮遊ゲート電極）、２６…ゲート間絶縁膜、２７…制御ゲート電極、２８Ｓ，３１Ｓ…ソース領域、２８Ｄ，３１Ｄ…ドレイン領域、２９，３２，３４…ゲート絶縁膜、３０，３３，３５…ゲート電極。

Claims (5)

1. ビット線及びソース線と、
   直列に接続されかつ電気的に書き換えが可能なメモリセル群と、前記メモリセル群の一端と前記ビット線との間に接続された第１の選択トランジスタと、前記メモリセル群の他端と前記ソース線との間に接続された第２の選択トランジスタとを含むメモリストリングと、
   前記メモリセル群のゲートにそれぞれ接続された複数のワード線と、
   前記メモリセル群のうち両端のメモリセルの間に配置され、かつチャネル長がメモリセルのそれより長いダミートランジスタと、
   前記ダミートランジスタのゲートに接続されたダミーワード線と、
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記ダミーワード線に接続され、前記ダミートランジスタと前記第１の選択トランジスタとの間に配設されたワード線が選択された場合に、前記ダミートランジスタをカットオフする制御回路をさらに具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. ビット線及びソース線と、
   直列に接続されかつ電気的に書き換えが可能なメモリセル群と、前記メモリセル群の一端と前記ビット線との間に接続された第１の選択トランジスタと、前記メモリセル群の他端と前記ソース線との間に接続された第２の選択トランジスタとを含むメモリストリングと、
   前記メモリセル群のゲートにそれぞれ接続された複数のワード線と、
   前記メモリセル群のうち両端のメモリセルの間に互いに１個以上のメモリセルを挟むようにして配置され、かつチャネル長がメモリセルのそれより長い複数のダミートランジスタと、
   前記複数のダミートランジスタのゲートにそれぞれ接続された複数のダミーワード線と、
   を具備することを特徴とする不揮発性半導体記憶装置。
4. 前記ダミーワード線に接続され、任意のワード線が選択された場合に、この選択されたワード線から前記ソース線側に最も近いダミートランジスタをカットオフする制御回路をさらに具備することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 前記ダミートランジスタは、前記メモリセルと同じ構造を有し、かつ記憶素子として用いられることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。

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