JP2009295259A - 不揮発性半導体記憶装置およびそのデータ書き込み方法 - Google Patents
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Abstract
【課題】選択ゲートとこれに隣接するメモリセルとの容量結合による誤動作の発生を防止でき、信頼性を向上できる不揮発性半導体記憶装置およびそのデータ書き込み方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ11と、ワード線を制御するワード線駆動回路16と、ビット線を制御するビット線選択回路12と、ワード線駆動回路および前記ビット線選択回路を制御する制御回路17とを具備し、前記制御回路は、データ書き込み動作の際に、選択トランジスタS2に隣接するメモリセルMT7が非選択セルの場合には、選択トランジスタのゲート電極SG2に第1電圧Vsgを与え、選択トランジスタに隣接するメモリセルMT7が選択セルの場合には、選択トランジスタのゲート電極SG2に選択トランジスタの閾値電圧Vthよりも大きくかつ前記第1電圧Vsgよりも小さい第2電圧VsgLを与える。
【選択図】 図8
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ11と、ワード線を制御するワード線駆動回路16と、ビット線を制御するビット線選択回路12と、ワード線駆動回路および前記ビット線選択回路を制御する制御回路17とを具備し、前記制御回路は、データ書き込み動作の際に、選択トランジスタS2に隣接するメモリセルMT7が非選択セルの場合には、選択トランジスタのゲート電極SG2に第1電圧Vsgを与え、選択トランジスタに隣接するメモリセルMT7が選択セルの場合には、選択トランジスタのゲート電極SG2に選択トランジスタの閾値電圧Vthよりも大きくかつ前記第1電圧Vsgよりも小さい第2電圧VsgLを与える。
【選択図】 図8
Description
この発明は、不揮発性半導体記憶装置およびそのデータ書き込み方法に関し、例えば、NAND型フラッシュメモリ等に適用されるものである。
不揮発性半導体記憶装置のうち、例えば、NAND型フラッシュメモリは、大容量かつ不揮発という利点を生かし、近年では、携帯オーディオ機器をはじめ、様々な電子機器に使用されはじめている(例えば、特許文献1参照)。
ここで、NAND型フラッシュメモリのドレイン側の選択ゲート(SGD)に印加される電圧(Vsg)には、下記のような制限がある。この制限範囲を超えると、誤動作の原因となるため、信頼性が低下する。
例えば、選択ゲートに印加される電圧(Vsg)が小さすぎると、“0”データを書き込みたい(電荷蓄積層に電荷を注入したい)メモリセルトランジスタのビット線に印加されている0Vをメモリセルトランジスタのチャネルへ転送することができない。したがって、制御ゲート電極とチャネルとの間の電位差が十分に大きくならないため、書き込み不足の誤動作となる。
一方、選択ゲートに印加される電圧(Vsg)が大きすぎると、“1”データを書き込みたい(電荷蓄積層に電荷を注入したくない)メモリセルに接続されている選択ゲートにおいて、十分にカットオフ状態とならずに素子領域をビット線から切り離すことができない。したがって、チャネルの電位が十分に上昇せず、制御ゲート電極とチャネルとの間の電位差が大きくなってしまい、誤書き込みが発生する。
このように、選択ゲートに印加される電圧(Vsg)は、許容される電圧の上限および下限が設定されている。そのため、この許容範囲内で動作させることが、誤動作を防止するために必要である。
ここで、選択ゲートの電圧値(Vsg)の変動に作用するものとして、隣接するワード線との寄生容量による効果(容量結合)がある。例えば、選択ゲートは、隣接するメモリセルトランジスタの制御ゲート電極(CG)と浮遊ゲート電極(FG)との間に、少なくとも2つの寄生容量を持つ。そのため、選択ゲートに与えられる電圧値は、これに隣接するメモリセルトランジスタの制御ゲート電極に与えられる電圧値に比例することとなる。例えば、データ書き込み動作の際において、ドレイン側の選択ゲートに与えられる電圧値(Vsg)は、これに隣接するメモリセルトランジスタの制御ゲート電極に与えられる電圧値(Vcg)に比例して増大する。
このような関係において、データ書き込み動作の際に、選択ゲートに隣接するメモリセルトランジスタが非選択セルの場合には、制御ゲート電極にメモリセルトランジスタをオンするための転送電圧である書き込みパス電圧(Vpass)が与えられる。一方、選択ゲートに隣接するメモリセルトランジスタが選択セル場合には、制御ゲート電極に、上記書き込みパス電圧(Vpass)よりも大きな書き込み電圧(Vpgm)が与えられる(Vpgm>Vpass)。
ここで、上記の寄生容量の効果により、選択ゲートの電圧(Vsg)は、隣接する制御ゲート電極に印加される電圧(VpgmやVpass)に対して、比例して変動する。そのため、かかる選択ゲートの電圧(Vsg)の変動量は、隣接する制御ゲート電極に印加される電圧値が大きいほど増大する。即ち、書き込み動作の際であれば、書き込みパス電圧(Vpass)が制御ゲート電極に印加されるときよりも、より高電圧である書き込み電圧(Vpgm)が印加されるときの方が大きくなる。
その結果、データ書き込み動作の際において、選択ゲートに隣接するメモリセルトランジスタに書き込みを行う場合、ドレイン側の選択ゲートに与えられる電圧値(Vsg)は、これに隣接するメモリセルトランジスタの制御ゲート電極に与えられる書き込み電圧(Vpgm)に比例して増大してその上限を満たすことができず、誤書き込みが発生する、という問題がある。
例えば、選択ゲートに印加される電圧(Vsg)が大きすぎると、“1”データを書き込みたい(電荷蓄積層に電荷を注入したくない)メモリセルに接続されている選択ゲートにおいて、十分にカットオフ状態とならずに素子領域を非選択ビット線から切り離すことができない。したがって、チャネルの電位が十分に上昇せず、制御ゲート電極とチャネルとの間の電位差が大きくなってしまい、該メモリセルトランジスタの電荷蓄積層に電荷が注入される誤書き込みが発生する。
さらに、上記容量結合による誤動作の問題は、微細化の進展によるセル間距離の低減により、寄生容量は大きくなることにより、今後さらに大きくなることが予想される。
上記のように、従来の不揮発性半導体記憶装置およびそのデータ書き込み方法では、選択ゲートとこれに隣接するメモリセルとの容量結合による誤動作が発生するため、信頼性が低下する、という問題があった。
特開2004−47094号公報
この発明は、選択ゲートとこれに隣接するメモリセルとの容量結合による誤動作の発生を防止でき、信頼性を向上できる不揮発性半導体記憶装置およびそのデータ書き込み方法を提供する。
この発明の一態様に係る不揮発性半導体記憶装置は、ソース側選択トランジスタと、ドレイン側選択トランジスタと、前記ソース側選択トランジスタと前記ドレイン側選択トランジスタとの間に設けられた複数のメモリセルトランジスタからなり、所定方向に複数配置されたメモリセルユニットと、前記各メモリセルユニットの前記ソース側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたソース側選択ゲート線と、前記各メモリセルユニットの前記ドレイン側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたドレイン側選択ゲート線と、前記各メモリセルユニットの所定のメモリセルトランジスタ同士を接続し、前記所定方向に延出して配置された複数のワード線と、前記複数のメモリセルユニットそれぞれに対応して前記所定方向と交差する交差方向に延出して配置され、前記ドレイン側選択トランジスタに接続されたビット線と、前記複数のメモリセルトランジスタのゲート電極および前記ドレイン側選択トランジスタのゲート電極に印加される電圧を制御する制御回路とを具備し、前記制御回路は、データ書き込み動作の際に、前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタがデータ書込みを行わない非選択セルの場合には、前記ドレイン側選択トランジスタのゲート電極に第1電圧を与え、前記ドレイン側選択トランジスタに隣接する前記メモリセルトランジスタがデータ書込みを行う選択セルの場合には、前記ドレイン側選択トランジスタのゲート電極に前記ドレイン側選択トランジスタの閾値電圧よりも大きくかつ前記第1電圧よりも小さい第2電圧を与える。
この発明の一態様に係る不揮発性半導体記憶装置は、ソース側選択トランジスタと、ドレイン側選択トランジスタと、前記ソース側選択トランジスタと前記ドレイン側選択トランジスタとの間に設けられた複数のメモリセルトランジスタからなり、所定方向に複数配置されたメモリセルユニットと、前記各メモリセルユニットの前記ソース側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたソース側選択ゲート線と、前記各メモリセルユニットの前記ドレイン側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたドレイン側選択ゲート線と、前記各メモリセルユニットの所定のメモリセルトランジスタ同士を接続し、前記所定方向に延出して配置された複数のワード線と、前記複数のメモリセルユニットそれぞれに対応して前記所定方向と交差する交差方向に延出して配置され、前記ドレイン側選択トランジスタに接続されたビット線と、前記複数のワード線および前記ドレイン側選択ゲート線に印加される電圧を制御する制御回路とを具備し、前記制御回路は、前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタの制御ゲート電極に印加される電圧が第1ワード電圧のとき、前記ドレイン側選択ゲート線に第1電圧を与え、前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタの制御ゲート電極に印加される電圧が前記第1ワード電圧よりも電圧値が大きい第2ワード電圧のとき、前記ドレイン側選択ゲート線に前記ドレイン側選択トランジスタの閾値電圧よりも大きくかつ前記第1電圧よりも小さい第2電圧を与える。
この発明の一態様に係る不揮発性半導体記憶装置のデータ書き込み方法は、外部から書き込みデータおよび書き込みデータアドレスを取り込み、ドレイン側の選択トランジスタに隣接するメモリセルが、非選択セルか選択セルか否かの判断を行い、前記選択トランジスタに隣接するメモリセルが非選択セルの場合には、前記選択トランジスタのゲート電極に第1電圧を与え、前記選択トランジスタに隣接する前記メモリセルが選択セルの場合には、前記選択トランジスタのゲート電極に前記選択トランジスタの閾値電圧よりも大きくかつ前記第1電圧よりも小さい第2電圧を与える。
この発明の一態様に係る不揮発性半導体記憶装置のデータ書き込み方法は、ソース側選択トランジスタと、ドレイン側選択トランジスタと、前記ソース側選択トランジスタと前記ドレイン側選択トランジスタとの間に設けられた複数のメモリセルトランジスタからなり、所定方向に複数配置されたメモリセルユニットと、前記各メモリセルユニットの前記ソース側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたソース側選択ゲート線と、前記各メモリセルユニットの前記ドレイン側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたドレイン側選択ゲート線と、前記各メモリセルユニットの所定のメモリセルトランジスタ同士を接続し、前記所定方向に延出して配置された複数のワード線と、前記複数のメモリセルユニットそれぞれに対応して前記所定方向と交差する交差方向に延出して配置され、前記ドレイン側選択トランジスタに接続されたビット線とを備えた不揮発性半導体記憶装置のデータ書込み方法であって、データ書込みを行うメモリセルトランジスタが接続されるビット線にビット線選択電圧を印加すると共に、その他のビット線にビット線非選択電圧を印加し、前記データ書込みを行うメモリセルトランジスタが前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタではない場合、前記ドレイン側選択ゲート線に第1電圧を印加し、前記データ書込みを行うメモリセルトランジスタが前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタである場合、前記ドレイン側選択ゲート線に、前記ドレイン側選択トランジスタの閾値電圧よりも大きくかつ前記第1電圧よりも小さい第2電圧を印加し、前記データ書込みを行うメモリセルトランジスタが接続されていないワード線にメモリセルトランジスタをオンするための転送電圧を印加し、前記データ書込みを行うメモリセルトランジスタが接続されたワード線に前記転送電位より大きなデータ書込み電圧を印加する。
この発明によれば、選択ゲートとこれに隣接するメモリセルとの容量結合による誤動作の発生を防止でき、信頼性を向上できる不揮発性半導体記憶装置およびそのデータ書き込み方法が得られる。
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
[第1の実施形態]
<1.構成例>
1−1.全体構成例
まず、図1を用いて、この発明の第1の実施形態に係る不揮発性半導体記憶装置の全体構成例について説明する。本例では、NAND型フラッシュメモリを一例に挙げて、説明する。図1は、本例に係るNAND型フラッシュメモリの全体構成例を示すブロック図である。
<1.構成例>
1−1.全体構成例
まず、図1を用いて、この発明の第1の実施形態に係る不揮発性半導体記憶装置の全体構成例について説明する。本例では、NAND型フラッシュメモリを一例に挙げて、説明する。図1は、本例に係るNAND型フラッシュメモリの全体構成例を示すブロック図である。
図示するように、NAND型フラッシュメモリは、メモリセルアレイ11、ビット線選択回路12、カラムデコーダ13、データ入出力バッファ14、データ入出力端子15、ワード線駆動回路16、制御回路17、および制御信号入力端子18により構成されている。
メモリセルアレイ11は、複数のブロック(BLOCK1〜BLOCKn)により構成されている。このメモリセルアレイ11には、ワード線を制御するワード線駆動回路16とビット線を制御するためのビット線選択回路12とが接続されている。
ビット線選択回路12は、ビット線を介してメモリセルアレイ11中のメモリセルトランジスタのデータを読み出し、ビット線を介してメモリセルアレイ11中のメモリセルトランジスタの状態を検出する。また、ビット線選択回路12は、ビット線を介してメモリセルアレイ11中のメモリセルトランジスタに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線選択回路12には、カラムデコーダ13、データ入出力バッファ14が接続されている。
ビット線選択回路12内にはデータ記憶回路(図示せず)が設けられ、このデータ記憶回路は、カラムデコーダ13によって選択される。データ記憶回路に読み出されたメモリセルトランジスタのデータは、データ入出力バッファ14を介してデータ入出力端子15から外部へ出力される。データ入出力端子15は、例えば、外部のホスト機器等に接続される。
ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子15から出力されたデータを受ける。さらに、ホスト機器は、NAND型フラッシュメモリの動作を制御する各種コマンドCMD、アドレスADD、及びデータDTを出力する。ホスト機器からデータ入出力端子15に入力された書き込みデータは、データ入出力バッファ14を介して、カラムデコーダ13によって選択された上記データ記憶回路(図示せず)に供給される。一方、コマンド及びアドレスは制御回路17に供給される。
ワード線駆動回路16は、メモリセルアレイ11中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
制御回路17は、上記メモリセルアレイ11、ビット線選択回路12、カラムデコーダ13、データ入出力バッファ14、およびワード線駆動回路16に接続される。接続された上記構成回路は、制御回路17によって制御される。制御回路17は、制御信号入力端子18に接続され、ホスト機器から制御信号入力端子18を介して入力されるALE(アドレス・ラッチ・イネーブル)信号等の制御信号によって制御される。また、制御回路17は内部電圧発生回路を有し、接続された上記構成回路の動作に必要な制御電圧を供給する。
ここで、上記ワード線駆動回路16、ビット線選択回路12、カラムデコーダ13、制御回路17は、書き込み回路、読み出し回路、および消去回路を構成している。
1−2.ブロック(BLOCK)の構成例
次に、図2を用いて、第1の実施形態に係るメモリセルアレイを構成するブロック(BLOCK)の構成例について説明する。ここでは、図1中の一ブロック(BLOCK1)を一例に挙げて説明する。また、このブロックBLOCK1中のメモリセルトランジスタは、一括して消去される。そのため、ブロックは消去単位である。
次に、図2を用いて、第1の実施形態に係るメモリセルアレイを構成するブロック(BLOCK)の構成例について説明する。ここでは、図1中の一ブロック(BLOCK1)を一例に挙げて説明する。また、このブロックBLOCK1中のメモリセルトランジスタは、一括して消去される。そのため、ブロックは消去単位である。
ブロックBLOCK1は、ワード線方向(WL方向)に配置された複数のメモリセルユニットMUから構成される。メモリセルユニットMUは、WL方向に直交するビット線方向(BL方向)に配置され電流経路が直列接続される8個のメモリセルトランジスタMT0〜MT7からなるNANDストリング(メモリセルストリング)と、NANDストリングの電流経路の一端に接続されるソース側の選択トランジスタS1と、NANDストリングの電流経路の他端に接続されるドレイン側の選択トランジスタS2とから構成される。
尚、本例では、メモリセルユニットMUは、8個のメモリセルMT0〜MT7から構成されるが、2つ以上のメモリセルから構成されていればよく、特に、8個に限定されるというものではない。
ソース側の選択トランジスタS1の電流経路の他端はソース線SLに接続される。ドレイン側の選択トランジスタS2の電流経路の他端は、各メモリセルユニットMUに対応してメモリセルユニットMUの上方に設けられ、BL方向に延出するビット線BLm−1に接続される。
ワード線WL0〜WL7は、WL方向に延び、WL方向の複数のメモリセルトランジスタの制御ゲート電極に共通に接続される。選択ゲート線SGSは、WL方向に延び、WL方向の複数の選択トランジスタS1に共通に接続される。選択ゲート線SGDも、WL方向に延び、WL方向の複数の選択トランジスタS2に共通に接続される。
また、ワード線WL0〜WL7ごとにページ(PAGE)が存在する。例えば、図中の破線で囲って示すように、ワード線WL7には、ページ(PAGE)が存在する。このページ(PAGE)ごとに、読み出し動作、書き込み動作が行われるため、ページ(PAGE)は読み出し単位であり、書き込み単位である。
1−3.メモリセルアレイの構成例
次に、図3乃至図5を用いて、第1の実施形態に係るメモリセルアレイの構成例について説明する。
次に、図3乃至図5を用いて、第1の実施形態に係るメモリセルアレイの構成例について説明する。
1−3−1.平面構成例
図3および図4を用いて、メモリセルアレイ11の平面構成例について説明する。図示するように、メモリセルアレイ11を構成する複数のブロック(BLOCK1、BLOCK2、…)のそれぞれは、複数のワード線WL0〜WL7と素子分離領域により区画形成されBL方向に延出する素子領域との交際位置にマトリクス状に配置された複数のメモリセルトランジスタ、および選択ゲート線SGS、SGDと素子領域との交差位置に配置された選択トランジスタS1、S2とを有する。なお、素子分離領域は半導体基板の表面にシリコン酸化膜が埋め込まれることにより形成されている。
図3および図4を用いて、メモリセルアレイ11の平面構成例について説明する。図示するように、メモリセルアレイ11を構成する複数のブロック(BLOCK1、BLOCK2、…)のそれぞれは、複数のワード線WL0〜WL7と素子分離領域により区画形成されBL方向に延出する素子領域との交際位置にマトリクス状に配置された複数のメモリセルトランジスタ、および選択ゲート線SGS、SGDと素子領域との交差位置に配置された選択トランジスタS1、S2とを有する。なお、素子分離領域は半導体基板の表面にシリコン酸化膜が埋め込まれることにより形成されている。
複数のメモリセルトランジスタおよび選択トランジスタS1、S2からなるメモリセルユニットの両端の素子領域上にはソース線コンタクトSCおよびビット線コンタクトBCが形成されている。これらソース線コンタクトSCおよびビット線コンタクトBCは、BL方向に隣接するブロックで共有されている。例えば、ソース線コンタクトSCは、BL方向に隣接するブロックBLOCK2およびブロックBLOCK3で共有されており、ビット線コンタクトBCは、BL方向に隣接するブロックBLOCK1およびブロックBLOCK2で共有されている。
また、図4に示すように、ソース線SLがソース線コンタクトSC上に、サブビット線SBLがビット線コンタクトBC上に設けられている。サブビット線SBL上には配線間コンタクトLCが設けられ、ビット線BL0〜BLm−1が配線間コンタクトLC上に設けられている。
1−3−2.断面構成例
次に、図5を用いて、第1の実施形態に係るメモリセルアレイの断面構成例について説明する。ここでは、図3、図4中のV−V線に沿ったビット線BL3の方向による断面構成例を一例に挙げる。
次に、図5を用いて、第1の実施形態に係るメモリセルアレイの断面構成例について説明する。ここでは、図3、図4中のV−V線に沿ったビット線BL3の方向による断面構成例を一例に挙げる。
図示するように、半導体基板(Si-sub)21の素子領域上に、電流経路が隣接するもので直列接続された複数のメモリセルトランジスタMT0〜MT7、およびこれらを選択する選択トランジスタS1、S2を有するメモリセルユニットMUが配置されている。
複数のメモリセルトランジスタMT0〜MT7のそれぞれは、半導体基板上に順次設けられる、トンネル絶縁膜Tox、浮遊ゲート電極FG0〜FG7、ゲート間絶縁膜IPD、制御ゲート電極CG0〜G7(WL0〜WL7)、およびゲートキャップ層GMを備える積層構造である。複数のメモリセルトランジスタMT0〜MT7のそれぞれは、この積層構造を挟むように半導体基板21中に離間して設けられるソースまたはドレインS/Dを備える。
選択トランジスタS1は、上記メモリセルトランジスタMT0〜MT7の電流経路が個直列に接続されて構成されるNANDストリングのソース側に配置される。選択トランジスタS1は、半導体基板21上に順次設けられるゲート絶縁膜Gox、ゲート電極SG1、ゲートキャップ層GM、ゲート電極SG1中に中央部分が分離されて上下層が電気的に接続されたゲート間絶縁膜IPD、およびゲート電極SG1を挟むように半導体基板21中に離間して設けられるソースまたはドレインS/Dとを備える。
選択トランジスタS2は、上記NANDストリングのドレイン側に配置される。選択トランジスタS2は、半導体基板21上に順次設けられるゲート絶縁膜Gox、ゲート電極SG2、ゲートキャップ層GM、ゲート電極SG2中に中央部分が分離されて上下層が電気的に接続されたゲート間絶縁膜IPD、およびゲート電極SG2を挟むように半導体基板21中に離間して設けられるソースまたはドレインS/Dとを備える。
ソース線コンタクトSCは、選択トランジスタS1のソースまたはドレインS/D上に設けられる。また、ビット線コンタクトBCは、選択トランジスタS2のソースまたはドレインS/D上に設けられる。
層間絶縁膜22中に、上記ソース線コンタクトSC、ビット線コンタクトBC、ソース線SL、サブビット線SBL、配線間コンタクトLC、およびビット線BL3が設けられる。
また、ここでは図示を省略したが、半導体基板21中には、P型またはN型の不純物が導入されることにより形成されたPウェルまたはNウェルが設けられていても良い。
制御ゲート電極CG0〜CG7(またはワード線WL0〜WL7)および選択ゲートSGS、SGDは、ワード線駆動回路16中に配置されるロウデコーダを介して制御回路17と電気的に接続されている。ロウデコーダ内には転送ゲートがあり、転送ゲートのゲート電極にはアドレス選択信号線が与えられ、制御回路17内で発生した電圧を、選択されたアドレスのメモリセルトランジスタMT0〜MT7のいずれかへ印加できるように構成されている。
尚、この1−3−2.の説明において、ゲート絶縁膜Goxおよびトンネル絶縁膜Toxは、選択トランジスタS1、S2およびメモリセルトランジスタMT0〜MT7ごとに設けられる構成例を一例に挙げて説明したが、これに限られない。例えば、ゲート絶縁膜Goxおよびトンネル絶縁膜Toxが半導体基板21上に面一に設けられ、選択トランジスタS1、S2およびメモリセルトランジスタMT0〜MT7に共通に設けられる構成等であっても良い。
1−4.容量結合
次に、図6および図7を用いて、第1の実施形態に係る不揮発性半導体記憶装置の容量結合について説明する。ここでは、図5中の破線25で囲って示すドレイン側の選択トランジスタS2、メモリセルアレイMT6、MT7を一例に挙げて以下説明する。
次に、図6および図7を用いて、第1の実施形態に係る不揮発性半導体記憶装置の容量結合について説明する。ここでは、図5中の破線25で囲って示すドレイン側の選択トランジスタS2、メモリセルアレイMT6、MT7を一例に挙げて以下説明する。
図6は、破線25で囲って示す、ドレイン側の選択トランジスタS2、メモリセルトランジスタMT6、MT7の容量結合、抵抗、および印加電圧を示す断面図である。図7は、図6に示す構成例の等価回路図である。
図示するように、ドレイン側の選択トランジスタS2、メモリセルトランジスタMT6、MT7には、容量結合Cp1、Cp2、Coxsg、Cchcg、Cipdcg7、Coxsg7、Cchcg7、Cipdcg6、Coxsg6、Cchcg6および抵抗R1、R2が形成され、印加電圧VBL、Vsg(orVsgL)、Vcg7、Vcg6が与えられる。
容量結合Cp1は、層間絶縁膜(図示せず)を挟んで隣接する選択ゲートSG2と制御ゲート電極CG7(WL7)との間に発生する寄生容量の効果により形成される。容量結合Cp2は、層間絶縁膜(図示せず)を挟んで選択ゲートSG2と浮遊ゲート電極FG7との間に発生する寄生容量の効果により形成される。
容量結合Cipdcg7は、ゲート間絶縁膜IPDを挟んで隣接する制御ゲート電極CG7と浮遊ゲート電極FG7との間に発生する寄生容量の効果により形成される。容量結合Coxsg7は、ゲート絶縁膜Toxを挟んで隣接する浮遊ゲート電極FG7と半導体基板21との間に発生する寄生容量の効果により形成される。容量結合Cipdcg6は、ゲート間絶縁膜IPDを挟んで隣接する制御ゲート電極CG6と浮遊ゲート電極FG6との間に発生する寄生容量の効果により形成される。容量結合Coxsg6は、ゲート絶縁膜Toxを挟んで隣接する浮遊ゲート電極FG6と半導体基板21との間に発生する寄生容量の効果により形成される。
抵抗R1は、選択トランジスタS2とメモリセルトランジスタMT7と間のソース/ドレイン拡散層のオン抵抗である。抵抗R2は、メモリセルトランジスタMT7、MT6間のソース/ドレイン拡散層のオン抵抗である。
電圧VBLは、ビット線BLを介して選択トランジスタS2のソース/ドレイン拡散層に与えられる印加電圧である。
印加電圧Vsg(またはVsgL)は、選択トランジスタのゲート電極SG2(選択ゲートSGD)に与えられる印加電圧である。ここで、後述するように、データ書き込みの際において、ゲート電極SG2に、印加電圧Vsg(第1電圧)または印加電圧VsgL(第2電圧:Vth < VsgL < Vsg)のいずれが与えられるかは、制御回路17により制御される。
印加電圧Vsg(またはVsgL)は、選択トランジスタのゲート電極SG2(選択ゲートSGD)に与えられる印加電圧である。ここで、後述するように、データ書き込みの際において、ゲート電極SG2に、印加電圧Vsg(第1電圧)または印加電圧VsgL(第2電圧:Vth < VsgL < Vsg)のいずれが与えられるかは、制御回路17により制御される。
印加電圧Vcg7は、メモリセルトランジスタMT7の制御ゲート電極CG7(WL7)に与えられる印加電圧である。印加電圧Vcg6は、メモリセルトランジスタMT6の制御ゲート電極CG6(WL6)に与えられる印加電圧である。
図6、図7において説明したように、選択トランジスタS2と、これに隣接するメモリセルトランジスタMT7との間には、寄生容量の効果により、少なくとも容量結合Cp1、Cp2が形成される。
そのため、データ書き込み動作の際には、選択トランジスタS2のゲート電極SG2(選択ゲートSGD)の印加電圧Vsgは、隣接するメモリセルトランジスタMT7の制御ゲート電極CG7(WL7)に与えられる電圧値Vcg7に比例して変動する(Vsg ∝ Vcg7 … 式(1))。
このような関係において、データ書き込み動作の際に、選択トランジスタS2に隣接するメモリセルトランジスタMT7が非選択セルの場合(その他のメモリセルトランジスタMT0〜MT6に対して書き込みを行う場合)には、メモリセルトランジスタMT7の制御ゲート電極CG7(WL7)には、メモリトランジスタMT7のチャネルをオンするための転送電圧である、例えば10V程度の書き込みパス電圧Vpassが与えられる。一方、メモリセルトランジスタMT7が選択セルの場合には、制御ゲート電極CG7(WL7)には、書き込みパス電圧Vpassよりも電圧値が大きい、例えば20V程度の高電圧の書き込み電圧Vpgmが与えられる。
そのため、上記式(1)のように、データ書き込み動作の際の選択ゲートの印加電圧Vsgの変動は、書き込みパス電圧Vpassが制御ゲート電極CG7(WL7)に印加されるときよりも、より高電圧である書き込み電圧Vpgmが印加されるときの方が大きくなる。
その結果、選択トランジスタS2に隣接するメモリセルトランジスタMT7が選択セルの場合、ドレイン側の選択トランジスタS2に与えられる電圧値Vsgは、メモリセルトランジスタMT7の制御ゲート電極CG7(WL7)に与えられる書き込み電圧Vpgmに比例して増大してその上限を満たすことができず、誤書き込みが発生する。
より具体的には、例えば、選択トランジスタS2に印加される電圧Vsgが大きすぎると、“1”データを書き込みたい(電荷蓄積層に電荷を注入したくない)メモリセルに接続されている選択ゲートにおいて、十分にカットオフ状態とならずに、素子領域を非選択ビット線BLから切り離すことができない。したがって、チャネルの電位が十分に上昇せず、制御ゲート電極とチャネルとの間の電位差が大きくなってしまい、非選択ビット線BLに対応するメモリセルトランジスタの電荷蓄積層に電荷が注入され誤書き込みが発生する。また、上記容量結合Cp1、Cp2等は、微細化の進展によるセル間距離の低減により大きくなる。
この問題を解決するために、本例では、データ書き込みの際に、制御回路17が、印加電圧Vsg(第1電圧)または印加電圧VsgL(第2電圧:Vth < VsgL < Vsg)のいずれを与えられかを制御することができる。
より具体低には、後述するように、データ書き込み動作の際に、制御回路17は、選択トランジスタS2に隣接するメモリセルトランジスタMT7が非選択セルの場合には、印加電圧Vsg(第1電圧)を選択トランジスタS2のゲート電極SG2に与える。一方、制御回路17は、選択トランジスタS2に隣接するメモリセルトランジスタMT7が選択セルの場合には、選択トランジスタS2の閾値電圧Vth(例えば1V程度)よりも大きくかつ印加電圧Vsg(第1電圧)よりも小さい印加電圧VsgL(第2電圧:Vth < VsgL < Vsg)を選択トランジスタS2のゲート電極SG2に与える。
そのため、データ書き込み動作の際、メモリセルトランジスタMT7が選択セルの場合に、制御ゲート電極CG7(WL7)に書き込み電圧Vpgmが印加され、容量結合Cp1、Cp2等により選択トランジスタS2の印加電圧が増大した場合であっても、所定のターゲット電圧に設定することができる。
その結果、ドレイン側の選択トランジスタS2に与えられる電圧値VsgLは、その上限を満たすことができ、誤書き込みの発生を防止することができる点で有利である。
より具体的には、例えば、選択トランジスタS2に印加される電圧VsgLの場合には、“1”データを書き込みたいメモリセルに接続されている選択トランジスタS2において、十分にカットオフ状態とすることができるため、素子領域を非選択ビット線BLから切り離すことが可能である。したがって、チャネルの電位を十分に上昇でき、制御ゲート電極とチャネルとの間の電位差を小さくすることができ、非選択ビット線BLに接続されたメモリセルトランジスタへの誤書き込みの誤動作を防止することができる。また、上記容量結合Cp1、Cp2等は、微細化の進展によるセル間距離の低減により大きくなるため、かかる変動を防止できる点で、微細化に対して有利であるとも言える。
以下、上記の制御について、詳細に説明する。
以下、上記の制御について、詳細に説明する。
<2.データ書き込み動作例>
次に、図8乃至図11を用いて、第1の実施形態に係る不揮発性半導体記憶装置のデータ書き込み動作例について説明する。この説明においては、図8の動作フローに沿って説明する。また、図9には、本例のデータ書き込み動作に係るソース電圧Source、選択ゲート電圧Vsgs、Vsgd、制御ゲート電極CG0〜CG7、およびビット線BLの電圧設定が示されている。
次に、図8乃至図11を用いて、第1の実施形態に係る不揮発性半導体記憶装置のデータ書き込み動作例について説明する。この説明においては、図8の動作フローに沿って説明する。また、図9には、本例のデータ書き込み動作に係るソース電圧Source、選択ゲート電圧Vsgs、Vsgd、制御ゲート電極CG0〜CG7、およびビット線BLの電圧設定が示されている。
まず、制御回路17は、外部から書き込みデータ、および書き込みデータアドレスをデータ入出力端子15を介して、データ入出力バッファ14に取り込む。(ステップST1)
続いて、制御回路17は、データ書込みを行うメモリセルトランジスタが接続された選択ワード線が、ドレイン側の選択トランジスタS2に隣接するワード線WL7か否かの判断を行う。即ち、制御回路17は、選択トランジスタS2に隣接するメモリセルトランジスタMT7が、データ書込みを行わない非選択セルかデータ書込みを行う選択セルか否かの判断を行う。(ステップST2)
続いて、上記ステップST2において、制御回路17が、ワード線WL7が非選択であり、その他のワード線WL0〜WL6が選択である(メモリセルトランジスタMT7が非選択セル)と判断した場合には、制御回路17は、ソース電圧Sourceとして電圧Vs、ソース側選択ゲート電圧Vsgsとして0V、ドレイン側選択ゲート電圧VsgdとしてVsg、非選択セルの制御ゲート電極にはメモリトランジスタのチャネルをオンするための転送電圧である書き込みパス電圧Vpass、選択セルの制御ゲート電極には書き込み電圧Vpgm、選択セルが接続される選択ビット線BLにはビット線選択電圧である電源電圧0V、その他の非選択ビット線にはビット線非選択電圧であるVccをそれぞれ与えるように、制御を行う。(ステップST3)
また、上記ステップST2において、制御回路17が、ワード線WL7が選択ワード線であり、その他のワード線WL0〜WL6が非選択である(メモリセルトランジスタMT7が選択セル)と判断した場合には、制御回路17は、ソース電圧Sourceとして電圧Vs、ソース側選択ゲート電圧Vsgsとして0V、非選択セルの制御ゲート電極には書き込みパス電圧Vpass、選択セルの制御ゲート電極には書き込み電圧Vpgm、選択ビット線BLには電源電圧0V、非選択ビット線BLにはビット線非選択電圧であるVcc、ドレイン側選択ゲート電圧Vsgdとして、選択トランジスタS2のしきい値電圧Vth(例えば1V程度)よりも大きくかつ第1電圧Vsg(例えば3V程度)よりも小さい第2電圧VsgL(Vth < VsgL <Vsg)をそれぞれ与えるように制御を行う。(ステップST4)
続いて、制御回路17は、選択ワード線に書き込み電圧Vpgm(例えば20V程度)を与え、その他の非選択ワード線に書き込みパス電圧Vpass(例えば10V程度)を与えるように制御を行う。(ステップST5)
図9は、本例におけるデータ書き込み動作の電圧設定を示している。
続いて、制御回路17は、データ書込みを行うメモリセルトランジスタが接続された選択ワード線が、ドレイン側の選択トランジスタS2に隣接するワード線WL7か否かの判断を行う。即ち、制御回路17は、選択トランジスタS2に隣接するメモリセルトランジスタMT7が、データ書込みを行わない非選択セルかデータ書込みを行う選択セルか否かの判断を行う。(ステップST2)
続いて、上記ステップST2において、制御回路17が、ワード線WL7が非選択であり、その他のワード線WL0〜WL6が選択である(メモリセルトランジスタMT7が非選択セル)と判断した場合には、制御回路17は、ソース電圧Sourceとして電圧Vs、ソース側選択ゲート電圧Vsgsとして0V、ドレイン側選択ゲート電圧VsgdとしてVsg、非選択セルの制御ゲート電極にはメモリトランジスタのチャネルをオンするための転送電圧である書き込みパス電圧Vpass、選択セルの制御ゲート電極には書き込み電圧Vpgm、選択セルが接続される選択ビット線BLにはビット線選択電圧である電源電圧0V、その他の非選択ビット線にはビット線非選択電圧であるVccをそれぞれ与えるように、制御を行う。(ステップST3)
また、上記ステップST2において、制御回路17が、ワード線WL7が選択ワード線であり、その他のワード線WL0〜WL6が非選択である(メモリセルトランジスタMT7が選択セル)と判断した場合には、制御回路17は、ソース電圧Sourceとして電圧Vs、ソース側選択ゲート電圧Vsgsとして0V、非選択セルの制御ゲート電極には書き込みパス電圧Vpass、選択セルの制御ゲート電極には書き込み電圧Vpgm、選択ビット線BLには電源電圧0V、非選択ビット線BLにはビット線非選択電圧であるVcc、ドレイン側選択ゲート電圧Vsgdとして、選択トランジスタS2のしきい値電圧Vth(例えば1V程度)よりも大きくかつ第1電圧Vsg(例えば3V程度)よりも小さい第2電圧VsgL(Vth < VsgL <Vsg)をそれぞれ与えるように制御を行う。(ステップST4)
続いて、制御回路17は、選択ワード線に書き込み電圧Vpgm(例えば20V程度)を与え、その他の非選択ワード線に書き込みパス電圧Vpass(例えば10V程度)を与えるように制御を行う。(ステップST5)
図9は、本例におけるデータ書き込み動作の電圧設定を示している。
図10に示すように、ワード線WL7が非選択であり、例えば、選択セルがメモリセルトランジスタMT6の場合、以下のように、データ書き込みが行われる。即ち、
“0”データを書き込みたい(電荷蓄積層に電荷を注入したい)選択セルすなわちメモリセルトランジスタMT6に接続される選択ビット線BLには0V程度が与えられ、その他の非選択ビット線BLにはVcc(例えば3V程度)が与えられる。そして、ドレイン側の選択トランジスタS2の選択ゲートSG2には、第1電圧Vsgが印加される。第1電圧Vsgは、制御回路17で発生され、ワード線駆動回路16内に配置された図示しない転送トランジスタを介して、ドレイン側の選択トランジスタS2の選択ゲートSG2へ転送された電圧(例えば3V程度)である。ソース側の選択ゲートSG1に0V程度、ソース線SLにVs(例えば1V程度)、非選択の制御ゲートすなわちCG1〜CG5、CG7には転送電圧である書き込みパス電圧Vpass(例えば10V程度)が印加される。そして、選択した制御ゲートすなわちCG6には、書き込みパス電圧Vpassより高電圧の書き込み電圧Vpgm(例えば20V程度)のパルス電圧が印加される。
“0”データを書き込みたい(電荷蓄積層に電荷を注入したい)選択セルすなわちメモリセルトランジスタMT6に接続される選択ビット線BLには0V程度が与えられ、その他の非選択ビット線BLにはVcc(例えば3V程度)が与えられる。そして、ドレイン側の選択トランジスタS2の選択ゲートSG2には、第1電圧Vsgが印加される。第1電圧Vsgは、制御回路17で発生され、ワード線駆動回路16内に配置された図示しない転送トランジスタを介して、ドレイン側の選択トランジスタS2の選択ゲートSG2へ転送された電圧(例えば3V程度)である。ソース側の選択ゲートSG1に0V程度、ソース線SLにVs(例えば1V程度)、非選択の制御ゲートすなわちCG1〜CG5、CG7には転送電圧である書き込みパス電圧Vpass(例えば10V程度)が印加される。そして、選択した制御ゲートすなわちCG6には、書き込みパス電圧Vpassより高電圧の書き込み電圧Vpgm(例えば20V程度)のパルス電圧が印加される。
すると、“0”データを書き込みたい選択セルであるメモリセルトランジスタMT6のドレイン、チャネル、ソースには0Vが転送され、制御ゲート電極CG6とチャネルとの間に例えば20V程度の高電圧が印加される。その結果、電子が、トンネル絶縁膜Toxを介して流れるFNトンネル電流により、電荷蓄積層である浮遊ゲート電極FG6に注入され、選択セルであるメモリセルトランジスタMT6が“0”データが書き込まれた状態となりしきい値が正へシフトされる。
一方、非選択セルであるメモリセルトランジスタMT1〜MT5、MT7に関しては、書き込み電圧Vpgmより低い書き込みパス電圧Vpassが印加されていることからFNトンネル電流が流れず、電荷蓄積層への電子注入は行われず、“0”データの書き込みは行われない。
また、選択セルに接続されるビット線BL以外の非選択ビット線BLにはVccが印加されているため、ドレイン側の選択ゲートSG2は、バックバイアス効果により、選択トランジスタS2のしきい値が上昇するため、選択ゲートに3V程度の第1電圧Vsgが印加されていてもカットオフ状態となる。また、ソース側の選択ゲートSG1には0Vが印加されており、カットオフ状態となる。そのため、対応する素子領域は非選択ビット線BLやソース線SLから切り離されてフローティング状態となり、メモリセルトランジスタの制御ゲート電極に印加された書き込みパス電圧Vpassや書き込み電圧Vpgmにより、チャネルの電圧が上昇する。その結果、制御ゲート電極に書き込み電圧Vpgmが印加されていても、チャネルの電圧が上昇しているためにトンネル絶縁膜Toxにかかる電界が弱められて、FNトンネル電流が流れず、メモリセルトランジスタMT1〜MT7への“0”データの書き込みは行われない。
ここで、このときドレイン側の選択ゲートSG2と制御ゲート電極CG7との間には、寄生容量による上記容量結合Cp1、Cp2が存在するため、ドレイン側の選択ゲートSG2のゲート電極の電圧が上昇する。このステップST3の際における寄生容量の効果による、第1電圧Vsgからの電圧上昇量をΔVsg0とする。
上記式(1)に示すように、この電圧上昇量ΔVsg0は、制御ゲート電極CG7に印加される電圧値に比例する。このステップST3においては、制御ゲート電極CG7には比較的低い書き込みパス電圧Vpass(例えば10V程度)が印加されため、続くステップST4に比べ、電圧上昇量ΔVsg0は、選択ゲートSG2のターゲット電圧の上限を超えるほど大きくはない。
また、図11に示すように、ワード線WL7が選択ワード線、すなわち選択セルがメモリセルトランジスタMT7の場合、以下のように、データ書き込みが行われる。即ち、
“0”データを書き込みたい選択セルすなわちメモリセルトランジスタMT7に接続される選択ビット線BLには0Vが与えられ、その他の非選択ビット線BLにはVcc(例えば3V程度)が与えられる。そして、ドレイン側の選択トランジスタS2の選択ゲートSG2には第2電圧VsgLが印加される。この第2電圧VsgLは、制御回路17で発生され、ワード線駆動回路16内に配置された図示しない転送トランジスタを介して転送される電圧(例えば2.5V程度)である。この第2電圧VsgLは、上記のように、選択トランジスタS2のしきい値電圧Vth(例えば1V程度)よりも大きくかつ第1電圧Vsg(例えば3V程度)よりも小さい電圧(Vth < VsgL <Vsg)である。
“0”データを書き込みたい選択セルすなわちメモリセルトランジスタMT7に接続される選択ビット線BLには0Vが与えられ、その他の非選択ビット線BLにはVcc(例えば3V程度)が与えられる。そして、ドレイン側の選択トランジスタS2の選択ゲートSG2には第2電圧VsgLが印加される。この第2電圧VsgLは、制御回路17で発生され、ワード線駆動回路16内に配置された図示しない転送トランジスタを介して転送される電圧(例えば2.5V程度)である。この第2電圧VsgLは、上記のように、選択トランジスタS2のしきい値電圧Vth(例えば1V程度)よりも大きくかつ第1電圧Vsg(例えば3V程度)よりも小さい電圧(Vth < VsgL <Vsg)である。
さらに、選択セルであるメモリセルトランジスタMT7に対して書き込みを行うために、制御ゲート電極CG7に書き込み電圧Vpgm(例えば20V程度)が印加され、“0”データ書き込みが行われる。また、非選択の制御ゲートすなわちCG1〜CG6には書き込みパス電圧Vpass(例えば10V程度)が印加される。
この際、制御ゲート電極CG7とドレイン側の選択ゲートSG2のとの間の容量結合Cp1、Cp2により、ドレイン側選択トランジスタS2のゲート電極SG2の実効的な電圧が一時的に上昇する。この寄生容量の効果によるVsgLからの電圧上昇量をΔVsgd7とする。すなわち、ドレイン側選択ゲートSG2の実効的な電圧は、上記ステップST3の際にはVsg+ΔVsg0となり、このステップST4の際にはVsgL+ΔVsg7となる。
ここで、上記式(1)のように、電圧上昇量をΔVsgd7と前述のステップST3の際の電圧上昇量ΔVsg0との間には、ΔVsg7>ΔVsg0という関係がある。これは制御ゲート電極CG7に印加されている電圧が、上記ステップST3の際に比べて大きいためである。
選択ゲートSG2の電圧は動作上の下限と上限が決まっており、ドレイン側の選択トランジスタS2の選択ゲートSG2の実効的なターゲット電圧は、所定の許容範囲内であることが必要であり、より望ましくは変えないことである。本実施例では、このステップST4の際に、制御回路17が、選択ゲートSG2に印加する電圧値を、第2電圧VsgL(Vth<VsgL<Vsg)と制御している。そのため、上記ステップST3の際のメモリセルトランジスタMT7が非選択セルの場合と、このステップST4の際のメモリセルトランジスタMT7が選択セルの場合とで、ドレイン側トランジスタS2に印加される選択ゲートSG2の実効的な電圧の差を小さくすることができる。その結果、誤書き込みの誤動作を防止することができ、信頼性を向上することができる点で有利である。
続いて、制御回路17は、ページ読み出しによりベリファイ読み出しを行う。(ステップST6)
続いて、制御回路17は、上記ステップST6の際のベリファイ読み出しにおいて選択セルが所定のしきい値電圧達し、データ書き込みが完了か否かの判断を行う。(ステップST7)
制御回路17は、選択セルが所定のしきい値電圧達しデータ書き込みが完了であると判断した場合には、データ書き込み動作を終了する。
続いて、制御回路17は、上記ステップST6の際のベリファイ読み出しにおいて選択セルが所定のしきい値電圧達し、データ書き込みが完了か否かの判断を行う。(ステップST7)
制御回路17は、選択セルが所定のしきい値電圧達しデータ書き込みが完了であると判断した場合には、データ書き込み動作を終了する。
一方、制御回路17は、選択セルが所定のしきい値電圧達しておらずデータ書き込みが完了でないと判断した場合には、再び上記ステップST5、ST6により、ベリファイ書き込みおよびベリファイ読み出しを行う。以後、制御回路17は、選択セルが所定のしきい値電圧達しデータ書き込みが完了するまで、上記ステップST5、ST6を繰り返す。
<3.データ読み出し動作例>
次に、図12を用いて、第1の実施形態に係る不揮発性半導体記憶装置のデータ読み出し動作例について説明する。図12は、本例の読み出しデータ動作に係る電圧設定を示している。即ち、データ読み出し動作の際、制御回路17は、図12に示すような電圧を、ソース電圧Source、選択ゲート電圧Vsgs、Vsgd、制御ゲート電極CG0〜CG7、およびビット線BLに与える。
次に、図12を用いて、第1の実施形態に係る不揮発性半導体記憶装置のデータ読み出し動作例について説明する。図12は、本例の読み出しデータ動作に係る電圧設定を示している。即ち、データ読み出し動作の際、制御回路17は、図12に示すような電圧を、ソース電圧Source、選択ゲート電圧Vsgs、Vsgd、制御ゲート電極CG0〜CG7、およびビット線BLに与える。
より具体的には、制御回路17は、ソース電圧Sourceとして電圧Vs、ソース側選択ゲート電圧Vsgsとして電圧Vsg、ドレイン側選択ゲート電圧VsgdとしてVsg、非選択セルの制御ゲート電極には読み出しパス電圧Vread、選択セルの制御ゲート電極には読み出し電圧Vr、ビット線BLには電源電圧VBLをそれぞれ与えるように、制御を行う。
ここで、上記電圧Vsgは、例えば、5V程度である。上記電圧VBLは、例えば、1V程度である。上記読み出しパス電圧Vreadは、例えば、5V程度である。読み出し電圧Vrは、多値メモリの場合、読み出したい選択セルのしきい値の準位によりそれぞれ異なる読み出レベルとなる。例えば、選択セルのしきい値Vthが、0Vよりも高いか低いかを読む場合、読み出し電圧Vrは、0Vと設定する。
<4.消去動作例>
次に、第1の実施形態に係る不揮発性半導体記憶装置の消去動作について、説明する。本例に係る消去動作は、選択したブロック全体で一括して行われる。即ち、ブロック中の全ての制御ゲート電極CG0〜CG7に0Vを加え、ウェルに高電圧である消去電圧Vera(例えば20V程度)を加えることにより、トンネル絶縁膜ToxにFNトンネル電流を流すことによって、電荷蓄積層である全て浮遊ゲート電極FG0〜FG7からウェルへ電子を放出する。これによって、メモリセルトランジスタMT0〜MT7のしきい値電圧を負にすることにより、データ消去を行う。
次に、第1の実施形態に係る不揮発性半導体記憶装置の消去動作について、説明する。本例に係る消去動作は、選択したブロック全体で一括して行われる。即ち、ブロック中の全ての制御ゲート電極CG0〜CG7に0Vを加え、ウェルに高電圧である消去電圧Vera(例えば20V程度)を加えることにより、トンネル絶縁膜ToxにFNトンネル電流を流すことによって、電荷蓄積層である全て浮遊ゲート電極FG0〜FG7からウェルへ電子を放出する。これによって、メモリセルトランジスタMT0〜MT7のしきい値電圧を負にすることにより、データ消去を行う。
尚、以上の説明では、8つのメモリセルトランジスタMT0〜MT7が直列に接続されてメモリセルユニットMUを形成している場合について例示したが、この場合に限られるものではなく、2つ以上のメモリセルトランジスタが接続されている場合において同様に適用し同様の効果を得ることができる。
<5.第1の実施形態に係る効果>
第1の実施形態に係る不揮発性半導体記憶装置によれば、少なくとも下記(1)乃至(2)の効果が得られる。
第1の実施形態に係る不揮発性半導体記憶装置によれば、少なくとも下記(1)乃至(2)の効果が得られる。
(1)選択ゲートSG2とこれに隣接するメモリセルトランジスタMT7との容量結合による誤動作の発生を防止でき、信頼性を向上できる。
上記式(1)のように、データ書き込み動作の際の選択ゲートの印加電圧Vsgの変動は、書き込みパス電圧Vpassが制御ゲート電極CG7(WL7)に印加されるときよりも、より高電圧である書き込み電圧Vpgmが印加されるときの方が大きくなる。
上記式(1)のように、データ書き込み動作の際の選択ゲートの印加電圧Vsgの変動は、書き込みパス電圧Vpassが制御ゲート電極CG7(WL7)に印加されるときよりも、より高電圧である書き込み電圧Vpgmが印加されるときの方が大きくなる。
その結果、選択トランジスタS2に隣接するメモリセルトランジスタMT7が選択セルの場合、ドレイン側の選択トランジスタS2に与えられる電圧値Vsgは、メモリセルトランジスタMT7の制御ゲート電極CG7(WL7)に与えられる書き込み電圧Vpgmに比例して増大してその上限を満たすことができず、誤書き込みが発生する。
より具体的には、例えば、選択トランジスタS2に印加される電圧Vsgが大きすぎると、非選択ビット線BLに接続されている選択ゲートが十分にカットオフ状態とならずに、素子領域を非選択ビット線BLから切り離すことができない。したがって、チャネルの電位が十分に上昇せず、制御ゲート電極とチャネルとの間の電位差が大きくなってしまい、非選択ビット線に接続された非選択メモリセルトランジスタMT7への誤書き込みが発生する可能性がある。
しかし、本例では、データ書き込み動作において、制御回路17は、第2選択トランジスタS2に隣接するメモリセルトランジスタMT7が非選択セルの場合には、印加電圧Vsg(第1電圧)を選択トランジスタS2のゲート電極SG2に与える。一方、制御回路17は、選択トランジスタS2に隣接するメモリセルトランジスタMT7が選択セルの場合には、制御回路17が選択トランジスタS2のゲート電極SG2に、選択トランジスタS2の閾値電圧Vthよりも大きくかつ印加電圧Vsg(第1電圧)よりも小さい印加電圧VsgL(第2電圧:Vth < VsgL < Vsg)を与える。
これにより、データ書き込み動作の際、メモリセルトランジスタMT7が選択セルで制御ゲート電極CG7(WL7)に書き込み電圧Vpgmが印加され、容量結合Cp1、Cp2等により選択トランジスタS2の印加電圧が増大した場合であっても、選択トランジスタS2を所定のターゲット電圧に設定することができる。
その結果、ドレイン側の選択トランジスタS2に与えられる電圧値VsgLは、その上限を満たすことができ、非選択ビット線BLに接続された非選択メモリセルへの誤書き込みの発生を防止することができ、信頼性を向上できる点で有利である。
より具体的には、例えば、選択トランジスタS2に印加される電圧VsgLの場合には、非選択メモリセルに接続されている選択トランジスタS2において、十分にカットオフ状態とすることができるため、素子領域を非選択ビット線BLから切り離すことが可能である。したがって、チャネルの電位を十分に上昇でき、制御ゲート電極とチャネルとの間の電位差を小さくすることができ、非選択ビット線BLに接続された非選択メモリセルへの誤書き込みの誤動作を防止することができる。
(2)微細化に対して有利である。
また、上記容量結合Cp1、Cp2等は、微細化の進展によるセル間距離の低減により大きくなる。しかし、本例では、上記(1)に示したように、微細化の進展によりセル間距離が低減した場合であっても、非選択ビット線BLに接続された非選択メモリセルへの誤書き込みの発生を防止することができ、信頼性を向上できる。
また、上記容量結合Cp1、Cp2等は、微細化の進展によるセル間距離の低減により大きくなる。しかし、本例では、上記(1)に示したように、微細化の進展によりセル間距離が低減した場合であっても、非選択ビット線BLに接続された非選択メモリセルへの誤書き込みの発生を防止することができ、信頼性を向上できる。
そのため、本例に係る不揮発性半導体記憶装置の構成であると、微細化に対して有利である。
[第2の実施形態(異なるデータ書き込み形式の一例)]
次に、図13を用いて、第2の実施形態に係る不揮発性半導体記憶装置について説明する。この第2の実施形態は、上記第1の実施形態と異なるデータ書き込み形式の不揮発性半導体記憶装置に適用した場合の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、図13を用いて、第2の実施形態に係る不揮発性半導体記憶装置について説明する。この第2の実施形態は、上記第1の実施形態と異なるデータ書き込み形式の不揮発性半導体記憶装置に適用した場合の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
<データ書き込み動作>
図13は、この第2の実施形態に係る不揮発性半導体記憶装置のデータ書き込み動作時の電圧設定を示す図である。図示するように、本例に係るデータ書き込み方式は、書き込みを行うメモリセルトランジスタのソース側に隣接する制御ゲート電極に0V(基準電源電圧)を印加する点で、上記第1の実施形態と相違している。例えば、メモリセルトランジスタMT2を書き込む(図中のCG2書込時)場合においては、メモリセルトランジスタMT2のソース側に隣接する非選択のメモリセルトランジスタMT1の制御ゲート電極CG0に0Vを印加する。
図13は、この第2の実施形態に係る不揮発性半導体記憶装置のデータ書き込み動作時の電圧設定を示す図である。図示するように、本例に係るデータ書き込み方式は、書き込みを行うメモリセルトランジスタのソース側に隣接する制御ゲート電極に0V(基準電源電圧)を印加する点で、上記第1の実施形態と相違している。例えば、メモリセルトランジスタMT2を書き込む(図中のCG2書込時)場合においては、メモリセルトランジスタMT2のソース側に隣接する非選択のメモリセルトランジスタMT1の制御ゲート電極CG0に0Vを印加する。
また、本例でも、制御ゲート電極CG0〜CG6に接続されたメモリセルトランジスタMT0〜MT6にデータ書き込みを行う場合(ステップST3の際)には制御ゲート電極CG7に書き込みパス電圧Vpass(例えば10V程度)が印加され、制御ゲート電極CG7に接続されたメモリセルトランジスタMT7にデータ書き込みを行う場合(ステップST4の際)には制御ゲート電極CG7には書き込み電圧Vpgm(例えば20V程度)が印加される。
そして、制御回路17は、ソース側の選択トランジスタS2の選択ゲートSG2の電圧設定値を、制御ゲート電極CG0〜CG6に接続されたメモリセルトランジスタMT0〜MT6にデータ書き込みを行う場合(ST3の際)には、第1電圧Vsg(例えば3V程度)に制御する。一方、制御回路17は、ドレイン側の選択トランジスタS2の選択ゲートSG2の電圧設定値を、制御ゲート電極CG7に接続されたメモリセルトランジスタMT7にデータ書き込みを行う場合(ST4の際)には、第2電圧VsgL(Vth<VsgL<Vsg:例えば2.5V程度)に制御する。
本例に係る不揮発性半導体記憶装置の構成等のその他は、上記第1の実施形態と実質的に同様であるため、詳細な説明を省略する。
<第2の実施形態に係る効果>
上記のように、第2の実施形態に係る不揮発性半導体記憶装置によれば、上記(1)および(2)と同様の効果が得られる。さらに、少なくとも下記(3)に示す効果を得ることができる。
上記のように、第2の実施形態に係る不揮発性半導体記憶装置によれば、上記(1)および(2)と同様の効果が得られる。さらに、少なくとも下記(3)に示す効果を得ることができる。
(3)ソース側に隣接する非選択のメモリセルトランジスタの閾値電圧(Vth)によらずに、選択メモリセルトランジスタの制御ゲート電極に印加した電位をチャネル電位の上昇により寄与でき、誤書き込みの発生を防止できる。
上記のように、第1の実施形態のデータ書き込みを行わない非選択ビット線の場合には、電源電圧Vccを印加して、ドレイン側の選択ゲート線SGDをカットオフさせ、メモリセルトランジスタのチャネルをフローティングにしてチャネルの電位が上昇することで、書き込みを防止している。
ここで、メモリセルトランジスタの閾値電圧Vthが高くなっている(書き込まれている)場合、制御ゲート電極に印加する書き込みパス電圧Vpassの一部がチャネルの反転に寄与するため、チャネルの電位上昇に寄与する電圧が小さくなる場合がある。この際、データ書き込み時の選択セルのドレイン側は、消去状態(Erase)なので問題がない。一方、選択セルのソース側に、このように閾値電圧(Vth)が高く書き込まれたメモリセルが多く存在するほど、チャネルの電位上昇が不十分となり、非選択ビット線のメモリセルトランジスタに誤書き込みが発生する可能性が大きくなる。
しかし、この第2の実施形態の場合は、選択メモリセルトランジスタのソース側に隣接する非選択のメモリセルトランジスタの制御ゲート電極に0Vが与えられるため、このメモリセルトランジスタをカットオフ状態とすることができる。そのため、ソース側の非選択のメモリセルトランジスタの閾値電圧Vthによらずに(書き込み状態であっても)、制御ゲート電極に印加した電位を選択メモリセルのチャネル電位の上昇により寄与でき、誤書き込みの発生防止できる点で、上記第1の実施形態よりも有利である。
このように、必要に応じて、本例で説明したデータ書き込み方式に対しても同様に適用することが可能である。
[比較例(選択トランジスタの電圧設定が一定である一例)]
次に、図14を用いて、比較例に係る不揮発性半導体記憶装置について説明する。この比較例は、選択トランジスタの電圧設定が一定である一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、図14を用いて、比較例に係る不揮発性半導体記憶装置について説明する。この比較例は、選択トランジスタの電圧設定が一定である一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
<データ書き込み動作>
図14は、本比較例に係る不揮発性半導体記憶装置のデータ書き込み動作時の電圧設定を示す図である。図示するように、本例に係るデータ書き込みでは、ドレイン側の選択トランジスタに隣接するメモリセルトランジスタにデータ書き込みを行うか否かにかかわらず、ドレイン側の選択トランジスタの制御ゲートに与える電圧設定が一定である点で、上記第1の実施形態と相違している。例えば、データ書き込みの際、ドレイン側の選択トランジスタに隣接するメモリセルトランジスタにデータ書き込みを行うか否かにかかわらず、ドレイン側の選択トランジスタの制御ゲートには一定の電圧Vsgが与えられる。
図14は、本比較例に係る不揮発性半導体記憶装置のデータ書き込み動作時の電圧設定を示す図である。図示するように、本例に係るデータ書き込みでは、ドレイン側の選択トランジスタに隣接するメモリセルトランジスタにデータ書き込みを行うか否かにかかわらず、ドレイン側の選択トランジスタの制御ゲートに与える電圧設定が一定である点で、上記第1の実施形態と相違している。例えば、データ書き込みの際、ドレイン側の選択トランジスタに隣接するメモリセルトランジスタにデータ書き込みを行うか否かにかかわらず、ドレイン側の選択トランジスタの制御ゲートには一定の電圧Vsgが与えられる。
ここで、上記式(1)のように、データ書き込み動作の際の選択ゲートの印加電圧Vsgの変動は、書き込みパス電圧Vpassが制御電極CG7(WL7)に印加されるときよりも、より高電圧である書き込み電圧Vpgmが印加されるときの方が大きくなる。
その結果、本比較例の場合では、選択トランジスタS2に隣接するメモリセルトランジスタMT7が選択セルの場合、ドレイン側の選択トランジスタS2に与えられる電圧値Vsgは、メモリセルトランジスタMT7の制御電極CG7(WL7)に与えられる書き込み電圧Vpgmに比例して増大してその上限を満たすことができず、誤書き込みが発生する。
より具体的には、例えば、選択トランジスタS2に印加される電圧Vsgが大きすぎると、“1”データを書き込みたいメモリセルに接続されている選択ゲートにおいて、十分にカットオフ状態とならずに、素子領域をビット線BLから切り離すことができない。したがって、チャネルの電位が十分に上昇せず、制御電極とチャネルとの間の電位差が大きくなってしまい、誤書き込みの誤動作となる。
さらに、上記容量結合による誤動作は、微細化の進展によるセル間距離の低減により、寄生容量は大きくなる。そのため、比較例の場合では、微細化に対して不利であるとも言える。
以上、第1、第2の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
本発明は、電荷蓄積層としての浮遊ゲート電極に代えてシリコン窒化膜を用いたMONOSタイプのような絶縁膜トラップ型の不揮発性半導体記憶装置に適用してもよい。
また、本実施形態において説明した各電圧値はそれに限定されるものではなく、それぞれの機能を満たす範囲で変更可能である。
11…メモリセルアレイ、12…ビット線選択回路、13…カラムデコーダ、14…データ入出力バッファ、15…データ入出力端子、16…ワード線駆動回路、17…制御回路、18…制御信号入出力端子、Vsg…第1電圧、VsgL…第2電圧(Vth<VsgL<Vsg)。
Claims (5)
- ソース側選択トランジスタと、ドレイン側選択トランジスタと、前記ソース側選択トランジスタと前記ドレイン側選択トランジスタとの間に設けられた複数のメモリセルトランジスタからなり、所定方向に複数配置されたメモリセルユニットと、
前記各メモリセルユニットの前記ソース側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたソース側選択ゲート線と、
前記各メモリセルユニットの前記ドレイン側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたドレイン側選択ゲート線と、
前記各メモリセルユニットの所定のメモリセルトランジスタ同士を接続し、前記所定方向に延出して配置された複数のワード線と、
前記複数のメモリセルユニットそれぞれに対応して前記所定方向と交差する交差方向に延出して配置され、前記ドレイン側選択トランジスタに接続されたビット線と、
前記複数のメモリセルトランジスタのゲート電極および前記ドレイン側選択トランジスタのゲート電極に印加される電圧を制御する制御回路とを具備し、
前記制御回路は、データ書き込み動作の際に、
前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタがデータ書込みを行わない非選択セルの場合には、前記ドレイン側選択トランジスタのゲート電極に第1電圧を与え、
前記ドレイン側選択トランジスタに隣接する前記メモリセルトランジスタがデータ書込みを行う選択セルの場合には、前記ドレイン側選択トランジスタのゲート電極に前記ドレイン側選択トランジスタの閾値電圧よりも大きくかつ前記第1電圧よりも小さい第2電圧を与えること
を特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、データ書き込み動作の際、前記選択セルのドレイン側に隣接するメモリセルトランジスタのゲート電極に基準電源電圧を印加する制御を行うこと
を特徴とする請求項1に記載の不揮発性半導体記憶装置。 - ソース側選択トランジスタと、ドレイン側選択トランジスタと、前記ソース側選択トランジスタと前記ドレイン側選択トランジスタとの間に設けられた複数のメモリセルトランジスタからなり、所定方向に複数配置されたメモリセルユニットと、
前記各メモリセルユニットの前記ソース側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたソース側選択ゲート線と、
前記各メモリセルユニットの前記ドレイン側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたドレイン側選択ゲート線と、
前記各メモリセルユニットの所定のメモリセルトランジスタ同士を接続し、前記所定方向に延出して配置された複数のワード線と、
前記複数のメモリセルユニットそれぞれに対応して前記所定方向と交差する交差方向に延出して配置され、前記ドレイン側選択トランジスタに接続されたビット線と、
前記複数のワード線および前記ドレイン側選択ゲート線に印加される電圧を制御する制御回路とを具備し、
前記制御回路は、
前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタの制御ゲート電極に印加される電圧が第1ワード電圧のとき、前記ドレイン側選択ゲート線に第1電圧を与え、
前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタの制御ゲート電極に印加される電圧が前記第1ワード電圧よりも電圧値が大きい第2ワード電圧のとき、前記ドレイン側選択ゲート線に前記ドレイン側選択トランジスタの閾値電圧よりも大きくかつ前記第1電圧よりも小さい第2電圧を与えること
を特徴とする不揮発性半導体記憶装置。 - 外部から書き込みデータおよび書き込みデータアドレスを取り込み、
ドレイン側の選択トランジスタに隣接するメモリセルが、非選択セルか選択セルか否かの判断を行い、
前記選択トランジスタに隣接するメモリセルが非選択セルの場合には、前記選択トランジスタのゲート電極に第1電圧を与え、
前記選択トランジスタに隣接する前記メモリセルが選択セルの場合には、前記選択トランジスタのゲート電極に前記選択トランジスタの閾値電圧よりも大きくかつ前記第1電圧よりも小さい第2電圧を与えること
を特徴とする不揮発性半導体記憶装置のデータ書き込み方法。 - ソース側選択トランジスタと、ドレイン側選択トランジスタと、前記ソース側選択トランジスタと前記ドレイン側選択トランジスタとの間に設けられた複数のメモリセルトランジスタからなり、所定方向に複数配置されたメモリセルユニットと、
前記各メモリセルユニットの前記ソース側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたソース側選択ゲート線と、
前記各メモリセルユニットの前記ドレイン側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたドレイン側選択ゲート線と、
前記各メモリセルユニットの所定のメモリセルトランジスタ同士を接続し、前記所定方向に延出して配置された複数のワード線と、
前記複数のメモリセルユニットそれぞれに対応して前記所定方向と交差する交差方向に延出して配置され、前記ドレイン側選択トランジスタに接続されたビット線と
を備えた不揮発性半導体記憶装置のデータ書込み方法であって、
データ書込みを行うメモリセルトランジスタが接続されるビット線にビット線選択電圧を印加すると共に、その他のビット線にビット線非選択電圧を印加し、
前記データ書込みを行うメモリセルトランジスタが前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタではない場合、前記ドレイン側選択ゲート線に第1電圧を印加し、前記データ書込みを行うメモリセルトランジスタが前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタである場合、前記ドレイン側選択ゲート線に、前記ドレイン側選択トランジスタの閾値電圧よりも大きくかつ前記第1電圧よりも小さい第2電圧を印加し、
前記データ書込みを行うメモリセルトランジスタが接続されていないワード線にメモリセルトランジスタをオンするための転送電圧を印加し、前記データ書込みを行うメモリセルトランジスタが接続されたワード線に前記転送電位より大きなデータ書込み電圧を印加する
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008150984A JP2009295259A (ja) | 2008-06-09 | 2008-06-09 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2011192349A (ja) * | 2010-03-15 | 2011-09-29 | Toshiba Corp | Nand型フラッシュメモリ |
US8929144B2 (en) | 2012-02-08 | 2015-01-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
CN109119107A (zh) * | 2017-06-26 | 2019-01-01 | 三星电子株式会社 | 集成电路存储器设备及其操作方法 |
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2008
- 2008-06-09 JP JP2008150984A patent/JP2009295259A/ja not_active Withdrawn
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