CN109119107A - 集成电路存储器设备及其操作方法 - Google Patents

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Abstract

一种存储器设备包括：存储单元阵列，其包括存储单元；行解码器，其通过字线与存储单元阵列连接；列解码器，其通过位线和源线与存储单元阵列连接；以及写入驱动器，其在写入操作中输出写入电压。列解码器包括开关，开关分别连接到位线并分别连接到源线。在写入操作期间，开关中的选择的开关将写入电压传送到位线中的选择的位线。开关中的每个未选择的开关通过使用写入电压将写入驱动器与位线中的相应未选择的位线电分离。

Description

集成电路存储器设备及其操作方法
相关申请的交叉引用
本申请要求于2017年6月26日提交的第10-2017-0080523号和于2018年3月19日提交的第10-2018-0031548号韩国专利申请的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思的实施例涉及半导体设备，并且更具体地涉及存储器设备和操作存储器设备的方法。
背景技术
存储器设备可以包括存储单元并且可以将数据存储在存储单元中。需要电力来保持存储在存储单元中的数据的存储器设备被称为“易失性存储器设备”，而不需要电力来保持存储在存储单元中的数据的存储器设备被称为“非易失性存储器设备”。
将数据存储在存储单元中的操作称为“写入操作”。为了执行存储器设备的写入操作，可以将特定电平的写入电压或写入电流施加到存储单元。
由于存储器设备被设计为适合于低电力，所以供应给存储器设备的电源电压降低。并且，随着电源电压降低，电源电压可能低于典型的写入电压。因此，随着电源电压降低，存储器设备中可能出现会影响操作的可靠性的新问题。
发明内容
本发明构思的实施例提供了存储器设备和操作存储器设备的方法，其解决了在电源电压降低到小于典型的写入电压的电平时可能发生的问题。
根据本发明构思的一些实施例，一种存储器设备包括：存储单元阵列，其包括存储单元；行解码器，其通过字线与存储单元阵列连接；列解码器，其通过位线和源线与存储单元阵列连接；以及写入驱动器，其在写入操作中输出写入电压。列解码器包括开关，开关分别连接到位线并分别连接到源线。在写入操作期间，开关中的选择的开关将写入电压传送到位线中的选择的位线。开关中的未选择的开关通过使用写入电压将写入驱动器与位线中的未选择的位线电分离。
根据本发明构思的另一实施例，一种存储器设备包括：存储单元阵列，其包括存储单元；行解码器，其通过字线与存储单元阵列连接；列解码器，其通过位线和源线与存储单元阵列连接；写入驱动器，其在写入操作中输出写入电压；以及感测放大器，其在读取操作中输出读取电压。列解码器包括分别连接到位线并分别连接到源线的开关、以及读取和写入解码器，该读取和写入解码器在写入操作期间将位线和源线与写入驱动器连接，并且在读取操作期间将位线和源线与感测放大器连接。开关中的每个可以包括连接相应位线和写入驱动器的第一NMOS晶体管和第一PMOS晶体管。在写入操作期间，在从开关中选择的开关中，电源电压被传送到第一NMOS晶体管的栅极，并且接地电压被传送到第一PMOS晶体管的栅极。然而，也在写入操作期间，在开关中的未选择的开关中，接地电压被传送到第一NMOS晶体管的栅极，并且写入电压被传送到第一PMOS晶体管的栅极。
根据本发明构思的另一实施例，一种操作包括连接到字线、位线和源线的存储单元的存储器设备的方法包括：在连接到从位线中选择的位线的第一传输门处建立电源电压和接地电压，从而将写入电压传送到选择的位线；以及在连接到位线中的未选择的位线的第二传输门处建立写入电压和接地电压，从而将写入电压传送到未选择的位线。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的上述和其他目的和特征将变得明显。
图1是图示根据本发明构思的实施例的存储器设备的框图。
图2是在图1的存储器设备中可使用的存储单元的电气原理图。
图3是在图1的存储器设备中可使用的示例性存储单元的透视图。
图4是根据本发明构思的实施例的列解码器的电气原理图。
图5是根据本发明构思的实施例的开关的电气原理图。
图6是施加了展示当开关被选择时开关的操作的电压的、图5的开关的电气原理图。
图7是施加了展示当开关未被选择时开关的操作的电压的、图5的开关的电气原理图。
图8是图示根据本发明构思的实施例的操作存储器设备的方法的操作的流程图。
具体实施方式
现在将参考附图更全面地描述本发明，在附图中示出了本发明的优选实施例。然而，本发明可以以许多不同的形式来实施，并且不应被解释为限于在此阐述的实施例；而是，提供这些实施例使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达本发明的范围。相同的附图标记始终指代相同的元件。
将理解，虽然术语第一、第二、第三等在此可以用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受到这些术语的限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，在不脱离本发明的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
在此使用的术语仅为了描述特定实施例的目的并且不旨在限制本发明。如在此使用的，单数形式“一种(a)”、“一种(an)”和“该(the)”也旨在包括复数形式，除非上下文另有明确指示。将进一步理解的是，术语“包括(comprising)”、“包含(including)”、“具有(having)”及其变体当在本说明书中使用时指定所陈述的特征、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其他特征、步骤、操作、元件、组件、和/或其组合的存在或添加。相比之下，术语“由......组成(consisting of)”当在本说明书中使用时指定所陈述的特征、步骤、操作、元件和/或组件，并且排除附加的特征、步骤、操作、元件和/或组件。
除非另有定义，否则在此使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在常用字典中定义的术语应被解释为具有与其在相关领域的上下文中的含义一致的含义，并且将不以理想化或过度形式化的意义进行解释，除非在此明确如此定义。
图1是图示根据本发明构思的实施例的存储器设备100的框图。存储器设备100可以包括诸如动态随机存取存储器(DRAM)或静态RAM(SRAM)的易失性存储器。存储器设备100可以包括非易失性存储器设备，诸如闪存设备、磁RAM(MRAM)设备、相变RAM(PRAM)设备、铁电RAM(FRAM)设备、或电阻RAM(RRAM)设备。为了在此讨论的目的，假定存储器设备100是MRAM设备。然而，在此描述的发明构思不仅限于MRAM型存储器设备。反而，本发明构思的技术思想可以应用于各种存储器设备，诸如各种易失性存储器设备和各种非易失性存储器设备。
参考图1，存储器设备100包括存储单元阵列110、行解码器120、列解码器130、写入和感测块140、数据缓冲器150和控制逻辑160。存储单元阵列110包括存储单元MC。存储单元MC连接到源线SL1至SLn(n是正整数)、位线BL1至BLn、以及字线WL1至WLm(m是正整数)。存储单元MC可以按行和列排列。存储单元MC的行可以分别连接到字线WL1至WLm。存储单元MC的列可以分别连接到源线SL1至SLn以及位线BL1至BLn。
行解码器120可以在控制逻辑160的控制下控制字线WL1至WLm的电压。例如，行解码器120可以向选择的字线施加用于读取或写入的选择电压，并且可以向未选择的字线施加用于读取或写入禁止的一个(或多个)未选择电压。
列解码器130连接到源线SL1至SLn和位线BL1至BLn。列解码器130与写入和感测块140连接。在控制逻辑160的控制下，列解码器130可以将从源线SL1至SLn中选择的一些源线和从位线BL1至BLn中选择的一些位线电连接。
在控制逻辑160的控制下，列解码器130可以将偏置电压施加到源线SL1至SLn中的剩余源线(即，未选择的源线)以及位线BL1至BLn中的剩余位线(即，未选择的位线)。偏置电压可以被确定为对连接到选择的字线、选择的位线和选择的源线的选择的存储单元上的写入操作或读取操作没有影响，并且可以包括例如接地电压。
当将偏置电压施加到未选择的源线或未选择的位线时，列解码器130可以通过使用高于电源电压的写入电压来阻止(block)写入电压被传送(或可以防止写入电压被传送)到未选择的源线或未选择的位线。由于使用写入电压，所以列解码器130可以防止发生泄漏。
写入和感测块140包括写入驱动器WD1至WDk(k是正整数)以及感测放大器SA1至SAk。在写入操作期间，写入驱动器WD1至WDk可以通过列解码器130与选择的位线和选择的源线连接。例如，写入驱动器WD1至WDk中的每一个可以连接到一个选择的位线和一个选择的源线。
写入驱动器WD1至WDk可以将数据写入选择的存储单元MC中。例如，当特定存储单元的状态不同于将写入该特定存储单元的数据指示的状态时，与该特定存储单元相关联的写入驱动器可以改变该特定存储单元的状态。
例如，当改变该特定存储单元的状态时，与该特定存储单元相关联的写入驱动器可以将写入电压传送到连接到该特定存储单元的源线和位线中的一个，并将低电压(例如，接地电压)传送到其中的另一个。然而，当该特定存储单元的状态与将写入该特定存储单元的数据指示的状态相同时，与该特定存储单元相关联的写入驱动器可以保持该特定存储单元的状态而不进行修改。当保持该特定存储器单元的状态而不进行修改时，与该特定存储单元相关联的写入驱动器可以将写入禁止电压(例如，接地电压)传送到连接到该特定存储单元的源线和位线。
在读取操作期间，感测放大器SA1至SAk可以通过列解码器130与选择的位线和选择的源线连接。例如，感测放大器SA1至SAk中的每一个可以连接到一个选择的位线和一个选择的源线。
写入驱动器WD1至WDk可以将写入电压传送到选择的位线或选择的源线。例如，当将存储单元MC的状态从第一状态(例如，低电阻或高电阻状态)切换到第二状态(例如，高电阻或低电阻状态)时，写入驱动器WD1至WDk可以将写入电压传送到选择的位线。并且，当将存储单元MC的状态从第二状态切换到第一状态时，写入驱动器WD1至WDk可以将写入电压传送到源线。
数据缓冲器150通过数据线DL与写入和感测块140连接。数据缓冲器150可以在控制逻辑160的控制下与外部设备(例如，存储器控制器)交换数据“DATA”。例如，在写入操作中，数据缓冲器150可以将从外部设备接收的数据“DATA”传送到写入驱动器WD1至WDk。然而，在读取操作期间，数据缓冲器150可以将从感测放大器SA1至SAk传送的数据“DATA”输出到外部设备。
控制逻辑160可以从外部设备(例如，存储器控制器)接收控制信号CTRL和地址ADDR。响应于控制信号CTRL和地址ADDR，控制逻辑160可以控制行解码器120、列解码器130、写入和感测块140、以及数据缓冲器150，使得执行写入操作或读取操作。
图2图示存储单元阵列110的存储单元MC的示例，并且图3图示存储单元MC的一个示例。参考图1至图3，每个存储单元包括选择晶体管ST和可变电阻元件VR。选择晶体管ST包括形成在主体111中并且与源线SL连接的第一结(first junction)113、形成在主体111中并且通过可变电阻元件VR与位线BL连接的第二结114、以及在主体111上/上方形成在第一结113和第二结114之间并且形成字线WL的栅极112。
可变电阻元件VR包括钉扎层PL、隧穿层TL和自由层FL。钉扎层PL具有钉扎磁化方向。自由层FL具有随着施加于可变电阻元件VR的电压(或电流)而变化的磁化方向。如本领域技术人员将理解的，可变电阻元件VR的电阻可以取决于自由层FL的磁化方向是与钉扎层PL的磁化方向相同(或者自由层FL的磁化方向与钉扎层PL的磁化方向相同的程度)还是与钉扎层PL的磁化方向不同(或者自由层FL的磁化方向与钉扎层PL的磁化方向不同的程度)而改变。可变电阻元件VR可以以电阻的量值(magnitude)的形式存储数据。
例如，当写入电压被施加到位线BL并且低电压(例如，接地电压)被施加到源线SL时，电流可以从位线BL流动到源线SL。在这种情况下，自由层FL的磁化方向可以与钉扎层PL的磁化方向相反。可变电阻元件VR或存储单元MC可以是高电阻状态(例如，第二状态)。
当写入电压被施加到源线SL并且低电压(例如，接地电压)被施加到位线BL时，电流可以从源线SL流动到位线BL。在这种情况下，自由层FL的磁化方向可以与钉扎层PL的磁化方向相同。可变电阻元件VR或存储单元MC可以是低电阻状态(例如，第一状态)。
图4是图示根据本发明构思的实施例的列解码器130的图。在一个实施例中，在图4中图示了对应于一个写入驱动器(例如，WD1)和一个感测放大器(例如，SA1)的组件。参考图4，列解码器130包括第一开关SW1至第i开关SWi(i是正整数)、读取和写入解码器131、以及均衡器132。第一开关SW1至第i开关SWi可以分别与第一位线BL1至第i位线BLi连接并且可以分别与第一源线SL1至第i源线SLi连接。第一开关SW1至第i开关SWi可以响应于位线信号BLA和反转的位线信号/BLA(例如，BLA<1:i>，/BLA<1:i>)来操作。例如，不同的位线信号BLA可以通过不同的信号线传送到第一开关SW1至第i开关SWi。不同的反转的位线信号/BLA可以通过不同的信号线传送到第一开关SW1至第i开关SWi。
取决于位线信号BLA和反转的位线信号/BLA，可以选择第一开关SW1至第i开关SWi中的一个开关，并且可以不选择剩余开关。选择的开关(例如，SW1)可以将读取和写入解码器131与连接至选择的开关SW1的选择的位线(例如，BL1)和选择的源线(例如，SL1)连接。选择的开关SW1可以将通过读取和写入解码器131从写入驱动器WD1或感测放大器SA1传送的电压传送到选择的位线BL1和选择的源线SL1。
未选择的开关(例如，SW2至SWi)可以将读取和写入解码器131与连接到未选择的开关SW2至SWi的未选择的位线(例如，BL2至BLi)和未选择的源线(例如，SL2至SLi)电分离。未选择的开关SW2至SWi可以将偏置电压施加到未选择的位线BL2至BLi以及未选择的源线SL2至SLi。
偏置电压可以被确定为对写入驱动器WD1或感测放大器SA1通过选择的开关SW1在存储单元上执行的写入操作或读取操作没有影响。例如，偏置电压可以包括接地电压VSS。
在一个实施例中，未选择的开关SW2至SWi可以通过使用高于电源电压VDD的写入电压来禁止从写入驱动器WD1传送的写入电压被传送到未选择的位线BL2至BLi或未选择的源线SL2至SLi。由于使用写入电压，所以未选择的开关SW2至SWi可以防止发生泄漏。
读取和写入解码器131可以将写入驱动器WD1和感测放大器SA1中的一个连接到第一开关SW1至第i开关SWi。例如，在写入操作中，读取和写入解码器131可以将写入驱动器WD1连接到第一开关SW1至第i开关SWi。
写入驱动器WD1可以通过读取和写入解码器131以及第一开关SW1至第i开关SWi中的选择的开关SW1向选择的位线BL1和选择的源线SL1施加电压。例如，为了将存储单元的状态从第一状态切换至第二状态，写入驱动器WD1可以将写入电压施加到选择的位线BL1，并且可以将接地电压施加到选择的源线SL1。替选地，为了将存储单元的状态从第二状态切换至第一状态，写入驱动器WD1可以将写入电压施加到选择的源线SL1，并且可以将接地电压施加到选择的位线BL1。
在读取操作期间，读取和写入解码器131可以将感测放大器SA1连接到第一开关SW1至第i开关SWi。感测放大器SA1可以通过读取和写入解码器131以及第一开关SW1至第i开关SWi中的选择的开关SW1将电压施加到选择的位线BL1和选择的源线SL1。读取和写入解码器131可以包括将写入驱动器WD1与第一开关SW1至第i开关SWi连接的写入晶体管131a和131b、以及将感测放大器SA1与第一开关SW1至第i开关SWi连接的读取晶体管131c和131d。
写入晶体管131a和131b可以响应于写入信号WR而操作。例如，当写入信号WR被激活(例如，至高电平)时，写入晶体管131a和131b可以将写入驱动器WD1与第一开关SW1至第i开关SWi电连接。另外，读取晶体管131c和131d可以响应于读取信号RD而操作。例如，当读取信号RD被激活(例如，至高电平)时，读取晶体管131c和131d可以将感测放大器SA1与第一开关SW1至第i开关SWi电连接。
均衡器132响应于均衡信号EQ而操作。均衡器132可以使读取和写入解码器131与第一开关SW1至第i开关SWi之间的节点或布线(或互连)的电压均衡为接地电压VSS。均衡器132可以包括响应于均衡信号EQ传送接地电压VSS的均衡晶体管132a和132b。
在一个实施例中，位线信号BLA、反转的位线信号/BLA、均衡信号EQ、写入信号WR和读取信号RD可以由控制逻辑160控制。此外，当不执行写入操作时，控制逻辑160可以将位线信号BLA去激活至低电平并且可以将反转的位线信号/BLA去激活至高电平。然而，当在写入操作中施加写入电压VWR时，控制逻辑160可以将位线信号BLA激活至高电平，并且可以将反转的位线信号/BLA激活至低电平。
在写入操作中施加写入电压VWR之前，控制逻辑160可以将均衡信号EQ设置为高电平以执行均衡操作。例如，在完成均衡操作之后，控制逻辑160可以将均衡信号EQ去激活至低电平并且可以激活位线信号BLA和反转的位线信号/BLA。
图5是图示根据本发明构思的实施例的开关(例如，SW1)的图。参考图4和图5，开关SW1可以包括第一晶体管T1至第六晶体管T6、以及第一传输门G1和第二传输门G2。
第一传输门G1可以包括连接到位线BL1的第一端、连接到读取和写入解码器131的第二端、位线信号BLA被传送到的第一栅极、以及连接到第一节点N1的第二栅极。如图所示，第一传输门G1可以具有这样的常规结构，其中具有第一栅极的NMOS晶体管与具有第二栅极的PMOS晶体管并联连接。
当选择开关SW1时，第一传输门G1可以将读取和写入解码器131与位线BL1电连接。也就是说，第一传输门G1可以将从写入驱动器WD1或感测放大器SA1传送的电压传送到位线BL1。
第二传输门G2可以包括连接到源线SL1的第一端、连接到读取和写入解码器131的第二端、位线信号BLA被传送到的第一栅极、以及连接到第二节点N2的第二栅极。第二传输门G2可以具有这样的常规结构，其中具有第一栅极的NMOS晶体管与具有第二栅极的PMOS晶体管并联连接。因此，当选择开关SW1时，第二传输门G2可以将读取和写入解码器131与源线SL1电连接。也就是说，第二传输门G2可以将从写入驱动器WD1或感测放大器SA1传送的电压传送到源线SL1。
第一晶体管T1可以包括连接到位线BL1的第一端、连接到施加了接地电压VSS的接地节点的第二端、以及反转的位线信号/BLA被传送到的栅极。当未选择开关SW1时，第一晶体管T1可以将偏置电压(例如，接地电压VSS)施加到位线BL1。
第二晶体管T2可以具有连接到读取和写入解码器131的第一端、连接到第一节点N1的第二端、以及连接到位线BL1的栅极。因此，当没有选择开关SW1时，第二晶体管T2可以将从写入驱动器WD1或感测放大器SA1传送的电压传送到第一传输门G1的栅极，例如，PMOS栅极。
第三晶体管T3可以具有连接到施加了接地电压VSS的接地节点的第一端、连接到第一节点N1的第二端、以及连接到位线信号BLA的栅极。因此，当选择开关SW1时，第三晶体管T3可以将接地电压VSS传送到第一节点N1。
第四晶体管T4可以包括连接到源线SL1的第一端、连接到施加了接地电压VSS的接地节点的第二端、以及反转的位线信号/BLA被传送到的栅极。当未选择开关SW1时，第四晶体管T4可以向源线SL1施加偏置电压，例如像接地电压VSS。
如图所示，第五晶体管T5可以具有连接到读取和写入解码器131的第一端、连接到第二节点N2的第二端、以及连接到源线SL1的栅极。当没有选择开关SW1时，第五晶体管T5可以将从写入驱动器WD1或感测放大器SA1传送的电压传送到第二传输门G2的栅极，例如PMOS栅极。
第六晶体管T6可以具有连接到施加了接地电压VSS的接地节点的第一端、连接到第二节点N2的第二端、以及连接到位线信号BLA的栅极。基于此配置，当选择开关SW1时，第六晶体管T6可以将接地电压VSS传送到第二节点N2。
图6是图示当选择开关SW1时施加到开关SW1的电压的示例的图。参考图4和图6，位线信号BLA可以处于高电平，即电源电压VDD。反转的位线信号/BLA可以处于低电平，即接地电压VSS。
根据反转的位线信号/BLA，第一晶体管T1和第四晶体管T4断开。根据位线信号BLA，第三晶体管T3和第六晶体管T6接通。第三晶体管T3可以通过第一节点N1将接地电压VSS传送到第一传输门G1的第二栅极，即PMOS栅极。第六晶体管T6可以通过第二节点N2将接地电压VSS传送到第二传输门G2的第二栅极，即PMOS栅极。
由于高电平的位线信号BLA和第一节点N1的接地电压VSS，第一传输门G1可以接通。由于高电平的位线信号BLA和第二节点N2的接地电压VSS，第二传输门G2可以接通。也就是说，第一传输门G1和第二传输门G2可以分别将从写入驱动器WD1传送的电压传送到位线BL1和源线SL1。
在一个实施例中，写入驱动器WD1可以将连接到开关SW1的存储单元的状态从第一状态切换到第二状态。写入驱动器WD1可以通过第一传输门G1将写入电压VWR施加到位线BL1，并且可以通过第二传输门G2将接地电压VSS施加到源线SL1。
由于写入电压VWR，第二晶体管T2可以断开。即，写入电压VWR和第一节点N1的电压不会相互影响。由于接地电压VSS，第五晶体管T5可以接通。
如上所述，当在写入操作中选择开关SW1时，在写入驱动器WD1将存储单元的状态从第一状态切换到第二状态的情况下，写入电压VWR可以被供应给位线BL1并且接地电压VSS可以被供应给源线SL1。
在写入驱动器WD1将存储单元的状态从第二状态切换到第一状态的情况下，写入电压VWR可以被供应给源线SL1，并且接地电压VSS可以被供应给位线BL1。与图6图示的示例相比，第二晶体管T2可以接通，第五晶体管T5可以断开。
图7是图示当未选择开关SW1时施加到开关SW1的电压的示例的图。参考图4和图7，位线信号BLA可以处于低电平，即接地电压VSS，而反转的位线信号/BLA可以处于高电平，即电源电压VDD。由于反转的位线信号/BLA，第一晶体管T1和第四晶体管T4接通。第一晶体管T1和第四晶体管T4可以将接地电压VSS分别传送到位线BL1和源线SL1。由于位线信号BLA，第三晶体管T3和第六晶体管T6断开。
由于位线BL1的接地电压VSS，第二晶体管T2可以接通。第二晶体管T2可以通过第一节点N1将写入电压VWR传送到第一传输门G1的第二栅极，即PMOS栅极。由于位线信号BLA和第一节点N1的写入电压VWR，第一传输门G1可以断开。
由于源线SL1的接地电压VSS，第五晶体管T5可以接通。当被接通时，第五晶体管T5可以通过第二节点N2将接地电压VSS传送到第二传输门G2的第二栅极，即PMOS栅极。第二传输门G2的NMOS晶体管可以由于位线信号BLA而断开，并且第二传输门G2的PMOS晶体管可以由于第二节点N2的接地电压VSS而接通。
即使第二传输门G2部分接通，第二传输门G2也传送接地电压VSS。因此，第二传输门G2部分接通不会影响用接地电压VSS驱动源线SL1。
如上所述，当在写入操作期间未选择开关SW1时，在写入驱动器WD1将存储单元的状态从第一状态切换到第二状态的情况下，第一传输门G1可以禁止写入电压被传送到位线BL1。
通常，电源电压VDD用于断开传输门的PMOS晶体管。当电源电压VDD被施加到PMOS晶体管的栅极并且高于电源电压VDD的写入电压VWR被施加到PMOS晶体管的一端时，PMOS晶体管可以接通。在这种情况下，电流可以流向未选择的位线，从而导致写入错误、功耗增加或写入电压VWR降低。然而，根据本发明构思的实施例的开关SW1使用写入电压VWR用于断开第一传输门G1的PMOS晶体管的目的。因此，可以防止第一传输门G1的PMOS晶体管接通。
在另一实施例中，当写入驱动器WD1将存储单元的状态从第二状态切换到第一状态时，接地电压VSS可以被施加到第一传输门G1的第二栅极，即，PMOS栅极，并且写入电压VWR可以被施加到第二传输门G2的第二栅极，即PMOS栅极。与图7图示的示例相比，第一传输门G1可以部分接通，并且第二传输门G2可以断开。
因此，如上所述，提供了存储器设备100，其中具有设置在集成电路基板上的存储单元的阵列110。提供了列解码器130，其可以被配置为分别对应于写入驱动器WD1至WDk或感测放大器SA1至SAk的、可作为多个双向开关电路来操作的多个列解码器单元(例如，130_1、130_2、...、130_k)。这些双向开关电路中的每一个通过多对位线(例如，单独的BL、SL对)电耦合到存储单元阵列110中的对应的多列存储单元。如图4所示，多个双向开关电路可以包括其中具有第一读取/写入解码器131和第一多个开关SW1、SW2、...、SWi的第一双向开关电路130(例如，130_1)。第一多个开关包括具有第一对端子以及第二对端子的第一开关SW1，第一对端子电耦合到多对位线(例如，(BL1，SL1))、(BL2，SL2)、...、(BLi，SLi))中的第一对位线(例如，(BL1，SL1))，并且第二对端子电耦合到第一读取/写入解码器131。第一开关SW1响应于在第一开关SW1内设置启用/禁用状态的至少第一位线存取信号(例如，BLA、/BLA)。第一多个开关SW1、SW2、...、SWi中的每一个具有与第一开关SW1相同的结构。第一多个开关SW1、SW2、...、SWi响应于单独的位线存取信号(例如，BLA、/BLA)。
如图6至图7所示，第一开关SW1被配置为：(i)当至少第一位线存取信号(例如，BLA、/BLA)处于第一“禁用”逻辑状态(例如，BLA＝0)时，将多对位线(例如，(BL1，SL1)、(BL2，SL2)、...、(BLi，SLi))中的第一对位线(例如，(BL1，SL1))一起耦合到第一参考电压(例如，VSS)；以及(ii)当至少第一位线存取信号处于与第一逻辑状态相反的第二“启用”逻辑状态(例如，BLA＝1)时，将多对位线(例如，(BL1，SL1)、(BL2，SL2)、...、(BLi，SLi))中的第一对位线(例如，(BL1，SL1))电耦合到第一读取/写入解码器131。第二开关(例如，SW2)也可以被提供在第一多个开关内，并且该第二开关可以具有电耦合到多对位线(例如，(BL1，SL1)、(BL2，SL2)、...、(BLi，SLi))中的第二对位线(例如，(BL2，SL2))的第一对端子、以及电耦合到第一读取/写入解码器131的第二对端子。可以提供第一写入驱动器(例如，WD1)，其电耦合到第一读取/写入解码器131的写入端口，并且可以提供第一感测放大器(例如，SA1)，其被电耦合到第一读取/写入解码器131的读取端口。如图所示，第一读取/写入解码器131可以响应于写入信号WR和读取信号RD，使得当写入信号WR有效(例如，WR＝1)时，第一写入驱动器WD1电耦合到与第一多个开关(例如，SW1、SW2、...、SWi)中的每个相关联的第二对端子。同样地，当读取信号RD有效(例如，RD＝1)时，第一感测放大器SA1可以电耦合到与第一多个开关(例如，SW1、SW2、...、SWi)中的每个相关联的第二对端子。如图5至图7所示，从响应于位线存取信号(例如，BLA、/BLA)的第一多个开关(例如，SW1、SW2、...、SWi)中选择的开关可以被配置为经由第一对CMOS传输门(G1、G2)将多对位线(例如，(BL1，SL1)、(BL2，SL2)、...、(BLi，SLi))中的第一对位线电耦合到第一读取/写入解码器131。
图8是图示根据本发明构思的实施例的存储器设备100的操作方法的流程图。参考图1、图4、图5和图8，在操作S110中，存储器设备100的开关(例如，SW1)可以通过在传输门(例如，G1或G2)处建立电源电压VDD或者接地电压VSS将写入电压VWR传送到选择的线(例如，BL1或SL1)。
在操作S120中，存储器设备100的开关SW1可以通过在传输门G1或G2处建立写入电压VWR和接地电压VSS来禁止写入电压VWR被传送到未选择的线(例如，BL2或SL2)。
在上述实施例中，通过使用术语“第一”、“第二”、“第三”等来描述存储器设备100的组件。然而，术语“第一”、“第二”、“第三”等可以用于将组件彼此区分并且不限制本发明构思。例如，术语“第一”、“第二”、“第三”等不涉及任何形式的顺序或数字含义。
在上述实施例中，通过使用术语“块”提到根据本发明构思的实施例的组件。可以用诸如集成电路、专用IC(ASCI)、现场可编程门阵列(FPGA)和复杂可编程逻辑设备(CPLD)的各种硬件设备，诸如固件和在硬件设备中驱动的应用程序的软件，或硬件设备和软件的组合来实现“块”。而且，“块”可以包括用半导体设备实现的电路或知识产权(IP)。
根据本发明构思的实施例，通过写入电压建立供应或阻止写入电压的开关的传输门。因此，当写入电压的供应被阻止时，防止电流/电压泄漏。
虽然已经参考本发明构思的示例性实施例描述了本发明构思，但是对于本领域的普通技术人员来说将会明显的是，在不脱离如所附权利要求阐述的本发明构思的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种存储器设备，包括：
存储单元阵列，包括存储单元；
行解码器，通过字线与存储单元阵列连接；
列解码器，通过位线和源线与存储单元阵列连接；以及
写入驱动器，被配置为在写入操作中输出写入电压，
其中，所述列解码器包括开关，
其中，所述开关中的每个连接到所述位线中的相应位线和所述源线中的相应源线，以及
其中，在写入操作中，所述开关中的选择的开关将写入电压传送到所述位线中的选择的位线，并且所述开关中的未选择的开关通过使用写入电压将写入驱动器与所述位线中的未选择的位线电分离。
2.根据权利要求1所述的存储器设备，其中，所述开关中的每个包括：
第一晶体管，具有连接到接地节点的第一端、反转的位线信号被传送到的栅极、以及连接到相应位线的第二端；
第二晶体管，具有连接到第一节点的第一端、连接到相应位线的栅极、以及连接到写入驱动器的第二端；
第三晶体管，连接在接地节点与第一节点之间并通过位线信号来控制；以及
第一传输门，连接在第一晶体管的第二端与写入驱动器之间，并通过位线信号和第一节点的电压来控制。
3.根据权利要求2所述的存储器设备，其中，所述开关中的每个还包括：
第四晶体管，具有连接到接地节点的第一端、反转的位线信号被传送到的栅极、以及连接到相应源线的第二端；
第五晶体管，具有连接到第二节点的第一端、连接到相应源线的栅极、以及连接到写入驱动器的第二端；
第六晶体管，连接在接地节点与第二节点之间并通过位线信号来控制；以及
第二传输门，连接在第四晶体管的第二端与写入驱动器之间并通过位线信号和第二节点的电压来控制。
4.根据权利要求1所述的存储器设备，其中，所述开关中的每个包括连接在相应位线与写入驱动器之间的NMOS晶体管和PMOS晶体管，以及
其中，在写入操作中，电源电压被传送到选择的开关的NMOS晶体管的栅极，并且接地电压被传送到选择的开关的PMOS晶体管的栅极。
5.根据权利要求4所述的存储器设备，其中，写入电压高于电源电压。
6.根据权利要求1所述的存储器设备，其中，所述开关中的每个包括连接在相应位线与写入驱动器之间的NMOS晶体管和PMOS晶体管，以及
其中，在写入操作中，接地电压被传送到未选择的开关的NMOS晶体管的栅极，并且写入电压被传送到未选择的开关的PMOS晶体管的栅极。
7.根据权利要求1所述的存储器设备，还包括：
感测放大器，被配置为在读取操作中输出读取电压，
其中，所述列解码器还包括：
读取和写入解码器，被配置为在写入操作中将开关与写入驱动器连接，并且在读取操作中将开关与感测放大器连接。
8.根据权利要求1所述的存储器设备，其中，所述列解码器还包括：
均衡器，被配置为响应于均衡信号将开关与写入驱动器之间的布线均衡为接地电压。
9.根据权利要求8所述的存储器设备，其中，当均衡器将布线均衡时，所述开关将所述位线和所述源线均衡为接地电压。
10.根据权利要求1所述的存储器设备，其中，写入操作将从所述存储单元中选择的存储单元的状态从第一状态切换到第二状态，以及
其中，在将选择的存储单元的状态从第二状态切换到第一状态的第二写入操作中，选择的开关将写入电压传送到选择的源线，并且未选择的开关通过使用写入电压将写入驱动器与未选择的源线电分离。
11.根据权利要求10所述的存储器设备，其中，所述开关中的每个包括连接在相应源线与写入驱动器之间的NMOS晶体管和PMOS晶体管，以及其中，在第二写入操作中，电源电压被传送到选择的开关的NMOS晶体管的栅极，并且接地电压被传送到选择的开关的PMOS晶体管的栅极。
12.根据权利要求11所述的存储器设备，其中，电源电压低于写入电压。
13.根据权利要求10所述的存储器设备，其中，所述开关中的每个包括连接在相应源线与写入驱动器之间的NMOS晶体管和PMOS晶体管，以及其中，在写入操作中，接地电压被传送到未选择的开关的NMOS晶体管的栅极，并且写入电压被传送到未选择的开关的PMOS晶体管的栅极。
14.一种存储器设备，包括：
存储单元阵列，包括存储单元；
行解码器，通过字线与所述存储单元阵列连接；
列解码器，通过位线和源线与所述存储单元阵列连接；
写入驱动器，被配置为在写入操作中输出写入电压；以及
感测放大器，被配置为在读取操作中输出读取电压，
其中，所述列解码器包括连接到位线和源线的开关，
其中，所述开关中的每个连接到所述位线中的相应位线和所述源线中的相应源线，以及
所述列解码器包括读取和写入解码器，被配置为在写入操作中将所述位线和所述源线与写入驱动器连接，并且在读取操作中将所述位线和所述源线与感测放大器连接，
其中，所述开关中的每个包括将相应位线和写入驱动器连接的第一NMOS晶体管和第一PMOS晶体管，
其中，在写入操作中，在从所述开关中选择的开关中，电源电压被传送到第一NMOS晶体管的栅极，并且接地电压被传送到第一PMOS晶体管的栅极，并且
其中，在写入操作中，在所述开关中的未选择的开关中，接地电压被传送到第一NMOS晶体管的栅极，并且写入电压被传送到第一PMOS晶体管的栅极。
15.根据权利要求14所述的存储器设备，其中，写入电压高于电源电压。
16.根据权利要求14所述的存储器设备，其中，所述开关中的每个包括将相应源线与读取和写入解码器连接的第二NMOS晶体管和第二PMOS晶体管，
其中，在写入操作中，在选择的开关中，电源电压被传送到第二NMOS晶体管的栅极，并且接地电压被传送到第二PMOS晶体管的栅极，并且
其中，在写入操作中，在未选择的开关中，接地电压被传送到第二NMOS晶体管的栅极，并且写入电压被传送到第二PMOS晶体管的栅极。
17.根据权利要求14所述的存储器设备，其中，所述开关中的每个还包括：
传输门，被配置为当第一NMOS晶体管的栅极的电压是电源电压时，将接地电压传送到第一PMOS晶体管的栅极。
18.根据权利要求14所述的存储器设备，其中，所述开关中的每个还包括：
第二NMOS晶体管，被配置为当第一NMOS晶体管的栅极的电压是接地电压时，将接地电压传送到相应位线。
19.根据权利要求18所述的存储器设备，其中，所述开关中的每个还包括：
第二PMOS晶体管，被配置为取决于位线的电压将写入电压传送到第一PMOS晶体管的栅极。
20.一种存储器设备的操作方法，所述存储器设备包括连接到字线、位线和源线的存储单元，所述方法包括：
在连接到从所述位线中选择的位线的第一传输门处建立电源电压和接地电压，以将写入电压传送到选择的位线；以及
在连接到所述位线中的未选择的位线的第二传输门处建立写入电压和接地电压，以将写入电压传送到未选择的位线。
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