JP2011187140A

JP2011187140A - 不揮発性半導体記憶装置

Info

Publication number: JP2011187140A
Application number: JP2010053595A
Authority: JP
Inventors: Mitsuru Hogyoku; 充宝玉; Shigeo Kondo; 重雄近藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-03-10
Filing date: 2010-03-10
Publication date: 2011-09-22

Abstract

【課題】高効率的に書き込みを行うことができる不揮発性半導体記憶装置を提供する。
【解決手段】直列接続された複数のメモリセルトランジスタＭＴと、メモリセルトランジスタの一端とソース線との間に接続された選択ゲートトランジスタＳＴ２と、メモリセルトランジスタの他端とビット線との間に接続された選択ゲートトランジスタＳＴ１と、ソース線に第１の電圧を印加し、ビット線に第１の電圧よりも高く且つ第１の電圧との差がトンネル絶縁膜のバリアハイトに対応する電圧よりも小さい第２の電圧を印加し、書き込み対象のメモリセルトランジスタＭＴとソース線との間に位置し、且つ書き込み対象のメモリセルトランジスタに隣接する隣接メモリセルトランジスタＭＴの導通状態を、他のメモリセルトランジスタＭＴの導通状態よりも弱くすることで書き込み対象のメモリセルトランジスタに書き込みを行う制御回路と、を具備する。
【選択図】図３

Description

本発明は、不揮発性半導体記憶装置に関する。

ＮＡＮＤ型不揮発性半導体記憶装置の書き込み動作として、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ型のトンネル電流（以下、ＦＮトンネル電流と略す）を利用して、シリコン基板中の電子を浮遊ゲートに注入する方法がある。ところが、この場合、シリコン酸化膜を中心に構成されるトンネル絶縁膜に、１０〜１１ＭＶ／ｃｍ程度以上の高電界を印加する必要がある（例えば、非特許文献１を参照）。そのため、データを書込む時に、制御ゲートに印加する電圧（以下、プログラム電圧と呼ぶ）と、該制御ゲート及び該制御ゲート下の浮遊ゲート間の容量結合比（以下、第一容量結合比と呼ぶ）とを、共に高く設定する必要がある。

しかしながら、ＮＡＮＤ型不揮発性半導体記憶装置の微細化にともない、隣接メモリセル間の距離が縮小される。これにより、プログラム電圧が印加される制御ゲートと、該制御ゲートに隣接する制御ゲート下の浮遊ゲートとの間の距離も、同様に縮小される。そのため、プログラム電圧が印加される制御ゲートと該浮遊ゲートとの間のリーク電流が増加し、誤消去動作が起きる可能性がある。さらに、プログラム電圧が印加される制御ゲート及び該浮遊ゲート間の容量結合比（以下、第二容量結合比と呼ぶ）もまた、増加する。そのため、前記浮遊ゲートの電圧が、過剰に増加することによって生じる誤書き込み動作も増加する。これら誤動作を抑制するには、前記浮遊ゲート上の制御ゲートに印加する電圧を最適化するか、または、プログラム電圧に上限を設けざるを得ない。ところが、前者の、前記浮遊ゲート上の制御ゲートに印加する電圧の最適化は、ブースト不足型やＧａｔｅＩｎｄｕｃｅｄＤｒａｉｎＬｅａｋａｇｅ型（例えば、非特許文献２を参照）に代表されるような、古くから知られている誤書き込みを抑制するために利用しなければならないため、最適化の自由度が残されていない。このため、微細化が進むにつれて、プログラム電圧に上限を設けざるを得なくなってきている。

また、第一容量結合比を高く設定する方法として、隣接する浮遊ゲート間に制御ゲートを落とし込む入れ子構造型のゲートスタック加工技術が用いられてきた。しかしながら、微細化とともに、ゲートスタック加工技術に限界が見え始めてきた。すなわち、微細化が進むにつれて、第一容量結合比を高く設定することが困難になってきている。

ところで、プログラム電圧の高電圧化を避ける方法として、シリコン基板と浮遊ゲートとの間のトンネル絶縁膜を薄膜化する方法がある。また、第一容量結合比を高く設定する方法として、浮遊ゲートと制御ゲートとの間の電極間絶縁膜の薄膜化をする方法がある。ところが、シリコン酸化膜を中心に構成されるトンネル絶縁膜の薄膜化は、ＳｔｒｅｓｓＩｎｄｕｃｅｄＬｅａｋａｇｅＣｕｒｒｅｎｔと呼ばれるストレス誘起型のリーク電流が増大する。これにより、データ・リテンションなど、信頼性に関連する種々の特性の悪化をまねく（例えば、非特許文献３を参照）。また、電極間絶縁膜の薄膜化は、該電極間絶縁膜を流れるリーク電流の増大を引き起こし、データ書き込み飽和の問題を引き起こす。すなわち、トンネル絶縁膜と電極間絶縁膜の薄膜化は、ＮＡＮＤ型不揮発性半導体メモリの微細化に内在する課題を解決できるとは言えない。

Ａ．Ｋｏｌｏｄｎｙ，ｅｔａｌ．， "ＡｎａｌｙｓｉｓａｎｄＭｏｄｅｌｉｎｇｏｆＦｌｏａｔｉｎｇ−ＧａｔｅＥＥＰＲＯＭＣｅｌｌｓ，" ＩＥＥＥＴｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，ｖｏｌ．ＥＤ−３３，ｐｐ．８３５−８４４，１９８６．Ｊ．−Ｄ．Ｌｅｅ，ｅｔａｌ．， "ＡＮｅｗＰｒｏｇｒａｍｍｉｎｇＤｉｓｔｕｒｂａｎｃｅＰｈｅｎｏｍｅｎｏｎｉｎＮＡＮＤＦｌａｓｈＭｅｍｏｒｙｂｙＳｏｕｒｃｅ／ＤｒａｉｎＨｏｔ−ＥｌｅｃｔｒｏｎｓＧｅｎｅｒａｔｅｄｂｙＧＩＤＬＣｕｒｒｅｎｔ，" ｉｎＮｏｎ−ＶｏｌａｔｉｌｅＳｅｍｉｃｏｎｄｕｃｔｏｒＭｅｍｏｒｙＷｏｒｋｓｈｏｐ，２００６，ｐｐ．３１−３３．Ｋ．Ｎａｒｕｋｅ，ｅｔａｌ．， "ＳｔｒｅｓｓＩｎｄｕｃｅｄＬｅａｋａｇｅＣｕｒｒｅｎｔＬｉｍｉｔｉｎｇｔｏＳｃａｌｅＤｏｗｎＥＥＰＲＯＭＴｕｎｎｅｌＯｘｉｄｅＴｈｉｃｋｎｅｓｓ，" ｉｎＩＥＤＭＴｅｃｈ．Ｄｉｇ．，１９８８，ｐｐ．４２４−４２７．

本発明は、高効率的に書き込みを行うことができる不揮発性半導体記憶装置を提供することを目的としている。

本発明の一視点に係る不揮発性半導体記憶装置の態様は、半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた中間絶縁膜と、前記中間絶縁膜上に設けられた制御ゲートとをそれぞれが有し、直列接続された複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの一端とソース線との間に接続された第１の選択ゲートトランジスタと、前記複数のメモリセルトランジスタの他端とビット線との間に接続された第２の選択ゲートトランジスタと、前記ソース線に第１の電圧を印加し、前記ビット線に前記第１の電圧よりも高く且つ前記第１の電圧との差が前記トンネル絶縁膜のバリアハイトに対応する電圧よりも小さい第２の電圧を印加し、書き込み対象のメモリセルトランジスタと前記ソース線との間に位置し、且つ前記書き込み対象のメモリセルトランジスタに隣接する、隣接メモリセルトランジスタの導通状態を、他のメモリセルトランジスタの導通状態よりも弱くすることで前記書き込み対象のメモリセルトランジスタの前記電荷蓄積層に書き込みを行う制御回路と、を具備することを特徴とする。

本発明によれば、高効率的に書き込みを行うことができる不揮発性半導体記憶装置を提供することができる。

本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。本発明の実施形態に係るブロックＢＬＫの一部を模式的に示した平面図である。図２のＡ−Ａ線に沿った断面図である。カットオフ制御ゲート電極Ｖｃｕｔと、プログラム電圧Ｖｐｇｍとの設定方法を示した図である。

以下、本発明の実施形態の詳細を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

（第１の実施形態）
図１〜図３を用いて、本発明の第１の実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の基本的な構成について説明する。図１は本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。

図１に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ロウデコーダ２、ドライバ回路３、電圧発生回路４、センスアンプ５、及び制御部６を備えている。

まず、メモリセルアレイ１について説明する。メモリセルアレイ１は、データ保持可能な複数の不揮発性のメモリセルトランジスタ（メモリセル）ＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、複数の不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング（ＮＡＮＤセル）７を備えている。なお説明の簡単化のため、以下ではブロックＢＬＫ０乃至ＢＬＫｓ区別しない場合には、単にブロックＢＬＫと呼ぶ。ＮＡＮＤストリング７の各々は、例えばｎ＋１個（ｎは自然数）のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にトンネル絶縁膜（不図示）を介在して形成された電荷蓄積層（不図示）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、電極間絶縁膜と呼ぶ）（不図示）と、更に電極間絶縁膜上に形成された制御ゲート電極（コントロールゲート電極）（不図示）とを有する。なお、メモリセルトランジスタＭＴの個数は、８個、１６個、３２個、６４個、１２８個、２５６個、または５１２個等であってもよく、その数は限定されるものではない。また互いに隣接するメモリセルトランジスタＭＴ同士は、ソースまたはドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、前記ソース及びドレインの電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

メモリセルアレイ１において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬｎのいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート（選択ゲート）線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬｎを区別しない場合には、単にワード線ＷＬと呼ぶ。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には、単にビット線ＢＬと呼ぶ。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のＮＡＮＤストリング７はブロックＢＬＫ単位で一括してデータが消去される。

次にロウデコーダ２について説明する。ロウデコーダ２は、ブロックデコーダ２０、及びｎチャネル型ＭＯＳトランジスタ２１乃至２３を備える。ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部６から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。すなわち、選択されたメモリセルトランジスタＭＴが含まれるブロックＢＬＫに対応するＭＯＳトランジスタ２１乃至２３が接続される制御線ＴＧを選択して、該ＭＯＳトランジスタ２１乃至２３をオン状態とする。このとき、ブロックデコーダ２０からは、ブロック選択信号が出力される。ブロック選択信号とは、データの読み出し、書き込み、消去など行う際に、ロウデコーダ２が複数あるメモリブロックＢＬＫ０乃至ＢＬＫｓのうちいずれかを選択する信号である。またこれにより、ロウデコーダ２は、選択されたブロックＢＬＫに対応するメモリセルアレイ１のロウ（ワード線ＷＬ）方向を選択する。つまり、ブロックデコーダ２０から与えられる選択信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬｎに対し、ドライバ回路３から与えられた電圧をそれぞれ印加する。

次にドライバ回路３について説明する。ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備える。本実施形態では、ブロックＢＬＫ０に対応したワード線ドライバ３３、セレクトゲート線ドライバ３１、３２のみを図示する。しかし実際では、これらワード線ドライバ３３、セレクトゲート線ドライバ３１、及び３２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられた、例えばｎ＋１本のワード線ＷＬ及びセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。

制御部８から与えられるページアドレスのデコード結果に応じて、選択されたブロックＢＬＫが選択されると、ワード線ドライバ３３は、該選択されたワード線ＷＬを介し、ドライバ回路３から与えられた必要とされる電圧をメモリセルトランジスタＭＴの制御ゲートへと転送する。

また制御部８から与えられるロウアドレス（ページアドレス）のデコード結果に応じて、選択されたブロックＢＬＫが選択されると、セレクトゲート線ドライバ３１は、ブロックＢＬＫに対応するセレクトゲート線ＳＧＤ１を介し、それぞれ必要とする電圧を選択トランジスタＳＴ１のゲートへと転送する。また、この時、ゲートには信号ｓｇｄが転送される。つまり、セレクトゲート線ドライバ３１は、メモリセルトランジスタＭＴにおいて書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。

また、セレクトゲート線ドライバ３１と同様に選択されたブロックＢＬＫが選択されると、セレクトゲート線ドライバ３２は、メモリセルトランジスタＭＴにおいて書き込み時、読み出し時、データのベリファイ時にセレクトゲート線ＳＧＳ１を介してそれぞれ必要とする電圧を選択トランジスタＳＴ２のゲートに転送する。

次に電圧発生回路４について説明する。図示するように電圧発生回路４は第１電圧発生回路４１、第２電圧発生回路４２、及び第３電圧発生回路４３を備える。第１電圧発生回路４１乃至第３電圧発生回路４３は、リミッタ回路（不図示）及びチャージポンプ回路（不図示）を備える。チャージポンプ回路は、制御部６により例えばデータの書き込み動作、消去動作、及び読み出し動作に必要な電圧を発生する。そして発生された上記各々の電圧は、ノード（不図示）から出力され、ドライバ回路３を介してＮＡＮＤ型フラッシュメモリ内の例えば、ロウデコーダ２に供給される。リミッタ回路はノードの電位を監視しつつ、該ノードの電位に応じてチャージポンプ回路を制御する。すなわち、リミッタ回路はノードの電位が所定の値よりも高ければ、チャージポンプ回路のポンピングを停止し、該ノードの電位を降圧させる。そして、ノードの電位が所定の値よりも低ければ、チャージポンプ回路にポンピングするよう命令し、該ノードの電位を昇圧させる。

次に上記第１電圧発生回路４１乃至第３電圧発生回路４３が発生する電圧について説明する。第１電圧発生回路４１はデータの書き込み時に電圧Ｖｐｇｍを発生させ、選択ワード線ＷＬに該電圧Ｖｐｇｍを転送する。電圧Ｖｐｇｍとは、メモリセルトランジスタＭＴにおけるチャネルの電荷が電荷蓄積層に注入され、該メモリセルトランジスタＭＴの閾値が別レベルに遷移する程度の大きさの電圧である。

そして、第２電圧発生回路４２は、電圧ＶｐａｓｓＳ及びＶｐａｓｓＢを発生させ、非選択ワード線ＷＬに該電圧ＶＰＡＳＳを転送する。電圧ＶＰＡＳＳとはメモリセルトランジスタＭＴがオン状態（導通状態）とされる電圧である。

そして、第３電圧発生回路４３は電圧Ｖｃｕｔを発生させ、選択ワード線ＷＬのソース側に隣接する非選択ワード線ＷＬに該電圧Ｖｃｕｔを転送する。電圧Ｖｃｕｔは、例えばメモリセルトランジスタＭＴにチャネルを形成しない電圧である。

センスアンプ５は、データの読み出し時にメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。より具体的には、センスアンプ５は電圧ＶＤＤをビット線ＢＬにプリチャージする。そして、センスアンプ５はビット線ＢＬにおける電圧（または電流）をセンスする。

また、データの書き込み時には、電圧発生回路４から転送された電圧ＶＤＤをビット線ＢＬに転送する。

なお、データの読み出し及び書き込みは、隣接する２本のビット線ＢＬのうちの１本ずつ行われる。隣接する２本のビット線ＢＬの組は、それぞれビット線ＢＬ０、ＢＬ１の組、ビット線ＢＬ２、ビット線ＢＬ３の組、ビット線ＢＬ４、ビット線ＢＬ５の組であり、以下同様である。すなわち、ｎ本のビット線ＢＬのうち、ｎ／２本のビット線ＢＬに対して、一括して読み出し及び書き込みが行われる。以下では、ビット線ＢＬの１組のうち、読み出しまたは書き込み対象となるビット線ＢＬを選択ビット線ＢＬと呼び、非対象となるビット線ＢＬを非選択ビット線ＢＬと呼ぶ。

次に制御部６について説明する。制御部６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。具体的には、第１電圧発生回路４１乃至第３電圧発生回路４３によるそれぞれの電圧の出力タイミングの制御などである。そして、制御部６は上記アドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。制御部６は、ブロック選択信号をロウデコーダ２に出力する。

次に、図２を用いて、本発明の第１の実施形態に係るブロックＢＬＫを概略的に説明する。

図２に示すように、例えばｐ型半導体基板には列方向（ＡＡ方向）に延びるストライプ形状の素子領域ＡＡが、列方向に直交する行方向（ワード線ＷＬ方向）に沿って複数設けられている。隣接する素子領域ＡＡ間には列方向に延びる素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって隣接する素子領域ＡＡ同士は電気的に分離されている。ｐ型半導体基板上には、複数の素子領域ＡＡを跨ぐようにして、行方向に延びたストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。列方向で隣接するワード線ＷＬ間、及びワード線ＷＬとセレクトゲート線との間の素子領域ＡＡには、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。

列方向でメモリセルトランジスタＭＴと隣接しない選択トランジスタＳＴ１の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、列方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。また列方向でメモリセルトランジスタＭＴと隣接しない選択トランジスタＳＴ２の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は図示せぬソース線ＳＬに接続される。

次に、図３を用いて、上記構成のブロックＢＬＫにおけるＮＡＮＤストリング７の断面構成について概略的に説明する。図３は図２のＡ−Ａ線に沿った断面図である。

図３に示すように、ｐ型半導体基板１００の表面領域内にｎ型ウェル領域１０１が形成されている。ｎ型ウェル領域１０１の表面領域内にはｐ型ウェル領域１０２が形成されている。ｐ型ウェル領域１０２上には中間絶縁膜となるゲート絶縁膜（トンネル絶縁膜）１０４が形成され、ゲート絶縁膜１０４上に、メモリセルトランジスタＭＴの積層構造、及び選択トランジスタＳＴ１、ＳＴ２の積層構造が形成されている。メモリセルトランジスタＭＴとして、ゲート絶縁膜１０４上に浮遊ゲート電極（電荷蓄積層）１０５、絶縁膜（電極間絶縁膜）１０６、及び制御ゲート電極（多結晶シリコン層）１０７が順次形成されている。また、選択トランジスタＳＴ１、ＳＴ２として、ゲート絶縁膜１０４上に浮遊ゲート電極１０５、及び制御ゲート電極（多結晶シリコン層）１０７が順次形成されている。制御ゲート電極１０７として多結晶シリコン層を用いる場合、多結晶シリコン層の表面は金属シリサイド化されている。

制御ゲート電極１０７は、図１におけるビット線ＢＬ方向に直交するワード線ＷＬ方向で隣接するもの同士で共通接続されており、ワード線ＷＬとしても機能する。

また選択トランジスタＳＴ１、ＳＴ２において、浮遊ゲート電極１０５はワード線ＷＬ方向で隣接するもの同士で共通接続されている。そして、浮遊ゲート電極１０５及び制御ゲート電極１０７が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、制御ゲート電極１０７のみがセレクトゲート線ＳＧＳ、ＳＧＤとして機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン１０７の電位は、一定の電位、またはフローティングの状態とされる。

ゲート電極間に位置するｐ−ウェル領域１０２表面内には、ｎ＋型不純物拡散層１０３が形成されている。ｎ＋不純物拡散層１０３は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋不純物拡散層１０３、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるトランジスタが形成されている。

またｐ型半導体基板１００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜１０８が形成されている。層間絶縁膜１０８中には、ソース側の選択トランジスタＳＴ２のｎ＋不純物拡散層（ソース）１０３に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜１０８表面には、コンタクトプラグＣＰ２に接続される金属配線層１０９が形成されている。金属配線層１０９はソース線ＳＬの一部として機能する。また層間絶縁膜１０８中には、ドレイン側の選択トランジスタＳＴ１のｎ＋不純物拡散層（ドレイン）１０３に達するコンタクトプラグＣＰ３に接続される金属配線層１１０が形成されている。層間絶縁膜１０８上には層間絶縁膜１１１が形成されている。層間絶縁膜１１１上には層間絶縁膜１１２が形成されている。層間絶縁膜１１２上には金属配線層１１３が形成されている。金属配線層１１３はビット線ＢＬとして機能する。層間絶縁膜１１１、１１２中には、その上面で金属配線層１１３に接し、底面で金属配線層１１０に接するコンタクトプラグＣＰ４が形成されている。そして、コンタクトプラグＣＰ３、金属配線層１１０、及びコンタクトプラグＣＰ４が、図２においてコンタクトプラグＣＰ１として機能する。また、金属配線層１１３上に、絶縁膜１１４が形成されている。

次に、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリへのデータの書き込み方法を概略的に説明する。本実施形態では、データの書き込みを行う前に、書き込みが行われる列のメモリセルトランジスタＭＴを消去状態にしておく。

先ず、ソース線ＳＬの電位が書き込み選択ソース線電圧（例えば３Ｖ）ＶＳとされ、ビット線ＢＬの電位は、前記書き込み選択ソース線電圧よりもシリコン酸化膜のバリアハイト程度未満の電圧（例えば３．１５Ｖ未満）分だけ大きい、書き込み選択ビット線電圧（例えば５Ｖ）ＶＢとされる。そして、半導体基板１００の電位は、前記書き込み選択ソース線電圧と同一、またはその近傍の基板電圧（例えば３Ｖ）Ｖｓｕｂとされ、ソース線側の選択トランジスタＳＴ２の電位（ＳＧＳの電位）は、選択トランジスタＳＴ２が導通状態（オン状態）となるようなソース線側選択ゲート電圧（例えば５．５Ｖ）ＶｓｇＳとされる。さらに、ビット線側の選択トランジスタＳＴ１の電位（ＳＧＤの電位）は、選択トランジスタＳＴ１が導通状態となるようなビット線側選択ゲート電圧（例えば８．５Ｖ）ＶｓｇＢとされる。

また同時に、データの書き込みが行われる（データの書き込み対象の）、ソース線側から数えてｉ番目の書き込み選択メモリセルトランジスタＭＴの電位（ワード線ＷＬｉの電位）は、プログラム電圧（例えば１０Ｖ）Ｖｐｇｍとされ、前記書き込み選択メモリセルトランジスタＭＴにソース線側から隣接する、ソース線側から数えてｉ−１番目のメモリセルトランジスタＭＴ（以下、カットオフメモリセルトランジスタＭＴと呼ぶ）の電位（ワード線ＷＬｉ−１の電位）は、第１の書き込み非選択制御ゲート電圧（例えば０Ｖであり、以下、カットオフ制御ゲート電圧と呼ぶ）Ｖｃｕｔとされる。なお、カットオフ制御ゲート電極Ｖｃｕｔは、カットオフメモリセルトランジスタＭＴにソース線及びビット線の電位差を集中させるような電圧であって、カットオフメモリセルトランジスタＭＴを完全に非導通状態（オフ状態）にさせない程度の電圧（しきい値付近の電圧）に設定する。そして、前記カットオフメモリセルトランジスタＭＴよりもソース線側に位置するソース線側から数えてｉ−２番目以前の全てのメモリセルトランジスタＭＴ（選択トランジスタＳＴ２とカットオフメモリセルトランジスタＭＴとの間の全てのメモリセルトランジスタＭＴであり、以下、ソース線側書き込み非選択メモリセルトランジスタＭＴと呼ぶ）の電位（ワード線ＷＬ０〜ワード線ＷＬｉ−２の電位）は、第２の書き込み非選択制御ゲート電圧（例えば１１．５Ｖであり、以下、ソース線側書き込み非選択制御ゲート電圧と呼ぶ）ＶｐａｓｓＳとされ、前記書き込み選択メモリセルトランジスタＭＴよりもビット線側に位置するソース線から数えてｉ＋１番目以降のすべてのメモリセルトランジスタＭＴ（選択トランジスタＳＴ１と前記書き込み選択メモリセルトランジスタＭＴとの間の全てのメモリセルトランジスタＭＴであり、以下、ビット線側書き込み非選択メモリトランジスタＭＴと呼ぶ）の電位（ワード線ＷＬｉ＋１〜ワード線ＷＬｎの電位）は、第３の書き込み非選択制御ゲート電圧（例えば１５．５Ｖであり、以下、ビット線側書き込み非選択制御ゲート電圧と呼ぶ）ＶｐａｓｓＢとされる。

これにより、選択トランジスタＳＴ２、及びソース線側書き込み非選択メモリセルトランジスタＭＴの下にはチャネル領域が形成され、導通状態（オン状態）となる。また、書き込み選択メモリセルトランジスタＭＴ、ビット線側書き込み非選択制御ゲート、及び選択トランジスタＳＴ１の下にはチャネル領域が形成され、導通状態（オン状態）となる。カットオフメモリセルトランジスタＭＴの下には微弱な電流が流れる程度のチャネル領域が形成され、上述した選択トランジスタＳＴ１、ＳＴ２、書き込み選択メモリセルトランジスタＭＴ、ソース線側書き込み非選択メモリセルトランジスタＭＴ、及びビット線側書き込み非選択制御ゲートの導通状態よりも弱い導通状態となる。

この前記書き込み選択メモリセルトランジスタＭＴを、選択トランジスタＳＴ１に隣接するメモリセルトランジスタＭＴから、選択トランジスタＳＴ２に隣接するメモリセルトランジスタＳＴ２に隣接するメモリセルトランジスタＭＴ（ビット線側のメモリセルトランジスタＭＴからソース線側のメモリセルトランジスタＭＴ）へと１つずつ順に書き込み動作を行う。つまり、ｉがｎから０になるまでｉ−１に更新して書き込み動作を順に行う。

なお、書き込み選択ソース線電圧ＶＳと基板電圧Ｖｓｕｂは、後述する式から算出されるカットオフ制御ゲート電圧Ｖｃｕｔが０Ｖ以上になるよう設定することが好ましい。それにより、負の電源電圧を利用しない形態とすることができる。

また、非特許文献（Ｓ．Ｍ．Ｓｚｅ，ＰｈｙｓｉｃｓｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ，２ｎｄＥｄｉｔｉｏｎ（ＪｏｈｎＷｉｌｅｙ＆Ｓｏｎｓ，ＮｅｗＹｏｒｋ，１９８１）．）に見られるように、シリコン基板（半導体基板）の伝導帯から見たシリコン酸化膜の障壁エネルギーは、典型的には３．１５ｅＶ程度である。そして、書き込み選択ビット線電圧ＶＢは、低エネルギーのチャネルホットエレクトロン発生に必要な正の加速電圧（３．１５Ｖに満たない、例えば２Ｖ）を、書き込み選択ソース線電圧ＶＳに加えた値に設定する。書き込み選択ソース線電圧をＶＳ（単位はＶ）、書き込み選択ビット線電圧をＶＢ（単位はＶ）とすると、書き込み選択ビット線電圧ＶＢは、（式１）ＶＳ＜ＶＢ＜ＶＳ＋３．１５Ｖの関係を満たすように設定される。

また、選択トランジスタＳＴ２と、選択トランジスタＳＴ１には、共に導通状態となるような適切なオーバードライブ電圧が印加される。選択トランジスタＳＴ１、ＳＴ２の基板バイアスなしでのしきい値（例えば１Ｖ）をＶｔｈｓｇ、選択トランジスタＳＴ１、ＳＴ２の基板バイアス係数（例えば０．５）をγｓｇ、選択トランジスタＳＴ１、ＳＴ２のオーバードライブ電圧（例えば１．５Ｖ）をＶｏｖｓｇ、とすると、ソース線側選択ゲート電圧ＶｓｇＳ及びビット線側選択ゲート電圧ＶｓｇＢは、（式２）ＶｓｇＳ＝ＶＳ＋Ｖｔｈｓｇ＋（ＶＳ−Ｖｓｕｂ）γｓｇ＋Ｖｏｖｓｇ、（式３）ＶｓｇＢ＝ＶＢ＋Ｖｔｈｓｇ＋（ＶＢ−Ｖｓｕｂ）γｓｇ＋Ｖｏｖｓｇのように設定される。

そして、プログラム電圧Ｖｐｇｍは、ＦＮトンネル電流のみを利用した従来の書き込み方式の場合の電圧よりも、低く設定することができる。

ソース線側書き込み非選択制御ゲートＶｐａｓｓＳと、ビット線側書き込み非選択制御ゲートＶｐａｓｓＢには、共にソース線側書き込み非選択メモリセルトランジスタＭＴ及びビット線側書き込み非選択メモリセルトランジスタＭＴが導通状態となるよう、適切なオーバードライブ電圧が印加される。メモリセルトランジスタＭＴの対応する制御ゲートから見た基板バイアスなしでの最大しきい値（例えば３．５Ｖ）をＶｔｈｍａｘ、メモリセルトランジスタＭＴの第一容量結合比（例えば０．５）をＣｒ、メモリセルトランジスタＭＴの対応する浮遊ゲートから見た基板バイアス係数（例えば０．５）をγ、ソース線側書き込み非選択メモリセルトランジスタＭＴ及びビット線側書き込み非選択メモリセルトランジスタＭＴの対応する浮遊ゲートから見たオーバードライブ電圧（例えば２．５Ｖ）をＶｏｖ、とすると、ソース線側書き込み非選択制御ゲート電圧ＶｐａｓｓＳ、及びビット線側書き込み非選択制御ゲート電圧ＶｐａｓｓＢは、（式４）ＶｐａｓｓＳ＝ＶＳ＋Ｖｔｈｍａｘ＋（ＶＳ−Ｖｓｕｂ）γ／Ｃｒ＋Ｖｏｖ／Ｃｒ、（式５）ＶｐａｓｓＢ＝ＶＢ＋Ｖｔｈｍａｘ＋（ＶＢ−Ｖｓｕｂ）γ／Ｃｒ＋Ｖｏｖ／Ｃｒと設定されることが好ましい。

上述した低エネルギーのチャネルホットエレクトロンは、カットオフ制御ゲート電圧Ｖｃｕｔによって発生させられる。従って、カットオフメモリセルトランジスタＭＴには、前記加速電圧が印加されるように配慮しなければならない。そのためには、カットオフメモリセルトランジスタＭＴを、他のメモリセルトランジスタＭＴや、選択ゲートトランジスタＳＴ１、ＳＴ２よりも、十分に高抵抗にしなければならない。また、低エネルギーのチャネルホットエレクトロンを、十分な量だけ発生させるには、カットオフメモリセルトランジスタＭＴを、できる限り導通に近い状態にするのが望ましい。これら２つの条件を満たすようカットオフメモリセルトランジスタＭＴには、ＶｓｇＳ、ＶｓｇＢ、ＶｐａｓｓＳ、及びＶｐａｓｓＢの場合よりも十分に小さい、０Ｖ周辺のオーバードライブ電圧を印加することが好ましい。メモリセルトランジスタＭＴから見た基板バイアスなしでの消去状態のしきい値（例えば−３Ｖ）を、Ｖｔｈｅｒａｓｅ、メモリセルトランジスタＭＴの第一容量結合比をＣｒ、メモリセルトランジスタＭＴの対応する浮遊ゲートから見た基板バイアス係数をγ、カットオフメモリセルトランジスタＭＴの対応する浮遊ゲートから見たオーバードライブ電圧（例えば０Ｖ）をＶｏｖｃｕｔ、とすると、カットオフ制御ゲート電圧Ｖｃｕｔは、（式６）Ｖｃｕｔ＝ＶＳ＋Ｖｔｈｅｒａｓｅ＋（ＶＳ−Ｖｓｕｂ）γ／Ｃｒ＋Ｖｏｖｃｕｔ／Ｃｒ、（式７）Ｖｏｖｃｕｔ≒０（単位はＶ）、（式８）Ｖｏｖｃｕｔ＜＜Ｖｏｖｓｇ、（式９）Ｖｏｖｃｕｔ＜＜Ｖｏｖ、と設定することが好ましい。

上述した第１の実施形態によれば、書き込み選択メモリセルトランジスタＭＴのチャネル領域に低エネルギーのチャネルホットエレクトロンを発生させ（前記チャネル領域の電子温度を上げ）、電荷をチャネル領域から電荷蓄積層にトンネリングさせている。

より具体的には、書き込み選択メモリセルトランジスタＭＴが配置される列において、該書き込み選択メモリセルトランジスタＭＴに列方向で隣接するカットオフメモリセルトランジスタＭＴ以外の各種トランジスタ下のチャネル領域を導通状態にさせる。そして、ソース線電圧ＶＳとビット線電圧ＶＢとの差をトンネル絶縁膜１０４のシリコン酸化膜のエネルギー障壁である３．１５Ｖよりも少ない電圧となるように設定する。続いて、前記電圧がカットオフメモリセルトランジスタＭＴに集中するような電圧をカットオフメモリセルトランジスタＭＴに印加する。これにより、カットオフメモリセルトランジスタＭＴのチャネル領域を該各種トランジスタの導通状態よりも低い導通状態にさせる。このため、該書き込み選択メモリセルトランジスタＭＴのチャネル領域に低エネルギーのチャネルホットエレクトロンが発生される。その結果、該チャネル領域に存在する電子がエネルギーを有し、書き込み選択メモリセルトランジスタＭＴの電荷蓄積層への電荷のトンネリングが容易になる。従って、プログラム電圧Ｖｐｇｍを低減することが可能となる。

このため、従来のＦＮトンネル電流を用いた書き込みよりも、プログラム電圧を低くすることができる。これにより、プログラム電圧Ｖｐｇｍと、第一容量結合比とを、高く設定する必要がなくなる。その結果、ＮＡＮＤ型不揮発性半導体メモリの微細化が進んでも、高効率的に書き込みを行うことができる不揮発性半導体装置を提供することが可能である。

（第２の実施形態）
次に、図４を用いて、本発明の第２の実施形態について説明する。第２の実施形態では、プログラム電圧を段階的にステップアップさせる方法について説明する。

図４は、カットオフ制御ゲート電極Ｖｃｕｔと、プログラム電圧Ｖｐｇｍとの設定方法を示した図である。なお、第２の実施形態の半導体装置の基本的な構成は、上述した第１の実施形態と同様である。したがって、上述した第１の実施形態で説明した事項及び上述した第１の実施形態から容易に類推可能な事項についての説明は省略する。

カットオフ制御ゲート電圧Ｖｃｕｔの設定は、上述した式６に従わなければならない。しかしながら、メモリセルトランジスタの基板バイアスＶｓｕｂなしでの消去状態のしきい値が、ばらついてしまうことに起因して、カットオフ制御ゲート電圧Ｖｃｕｔを一義的に決定できないことがある。そのような場合、次の書き込み動作を追加する。ただし、メモリセルトランジスタＭＴの基板バイアスＶｓｕｂなしでの消去状態のしきい値のばらつきを考慮した上で、（式６）より、カットオフ制御ゲート電圧Ｖｃｕｔの最小値と最大値を、あらかじめ算出しておく。

図４に示すように、まず、カットオフ制御ゲート電圧Ｖｃｕｔを最小値（例えばー２Ｖ）で固定し、プログラム電圧Ｖｐｇｍを、最小値（例えば１０Ｖ）から最大値（例えば１５Ｖ）に到達するまで、ある刻み幅（例えば０．５Ｖ）でステップアップさせながら、第１の実施形態で説明した書き込み動作を繰り返す（ステップアップ書き込み）。そして、カットオフ制御ゲート電極Ｖｃｕｔを最小値（例えば−２Ｖ）から最大値（例えば２Ｖ）まで、ある刻み幅（例えば０．５Ｖ）でインクリメントさせながら、前記ステップアップ書き込みの動作を繰り返し行う。これにより、書き込み選択メモリセルトランジスタＭＴへの書き込みが完了する。つまり、図４で示すように、一つの書き込み選択メモリセルトランジスタに対し、９９回の書き込み動作を繰り返すことになる。

なお、カットオフ制御ゲート電圧Ｖｃｕｔの最小値が負になる場合、カットオフ制御ゲート電圧Ｖｃｕｔを含むすべてのノードの電圧を、前記最小値の絶対値以上だけ増加させることで、書き込み時のすべてのノードの電圧を０Ｖ以上とし、負の電源電圧を利用しない書き込み方式の形態とすることができる。

上述した第２の実施形態によれば、プログラム電圧Ｖｐｇｍ及びカットオフ制御ゲート電圧Ｖｃｕｔをステップアップさせながら第１で説明した書き込み動作を繰り返している。これにより、書き込み選択メモリセルトランジスタＭＴのしきい値が変動している場合においても、正確に書き込みを行うことが可能となっている。

なお、上述した第２の実施形態によれば、カットオフ制御ゲート電極Ｖｃｕｔを固定し、プログラム電圧Ｖｐｇｍをステップアップさせて書き込みを行う。そして、プログラム電圧Ｖｐｇｍが最大値になった時点で、カットオフ制御ゲート電極Ｖｃｕｔをステップアップさせ、カットオフ制御ゲート電極Ｖｃｕｔを固定し、再びプログラム電圧Ｖｐｇｍを最小値から最大値になるまでステップアップさせている。しかし、カットオフ制御ゲート電圧Ｖｃｕｔ及びプログラム電圧Ｖｐｇｍのステップアップの順序や幅はこれに限ったものではなく、書き込み選択メモリセルトランジスタＭＴへの書き込みが完了するものであれば、どのようなものでもよい。

また、上述した各実施形態において、ビット線電圧ＶＢ−ソース線電圧ＶＳが３．１５Ｖ未満になるように設定している。例えば、ビット線電圧ＶＢ−ソース線電圧ＶＳが３．１５Ｖ以上である場合、電荷蓄積層１０５への電荷注入電流のトンネル絶縁膜電界依存性が弱くなってしまい、ＦＮトンネル電流を利用した従来のステップアップ書き込みが有する、優れた書き込みしきい値制御性の利点を損なう可能性がある。また、ホットエレクトロン注入に起因する信頼性の問題も危惧される。このような事情を鑑み、上述した各実施形態では、ビット線電圧ＶＢ−ソース線電圧ＶＳを意図的に３．１５Ｖ未満に設定している。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１…メモリセルアレイ
２…ロウデコーダ
３…ドライバ回路
４…電圧発生回路
５…センスアンプ
６…制御部
７…ＮＡＮＤストリング
８…制御部
１００…半導体基板
１０１…ウェル領域
１０２…ウェル領域
１０３…不純物拡散層
１０４…トンネル絶縁膜
１０５…電荷蓄積層
１０６…絶縁膜
１０７…制御ゲート電極
１０８…層間絶縁膜
１０９…金属配線層
１１０…金属配線層
１１１…層間絶縁膜
１１２…層間絶縁膜
１１３…金属配線層
１１４…絶縁膜

Claims

半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた中間絶縁膜と、前記中間絶縁膜上に設けられた制御ゲートとをそれぞれが有し、直列接続された複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタの一端とソース線との間に接続された第１の選択ゲートトランジスタと、
前記複数のメモリセルトランジスタの他端とビット線との間に接続された第２の選択ゲートトランジスタと、
前記ソース線に第１の電圧を印加し、前記ビット線に前記第１の電圧よりも高く且つ前記第１の電圧との差が前記トンネル絶縁膜のバリアハイトに対応する電圧よりも小さい第２の電圧を印加し、書き込み対象のメモリセルトランジスタと前記ソース線との間に位置し、且つ前記書き込み対象のメモリセルトランジスタに隣接する、隣接メモリセルトランジスタの導通状態を、他のメモリセルトランジスタの導通状態よりも弱くすることで前記書き込み対象のメモリセルトランジスタの前記電荷蓄積層に書き込みを行う制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
前記制御回路はさらに、前記ビット線と前記書き込み対象のメモリセルトランジスタとの間のメモリセルトランジスタの制御ゲートへ印加する電圧を、前記ソース線と前記隣接メモリセルトランジスタとの間のメモリセルトランジスタの制御ゲートへ印加する電圧よりも高くすることを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記制御回路はさらに、前記書き込み対象のメモリセルトランジスタの制御ゲートに一定電圧ずつ増加させながら電圧を印加し、
前記隣接メモリセルトランジスタの制御ゲートに一定電圧ずつ増加させながら電圧を印加することを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
前記複数のメモリセルトランジスタにおいて、前記第２の選択ゲートトランジスタに隣接するメモリセルトランジスタから前記第１の選択ゲートトランジスタに隣接するメモリセルトランジスタまで、前記メモリセルトランジスタをひとつずつ順番に前記書き込み対象のメモリセルトランジスタとして、前記電荷蓄積層への前記書き込み動作を行うことを特徴とする請求項１乃至３のいずれか一項記載の不揮発性半導体記憶装置。
前記第２の電圧と前記第１の電圧との差は３．１５Ｖ未満であることを特徴とする請求項１乃至４のいずれか一項記載の不揮発性半導体記憶装置。