JP2009245556A - 半導体記憶装置 - Google Patents

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Abstract

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】選択トランジスタＳＴ１と、電流経路の一端が前記選択トランジスタＳＴ１の電流経路を介してデータ転送線ＢＬに接続されたメモリセルトランジスタＭＴと、前記選択トランジスタＳＴ１のゲートに接続されたセレクトゲート線ＳＧＤと、前記セレクトゲート線ＳＧＤを選択するロウデコーダ４とを具備し、前記ロウデコーダ４は転送回路１４を備え、前記転送回路１４は、電流経路の一端が前記セレクトゲート線ＳＧＤに接続され、前記電流経路の他端に与えられる第１電圧を前記セレクトゲート線ＳＧＤに転送するディプレッション型の第１ＭＯＳトランジスタ３３を含む第１スイッチ部を備える。
【選択図】 図４

Description

この発明は、半導体記憶装置に関する。例えば、ＮＡＮＤ型フラッシュメモリにおけるロウデコーダの構成に関する。
従来、不揮発性の半導体メモリとしてＮＡＮＤ型フラッシュメモリが知られている。そしてＮＡＮＤ型フラッシュメモリのデータの読み出し方法として、電流をセンスする方法を知られている（例えば特許文献１参照）。本方法によれば、全ビット線につき一括してデータを読み出せるため、読み出し動作を高速化出来る。
また本願発明者らによって、ＮＡＮＤ型フラッシュメモリの読み出し動作時において非選択ブロックのセレクトゲート線の電位をソース線の電位と等しくする方法が提案されている（特願２００６−２８３４５７）。本方法によれば、ソース線とウェルとをプリチャージするのに要する電荷量を減らすことが出来る。そのため、ビット線のプリチャージ時間を短縮化し、更なる高速動作が可能となる。
しかしながら、ソース線の電位が正の比較的高い電圧とされた際、ロウデコーダにおいてこの電圧をセレクトゲート線に転送することが困難となる場合が考え得る。電圧を転送できない場合、非選択ブロックにおけるメモリセルがビット線に接続される等の悪影響が想定され、このことに対する対策が必要とされる。
特表２００６−５００７２７号
この発明は、動作信頼性を向上出来る半導体記憶装置を提供する。
この発明の一態様に係る半導体記憶装置は、選択トランジスタと、電荷蓄積層と制御ゲートとを含む積層ゲートを備え、電流経路の一端が、前記選択トランジスタの電流経路を介してデータ転送線に接続されたメモリセルトランジスタと、前記選択トランジスタのゲートに接続されたセレクトゲート線と、前記メモリセルトランジスタの前記制御ゲートに接続されたワード線と、前記ワード線と前記セレクトゲート線とを選択するロウデコーダとを具備し、前記ロウデコーダは、前記セレクトゲート線に電圧を転送する転送回路を備え、前記転送回路は、電流経路の一端が前記セレクトゲート線に接続され、前記電流経路の他端に与えられる第１電圧を前記セレクトゲート線に転送するディプレッション型の第１ＭＯＳトランジスタを含む第１スイッチ部を備える。
本発明によれば、動作信頼性を向上出来る半導体記憶装置を提供出来る。
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
この発明の一実施形態に係る半導体記憶装置について、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
＜ＮＡＮＤ型フラッシュメモリの構成＞
図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、センスアンプ３、ロウデコーダ４、ドライバ回路５、ウェルドライバ６、ソース線ドライバ７、及び制御回路８を備えている。
まずメモリセルアレイ２について説明する。メモリセルアレイ２は、複数のメモリブロックＢＬＫ０〜ＢＬＫｍ（ｍは２以上の自然数）を備えている。以下、メモリブロックＢＬＫ０〜ＢＬＫｍを区別しない場合には、単にメモリブロックＢＬＫと呼ぶことにする。メモリブロックＢＬＫの各々は、ｎ個（ｎは１以上の自然数）のメモリセルユニット９を備えている。
メモリセルユニット９の各々は、例えば３２個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。
メモリブロックＢＬＫの各々において、同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１を、単にワード線ＷＬと呼ぶことがある。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、メモリセルユニット９を選択出来るのであればいずれか一方のみが設けられていても良い。
上記構成のメモリセルアレイ２において、同一列にあるメモリセルユニット９における選択トランジスタＳＴ１のドレインは、同一のビット線ＢＬ０〜ＢＬｎ（ｎは自然数）に共通に接続されている。ビット線ＢＬ０〜ＢＬｎについても、単にビット線ＢＬと呼ぶことがある。すなわちビット線ＢＬは、複数のメモリブロックＢＬＫ間で、メモリセルユニット９を共通接続する。他方、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳは、同一のメモリブロックＢＬＫ内において、メモリセルユニット９を共通接続する。また、メモリセルアレイ２に含まれるメモリセルユニット９は、同一のソース線ＳＬに共通接続されている。
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一のメモリブロックＢＬＫ内におけるメモリセルユニット９は一括してデータが消去される。すなわち、メモリブロックＢＬＫが消去単位となる。
次に、上記メモリセルアレイ２の備えるメモリセルユニット９の構成について、図２を用いて説明する。図２は、メモリセルユニット９のビット線方向に沿った断面図である。
図示するように、ｐ型半導体基板４０の表面領域内にｎ型ウェル領域４１が形成され、ｎ型ウェル領域４１の表面領域内にｐ型ウェル領域４２が形成されている。ｐ型ウェル領域４２上にはゲート絶縁膜４３が形成され、ゲート絶縁膜４３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜４３上に形成された多結晶シリコン層４４、多結晶シリコン層４４上に形成されたゲート間絶縁膜４５、及びゲート間絶縁膜４５上に形成された多結晶シリコン層４６を有している。ゲート間絶縁膜４５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜、またはそれらを含む積層構造、またはＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。またゲート絶縁膜４３はトンネル絶縁膜として機能するものである。
メモリセルトランジスタＭＴにおいては、多結晶シリコン層４４は浮遊ゲート（ＦＧ）として機能する。他方、多結晶シリコン層４６は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート（ワード線ＷＬ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層４４、４６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層４４、４６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層４４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層４６の電位は、一定の電位、またはフローティングの状態とされる。ゲート電極間に位置する半導体基板４０表面内には、ｎ＋型不純物拡散層４７が形成されている。不純物拡散層４７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層４７、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。
半導体基板４０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜４８が形成されている。層間絶縁膜４８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）４７に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜４８上には、コンタクトプラグＣＰ１に接続される金属配線層４９が形成されている。金属配線層４９はソース線ＳＬの一部として機能する。また層間絶縁膜４８中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）４７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜４８上に、コンタクトプラグＣＰ２に接続される金属配線層５０が形成されている。
層間絶縁膜４８上には、金属配線層４９、５０を被覆するようにして、層間絶縁膜５１が形成されている。そして層間絶縁膜５１中に、金属配線層５０に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜５１上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層５２が形成されている。金属配線層５２はビット線ＢＬとして機能する。
そして、メモリセルアレイ２に含まれる複数のメモリセルユニット９は、同一のウェル領域４２上に形成されている。
次に、上記メモリセルトランジスタＭＴの閾値分布について図３を用いて説明する。図３は、横軸に閾値電圧Ｖthをとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。
図示するように、各々のメモリセルトランジスタＭＴは８値（8-levels）のデータ（３ビットデータ）を保持出来る。すなわちメモリセルトランジスタＭＴは、閾値電圧Ｖthの低い順に“０”、“１”、“２”、“３”、…“７”の８種のデータを保持出来る。メモリセルトランジスタＭＴにおける“０”データの閾値電圧Ｖth０は、Ｖth０＜Ｖ０１である。“１”データの閾値電圧Ｖth１は、Ｖ０１＜Ｖth１＜Ｖ１２である。“２”データの閾値電圧Ｖth２は、Ｖ１２＜Ｖth２＜Ｖ２３である。“３”データの閾値電圧Ｖth３は、Ｖ２３＜Ｖth３＜Ｖ４４である。“４”データの閾値電圧Ｖth４は、Ｖ４４＜Ｖth４＜Ｖ４５である。“５”データの閾値電圧Ｖth５は、Ｖ４５＜Ｖth５＜Ｖ５６である。“６”データの閾値電圧Ｖth６は、Ｖ５６＜Ｖth６＜Ｖ６７である。そして、“７”データの閾値電圧Ｖth７は、Ｖ６７＜Ｖth７である。
そして、例えば上記電圧Ｖ１２が０Ｖである。すなわち、“０”データ及び“１”データの閾値電圧Ｖth０、Ｖth１は負の値であり、“２”〜“７”データの閾値電圧Ｖth２〜Ｖth７は正の値である。以下では、“ｉ”データ（ｉは１〜７のいずれか）についての電圧Ｖ（ｉ−１）ｉを、それぞれ“ｉ”データについての「読み出しレベル」と呼ぶことにする。つまり、電圧Ｖ０１は“１”データについての読み出しレベルであり、電圧Ｖ１２は“２”データについての読み出しレベルである。そして“１”〜“７”データのうち、“１”データの読み出しレベルが負の値であり、“２”データについての読み出しレベルはゼロであり、“２”データ以上のについての読み出しレベルは正の値である。
なお、０Ｖとなる読み出しレベルはＶ１２に限られるものでは無く、電圧Ｖ２３やまたはＶ４４であっても良く、またはＶ０１であっても良い。また、メモリセルトランジスタＭＴが保持可能なデータは上記８値に限らない。例えば２値（１ビットデータ）、４値（２ビットデータ）、または１６値（４ビットデータ）などであっても良い。
図１に戻ってフラッシュメモリ１の構成についての説明を続ける。センスアンプ３は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。この際センスアンプ３は、ビット線ＢＬに流れる電流をセンスすることにより、全ビット線ＢＬにつき一括してデータを判別する。またデータの書き込み時には、ビット線ＢＬに書き込みデータを転送する。
ロウデコーダ４は、メモリブロックＢＬＫ毎に設けられている。そしてロウデコーダ４は、データの書き込み動作時、読み出し動作時、及び消去時において、外部から与えられるロウアドレスＲＡに基づいて、対応するメモリブロックＢＬＫに接続されたセレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬに電圧を印加する。
ロウデコーダ４の構成について、図４を用いて説明する。図４は、ロウデコーダ４の回路図である。図示するようにロウデコーダ４は、ＭＯＳトランジスタ１０〜１２、ブロックデコーダ１３、及び転送回路１４を備えている。
ＭＯＳトランジスタ１０は、セレクトゲート線ＳＧＤに対応づけて設けられた、高耐圧型のエンハンスメント型ｎチャネルＭＯＳトランジスタである。従って、ＭＯＳトランジスタ１０は正の閾値を有する。ＭＯＳトランジスタ１０の電流経路の一端は、対応するセレクトゲート線ＳＧＤに接続され、他端は信号線ＳＧＤＤに接続される。
ＭＯＳトランジスタ１１は、セレクトゲート線ＳＧＳに対応づけて設けられた、高耐圧型のエンハンスメント型ｎチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ１１の電流経路の一端は、対応するセレクトゲート線ＳＧＳに接続され、他端は信号線ＳＧＳＤに接続される。
ＭＯＳトランジスタ１２の各々は、ワード線ＷＬ０〜ＷＬ３１にそれぞれ対応づけて設けられた、高耐圧型のエンハンスメント型ｎチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ１２の電流経路の一端は、対応するワード線ＷＬ０〜ＷＬ３１にそれぞれ接続され、他端はそれぞれ信号線ＣＧ０〜ＣＧ３１に接続される。以下、信号線ＣＧ０〜ＣＧ３１を区別しない場合には、単に信号線ＣＧと呼ぶ。
そして、同一のロウデコーダ４内においては、ＭＯＳトランジスタ１０〜１２のゲートは同一の制御線ＴＧに接続される。
ブロックデコーダ１３は、外部からロウアドレス、特にブロックアドレスを受け取りデコードする。ブロックアドレスとは、メモリセルアレイ２内においてデータの書き込み、読み出し、または消去を行うべきメモリセルトランジスタＭＴが含まれるメモリブロックＢＬＫを示すアドレスである。そして、ブロックアドレスのデコード結果に応じて制御線ＴＧに電圧を印加して、ＭＯＳトランジスタ１０〜１２をオンまたはオフさせる。図示するようにブロックデコーダ１３は、ＭＯＳトランジスタ２０〜２３、ＡＮＤゲート２４、及びインバータ２５を備えている。
ＡＮＤゲート２４は、外部より与えられるブロックアドレスの各ビットのＡＮＤ演算を行う。従って、ブロックアドレスが指し示すメモリブロックＢＬＫに対応するロウデコーダ４においては、ＡＮＤゲート２４は“Ｈ”レベルを出力する。他方、その他のロウデコーダ４においては、ＡＮＤゲート２４は“Ｌ”レベルを出力する。以下、ＡＮＤゲート２４の出力信号、すなわちブロックアドレスのデコード結果を、信号ＲＤＥＣＡＤと呼ぶ。なお、ＡＮＤゲート２４は高電圧側の電源電圧として例えば内部電圧ＶＤＤ（約２．５Ｖ）を使用し、低電圧側の電源電圧として０Ｖを使用する。すなわち、ＡＮＤゲート２４の出力ノードの電位は、“Ｈ”レベルを出力する際にはＶＤＤ、“Ｌ”レベルを出力する際には０Ｖとなる。
ＭＯＳトランジスタ２０は、低耐圧型のディプレッション型ｎチャネルＭＯＳトランジスタである。従ってＭＯＳトランジスタ２０の閾値は０Ｖ以下である。ＭＯＳトランジスタ２０は、電流経路の一端がＡＮＤゲート２４の出力ノードに接続され、ゲートに信号ＢＳＴＯＮが与えられる。信号ＢＳＴＯＮは、ブロックデコーダ４４のアドレス情報の取り込みの際に入力される信号である。信号ＢＳＴＯＮの詳細については後述する。
ＭＯＳトランジスタ２１は、ＭＯＳトランジスタ２０よりも高耐圧型のディプレッション型ｎチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ２１は、電流経路の一端がＭＯＳトランジスタ２０の電流経路の他端に接続され、電流経路の他端が信号線ＴＧに接続され、ゲートに信号ＢＳＴＯＮが与えられる。
インバータ２５は、信号ＲＤＥＣＡＤを反転させる。インバータ２５の出力を信号／ＲＤＥＣＡＤと呼ぶ。
ＭＯＳトランジスタ２３は、上記高耐圧型のエンハンスメント型ｐチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ２３は、電流経路の一端が制御線ＴＧに接続され、電流経路の他端がバックゲートに接続され、ゲートに信号／ＲＤＥＣＡＤが入力される。
ＭＯＳトランジスタ２２は、上記高耐圧型のディプレッション型ｎチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ２２は、電流経路の一端に電圧ＶＲＤＥＣが与えられ、他端がＭＯＳトランジスタ２３の電流経路の他端に接続され、ゲートが制御線ＴＧに接続される。電圧ＶＲＤＥＣは、データの書き込み時、読み出し時、及び消去時において、必要な値とされる。
上記構成のブロックデコーダ１３において、対応するメモリブロックＢＬＫにブロックアドレスが一致した際に、ＭＯＳトランジスタ２２、２３がオン状態とされ、これにより制御線ＴＧに電圧ＶＲＤＥＣが印加される。データの書き込み時にはＶＲＤＥＣ＝ＶＰＧＭＨとされ、読み出し時にはＶＲＤＥＣ＝ＶＲＥＡＤＨとされ、消去時にはＶＲＤＥＣ＝ＶＤＤとされる。その結果、ＭＯＳトランジスタ１０〜１２がオン状態とされる。電圧ＶＰＧＭＨ、ＶＲＥＡＤＨは、電圧ＶＤＤを昇圧して得た正の高電圧であり、これらについては後述する。
次に転送回路１４について、引き続き図４を参照しつつ説明する。転送回路１４の各々は、セレクトゲート線ＳＧＤ、ＳＧＳの各々に対応して設けられている。転送回路１４は、ＭＯＳトランジスタ３０〜３３及びインバータ３４を備えている。インバータ３４は、信号ＢＳＴＯＮを反転させる。
ＭＯＳトランジスタ３０は低耐圧型のエンハンスメント型ｎチャネルＭＯＳトランジスタであり、ＭＯＳトランジスタ３１は、低耐圧型のエンハンスメント型ｐチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ３０、３１の電流経路の一端は、共に信号線ＳＧＤＳに接続され、他端は共通接続され、ゲートにはそれぞれ信号／ＲＤＥＣＡＤ、ＲＤＥＣＡＤが入力される。
ＭＯＳトランジスタ３２は、低耐圧型のディプレッション型ｎチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ３２の電流経路の一端は、ＭＯＳトランジスタ３０、３１の電流経路の他端に接続され、ゲートにはインバータ３４の出力信号（＝／ＢＳＴＯＮ）が入力される。
ＭＯＳトランジスタ３３は、ＭＯＳトランジスタ３０〜３２よりも高耐圧型のディプレッション型ｎチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ３３の電流経路の一端は、ＭＯＳトランジスタ３２の電流経路の他端に接続され、他端はセレクトゲート線ＳＧＤ、またはＳＧＳに接続され、ゲートにはインバータ３４の出力信号（＝／ＢＳＴＯＮ）が入力される。
上記構成の転送回路１４において、ブロックアドレスが対応するメモリブロックＢＬＫに一致した際は、ＭＯＳトランジスタ３０、３１がオフ状態とされる。他方、不一致の際にはＭＯＳトランジスタ３０、３１がオン状態とされ、信号線ＳＧＤＳからセレクトゲート線ＳＧＤ、ＳＧＳに対して、必要な電圧が転送される。また、前述の通りＭＯＳトランジスタ３０〜３２は、ＭＯＳトランジスタ３３よりも低耐圧のＭＯＳトランジスタである。言い換えれば、ＭＯＳトランジスタ３０〜３２のゲート絶縁膜の膜厚は、ＭＯＳトランジスタ３３のゲート絶縁膜の膜厚よりも小さい。
図１に戻ってフラッシュメモリ１の構成についての説明を続ける。ドライバ回路５は、外部からロウアドレス、特にページアドレスを受け取りデコードする。ページアドレスとは、メモリセルアレイ２内においてデータの書き込み、読み出し、または消去を行うべきメモリセルトランジスタＭＴが含まれるページ（ワード線ＷＬ）を示すアドレスである。そして、ページアドレスのデコード結果に応じて、信号線ＣＧ０〜ＣＧ３１、ＳＧＤＤ、ＳＧＳＤ、ＳＧＤＳに電圧を印加する。
ドライバ回路５は、図示せぬセレクトゲート線ドライバ、ワード線ドライバ、及びＳＧＤＳドライバを備えている。ワード線ドライバは、信号線ＣＧ０〜ＣＧ３１毎に設けられ、ページアドレスのデコード結果に応じて、信号線ＣＧ０〜ＣＧ３１に電圧を印加する。セレクトゲート線ドライバは、信号線ＳＧＤＤ、ＳＧＳＤ毎に設けられ、データの書き込み、読み出し、及び消去に応じて、必要な電圧を信号線ＳＧＤＤ、ＳＧＳＤに印加する。ＳＧＤＳドライバは、信号線ＳＧＤＳに対応づけて設けられ、データの書き込み、読み出し、及び消去に応じて、必要な電圧を信号線ＳＧＤＤ、ＳＧＳＤに印加する。各ドライバによって信号線ＣＧ０〜ＣＧ３１、ＳＧＤＤ、ＳＧＳＤ、ＳＧＤＳに印加される電圧については、後に詳述する。
ウェルドライバ６は、メモリセルアレイ２が形成されたウェル領域４２に電圧を印加する。すなわち、メモリセルトランジスタＭＴのバックゲートバイアスを与える。ウェルドライバ６は、データの読み出し時には電圧ＶＲＥＦ＿ＳＲＣ（正電圧）をウェル領域４２に印加し、書き込み時には０Ｖを印加し、消去時には消去電圧ＶＥＲＡ（正の高電圧、例えば２０Ｖ）を印加する。
ソース線ドライバ７は、ソース線ＳＬに電圧を与える。ソース線ドライバ７は、データの読み出し時において、ソース線ＳＬに電圧ＶＲＥＦ＿ＳＲＣ（正電圧）を印加する。つまり、読み出し時において、ソース線ＳＬとウェル領域４２とは同電位とされる。
制御回路８は、外部からコマンド及びアドレスを受け取る。そして受け取ったコマンド及びアドレスに基づいて、上記回路ブロックの動作を、各種命令に基づいて制御する。また制御回路８はシーケンサを含み、データの書き込み動作、消去動作、及び読み出し動作における一連の処理（シーケンス）を制御する。また制御回路８は、図示せぬ電圧発生回路に対して、必要な種々の電圧を発生するよう命令する。
＜ＮＡＮＤ型フラッシュメモリ１の動作＞
次に、上記構成のＮＡＮＤ型フラッシュメモリ１におけるデータの読み出し動作、プログラム動作、及び消去動作について、特にロウデコーダ４の動作に着目しつつ、以下説明する。以下では、データの読み出し、プログラム、または消去を行うべきメモリセルトランジスタＭＴを含むメモリブロックＢＬＫを選択メモリブロックＢＬＫと呼び、含まないメモリブロックＢＬＫを非選択メモリブロックＢＬＫと呼ぶことにする。
＜データの読み出し動作＞
まず、データの読み出し動作について説明する。なお、下記説明は、データの書き込み動作時及び消去動作時において行うベリファイ時も同様である。書き込み動作は、データのプログラム動作とベリファイ動作との繰り返しによって行われる。プログラム動作は、メモリセルトランジスタＭＴの制御ゲート４６とチャネルとの間に電位差を発生させることで、電荷蓄積層４４に電子を注入する動作である。またベリファイ動作は、プログラムが行われたメモリセルトランジスタＭＴからデータを読み出すことによって、メモリセルトランジスタＭＴの閾値電圧が所望の値となっているか否かを確認する動作である。
上記データの読み出し動作について、図５及び図６を用いて説明する。図５は、読み出し動作時における信号ＢＳＴＯＮ、電圧ＶＲＤＥＣ、セレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬの電位変化を示すタイミングチャートであり、図６は読み出し動作時におけるロウデコーダ４の回路図である。以下では説明の簡単化のため、メモリセルアレイ２が２つのメモリブロックＢＬＫ０、ＢＬＫ１を有する場合において、メモリブロックＢＬＫ０のワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータが読み出される場合（ワード線ＷＬ０が選択ワード線の場合）を例に説明する。また、メモリブロックＢＬＫ０、ＢＬＫ１に対応するロウデコーダ４を、それぞれロウデコーダ４−０、４−１と呼ぶことにする。更に図６では紙面の都合上、各ロウデコーダ４−０、４−１につき１つの転送回路１４のみを示している。
データの読み出しに際してセンスアンプ３は、ビット線ＢＬのプリチャージを行い、ビット線ＢＬの電位を（ＶＲＥＦ＿ＳＲＣ＋ＶＰＲＥ）とする。更にソース線ドライバ７及びウェルドライバ６はそれぞれ、ソース線ＳＬ及びウェル領域４２に電圧ＶＲＥＦ＿ＳＲＣを印加する。
以下、選択メモリブロックＢＬＫ０に対応するロウデコーダ４−０と、非選択メモリブロックＢＬＫ１に対応するロウデコーダ４−１とにつき、それぞれ説明する。
まず、選択メモリブロックＢＬＫ０に対応するロウデコーダ４−０について説明する。図５における時刻ｔ０において、ブロックデコーダ１３はブロックアドレスをデコードする。するとブロックアドレスは、ロウデコーダ４−０が対応するメモリブロックＢＬＫ０と一致するので、ＡＮＤゲート２４は信号ＲＤＥＣＡＤ＝“Ｈ”レベル（例えばＶＤＤ）を出力する。従って、信号／ＲＤＥＣＡＤ＝“Ｌ”レベル（例えば０Ｖ）とされ、ＭＯＳトランジスタ２３はオン状態となる。また、制御回路８が信号ＢＳＴＯＮ＝“Ｈ”レベル（例えばＶＤＤ）とする。ＢＳＴＯＮ＝“Ｈ”とされることで、ｎチャネルＭＯＳトランジスタ２０、２１は共にオン状態となる。これにより、信号ＲＤＥＣＡＤが信号線ＴＧに転送され、信号線ＴＧ＝“Ｈ”レベル（例えばＶＤＤ）とされる。更に、電圧ＶＲＤＥＣ＝ＶＤＤであるので、ＭＯＳトランジスタ２２がオン状態となる。その結果、ＭＯＳトランジスタ２２、２３の電流経路を介して、ＶＲＤＥＣ＝ＶＤＤが信号線ＴＧに転送される。これにより、ＭＯＳトランジスタ１０〜１２はオン状態となる。
転送回路１４においては、信号ＲＤＥＣＡＤ＝“Ｈ”、／ＲＤＥＣＡＤ＝“Ｌ”であるので、ＭＯＳトランジスタ３０、３１がオフ状態となる。従って、セレクトゲート線ＳＧＤ、ＳＧＳは、信号線ＳＧＤＳと電気的に非接続とされる。転送回路の動作は、以降、同様であり、読み出し動作の期間中、セレクトゲート線ＳＧＤ、ＳＧＳと信号線ＳＧＤＳとは非接続とされる。
次に、時刻ｔ１においてＢＳＴＯＮ＝“Ｌ”とされると、ＭＯＳトランジスタ２０、２１はオフ状態とされる。しかしながらＭＯＳトランジスタ２２、２３はオン状態を維持するので、信号線ＴＧも“Ｈ”レベル（ＶＤＤ）を維持する。
次に時刻ｔ２において、制御回路８がＶＲＤＥＣ＝ＶＲＥＡＤＨとする。電圧ＶＲＥＡＤＨは、ＭＯＳトランジスタ１２に対して、電圧ＶＲＥＡＤの転送を可能とする電圧である。電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。つまり電圧ＶＲＥＡＤは、図３における電圧Ｖth７よりも大きい電圧である。そしてＶＲＥＡＤＨは、ＶＲＥＡＤよりも少なくともＭＯＳトランジスタ２２、２３、１２の閾値分だけ高い電圧である。ＶＲＤＥＣ＝ＶＲＥＡＤＨとされることで、信号線ＴＧ＝ＶＲＥＡＤＨとなる。
次に、時刻ｔ３においてドライバ回路５が、信号線ＣＧ０に電圧ＶＣＧＲを印加し、信号線ＣＧ１〜ＣＧ３１に電圧ＶＲＥＡＤを印加し、信号線ＳＧＤＤ、ＳＧＳＤに電圧（ＶＲＥＦ＿ＳＲＣ＋ＶＳＧ）を印加し、信号線ＳＧＤＳに電圧ＶＲＥＦ＿ＳＲＣ（ソース線ＳＬと同じ電圧）を印加する。電圧ＶＣＧＲは、読み出し対象となるメモリセルトランジスタＭＴに印加される電圧であり、読み出そうとするデータに応じて変化される。電圧（ＶＲＥＦ＿ＳＲＣ＋ＶＳＧ）は、選択トランジスタＳＴ１、ＳＴ２をオン状態とすることの出来る電圧である。
すると、ＴＧ＝ＶＲＥＡＤＨであるので、ＭＯＳトランジスタ１０、１１はそれぞれセレクトゲート線ＳＧＤ、ＳＧＳに電圧（ＶＲＥＦ＿ＳＲＣ＋ＶＳＧ）を転送し、ＭＯＳトランジスタ１２はワード線ＷＬ０にＶＣＧＲを転送し、ワード線ＷＬ１〜ＷＬ３１にＶＲＥＡＤを転送する。
その結果、メモリブロックＢＬＫ０においては、非選択ワード線ＷＬ０〜ＷＬ３１に接続されたメモリセルトランジスタＭＴがオン状態とされて、チャネルが形成される。また選択トランジスタＳＴ１、ＳＴ２もオン状態とされ、メモリセルトランジスタＭＴはビット線ＢＬとソース線ＳＬとに電気的に接続される。
そして、選択ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴがオン状態となれば、ビット線ＢＬとソース線ＳＬとが電気的に導通状態となる。すなわち、ビット線ＢＬからソース線ＳＬへ電流が流れる。他方、オフ状態であれば、ビット線ＢＬとソース線ＳＬとは電気的に非導通状態となる。すなわち、ビット線ＢＬからソース線ＳＬへは電流は流れない。以上の動作により、全ビット線につき一括してデータが読み出される。
図７は、読み出しレベルと電圧ＶＣＧＲとの関係を示すグラフである。図７では、“１”データの読み出しレベルの絶対値｜Ｖ０１｜がＶＲＥＦ＿ＳＲＣに等しい場合について示している。図示するように、読み出しレベルが負であるデータを読み出す際には、ＶＲＥＦ＿ＳＲＣから読み出しレベルの絶対値を減算した値をＶＣＧＲとし、正であるデータを読み出す際には、ＶＲＥＦ＿ＳＲＣに読み出しレベルを加算した値をＶＣＧＲとする。これにより、ＶＣＧＲを０以上の値としつつ、メモリセルトランジスタＭＴのゲート・ソース間に、読み出しレベルの電圧を印加出来る。
次に、非選択メモリブロックＢＬＫ１に対応するロウデコーダ４−１について説明する。図５における時刻ｔ０において、ブロックデコーダ１３のＡＮＤゲート２４は、ブロックアドレスが、ロウデコーダ４−１の対応するメモリブロックＢＬＫ１と不一致であるので、信号ＲＤＥＣＡＤ＝“Ｌ”を出力する。従って、信号／ＲＤＥＣＡＤ＝“Ｈ”とされ、ＭＯＳトランジスタ２３はオフ状態となる。また、信号ＢＳＴＯＮ＝“Ｈ”とされるので、ｎチャネルＭＯＳトランジスタ２０、２１は共にオン状態となり、信号線ＴＧ＝“Ｌ”レベル（０Ｖ）とされる。転送回路１４においては、信号ＲＤＥＣＡＤ＝“Ｌ”、／ＲＤＥＣＡＤ＝“Ｈ”であるので、ＭＯＳトランジスタ３０、３１がオン状態となる。
次に時刻ｔ１において、ＢＳＴＯＮ＝“Ｌ”とされる。ブロックデコーダ１３においては、ＲＤＥＣＡＤ＝“Ｌ”であるので、ＭＯＳトランジスタ２０、２１はオン状態を維持する。その結果、信号線ＴＧは“Ｌ”レベル（０Ｖ）を維持する。また転送回路１４においては、ＭＯＳトランジスタ３０〜３３がオン状態を維持する。
次に時刻ｔ２において、制御回路８がＶＲＤＥＣ＝ＶＲＥＡＤＨとする。しかしロウデコーダ４−１においては、ＭＯＳトランジスタ２３がオフ状態であるので、電圧ＶＲＥＡＤＨは信号線ＴＧに転送されず、信号線ＴＧは“Ｌ”レベル（０Ｖ）を維持する。
次に時刻ｔ３において、ドライバ回路５が前述の通り、各信号線に電圧を印加する。すると、ＴＧ＝“Ｌ”レベル（０Ｖ）であるので、ＭＯＳトランジスタ１０〜１２はオフ状態である。従って、ドライバ回路５から信号線ＣＧ０〜ＣＧ３１、ＳＧＤＤ、ＳＧＳＤに印加された電圧は、ワード線ＷＬ０〜ＷＬ３１、ＳＧＤ、ＳＧＳに転送されない。他方、ドライバ回路５から信号線ＳＧＤＳに印加された電圧ＶＲＥＦ＿ＳＲＣは、転送回路１４を介して、セレクトゲート線ＳＧＤ、ＳＧＳに転送される。これにより、非選択メモリブロックＢＬＫ１のセレクトゲート線ＳＧＤ、ＳＧＳの電位は、ソース線ＳＬ及びウェル領域４２と同じＶＲＥＦ＿ＳＲＣとされる。
以上の結果、メモリブロックＢＬＫ１では、選択トランジスタＳＴ１、ＳＴ２がオフ状態とされる。従って、メモリブロックＢＬＫ１内のメモリセルトランジスタＭＴは、ビット線ＢＬから電気的に分離される。
＜データのプログラム動作＞
次に、データのプログラム動作について、図８及び図９を用いて説明する。図８は、プログラム動作時における信号ＢＳＴＯＮ、電圧ＶＲＤＥＣ、セレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬの電位変化を示すタイミングチャートであり、図７はプログラム動作時におけるロウデコーダ４の回路図である。以下では読み出し時と同様、２つのメモリブロックＢＬＫ０、ＢＬＫ１のうち、メモリブロックＢＬＫ０のワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにデータをプログラムする場合を例に説明する。また、図９では紙面の都合上、各ロウデコーダ４−０、４−１につき１つの転送回路１４のみを示している。
データのプログラム時には、センスアンプ３はビット線ＢＬにプログラムデータを転送する。すなわち、電荷蓄積層に電子を注入することによりメモリセルトランジスタＭＴの閾値を上昇させる際には、ビット線ＢＬに書き込み電圧（例えば０Ｖ）を印加する。他方、電子を注入しない際には、書き込み禁止電圧（例えばＶＤＤ）を印加する。またソース線ドライバ７及びウェルドライバ６はそれぞれ、ソース線ＳＬ及びウェル領域４２に０Ｖを印加する。
以下、選択メモリブロックＢＬＫ０に対応するロウデコーダ４−０と、非選択メモリブロックＢＬＫ１に対応するロウデコーダ４−１とにつき、それぞれ説明する。
まず、選択メモリブロックＢＬＫ０に対応するロウデコーダ４−０について説明する。図８における時刻ｔ０〜ｔ２におけるブロックデコーダ１３の動作は、上記の読み出し動作時の時刻ｔ０〜ｔ２と同じである。従って、信号線ＴＧ＝“Ｈ”レベル（例えばＶＤＤ）とされる。これにより、ＭＯＳトランジスタ１０〜１２はオン状態となる。また転送回路１４も同様である。すなわち、ＭＯＳトランジスタ３０、３１がオフ状態となる。セレクトゲート線ＳＧＤ、ＳＧＳは、プログラム動作の期間中、信号線ＳＧＤＳとは非接続とされる。
次に時刻ｔ２において、制御回路８がＶＲＤＥＣ＝ＶＰＧＭＨとする。電圧ＶＰＧＭＨは、ＭＯＳトランジスタ１２に対して、電圧ＶＰＧＭの転送を可能とする電圧である。電圧ＶＰＧＭは、電荷蓄積層４４に電子を注入するための高電圧（例えば２０Ｖ）である。そしてＶＰＧＭＨは、ＶＰＧＭよりも少なくともＭＯＳトランジスタ２２、２３、１２の閾値分だけ高い電圧である。ＶＲＤＥＣ＝ＶＰＧＭＨとされることで、信号線ＴＧ＝ＶＰＧＭＨとなる。
次に、時刻ｔ３においてドライバ回路５が、信号線ＣＧ０〜ＣＧ３１に電圧ＶＰＡＳＳを印加し、信号線ＳＧＤＤ、ＳＧＳＤにそれぞれ電圧ＶＳＧＤ、０Ｖを印加し、信号線ＳＧＤＳに０Ｖを印加する。電圧ＶＰＡＳＳは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。また電圧ＶＳＧＤは、ビット線ＢＬに書き込み電圧が印加されている場合には選択トランジスタＳＴ１をオンさせ、書き込み禁止電圧が印加されている場合には選択トランジスタＳＴ１をカットオフさせる電圧である。
すると、ＴＧ＝ＶＰＧＭＨであるので、ＭＯＳトランジスタ１０、１１はそれぞれセレクトゲート線ＳＧＤ、ＳＧＳに電圧ＶＳＧＤ、０Ｖをそれぞれ転送し、ＭＯＳトランジスタ１２はワード線ＷＬ０〜ＷＬ３１にＶＰＡＳＳを転送する。
引き続き時刻ｔ４においてドライバ回路５は、信号線ＣＧ０に印加する電圧を、ＶＰＡＳＳからＶＰＧＭに上昇させる。その結果、ワード線ＷＬ０にはＶＰＧＭが転送される。
以上の結果、メモリブロックＢＬＫ０においては、メモリセルトランジスタＭＴはオン状態となり、チャネルが形成される。つまり、メモリセルユニット９内のメモリセルトランジスタＭＴに電流経路が形成され、それらが導通状態となる。また、セレクトゲート線ＳＧＳには０Ｖが印加されているため、選択トランジスタＳＴ２はオフ状態となる。これに対して選択トランジスタＳＴ１は、プログラムデータに応じてオン状態、またはカットオフ状態となる。
ビット線ＢＬに書き込み電圧が印加されている場合、選択トランジスタＳＴ１はオン状態となり、書き込み電圧がメモリセルトランジスタＭＴのチャネルへ転送される。すると、選択ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴでは、ゲートとチャネルとの間の電位差がほぼＶＰＧＭとなり、電荷が電荷蓄積層に注入される。その結果、メモリセルトランジスタＭＴの閾値電圧が上昇する。
他方、ビット線ＢＬに書き込み禁止電圧が印加されている場合には、選択トランジスタＳＴ１はカットオフ状態となる。従って、メモリセルユニット９内のメモリセルトランジスタＭＴのチャネルは電気的にフローティングの状態となる。すると、メモリセルトランジスタＭＴのチャネル電位は、ゲート電位（ＶＰＧＭ、ＶＰＡＳＳ）とのカップリングにより上昇する。そのため、選択ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴでは、ゲートとチャネルとの間の電位差が十分ではなく、電荷蓄積層に電荷が（保持データが遷移するほどには）注入されない。その結果、メモリセルトランジスタＭＴの閾値は変わらない。
次に、非選択メモリブロックＢＬＫ１に対応するロウデコーダ４−１について説明する。図８の時刻ｔ０〜ｔ２におけるブロックデコーダ１３及び転送回路１４の動作は、上記読み出し動作時の時刻ｔ０〜ｔ２と同じである。従って、信号線ＴＧ＝“Ｌ”レベルとされる。また、セレクトゲート線ＳＧＤ、ＳＧＳは、転送回路１４を介して信号線ＳＧＤＳに接続される。
次に時刻ｔ２において、制御回路８がＶＲＤＥＣ＝ＶＰＧＭＨとする。しかしロウデコーダ４−１においては、ＭＯＳトランジスタ２３がオフ状態であるので、電圧ＶＰＧＭＨは信号線ＴＧに転送されず、信号線ＴＧは“Ｌ”レベル（０Ｖ）を維持する。
次に時刻ｔ３において、ドライバ回路５が前述の通り、各信号線に電圧を印加する。すると、ＴＧ＝“Ｌ”レベル（０Ｖ）であるので、ＭＯＳトランジスタ１０〜１２はオフ状態である。従って、ドライバ回路５から信号線ＣＧ０〜ＣＧ３１、ＳＧＤＤ、ＳＧＳＤに印加された電圧は、ワード線ＷＬ０〜ＷＬ３１、ＳＧＤ、ＳＧＳに転送されない。他方、ドライバ回路５から信号線ＳＧＤＳに印加された電圧０Ｖは、転送回路１４を介して、セレクトゲート線ＳＧＤ、ＳＧＳに転送される。
以上の結果、メモリブロックＢＬＫ１では、選択トランジスタＳＴ１、ＳＴ２がオフ状態とされる。従って、メモリブロックＢＬＫ１内のメモリセルトランジスタＭＴは、ビット線ＢＬから電気的に分離される。
＜データの消去動作＞
次に、データの消去動作について図１０乃至図１３を用いて説明する。図１０は、プログラム動作時における信号ＢＳＴＯＮ、電圧ＶＲＤＥＣ、選択メモリブロック及び非選択メモリブロックにおけるセレクトゲート線ＳＧＤ、ＳＧＳ、ワード線ＷＬ、及びウェル領域４２（ＶＰＷ）の電位変化を示すタイミングチャートであり、図１１乃至図１３はそれぞれ、図１０における時刻ｔ０〜ｔ１、時刻ｔ１〜ｔ２、及び時刻ｔ２以降のロウデコーダ４の回路図である。以下では２つのメモリブロックＢＬＫ０、ＢＬＫ１のうち、メモリブロックＢＬＫ０に対して消去動作を行う場合を例に説明する。また、図１１乃至図１３では紙面の都合上、各ロウデコーダ４−０、４−１につき１つの転送回路１４のみを示している。
＜＜時刻ｔ０〜ｔ１における動作＞＞
まず、図１０における時刻ｔ０〜ｔ１の期間について、図１０及び図１１を参照しつつ説明する。データの消去に際してソース線ドライバ７及びウェルドライバ６はそれぞれ、ソース線ＳＬ及びウェル領域４２に０Ｖを印加する。また、ドライバ回路５は信号線ＣＧ０〜ＣＧ３１に０Ｖを印加し、信号線ＳＧＤＤ、ＳＧＳＤ、ＳＧＤＳにＶＤＤを印加する。
次に、選択メモリブロックＢＬＫ０に対応するロウデコーダ４−０について説明する。ロウデコーダ４−０において、ブロックデコーダ１３はブロックアドレスをデコードする。するとブロックアドレスは、ロウデコーダ４−０が対応するメモリブロックＢＬＫ０と一致するので、ＡＮＤゲート２４は信号ＲＤＥＣＡＤ＝“Ｈ”レベルを出力する。従って、ＭＯＳトランジスタ２３はオン状態となる。また、制御回路８が信号ＢＳＴＯＮ＝“Ｌ”レベルとするので、ｎチャネルＭＯＳトランジスタ２０、２１は共にオフ状態となる。転送回路１４においては、信号ＲＤＥＣＡＤ＝“Ｈ”、／ＲＤＥＣＡＤ＝“Ｌ”であるので、ＭＯＳトランジスタ３０、３１がオフ状態となる。従って、セレクトゲート線ＳＧＤ、ＳＧＳは、信号線ＳＧＤＳと電気的に非接続とされる。転送回路の動作は、以降、同様であり、読み出し動作の期間中、セレクトゲート線ＳＧＤ、ＳＧＳと信号線ＳＧＤＳとは非接続とされる。
次に、非選択メモリブロックＢＬＫ１に対応するロウデコーダ４−１について説明する。ロウデコーダ４−１においては、ＡＮＤゲート２４は信号ＲＤＥＣＡＤ＝“Ｌ”レベルを出力する。従って、ＭＯＳトランジスタ２３はオフ状態となる。また、ＢＳＴＯＮ＝“Ｌ”レベルであるので、ＭＯＳトランジスタ２０、２１は共にオン状態となる。その結果、信号ＲＤＥＣＡＤが信号線ＴＧに転送され、信号線ＴＧは“Ｌ”レベルとなる。よって、ＭＯＳトランジスタ１０〜１２はオフ状態となる。
転送回路１４においては、ＭＯＳトランジスタ３０〜３３がオン状態となる。従って、メモリブロックＢＬＫ１のセレクトゲート線ＳＧＤ、ＳＧＳは、信号線ＳＧＤＳと電気的に接続され、ＶＤＤまで充電される。
＜＜時刻ｔ１〜ｔ２における動作＞＞
次に、図１０における時刻ｔ１〜ｔ２の期間について、図１０及び図１２を参照しつつ説明する。
まず、選択メモリブロックＢＬＫ０に対応するロウデコーダ４−０について説明する。時刻ｔ１において、制御回路８が信号ＢＳＴＯＮを“Ｈ”レベルとする。従って、ブロックデコーダ１３においては、ＭＯＳトランジスタ２０、２１がオン状態となる。従って、信号ＲＤＥＣＡＤ＝“Ｈ”レベルが信号線ＴＧに転送され、ＭＯＳトランジスタ２２がオン状態とされる。この時点において、ＶＲＤＥＣはＶＤＤとされる。従って、ＭＯＳトランジスタ２２、２３の電流経路によっても、信号線ＴＧにＶＤＤが転送される。
その結果、ＭＯＳトランジスタ１２はオン状態となり、信号線ＣＧ０〜ＣＧ３１に印加された０Ｖを、それぞれワード線ＷＬ０〜ＷＬ３１に転送する。またＭＯＳトランジスタ１０、１１は、セレクトゲート線ＳＧＤ、ＳＧＳが（ＶＤＤ−Ｖｔ）まで充電された時点でカットオフ状態となる。従ってセレクトゲート線ＳＧＤ、ＳＧＳは、（ＶＤＤ−Ｖｔ）でフローティングの状態となる。なおＶｔはＭＯＳトランジスタ１０、１１の閾値電圧である。
次に、非選択メモリブロックＢＬＫ１に対応するロウデコーダ４−１について説明する。ブロックデコーダ１３の動作は、時刻ｔ０〜ｔ１と同じである。従って、信号線ＴＧは０Ｖである。よって、ＭＯＳトランジスタ１０〜１２はオフ状態を維持する。転送回路１４においては、信号ＢＳＴＯＮ＝“Ｈ”レベルとされることで、ＭＯＳトランジスタ３２、３３はオフ状態となる。つまり、メモリブロックＢＬＫ１のセレクトゲート線ＳＧＤ、ＳＧＳは、信号線ＳＧＤＳと電気的に非接続とされる。その結果、セレクトゲート線ＳＧＤ、ＳＧＳは、ＶＤＤでフローティングの状態となる。
＜＜時刻ｔ２以降における動作＞＞
次に、図１０における時刻ｔ２以降について、図１０及び図１３を参照しつつ説明する。
ロウデコーダ４−０、４−１の動作は、時刻ｔ１〜ｔ２と同じである。そして時刻ｔ２において、ウェルドライバ６がウェル領域４２に電圧ＶＥＲＡを印加する。またソース線ドライバ７も、ソース線ＳＬに対して電圧ＶＥＲＡを印加する。
すると、選択メモリブロックＢＬＫ０においては、ワード線ＷＬ０〜ＷＬ３１とウェル領域４２との間に大きな電位差が生じるため、電荷蓄積層４４内の電子がウェル領域４２に放出され、データが消去される。またセレクトゲート線ＳＧＤ、ＳＧＳの電位は、ウェル領域４２とのカップリングにより、（ＶＤＤ−Ｖｔ）から略ＶＥＲＡまで上昇する。
他方、非選択メモリブロックＢＬＫ１においては、ワード線ＷＬ０〜ＷＬ３１の電位はウェル領域４２とのカップリングにより略ＶＥＲＡまで上昇する。従って、データは消去されない。またセレクトゲート線ＳＧＤ、ＳＧＳの電位も、ウェル領域４２とのカップリングにより、ＶＤＤから略ＶＥＲＡまで上昇する。
＜効果＞
以上のように、この発明の実施形態に係るＮＡＮＤ型フラッシュメモリであると、下記（１）及び（２）の効果が得られる。以下、本効果について説明する。
（１）動作信頼性を向上出来る（その１）。
背景技術で説明したように、本願発明者らは、ソース線とウェルとに正電圧を印加するこで、読み出しレベルが負であるデータを高速且つ高精度に読み出す方法を提案している。またこの際、非選択メモリブロックにおけるセレクトゲート線をソース線と同電位にすることで、ソース線とウェルとをプリチャージするのに必要な電荷を減らし、プリチャージを高速化出来る方法を提案している（特願２００６−２８３４５７）。
この方法の原理は次の通りである。もし、非選択メモリブロックのセレクトゲート線をＶＳＳ（例えば０Ｖ）にしておくと、非選択メモリブロックでは選択トランジスタがオフしているので、セレクトゲート線とウェルとの間の容量を充電する必要がある。この容量を全メモリブロックについて総計すると、ウェルに結合する総容量は非常に大きいものとなり、ソース線とウェルとをプリチャージする際に必要な総電荷量も大きくなる。
しかし、非選択メモリブロックのセレクトゲートをソース線と同電位（正確にはウェルと同電位）にしておくと、非選択メモリブロックではセレクトゲート線とウェルとの間は同電位であるので、これらの間の容量を充電する必要が無い。従って、ソース線とウェルをプリチャージする際に必要な総電荷量も小さくなる。その結果、プリチャージを高速化出来る。
しかしながら、セレクトゲート線にソース線と等しい電圧を転送するスイッチとして、高耐圧のエンハンスメント型ｎチャネルＭＯＳトランジスタを使用した場合、電圧を十分にセレクトゲート線に転送出来ない場合が想定される。つまり、ＭＯＳトランジスタが転送出来る電圧の最大値は、ゲート電圧から閾値を引いた値であるので、ソース線の電位が上昇した場合には、電圧を十分に転送出来ない。例えば、上記ＭＯＳトランジスタのゲート電位としてＶＤＤ（例えば２．５Ｖ）を使用したとすると、転送可能な電圧は約１．２Ｖ程度である。
すると、もしソース線の電位が１．２Ｖを超えるような場合、電圧は完全にはセレクトゲート線に転送されず、図４におけるＭＯＳトランジスタ１０、１１がカットオフ状態となって、セレクトゲート線がフローティングの状態となる。フローティングの状態となると、セレクトゲート線の電位はプリチャージ時においてカップリングにより上昇する。その結果、最悪のケースとして、非選択メモリブロックにおける全てのメモリセルユニット９がビット線ＢＬに接続されたり、オフリーク電流が増加することにより読み出し不良を引き起こしたりする恐れがある。
従って、上記問題を回避するためには、ソース線の電位を１．２Ｖ以下、つまり読み出しレベルの最小値を−１．２Ｖとしなければならない。しかし、８値品や１６値品等、メモリセルトランジスタＭＴに対してより多くの情報（ビット数）を持たせたいという要求や、またデータリテンション特性の良好な位置に閾値分布を形成したいという要求がある。そして、これらの要求を満たすには、読み出しレベルは−１．２Ｖよりも低くする必要がある、つまりソース線の電位を１．２Ｖよりも大きくしなければならなかった。よって、これらの要求と、上記高速な読み出し方法とを両立する方法が求められる。
以上の事情において、本実施形態に係るＮＡＮＤ型フラッシュメモリであると、セレクトゲート線ＳＧＤ、ＳＧＳに電圧を転送する転送回路１４は、２つのスイッチ部を備えている。すなわち、第１スイッチ部は高耐圧のＭＯＳトランジスタ３３を含み、第２スイッチ部は第１スイッチ部よりも低耐圧のＭＯＳトランジスタ３０、３１を含む。
そして、ＭＯＳトランジスタ３３はディプレッション型であり、ＭＯＳトランジスタ３０、３１はエンハンスメント型であるので、転送回路１４が電圧を転送するか否かは、実質的には第２スイッチ部のＭＯＳトランジスタ３０、３１で決定される。そしてＭＯＳトランジスタ３０、３１は低耐圧型であるので、その閾値電圧は高耐圧型のエンハンスメント型ＭＯＳトランジスタよりも小さい。
従ってＭＯＳトランジスタ３０、３１は、ゲート電圧（信号ＲＤＥＣＡＤ、／ＲＤＥＣＡＤ）がＶＤＤレベルであっても、高耐圧型ＭＯＳトランジスタを使用する場合に比べて、より高い電圧をセレクトゲート線ＳＧＤ、ＳＧＳに転送出来る。例えばソース線の電位が２Ｖ程度であった場合でも、この電圧をセレクトゲート線ＳＧＤ、ＳＧＳに転送出来る。その結果、メモリセルトランジスタＭＴに対してより多くの情報を持たせたいという要求や、閾値分布に関する要求と、非選択メモリブロックにおけるセレクトゲート線をソース線と同電位にすることによる高速なデータ読み出しとを両立出来る。
（２）動作信頼性を向上出来る（その２）。
本実施形態に係るＮＡＮＤ型フラッシュメモリであると、転送回路１４は、第１スイッチ部において高耐圧のＭＯＳトランジスタ３３を備えている。従って、セレクトゲート線ＳＧＤ、ＳＧＳに高電圧が印加される場合、この高電圧が低耐圧のＭＯＳトランジスタ３０〜３２に印加されることを防止出来る。
例えばデータの消去時においては、図１３を用いて説明したようにセレクトゲート線ＳＧＤ、ＳＧＳの電位はほぼ消去電圧ＶＥＲＡまで上昇する。しかしながら、この時点においてＭＯＳトランジスタ３３はオフ状態である。従って、消去電圧ＶＥＲＡがＭＯＳトランジスタ３０〜３２に印加されることを防止出来る。
このために上記実施形態では、まず時刻ｔ０〜ｔ１においてＭＯＳトランジスタ３２、３３をオン状態とさせて、ＭＯＳトランジスタ３３の電流経路の一端に電圧ＶＤＤを転送する。その後、ＭＯＳトランジスタ３２、３３のゲートを“Ｌ”レベルとすることで、ディプレッション型のＭＯＳトランジスタ３３をオフさせている。
また、図１０を用いて説明したように、まず時刻ｔ０〜ｔ１の期間で非選択メモリブロックのセレクトゲート線ＳＧＤ、ＳＧＳを充電し、その後、時刻ｔ１〜ｔ２の期間で選択メモリブロックのセレクトゲート線ＳＧＤ、ＳＧＳを充電している。つまり、両者を異なる期間において充電する。従って、両者を同時に充電する場合に比べて、より高速な充電が可能となる。
なお、上記実施形態は唯一の実施形態では無く、種々の変形が可能である。例えば上記実施形態では、転送回路１４の上記第１スイッチ部が、ＭＯＳトランジスタ３３に加えて、高耐圧型のディプレッション型ｎチャネルＭＯＳトランジスタ３２を更に備えている場合について説明した。しかし、図１４の転送回路１４の回路図に示すように、場合によってはＭＯＳトランジスタ３２を排しても良い。
また、図１５の転送回路１４の回路図に示すように、高電圧がＭＯＳトランジスタ３０、３１に印加される恐れが無い場合、または印加されても問題無い場合には、ＭＯＳトランジスタ３２、３３のゲートに信号／ＲＤＥＣＡＤを入力しても良い。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
この発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。 この発明の一実施形態に係るメモリセルアレイの断面図。 この発明の一実施形態に係るメモリセルの閾値分布を示すグラフ。 この発明の一実施形態に係るロウデコーダの回路図。 この発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し時における各種信号のタイミングチャート。 この発明の一実施形態に係るロウデコーダの回路図。 この発明の一実施形態に係るフラッシュメモリにおける、読み出しレベルと電圧ＶＣＧＲとの関係を示すグラフ。 この発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのプログラム時における各種信号のタイミングチャート。 この発明の一実施形態に係るロウデコーダの回路図。 この発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの消去時における各種信号のタイミングチャート。 この発明の一実施形態に係るロウデコーダの回路図。 この発明の一実施形態に係るロウデコーダの回路図。 この発明の一実施形態に係るロウデコーダの回路図。 この発明の一実施形態の第１変形例に係る転送回路の回路図。 この発明の一実施形態の第２変形例に係る転送回路の回路図。
符号の説明
１…フラッシュメモリ、２…メモリセルアレイ、３…センスアンプ、４、４−０、４−１…ロウデコーダ、５…ドライバ回路、６…ウェルドライバ、７…ソース線ドライバ、８…制御回路、９…メモリセルユニット、１０〜１２、２０〜２３、３０〜３３…ＭＯＳトランジスタ、１３…ブロックデコーダ、１４…転送回路、２４…ＡＮＤゲート、２５、３４…インバータ、４０…半導体基板、４１、４２…ウェル領域、４３…ゲート絶縁膜、４４、４６…多結晶シリコン層、４５…ゲート間絶縁膜、４７…不純物拡散層、４８、５１…層間絶縁膜、４９、５０、５２…金属配線層

Claims (5)

  1. 選択トランジスタと、
    電荷蓄積層と制御ゲートとを含む積層ゲートを備え、電流経路の一端が、前記選択トランジスタの電流経路を介してデータ転送線に接続されたメモリセルトランジスタと、
    前記選択トランジスタのゲートに接続されたセレクトゲート線と、
    前記メモリセルトランジスタの前記制御ゲートに接続されたワード線と、
    前記ワード線と前記セレクトゲート線とを選択するロウデコーダと
    を具備し、前記ロウデコーダは、前記セレクトゲート線に電圧を転送する転送回路を備え、前記転送回路は、
    電流経路の一端が前記セレクトゲート線に接続され、前記電流経路の他端に与えられる第１電圧を前記セレクトゲート線に転送するディプレッション型の第１ＭＯＳトランジスタを含む第１スイッチ部を備える
    ことを特徴とする半導体記憶装置。
  2. 前記転送回路は、電流経路の一端が前記第１スイッチ部に接続され、前記電流経路の他端に与えられる前記第１電圧を前記第１スイッチ部に転送する、前記第１ＭＯＳトランジスタよりも低耐圧の、エンハンスメント型の第２ＭＯＳトランジスタを含む第２スイッチ部を更に備える
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記転送回路の前記第１スイッチ部は、電流経路の一端に前記第１電圧が与えられ、電流経路の他端が前記第１ＭＯＳトランジスタの前記電流経路の他端に接続され、前記第１ＭＯＳトランジスタよりも低耐圧の、ディプレッション型の第３ＭＯＳトランジスタを更に備える
    ことを特徴とする請求項１または２記載の半導体記憶装置。
  4. 各々が、前記選択トランジスタと前記メモリセルトランジスタとを備えた複数のメモリブロックを更に備え、
    前記転送回路は、非選択とされた前記メモリブロックの前記選択トランジスタに接続された前記セレクトゲート線に、前記第１電圧を転送する
    ことを特徴とする請求項１記載の半導体記憶装置。
  5. 前記メモリセルトランジスタの電流経路の他端に電気的に接続されたソース線を更に備え、
    データの読み出し時において、前記メモリセルトランジスタが形成された半導体基板と、前記ソース線とには、正の第２電圧が印加され、且つ
    前記転送回路が前記セレクトゲート線に転送する前記第１電圧の大きさは、前記第２電圧の大きさに等しい
    ことを特徴とする請求項４記載の半導体記憶装置。
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