JP5385435B1 - 不揮発性半導体記憶装置とその読み出し方法 - Google Patents

Abstract

【課題】従来技術に比較してチャネルブーストを回避しかつビット線からソース線への電流の貫通を阻止しつつも、データ読み出しのセンシング時間を短縮することができる不揮発性半導体記憶装置とその読み出し方法を提供する。
【解決手段】それぞれワード線に接続された複数のメモリセルが直列に接続された複数のメモリストリングが、複数のビット線とソース線との間に、第１及び第２の選択ゲートトランジスタを介して接続されてなる不揮発性半導体記憶装置において、各メモリセルからデータを読み出すために、ワード線を所定値に上昇させるときに、第１の選択ゲートトランジスタをオンにしかつ第２の選択ゲートトランジスタをオフする第１の状態と、第１の選択ゲートトランジスタをオフにしかつ第２の選択ゲートトランジスタをオンする第２の状態とが交互となるように第１及び第２の選択ゲートトランジスタを制御する制御回路を備える。
【選択図】図５

Description

本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とその読み出し方法に関する。

ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている。

一般的なＮＡＮＤ型不揮発性半導体記憶装置において、消去は、半導体基板に例えば２０Ｖの高電圧を印加し、ワード線に０Ｖを印加する。これにより、例えばポリシリコンなどからなる電荷蓄積層であるフローティングゲートより電子を引き抜いて、しきい値を消去しきい値（例えば、−３Ｖ）よりも低くする。一方、書き込み（プログラム）においては、半導体基板に０Ｖを与え、制御ゲートに例えば２０Ｖの高電圧を印加する。これにより、半導体基板よりフローティングゲートに電子を注入することにより、しきい値を書き込みしきい値（例えば、１Ｖ）よりも高くする。これらのしきい値をとるメモリセルは、書き込みしきい値と消去しきい値の間の読み出し電圧（例えば、０Ｖ）を制御ゲートに印加することにより、そのメモリセルに電流が流れるか否かにより、その状態を判断することができる。

特開２０１０−２８７２８３号公報 特開２０１０−２５０９２６号公報

図８Ａ及び図８Ｂは従来技術に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのチャネルにおけるブーストされた電荷に関する問題点を説明するためのその基板断面を示す縦断面図であり、図８Ｃは図８ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのチャネルにおけるブーストされた電荷に関する問題点を説明するための動作例を示すタイミングチャートである。なお、本明細書に添付する動作例を示すタイミングチャートの図面においては、各線の名称を付してその電圧を示す。

データ読み出しのプリセット段階では、ワード線は読み出しのセンシング前に所定の電圧ＶｐａｓｓＲ（例えば約６Ｖ）及びＶｓｅｌ（例えば０．５Ｖ）にセットされる（図８Ｃ、図８Ａ）。まず、選択ゲート線ＳＧＤ及び／又はＳＧＳに接続された選択ゲートトランジスタはオフとされ、プリチャージするビット線電圧を所定の値（約０．５Ｖ〜１Ｖ）にプリチャージする（図８Ｃ，図８Ａ）。次いで、メモリセルの状態をビット線電圧に反映させるために、選択ゲート線ＳＧＤ及びＳＧＳに接続された選択ゲートトランジスタはオンとされ（図８Ｃ、図８Ｂ）、このとき、ブーストされた基板３０内の電荷はグローバルビット線ＧＢＬ及びセルソース線ＳＬに向かって流れ、ホットエレクトロン３１が基板３０内で発生してフローティングゲート（ＦＧ）に注入される（図８Ｂ）。

図９Ａ及び図９Ｂは従来技術に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのチャネルにおけるチャネルブーストを回避するときの問題点を説明するためのその基板断面を示す縦断面図であり、図９Ｃは図９Ａ及び図９ＢのＮＡＮＤ型フラッシュＥＥＰＲＯＭのチャネルにおけるチャネルブーストを回避するときの問題点を説明するための動作例を示すタイミングチャートである。

上述のチャネルブーストを回避するためには、上記電圧ＶｐａｓｓＲへのワード線のセットアップ中において、選択ゲート線ＳＧＤ及びＳＧＳの両方をハイレベルに設定するか（図９Ａ及び図９Ｃの４１）、もしくはすべてのワード線ＷＬ及び選択ゲート線ＳＧＳをハイレベルに設定する必要がある（図９Ｂ及び図９Ｃの４２）。この場合において、センシング時間が長くなるという問題点があった。そして、メモリストリングを介してグローバルビット線ＧＢＬからＳＬに電流が流れることを回避するためには、ワード線ＷＬのセットアップ時に、グローバルビット線ＧＢＬ、選択ゲート線ＳＧＤ又はＳＧＳの１つを０Ｖに設定する必要があった（図９Ｃの４２）。

本発明の目的は以上の問題点を解決し、従来技術に比較してチャネルブーストを回避しかつビット線からソース線への電流の貫通を阻止しつつも、データ読み出しのセンシング時間を短縮することができる不揮発性半導体記憶装置とその読み出し方法を提供することにある。

第１の発明に係る不揮発性半導体記憶装置は、それぞれワード線に接続された複数のメモリセルが直列に接続された複数のメモリストリングが、複数のビット線とソース線との間に、第１及び第２の選択ゲートトランジスタを介して接続されてなる不揮発性半導体記憶装置において、
上記各メモリセルからデータを読み出すために、ワード線を所定値に上昇させるときに、上記第１の選択ゲートトランジスタをオンにしかつ上記第２の選択ゲートトランジスタをオフする第１の状態と、上記第１の選択ゲートトランジスタをオフにしかつ上記第２の選択ゲートトランジスタをオンする第２の状態とが交互となるように、上記第１及び第２の選択ゲートトランジスタを制御する制御回路を備えたことを特徴とする。

上記不揮発性半導体記憶装置において、上記制御回路は、第１及び第２の選択ゲートトランジスタの各ゲートにハイレベルを印加してともにオンにした後、上記第１の状態と上記第２の状態とが交互となるように、上記第１及び第２の選択ゲートトランジスタを制御することを特徴とする。

また、上記不揮発性半導体記憶装置において、上記制御回路は、第１及び第２の選択ゲートトランジスタの各ゲートにハイレベルを印加してともにオンにした後、上記第１の選択ゲートトランジスタをオンにしかつ上記第２の選択ゲートトランジスタをオフにし、次いで、上記第１の状態と上記第２の状態とが交互となるように、上記第１及び第２の選択ゲートトランジスタを制御することを特徴とする。

さらに、上記不揮発性半導体記憶装置において、
上記第１の選択ゲートトランジスタは、ドレイン側の選択ゲート線ＳＧＤに接続された選択ゲートトランジスタであり、
上記第２の選択ゲートトランジスタは、ソース側の選択ゲート線ＳＧＳに接続された選択ゲートトランジスタであることを特徴とする。

また、上記不揮発性半導体記憶装置において、
上記第１の選択ゲートトランジスタは、ソース側の選択ゲート線ＳＧＳに接続された選択ゲートトランジスタであり、
上記第２の選択ゲートトランジスタは、ドレイン側の選択ゲート線ＳＧＤに接続された選択ゲートトランジスタであることを特徴とする。

さらに、上記不揮発性半導体記憶装置において、上記制御回路は、上記第１及び第２の選択ゲートトランジスタがともにオフとなる期間を含むように、上記第１の状態と上記第２の状態とが交互となるように上記第１及び第２の選択ゲートトランジスタを制御することを特徴とする。

またさらに、上記不揮発性半導体記憶装置において、上記制御回路は、上記第１の状態と上記第２の状態とが交互となるように複数回繰り返すように、上記第１及び第２の選択ゲートトランジスタを制御することを特徴とする。

第２の発明に係る不揮発性半導体記憶装置の読み出し方法は、それぞれワード線に接続された複数のメモリセルが直列に接続された複数のメモリストリングが、複数のビット線とソース線との間に、第１及び第２の選択ゲートトランジスタを介して接続されてなる不揮発性半導体記憶装置の読み出し方法において、
上記各メモリセルからデータを読み出すために、ワード線を所定値に上昇させるときに、上記第１の選択ゲートトランジスタをオンにしかつ上記第２の選択ゲートトランジスタをオフする第１の状態と、上記第１の選択ゲートトランジスタをオフにしかつ上記第２の選択ゲートトランジスタをオンする第２の状態とが交互となるように、上記第１及び第２の選択ゲートトランジスタを制御する制御ステップを含むことを特徴とする。

上記不揮発性半導体記憶装置の読み出し方法において、上記制御ステップは、第１及び第２の選択ゲートトランジスタの各ゲートにハイレベルを印加してともにオンにした後、上記第１の状態と上記第２の状態とが交互となるように、上記第１及び第２の選択ゲートトランジスタを制御することを含むことを特徴とする。

また、上記不揮発性半導体記憶装置の読み出し方法において、上記制御ステップは、第１及び第２の選択ゲートトランジスタの各ゲートにハイレベルを印加してともにオンにした後、上記第１の選択ゲートトランジスタをオンにしかつ上記第２の選択ゲートトランジスタをオフにし、次いで、上記第１の状態と上記第２の状態とが交互となるように、上記第１及び第２の選択ゲートトランジスタを制御することを含むことを特徴とする。

さらに、上記不揮発性半導体記憶装置の読み出し方法において、
上記第１の選択ゲートトランジスタは、ドレイン側の選択ゲート線ＳＧＤに接続された選択ゲートトランジスタであり、
上記第２の選択ゲートトランジスタは、ソース側の選択ゲート線ＳＧＳに接続された選択ゲートトランジスタであることを特徴とする。

また、上記不揮発性半導体記憶装置の読み出し方法において、
上記第１の選択ゲートトランジスタは、ソース側の選択ゲート線ＳＧＳに接続された選択ゲートトランジスタであり、
上記第２の選択ゲートトランジスタは、ドレイン側の選択ゲート線ＳＧＤに接続された選択ゲートトランジスタであることを特徴とする。

さらに、上記不揮発性半導体記憶装置の読み出し方法において、上記制御ステップは、上記第１及び第２の選択ゲートトランジスタがともにオフとなる期間を含むように、上記第１の状態と上記第２の状態とが交互となるように上記第１及び第２の選択ゲートトランジスタを制御することを含むことを特徴とする。

またさらに、上記不揮発性半導体記憶装置の読み出し方法において、上記制御ステップは、上記第１の状態と上記第２の状態とが交互となるように複数回繰り返すように、上記第１及び第２の選択ゲートトランジスタを制御することを含むことを特徴とする。

従って、本発明に係る不揮発性半導体記憶装置とその読み出し方法によれば、従来技術に比較してチャネルブーストを回避しかつビット線からソース線への電流の貫通を阻止しつつも、データ読み出しのセンシング時間を短縮することができる不揮発性半導体記憶装置とその読み出し方法を提供できる。

本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。 図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。 本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法の背景技術を説明するための回路図であって、図１のメモリセルアレイ１０とその周辺回路の構成例を示す回路図である。 本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法の背景技術を説明するための動作を示すタイミングチャートである。 本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法の基本的な概念を説明するための動作を示すタイミングチャートである。 本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法にかかる実施例１の動作を示すタイミングチャートである。 本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法にかかる実施例２の動作を示すタイミングチャートである。 本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法にかかる実施例３の動作を示すタイミングチャートである。 本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法にかかる実施例１の変形例の動作を示すタイミングチャートである。 本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法にかかる実施例２の変形例の動作を示すタイミングチャートである。 本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法にかかる実施例３の変形例の動作を示すタイミングチャートである。 従来技術に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのチャネルにおけるブーストされた電荷に関する問題点を説明するためのその基板断面を示す縦断面図である。 図８ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのチャネルにおけるブーストされた電荷に関する問題点を説明するためのその基板断面を示す縦断面図である。 図８ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのチャネルにおけるブーストされた電荷に関する問題点を説明するための動作例を示すタイミングチャートである。 従来技術に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのチャネルにおけるチャネルブーストを回避するときの問題点を説明するためのその基板断面を示す縦断面図である。 従来技術に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのチャネルにおけるチャネルブーストを回避するときの問題点を説明するためのその基板断面を示す縦断面図である。 図９ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのチャネルにおけるチャネルブーストを回避するときの問題点を説明するための動作例を示すタイミングチャートである。 第１の従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの動作例を示すタイミングチャートである。 第２の従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの動作例を示すタイミングチャートである。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図１は本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。また、図２は図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。まず、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成について以下に説明する。

図１において、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１とを備えて構成される。

メモリセルアレイ１０は、図２に示すように、例えば１６個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１，…）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣ（図３のセルソース線ＳＬに対応する）に接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。１本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。書き換え及び読み出し回路１４は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含み、以下、ページバッファという。

図２のメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図２は、１個の入出力端子５１との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。

入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ５０及びデータ線５２を介して、入出力端子５１とページバッファ１４の間でデータの転送が行われる。入出力端子５１から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。入出力端子５１からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントロール回路１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。

ページバッファ１４は、２個のラッチ回路１４ａ，１４ｂを備え、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。すなわち、１つのメモリセルに１ビットの２値データを記憶する場合に、キャッシュ機能を備え、１つのメモリセルに２ビットの４値データを記憶する場合には、キャッシュ機能とするか、又はアドレスによって制限されるがキャッシュ機能を有効とすることができる。

図３は本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法の背景技術を説明するための回路図であって、図１のメモリセルアレイ１０とその周辺回路の構成例を示す回路図であり、図４は本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法の背景技術を説明するための動作を示すタイミングチャートである。図３において、ＧＢＬはグローバルビット線であり、ＧＷＬはグローバルワード線であり、ＧＳＧＤ及びＧＳＧＳはグローバル選択ゲート線である。

上記ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいては、図４に示すように、ワード線ＷＬ及び選択ゲート線ＳＧＤ及びＳＧＳの昇圧速度は、ロウデコーダ１２から供給されるロウ選択電圧であり、例えば数マイクロ秒である電圧ＰＡＳＶによって制限される。すなわち、ワード線ＷＬの電圧は図４の２１ｎから２１ｆまでの間にあり、選択ゲート線ＳＧＤ及びＳＧＳの電圧は図４の２２ｎから２２ｆまでの間にある。また、図３に示すように、選択ゲート線ＳＧＤ及びＳＧＳはメタル線２０によりシャントされ、その結果それらのＣＲ遅延時間は、上記電圧ＰＡＳＶの昇圧遅延時間よりも非常に短い。例えば、上記電圧ＰＡＳＶの昇圧遅延時間は約５マイクロ秒であるが、選択ゲート線ＳＧＤ及びＳＧＳのＣＲ遅延時間は約０．５マイクロ秒である。なお、選択ゲート線ＳＧＤは、ビット線側（ドレイン側）の選択ゲート線であり、選択ゲート線ＳＧＳはソース線側（ソース側）の選択ゲート線である。

図５は本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法の基本的な概念を説明するための動作を示すタイミングチャートであり、図５の上部において比較のために従来技術に係るタイミングチャートを図示する。本発明の実施形態に係るデータ読み出し方法では、図１の制御回路１１は以下のように制御電圧を発生することを特徴としている。

ワード線ＷＬを所定の読出電圧ＶｐａｓｓＲに上昇させ、グローバルビット線ＧＢＬをプリチャージするワード線ＷＬのセットアップ期間において、図５の２３に示すように、
（状態Ａ）選択ゲート線ＳＧＤに接続された選択ゲート用ＭＯＳトランジスタ（以下、選択ゲートトランジスタという。）のゲートにハイレベル（例えば、５Ｖ）の電圧を印加することにより当該選択ゲートトランジスタをオンし、かつ選択ゲート線ＳＧＳに接続された選択ゲートトランジスタのゲートにローレベル（例えば、０Ｖ）の電圧を印加することにより当該選択ゲートトランジスタをオフする状態と、
（状態Ｂ）選択ゲート線ＳＧＤに接続された選択ゲートトランジスタのゲートにローレベル（例えば、０Ｖ）の電圧を印加することにより当該選択ゲートトランジスタをオフしかつ選択ゲート線ＳＧＳに接続された選択ゲートトランジスタのゲートにハイレベル（例えば、５Ｖ）の電圧を印加することにより当該選択ゲートトランジスタをオンする状態と
が時間的に交互になるように、選択ゲート線ＳＧＤ及びＳＧＳの各電圧を発生する。選択ゲート線ＳＧＤに接続された選択ゲートトランジスタ又は選択ゲート線ＳＧＳに接続された選択ゲートトランジスタの少なくともいずれか一方オフとされているので、グローバルビット線ＧＢＬの電流はメモリストリングからセルソース線に流れない。しかし一方、選択ゲート線ＳＧＤに接続された選択ゲートトランジスタ又は選択ゲート線ＳＧＳに接続された選択ゲートトランジスタはオンされているので、ブーストされた電荷は図９Ａのごとく流れ出る。ここで、選択ゲート線ＳＧＤに接続された選択ゲートトランジスタ、もしくは選択ゲート線ＳＧＳに接続された選択ゲートトランジスタが繰り返してオン状態となるので、上記チャネルブーストを抑圧し、ホットエレクトロンの発生を抑制するために十分に低い電圧レベルに低下させることができる。

なお、ワード線ＷＬを所定の読出電圧ＶｐａｓｓＲに上昇させ、グローバルビット線ＧＢＬをプリチャージするワード線ＷＬのセットアップ期間後に、グローバルビット線ＧＢＬの電圧がハイレベルに保持されているときは、メモリセルにデータが保持されていることが判断できる一方、グローバルビット線ＧＢＬの電圧がローレベルに低下しているときは、メモリセルにデータが消去されていることが判断できる。これにより、メモリセルのデータを読み出しできる。

以上説明したように、本実施形態によれば、図５に示すように、従来技術に比較してチャネルブーストを回避しかつビット線からソース線への電流の貫通を阻止しつつも、データ読み出しのセンシング時間を短縮することができる。

以下、選択ゲート線ＳＧＤ及びＳＧＳの各電圧を発生する複数の実施例について、図６Ａ〜図６Ｃを参照して以下に説明する。図６Ａ〜図６Ｃに示すように、選択ゲート線ＳＧＤ及びＳＧＳのまず最初のパルス電圧はハイレベルに上昇する電圧で始まり、その後、選択ゲート線ＳＧＤ及びＳＧＳに接続される各選択ゲートトランジスタは交互にオン、オフとされるゲート電圧が印加される。

実施例１．
図６Ａは本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法にかかる実施例１の動作を示すタイミングチャートである。図６Ａの２３ａにおいて、選択ゲート線ＳＧＤ及びＳＧＳのまず最初のパルス電圧はハイレベルに上昇する電圧で始まり、その後、選択ゲート線ＳＧＤに接続された選択ゲートトランジスタがオフされ、次いで、選択ゲート線ＳＧＤに接続された選択ゲートトランジスタがオンされかつ選択ゲート線ＳＧＳに接続された選択ゲートトランジスタがオフされる。そして、選択ゲート線ＳＧＤに接続された選択ゲートトランジスタがオフされかつ選択ゲート線ＳＧＳに接続された選択ゲートトランジスタがオンされる。

ここで、選択ゲート線ＳＧＤ及びＳＧＳのまず最初のパルス電圧はハイレベルに上昇する電圧で始めるのは、ワード線ＷＬの立上り開始直後は電圧上昇速度が速いためで、例えば図４のＰＡＳＶの９５％までの時間が５マイクロ秒とすると、１．７マイクロ秒時点までで６３％まで電圧が立ち上がってしまうので、立上り開始直後は両方の選択ゲートトランジスタをオンさせてブーストされたチャージを流れ出させるためである。立上り開始直後は選択ゲート線ＳＧＤ及びＳＧＳの片方をオフさせている間に図８Ｂの状況になりかねないのに対して、それらの電圧も上記ＰＡＳＶに律速されて十分な電圧になるのに多少の時間が必要だからである。

実施例２．
図６Ｂは本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法にかかる実施例２の動作を示すタイミングチャートである。図６Ｂの２３ｂにおいて、選択ゲート線ＳＧＤ及びＳＧＳのまず最初のパルス電圧はハイレベルに上昇する電圧で始まり、その後、選択ゲート線ＳＧＳに接続された選択ゲートトランジスタがオフされ、次いで、選択ゲート線ＳＧＤに接続された選択ゲートトランジスタがオフされかつ選択ゲート線ＳＧＳに接続された選択ゲートトランジスタがオンされる。そして、選択ゲート線ＳＧＤに接続された選択ゲートトランジスタがオンされかつ選択ゲート線ＳＧＳに接続された選択ゲートトランジスタがオフされる。

実施例３．
図６Ｃは本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法にかかる実施例３の動作を示すタイミングチャートである。図６Ｃの２３ｃにおいて、選択ゲート線ＳＧＤ及びＳＧＳのまず最初のパルス電圧はハイレベルに上昇する電圧で始まり、その後、選択ゲート線ＳＧＤに接続された選択ゲートトランジスタがオフされ、次いで、選択ゲート線ＳＧＤに接続された選択ゲートトランジスタがオンされかつ選択ゲート線ＳＧＳに接続された選択ゲートトランジスタがオフされる。そして、選択ゲート線ＳＧＤに接続された選択ゲートトランジスタがオフされかつ選択ゲート線ＳＧＳに接続された選択ゲートトランジスタがオンされる。さらに、これらの動作が複数回繰り返される。なお、本実施例３における選択ゲートトランジスタのオン／オフの制御パルスの周期は実施例１及び２よりも短くかつパルス数が多いことを特徴としている。

実施例１の変形例．
図７Ａは本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法にかかる実施例１の変形例の動作を示すタイミングチャートである。図６Ａの実施例１に比較して、選択ゲート線ＳＧＳを介して選択ゲートトランジスタのゲートに印加するパルスのローレベル期間を、それに対応する選択ゲート線ＳＧＤを介して選択ゲートトランジスタのゲートに印加するパルスのハイレベル期間よりも長く設定し、選択ゲート線ＳＧＤに接続された選択ゲートトランジスタ及び選択ゲート線ＳＧＳに接続された選択ゲートトランジスタとをともにオフにする期間を設けてもよい（図７Ａの２４ａ）。

実施例２の変形例．
図７Ｂは本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法にかかる実施例２の変形例の動作を示すタイミングチャートである。図６Ｂの実施例２に比較して、選択ゲート線ＳＧＳに接続された選択ゲートトランジスタのゲートに印加するパルスのハイレベル期間を、それに対応する選択ゲート線ＳＧＤに接続された選択ゲートトランジスタのゲートに印加するパルスのローレベル期間よりも短く設定し、選択ゲート線ＳＧＤに接続された選択ゲートトランジスタ及び選択ゲート線ＳＧＳに接続された選択ゲートトランジスタとをともにオフにする期間を設けてもよい（図７Ｂの２４ｂ）。

実施例３の変形例．
図７Ｃは本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し方法にかかる実施例３の変形例の動作を示すタイミングチャートである。図６Ｃの実施例３に比較して、選択ゲート線ＳＧＳに接続された選択ゲートトランジスタのゲートに印加するパルスのローレベル期間を、それに対応する選択ゲート線ＳＧＤに接続された選択ゲートトランジスタのゲートに印加するパルスのハイレベル期間よりも長く設定し、並びに選択ゲート線ＳＧＳに接続された選択ゲートトランジスタのゲートに印加するパルスのハイレベル期間を、それに対応する選択ゲート線ＳＧＤに接続された選択ゲートトランジスタのゲートに印加するパルスのローレベル期間よりも短く設定し、選択ゲート線ＳＧＤに接続された選択ゲートトランジスタ及び選択ゲート線ＳＧＳに接続された選択ゲートトランジスタとをともにオフにする期間を設けてもよい（図７Ａの２４ｃ）。

以上のように構成された本実施形態及び各実施例によれば、選択ゲート線ＳＧＤに接続された選択ゲートトランジスタと、選択ゲート線ＳＧＳに接続された選択ゲートトランジスタが繰り交互に返してオン状態となるので、上記チャネルブーストを抑圧し、ホットエレクトロンの発生を抑制するために十分に低い電圧レベルに低下させることができる。従って、図５に示すように、従来技術に比較してチャネルブーストを回避しかつビット線からソース線への電流の貫通を阻止しつつも、データ読み出しのセンシング時間を短縮することができる。

変形例．
以上の実施形態においては、ＮＡＮＤ型フラッシュＥＥＰＲＯＭについて説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュＥＥＰＲＯＭなどのフローティングゲートにデータを書き込むことが可能な不揮発性半導体記憶装置に広く適用できる。

第１の従来例と本発明との相違点．
図１０は特許文献１において開示された第１の従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの動作例を示すタイミングチャートである。図１０において、すべてのワード線ＷＬが所定の電圧Ｖｐａｓｓに設定され、選択ゲート線ＳＧＤ及びＳＧＳの各電圧はまたハイレベルに設定される。このとき、ビット線ＢＬはプリチャージレベルにプリチャージされた後、ビット線ＢＬに電流が流れてデータの読み出しが行われる。しかしながら、特許文献１において、本発明の実施形態のごとく、選択ゲート線ＳＧＤに接続された選択ゲートトランジスタと、選択ゲート線ＳＧＳに接続された選択ゲートトランジスタとが繰り交互に返してオン状態となるように制御することは開示されていない。また、時間Ｔ３においてはビット線ＢＬｅがプリチャージされ、全てのワード線ＷＬもハイレベルＶｐａｓｓに上がっており、選択ゲート線のＤＳＬとＳＳＬはともにハイレベルとなるので、ビット線からソース線に電流が流れることになり、本発明の目的の１つであるビット線電流のカットが達成されない。

第２の従来例と本発明との相違点．
図１１は特許文献２において開示された第２の従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの動作例を示すタイミングチャートである。図１１において、第２の従来例と同様の動作であり、ワード線ＷＬの所定値への昇圧設定中において、ワード線ＷＬ並びに選択ゲート線ＳＧＳ，ＳＧＤはともにハイレベルに設定された後、データの読み出しが行われる。しかしながら、特許文献１において、本発明の実施形態のごとく、選択ゲート線ＳＧＤに接続された選択ゲートトランジスタと、選択ゲート線ＳＧＳに接続された選択ゲートトランジスタとが繰り交互に返してオン状態となるように制御することは開示されていない。また、時間ｔｅ〜ｔｆにおいてはビット線ＢＬがプリチャージされ、全てのワード線ＷＬもハイレベル（ＶＢ以上）に上がっており、選択ゲート線のＳＧＤＬとＳＧＳＬはともにハイレベルなので、ビット線からソース線に電流が流れることになり、本発明の目的の１つであるビット線電流のカットが達成されない。

以上詳述したように、本発明に係る不揮発性半導体記憶装置とその読み出し方法によれば、従来技術に比較してチャネルブーストを回避しかつデータ読み出しのセンシング時間を短縮することができる不揮発性半導体記憶装置とその読み出し方法を提供できる。

１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４，１４Ａ…データ書き換え及び読み出し回路（ページバッファ）、
１４ａ，１４ｂ…ラッチ回路、
１５…カラムデコーダ、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…データ線、
Ｌ１，Ｌ２…ラッチ、
ＳＧ１，ＳＧ２…選択ゲートトランジスタ。

Claims (14)

1. それぞれワード線に接続された複数のメモリセルが直列に接続された複数のメモリストリングが、複数のビット線とソース線との間に、第１及び第２の選択ゲートトランジスタを介して接続されてなる不揮発性半導体記憶装置において、
   上記各メモリセルからデータを読み出すために、ワード線を所定値に上昇させるときに、上記第１の選択ゲートトランジスタをオンにしかつ上記第２の選択ゲートトランジスタをオフする第１の状態と、上記第１の選択ゲートトランジスタをオフにしかつ上記第２の選択ゲートトランジスタをオンする第２の状態とが交互となるように、上記第１及び第２の選択ゲートトランジスタを制御する制御回路を備えたことを特徴とする不揮発性半導体記憶装置。
2. 上記制御回路は、第１及び第２の選択ゲートトランジスタの各ゲートにハイレベルを印加してともにオンにした後、上記第１の状態と上記第２の状態とが交互となるように、上記第１及び第２の選択ゲートトランジスタを制御することを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 上記制御回路は、第１及び第２の選択ゲートトランジスタの各ゲートにハイレベルを印加してともにオンにした後、上記第１の選択ゲートトランジスタをオンにしかつ上記第２の選択ゲートトランジスタをオフにし、次いで、上記第１の状態と上記第２の状態とが交互となるように、上記第１及び第２の選択ゲートトランジスタを制御することを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 上記第１の選択ゲートトランジスタは、ドレイン側の選択ゲート線ＳＧＤに接続された選択ゲートトランジスタであり、
   上記第２の選択ゲートトランジスタは、ソース側の選択ゲート線ＳＧＳに接続された選択ゲートトランジスタであることを特徴とする請求項１乃至３のうちのいずれか１つに記載の不揮発性半導体記憶装置。
5. 上記第１の選択ゲートトランジスタは、ソース側の選択ゲート線ＳＧＳに接続された選択ゲートトランジスタであり、
   上記第２の選択ゲートトランジスタは、ドレイン側の選択ゲート線ＳＧＤに接続された選択ゲートトランジスタであることを特徴とする請求項１乃至３のうちのいずれか１つに記載の不揮発性半導体記憶装置。
6. 上記制御回路は、上記第１及び第２の選択ゲートトランジスタがともにオフとなる期間を含むように、上記第１の状態と上記第２の状態とが交互となるように上記第１及び第２の選択ゲートトランジスタを制御することを特徴とする請求項１乃至５のうちのいずれか１つに記載の不揮発性半導体記憶装置。
7. 上記制御回路は、上記第１の状態と上記第２の状態とが交互となるように複数回繰り返すように、上記第１及び第２の選択ゲートトランジスタを制御することを特徴とする請求項１乃至６のうちのいずれか１つに記載の不揮発性半導体記憶装置。
8. それぞれワード線に接続された複数のメモリセルが直列に接続された複数のメモリストリングが、複数のビット線とソース線との間に、第１及び第２の選択ゲートトランジスタを介して接続されてなる不揮発性半導体記憶装置の読み出し方法において、
   上記各メモリセルからデータを読み出すために、ワード線を所定値に上昇させるときに、上記第１の選択ゲートトランジスタをオンにしかつ上記第２の選択ゲートトランジスタをオフする第１の状態と、上記第１の選択ゲートトランジスタをオフにしかつ上記第２の選択ゲートトランジスタをオンする第２の状態とが交互となるように、上記第１及び第２の選択ゲートトランジスタを制御する制御ステップを含むことを特徴とする不揮発性半導体記憶装置の読み出し方法。
9. 上記制御ステップは、第１及び第２の選択ゲートトランジスタの各ゲートにハイレベルを印加してともにオンにした後、上記第１の状態と上記第２の状態とが交互となるように、上記第１及び第２の選択ゲートトランジスタを制御することを含むことを特徴とする請求項８記載の不揮発性半導体記憶装置の読み出し方法。
10. 上記制御ステップは、第１及び第２の選択ゲートトランジスタの各ゲートにハイレベルを印加してともにオンにした後、上記第１の選択ゲートトランジスタをオンにしかつ上記第２の選択ゲートトランジスタをオフにし、次いで、上記第１の状態と上記第２の状態とが交互となるように、上記第１及び第２の選択ゲートトランジスタを制御することを含むことを特徴とする請求項８記載の不揮発性半導体記憶装置の読み出し方法。
11. 上記第１の選択ゲートトランジスタは、ドレイン側の選択ゲート線ＳＧＤに接続された選択ゲートトランジスタであり、
    上記第２の選択ゲートトランジスタは、ソース側の選択ゲート線ＳＧＳに接続された選択ゲートトランジスタであることを特徴とする請求項８乃至１０のうちのいずれか１つに記載の不揮発性半導体記憶装置の読み出し方法。
12. 上記第１の選択ゲートトランジスタは、ソース側の選択ゲート線ＳＧＳに接続された選択ゲートトランジスタであり、
    上記第２の選択ゲートトランジスタは、ドレイン側の選択ゲート線ＳＧＤに接続された選択ゲートトランジスタであることを特徴とする請求項８乃至１０のうちのいずれか１つに記載の不揮発性半導体記憶装置の読み出し方法。
13. 上記制御ステップは、上記第１及び第２の選択ゲートトランジスタがともにオフとなる期間を含むように、上記第１の状態と上記第２の状態とが交互となるように上記第１及び第２の選択ゲートトランジスタを制御することを含むことを特徴とする請求項８乃至１２のうちのいずれか１つに記載の不揮発性半導体記憶装置。
14. 上記制御ステップは、上記第１の状態と上記第２の状態とが交互となるように複数回繰り返すように、上記第１及び第２の選択ゲートトランジスタを制御することを含むことを特徴とする請求項８乃至１３のうちのいずれか１つに記載の不揮発性半導体記憶装置の読み出し方法。

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