JP4960378B2 - 不揮発性メモリの読み出し外乱を低減する方法 - Google Patents

Description

ここに記載される技術は、不揮発性メモリに関する。

半導体メモリデバイスは、さまざまな電子装置内で、ますます多く使用されるようになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピューティング装置、非モバイルコンピューティング装置、およびその他の装置の中で使用されている。電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュメモリは、特に普及している不揮発性半導体メモリである。

ＥＥＰＲＯＭとフラッシュメモリは共に、半導体基板中のチャネル領域の上方に位置するとともにチャネル領域から絶縁されている浮遊ゲートを利用している。この浮遊ゲートは、ソース領域とドレイン領域の間に位置している。制御ゲートが、浮遊ゲートの上方に設けられているとともに浮遊ゲートから絶縁されている。トランジスタの閾値電圧は、浮遊ゲートに保持されている電荷の量によって制御される。すなわち、ソースとドレイン間を導通させてトランジスタをオンさせるために制御ゲートに印加しなければならない電圧の最小値は、浮遊ゲートの電荷レベルによって制御される。

ＥＥＰＲＯＭデバイスまたはＮＡＮＤフラッシュメモリデバイスなどのフラッシュメモリデバイスをプログラミングするとき、一般的には、制御ゲートにプログラム電圧を印加して、ビット線を接地する。チャネルからの電子は浮遊ゲートに注入される。電子が浮遊ゲートに蓄積されると、浮遊ゲートは負に帯電して、メモリセルの閾値電圧が引き上げられ、これで、メモリセルはプログラムされた状態になる。プログラミングに関するさらなる情報は、双方ともそれらの全体を参照してここに組み込む米国特許第６，８５９，３９７号および米国特許６，９１７，５４２に見受けられる。

一般的に、制御ゲートに印加されるプログラム電圧は、一連のパルスとして印加される。パルスの大きさは、パルスごとに所定のステップサイズだけ増加する。パルス間の期間に、検証動作が実行される。すなわち、並列にプログラムされている各セルのプログラミングレベルを、プログラミングパルス間で読み取って、このレベルが、プログラムすべき検証レベル以上であるかどうか判定する。プログラミングを検証する一つの手段は、特定の比較ポイントで導通をテストすることである。

デバイスのチャネルを亘って電流が流れるのに対応して、導通はデバイスの「オン」状態を示す。「オフ」状態は、ソースとドレイン間のチャネルを亘って電流が流れないことに対応している。一般的に、フラッシュメモリセルでは、制御ゲートに印加される電圧が閾値電圧よりも大きいと導通し、制御ゲートに印加される電圧が閾値電圧よりも小さいと導通しない。メモリセルの閾値電圧を適値に設定すれば、印加される電圧に応じてメモリセルは導通と非導通を示すことができる。したがって、印加される電圧においてメモリセルが導通しているか否かを決定すれば、メモリセルの状態を決定することができる。

フラッシュメモリセルは、ｐウェルを消去電圧（例えば２０Ｖ）に昇圧し、選択ブロック（又は他のユニット）のワードラインを接地すると消去される。ソースとビットラインはフローティング状態である。消去は、メモリアレイ全体に対して実行してもよく、分離されたブロックに対して実行してもよく、又は他のセルユニットに対して実行してもよい。電子は、フローティングゲートからｐウェル領域に移動し、閾値電圧が負になる。

本発明の実施に適した不揮発性メモリシステムの一例では、ＮＡＮＤフラッシュメモリ構造を使用する。ＮＡＮＤフラッシュメモリ構造では、２つの選択ゲートの間に複数のトランジスタが直列に配置されている。直列のトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングを示す上面図である。図２は、その等価回路である。図１および図２に示すＮＡＮＤストリングは、直列の４つのトランジスタ１００、１０２、１０４、１０６を備え、第１の選択ゲート１２０と第２の選択ゲート１２２との間に挟まれている。選択ゲート１２０は、ＮＡＮＤストリングをビット線１２６に接続する。選択ゲート１２２は、ＮＡＮＤストリングをソース線１２８に接続する。選択ゲート１２０は、制御ゲート１２０ＣＧに適切な電圧を印加することによって制御される。選択ゲート１２２は、制御ゲート１２２ＣＧに適切な電圧を印加することによって制御される。トランジスタ１００、１０２、１０４、１０６のそれぞれは、制御ゲートと浮遊ゲートを有する。トランジスタ１００は、制御ゲート１００ＣＧと浮遊ゲート１００ＦＧを有する。トランジスタ１０２は、制御ゲート１０２ＣＧと浮遊ゲート１０２ＦＧとを有する。トランジスタ１０４は、制御ゲート１０４ＣＧと浮遊ゲート１０４ＦＧを有する。トランジスタ１０６は、制御ゲート１０６ＣＧと浮遊ゲート１０６ＦＧを有する。制御ゲート１００ＣＧは、ワード線ＷＬ３に接続されている。制御ゲート１０２ＣＧは、ワード線ＷＬ２に接続されている。制御ゲート１０４ＣＧは、ワード線ＷＬ１に接続されている。制御ゲート１０６ＣＧは、ワード線ＷＬ０に接続されている。１つの実施形態では、トランジスタ１００、１０２、１０４、１０６のそれぞれがメモリセルとなる。他の実施形態では、メモリセルが複数のトランジスタを含んでいてもよく、図１および図２に示した構成と異なっていてもよい。選択ゲート１２０は、選択線ＳＧＤに接続され、選択ゲート１２２は、選択線ＳＧＳに接続される。

図３は、上記のＮＡＮＤストリングの断面図を示す。図３に示すように、ＮＡＮＤストリングのトランジスタはｐ−ウェル領域１４０に形成される。各トランジスタは、制御ゲート（１００ＣＧ、１０２ＣＧ、１０４ＣＧ、および１０６ＣＧ）と浮遊ゲート（１００ＦＧ、１０２ＦＧ、１０４ＦＧ、および１０６ＦＧ）からなるスタックゲート構造を備えている。浮遊ゲートは、酸化膜または他の誘電体膜の上にあるｐ−ウェルの表面上に形成される。制御ゲートは、浮遊ゲートの上に位置している。制御ゲートと浮遊ゲートは、ポリシリコン間誘電体層によって分離されている。メモリセル（１００、１０２、１０４、１０６）の制御ゲートは、ワード線を形成する。Ｎ＋拡散層１３０、１３２、１３４、１３６、１３８は隣接するセル間で共有されており、それによりセルは相互に直列に接続されてＮＡＮＤストリングを形成する。これらのＮ＋拡散層は、各セルのソースおよびドレインを形成する。例えば、Ｎ＋拡散層１３０は、トランジスタ１２２のドレイン、およびトランジスタ１０６のソースとして働く。Ｎ＋拡散層１３２は、トランジスタ１０６のドレイン、およびトランジスタ１０４のソースとして働く。Ｎ＋拡散層１３４は、トランジスタ１０４のドレイン、およびトランジスタ１０２のソースとして働く。Ｎ＋拡散層１３６は、トランジスタ１０２のドレイン、およびトランジスタ１００のソースとして働く。Ｎ＋拡散層１３８は、トランジスタ１００のドレイン、およびトランジスタ１２０のソースとして働く。Ｎ＋拡散層１２６は、ＮＡＮＤストリングのビット線につながっており、Ｎ＋拡散層１２８は、複数のＮＡＮＤストリングの共通ソース線につながっている。

図１〜図３では、ＮＡＮＤストリング内に４つのメモリセルを示しているが、４つのトランジスタの使用する構成は、一例であることに留意されたい。ここに記載される技術によって使用されるＮＡＮＤストリングは、４つ未満のメモリセルを有していてもよく、又は、４つを超えるメモリセルを有していてもよい。例えば、一部のＮＡＮＤストリングは、８つのメモリセル、１６のメモリセル、３２のメモリセル、６４のメモリセルなどを含むことができる。本明細書における説明は、ＮＡＮＤストリング内のメモリセルがいかなる数でも有効である。

各メモリセルは、アナログ又はデジタル形式で表されたデータを記憶することが可能である。１ビットのデジタルデータを記憶する場合、メモリセルの可能な閾値電圧の範囲は、論理データ「１」および「０」が割り当てられる２つの範囲に分割される。ＮＡＮＤ型フラッシュメモリの一例では、メモリセルの消去された後の閾値電圧は負となり、論理「１」と定義される。プログラム後の閾値電圧は正となり、論理「０」と定義される。閾値電圧が負の状態で制御ゲートに０Ｖを印加することによって読み出しが試みられた場合、メモリセルはオンになり、論理１が記憶されていることを示す。閾値電圧が正の状態で制御ゲートに０Ｖを印加することによって読み出しが試みられた場合、メモリセルはオンにならず、これは論理「０」が記憶されていることを示す。

また、メモリセルは、複数の状態（複数状態メモリセルとして知られている）を記憶することも可能であり、それにより例えば複数ビットのデジタルデータを記憶することも可能である。複数の状態のデータを記憶する場合、閾値電圧の枠は、記憶する状態の数に分割される。例えば、４つの状態が用いられる場合、４つの閾値電圧範囲が存在し、それぞれにデータ値「１１」、「１０」、「０１」、「００」が割り当てられる。ＮＡＮＤ型メモリの一例では、消去動作の後の閾値電圧は負となり、「１１」と定義される。正の閾値電圧は、「１０」、「０１」、「００」の状態のために使用される。一部の実施例では、これらのデータ値（たとえば論理状態）を、グレイコード割り当て方法を用いて閾値範囲に割り当て、これで、浮遊ゲートの閾値電圧が間違ってその隣接する物理状態にずれても、たった１つの論理ビットしか影響されないようにしている。メモリセルにプログラムされたデータとこのセルの閾値電圧範囲との間の具体的な関係は、メモリセルに対して採用されるデータ符号化スキームによって異なる。たとえば、その双方の全体を参照してここに組み込む米国特許第６，２２２，７６２及び２００３年６月１３日に出願された「メモリシステムのセルの追跡」という名称の米国特許出願第１０／４６１，２４４号には、マルチステート式フラッシュメモリセルのさまざまなデータ符号化スキームが記載されている。

ＮＡＮＤ型フラッシュメモリおよびそれらの動作に関連する例は、次の米国特許／特許出願（それらのすべては、それらの全体が参照により本明細書に援用されるものとする）で提供されている。米国特許第５，５７０，３１５号明細書、米国特許第５，７７４，３９７号明細書、米国特許第６，０４６，９３５号明細書、米国特許第５，３８６，４２２号明細書、米国特許第６，４５６，５２８号明細書、および米国特許出願第０９／８９３，２７７号明細書（公開番号ＵＳ２００３／０００２３４８）である。

フラッシュＥＥＰＲＯＭシステムで役に立つ別のタイプのメモリセルは、導電性の浮遊ゲートの代わりに非導電性の誘電性材料を利用して、電荷を不揮発式に蓄積する。このようなセルが、１９８７年３月に発行されたＩＥＥＥのエレクトロン・デバイス・レターの第ＥＤＬ−８巻の第３号の、チャンらによる「真性の酸化物・窒化物・酸化物型の１トランジスタ式ＥＥＰＲＯＭデバイス」という記事の９３〜９５ページに記載されている。シリコン酸化物、シリコン窒化物、シリコン酸化物（“ＯＮＯ”）で形成された三層誘電体は、メモリセルのチャネル上で、導電性の制御ゲートと半導体基板の表面とで挟まれている。このセルは、セルのチャネルから窒素中に電子を注入し、この窒素中でこれらの電子が限られた領域中に捕獲されて蓄積されることによってプログラムされる。すると、この蓄積された電荷のため、このセルのチャネルの一部の閾値電圧が変化し、この変化は検出可能である。このセルは、ホットホールを窒素中に注入することによって消去される。また、１９９１年４月に発行されたソリッドステート回路に関するＩＥＥＥジャーナルの第２６巻の第４号のノザキらによる「半導体ディスクに応用されるＭＯＮＯＳメモリセルを持つ１ＭビットのＥＥＰＲＯＭ」の４９７〜５０１ページを読めば、ドーピングされた多結晶シリコンゲートがメモリセルチャネルのある部分上を伸張して、互いに分離された選択トランジスタを形成している分離ゲート構造の類似のセルが記述されている。前述の２つの記事の全体を参照してここに組み込む。参照して個々に組み込む、１９９８年のＩＥＥＥプレスのウイリアム・ブラウン（Ｗｉｌｌｉａｍ Ｄ． Ｂｒｏｗｎ）とジョー・ブルーワ（Ｊｏｅ Ｅ． Ｂｒｅｗｅｒ）によって編集された「不揮発性半導体メモリ技術」の１．２章に言及されているプログラミング技法はまた、誘電性電荷捕獲デバイスに応用可能であるとこの章に記述している。

各セルに２ビットを記憶する別の方式が、２０００年１１月に発行されたＩＥＥＥのエレクトロン・デバイス・レターの第２１巻の第１１号のエイタン（Ｅｉｔａｎ）らによる「ＮＲＯＭ：新規な選択的捕獲、２ビット式の不揮発性メモリセル」の５４３〜５４５ページに記載されている。ＯＮＯ誘電体層が、ソース拡散層とドレイン拡散層間のチャネル上を伸張している。一方のデータビットに対する電荷がドレインに隣り合った誘電体層中で局所化され、他方のデータビット用の電荷がソースに隣り合った誘電体層中で局所化される。マルチステートデータ記憶装置は、誘電体内部の空間的に分離された電荷蓄積領域のバイナリ状態を別々に読み取ることによって得られる。

ＮＡＮＤ構造を用いたフラッシュメモリシステムの一般的なアーキテクチャは、いくつかのＮＡＮＤストリングを含んでいる。例えば、図４は、メモリアレイに含まれる多数のＮＡＮＤストリングのうちの３つのＮＡＮＤストリング２０２、２０４、２０６を示している。図４の各ＮＡＮＤストリングは、２つの選択トランジスタと４つのメモリセルを含んでいる。例えば、ＮＡＮＤストリング２０２は、選択トランジスタ２２０及び２３０、並びにメモリセル２２２、２２４、２２６及び２２８を含んでいる。ＮＡＮＤストリング２０４は、選択トランジスタ２４０及び２５０、並びにメモリセル２４２、２４４、２４６及び２４８を含んでいる。各ストリングは、その選択トランジスタ（例えば選択トランジスタ２３０、２５０）によってソース線に接続されている。選択線ＳＧＳは、ソース側の選択ゲートを制御するために用いられる。様々なＮＡＮＤストリングは、選択トランジスタ２２０，２４０等によって各ビットラインに接続されている。選択トランジスタ２２０，２４０等は、選択ラインＳＧＤで制御される。他の実施形態では、選択線が必ずしも共通である必要はない。ワード線ＷＬ３は、メモリセル２２２と２４２の制御ゲートに接続されている。ワード線ＷＬ２は、メモリセル２２４と２４４と２５２の制御ゲートに接続されている。ワード線ＷＬ１は、メモリセル２２６と２４６の制御ゲートに接続されている。ワード線ＷＬ０は、メモリ素子２２８と２４８の制御ゲートに接続されている。図示するように、各ビット線と個々のＮＡＮＤストリングは、メモリセルのアレイの列を備えている。ワード線（ＷＬ３、ＷＬ２、ＷＬ１およびＷＬ０）は、メモリセルのアレイの行を備えている。

ＮＡＮＤフラッシュメモリの典型的な読み出し及び検証動作では、選択ゲート（ＳＧＤ及びＳＧＳ）は略３Ｖに昇圧され、非選択ワードラインは読み出しパス電圧（例えば５Ｖ）に昇圧され、これにより、トランジスタがパスゲートとして動作する。選択ワードラインには、特定の電圧が印加される。その電圧のレベルは、接続されているメモリセルの閾値電圧がその電圧に達しているか否かを決定するために、読み出し及び検証動作に応じて決定されている。例えば、メモリが２値レベルであると仮定すれば、メモリセル２４４の読み出し動作では、選択ワードラインＷＬ２は接地され、閾値電圧が０Ｖよりも高いか否かが決定され、非選択ワードラインＷＬ０，ＷＬ１，ＷＬ３には５Ｖが印加される。検証動作では、例えば、選択ワードラインＷＬ２が１Ｖに接続され、閾値電圧が少なくとも１Ｖに達したか否かが検証される。ソースとｐウェルは０Ｖである。選択ビットラインは、例えば、０．７Ｖのレベルに予備充電される。閾値電圧が選択ワードラインに印加される検証又は読み出しレベルよりも高ければ、懸念されるビットラインの電位レベルは、非導電性メモリセルのために高い値に保たれる。一方、閾値電圧が読み出し及び検証レベルよりも低ければ、懸念されるビットラインの電位レベルは、導電性メモリセルのために、低いレベル、例えば、０．５Ｖよりも小さい値に下降する。メモリセルの状態は、ビットラインに接続されているセンス増幅器によって検出される。

図５は、読み出し動作中におけるさまざまな信号の挙動を示すタイミング図である。最初は、これら示す信号はすべて低レベルである。時点ｔ１で、ドレイン側の選択ゲートのゲート電圧（ＳＧＤ）を１．５〜４．５ボルトに上げて、ドレイン側の選択ゲートをオンする。この例では、メモリセル２４４が読み出されるものとする。読み出しのために選択されたビット線ＢＬ＿ｓｅｌ（例えば、ＮＡＮＤストリング２０４に対するビット線）は、最初はゼロボルトとなっている。選択されなかったビット線ＢＬ＿ｕｎｓｅｌ（例えば、ＮＡＮＤストリング２０２と２０６に対するビット線）がゼロボルトに設定される。時点ｔ２で、選択されなかったワード線ＷＬ＿ｕｎｓｅｌ（例えば、ＷＬ０、ＷＬ１、ＷＬ３）を読み出しパス電圧（Ｖｒｅａｄ）に上げて、選択されたワード線Ｌ＿ｓｅｌを読み出し比較電圧（例えば、読み出しレベルまたは検証レベルを決定する電圧値）に上げる。時点ｔ４で、選択されたビット線ＢＬ＿ｓｅｌを予備充電値（例えば、０．７ボルト）に上げる。時点ｔ６で、ソース側の選択ゲートのゲートに１．５〜４．５ボルトのＳＧＳ電圧が印加され、これで、ソース側選択ゲートがオンして、グランドへの経路ができる。選択されたワード線ＷＬ＿ｓｅｌに印加された電圧がメモリセル２４４の閾値電圧より高ければ、ビット線ＢＬ＿ｓｅｌの電圧はソース線を介して消える。選択されたワード線ＷＬ＿ｓｅｌに印加された電圧がメモリセル２４４の閾値電圧より高くなければ、ビット線ＢＬ＿ｓｅｌの電圧は維持される。センス増幅器を用いて、このビット線電圧が維持されたか消滅したかを検知する。

選択された読み出し対象のメモリセルがプログラムされている状態にあれば、この選択されたメモリセルは、ワード線を読み出し比較電圧に上げるプロセス中にオンしないことがある。選択されたワード線を読み出し比較電圧に上げている最中に、選択されたメモリセルがオンしないと、選択されなかったワード線が読み出しパス電圧（Vｒｅａｄ）にまで上がるにつれて、ＮＡＮＤストリングチャネルのソース側（選択された及び選択されなかったビット線上の選択されたメモリセルに対して）が昇圧される。読み出し／検知動作目的でソース側の選択ゲートがオンされる以前に、この昇圧されたチャネルのために、選択されなかったメモリセル（ソース側の隣のセル）と選択されたメモリセル間の領域にホット電子が注入されることになりかねない。このため、時間が経過するうちに、選択されたメモリセルのソース側の隣のセルであるメモリセルの浮遊ゲートに電子が注入され、このソース側の隣のセルの閾値電圧が上がってしまうことがある。実験によれば、メモリセルは、プログラム動作も消去動作も受けずに読み出し動作を多く（例えば、１００，０００回以上）体験すると、時間の経過と共に閾値電圧が上昇する。この動作は読み出し外乱と呼ばれる。メモリセル２４４を読み出す上記例では、ワード線ＷＬ１上のメモリセルがこのタイプの読み出し外乱を体験することがある。この動作は選択されたビット線でも選択されなかったビット線でも発生し得るが、選択されなかったビット線の場合の方が悪質となる。この現象のため、フラッシュメモリデバイスの規模が縮小しかねない。

同様に、ＳＧＳではなく、ドレイン側の選択ゲートをオンさせてメモリセルの読み取り動作を起動すると、ＮＡＮＤストリングのドレイン側のチャネルが昇圧され、このため、選択されたメモリセルの隣のドレイン側のセルに読み出し外乱が発生しかねない。

プログラム動作や消去動作を介在させることなく、読み出し動作を何回も実行することが可能であることを必要とするような応用分野が存在する。例えば、ＢＩＯＳコードを記憶するためにフラッシュメモリを用いるようなコンピューティングデバイスがある。このＢＩＯＳコードを一旦プログラムしておいて、電源投入時および／またはリセット時に何回も読み出すようなケースもある。このため、ＢＩＯＳコードは読み出し外乱を引き起こしやすい。

加えて、モバイルコンピューティングデバイスや携帯電話には、フラッシュメモリを用いてＯＳコードを記憶するものがある。このコードは、一般的には、一度書き込んでおいて、何回も読み出す。このようなデバイスでは、デバイスがオンするごとにＯＳコードを読み出すのが普通である。所定の時間の間動作をしないと、デバイス（デバイス全体、プロセッサまたはメモリシステム）がオフして、バッテリの使用量を最小化するような場合もある。再度デバイスを使用すると、関連するコンポーネントの電源がまたオンして、ＯＳコードが再度読み出される。したがって、頻繁に使用されるデバイス（例えば、商用のデバイス）の場合、ＯＳコードは一日に何回も読み出される。デバイスの使用期間が十分長くなると、ＯＳコードを記憶しているメモリが読み出し外乱によるエラーを起こしやすくなり、このため、ＯＳコードが損なわれることになる。

加えて、認証目的でキーを読み出す必要があるトラステッドメモリカードではフラッシュメモリが用いられている。このようなデバイスでは、一般的に、キーを一旦書き込んでおいて、このキーを何回も読み出すようにする。カードの使用期間が十分長くなると、キーを記憶しているメモリが読み出し外乱によるエラーを起こしやすくなり、このため、キーが損なわれることになる。

読み出し外乱を回避しようとして今までに試された実施例としては、ＥＣＣを用いてエラーを補正したり、プログラミング動作を実行することによってデータを周期的にリフレッシュしたり、データを別のロケーションに周期的に再書き込みしたりする例がある。しかしながら、これらの解決策では、追加のハードウエアを必要としたり、性能に悪い影響があったりする。

ここに記載する技術は、記憶装置における読み出し外乱を軽減するまたは除去するシステムに関する。一実施形態では、メモリ要素のチャネルの昇圧を解消するまたは最小化することによって読み出し外乱を防止しようとしている。例えば、１つの実施例では、読み出しプロセス中に、ＮＡＮＤストリングのソース側のチャネルが昇圧されるのを防止するまたは軽減している。ＮＡＮＤストリングのソース側のチャネルが昇圧されないので、上述したホット電子の注入は発生しない。ドレイン側の選択ゲートをオンさせてメモリセルの読み出し動作を起動させる実施形態では、ここに記載する技術を用いて、読み出しプロセス中に、ＮＡＮＤストリングのドレイン側のチャネルが昇圧されるのを防止するまたは軽減することが可能である。

一実施形態では、不揮発性記憶要素のグループに対して読み出し状態を設定することと、これらの読み出し状態を設定している間、これらの不揮発性記憶要素が昇圧されることを防止することと、これらの読み出し状態の不揮発性記憶要素に関連する電荷が消滅したことを検知することによってこれら不揮発性記憶要素のうちの少なくとも１つの不揮発性記憶要素のデータを判定することを含む。ここに記載するデータ読み出しプロセスは、プログラミングプロセス中における読み出し動作の一部または検証動作の一部として用いることが可能である。

別の実施形態では、ＮＡＮＤストリングに対する第１の選択ゲートをオンすることと、この第１の選択ゲートがオン状態にある間に、このＮＡＮＤストリングの選択されていない不揮発性記憶要素に対して１つ以上の読み出しパス電圧を印加することと、この１つ以上の読み出しパス電圧を印加している間にこのＮＡＮＤストリングが昇圧されないようにすることと、このＮＡＮＤストリングに対するビット線に対して電荷を印加することと、この電荷を印加した後で第２の選択ゲートをオンしてこのビット線を検知することを含む。１つの実施例では、このように昇圧を防止することは、１つ以上の読み出しパス電圧を印加している間に第２の選択ゲートをオンすることと、次いで、この電荷を印加する前にこの第２の選択ゲートをオフすることを含む。別の実施例では、このように昇圧を防止することは、前記１つ以上の読み出しパス電圧を前記のＮＡＮＤストリングの選択されなかった不揮発性記憶要素に印加している間に前記の１つ以上の読み出しパス電圧のうちの１つを制御ゲート電圧として前記のＮＡＮＤストリングの選択された不揮発性記憶要素に対して印加することと、次いで、前記第２の選択ゲートをオンする前に前記制御ゲート電圧を読み出し比較電圧にまで下げることを含む。

１つの例示実施形態では、不揮発性記憶システムは、複数の不揮発性記憶要素と、この複数の不揮発性記憶要素と通信している１つ以上の管理回路を含んでいる。この１つ以上の管理回路は、選択されない不揮発性記憶要素の読み出し状態を設定し、この読み出し状態を設定している間にこれら不揮発性記憶要素が昇圧しないようにする。この１つ以上の管理回路は、少なくとも１つの選択された不揮発性記憶要素のデータを、前記読み出し状態に基づいて検知する。

図６は、記憶装置の読み出し外乱を軽減又は除去する技術（ここに記載される）を実施することが可能なフラッシュメモリシステムの一実施形態のブロック図である。メモリセルアレイ３０２は、列制御回路３０４と、行制御回路３０６と、ｃ−ソース制御回路３１０と、ｐ−ウェル制御回路３０８によって制御される。列制御回路３０４は、メモリセル内に記憶されたデータを読み出すために、プログラム動作中のメモリセルの状態を判定するために、およびビット線の電位レベルを制御してプログラミングを促進又はプログラミングを抑止するために、メモリセルアレイ３０２のビット線に接続されている。行制御回路３０６は、ワード線のうちのいずれかを選択するために、読み出し電圧を印加するために、プログラム電圧を印加するために、ワード線に接続されている。Ｃ−ソース制御回路３１０は、メモリセルに接続された共通ソース線（図７に「Source」として示す）を制御する。Ｐ−ウェル制御回路３０８は、ｐ−ウェル電圧を制御し、消去電圧を印加することができる。

メモリセル内に記憶されたデータは、列制御回路３０４によって読み出され、データ入力／出力バッファ３１２を経由して、外部Ｉ／Ｏ線に出力される。メモリセル内に記憶されるプログラムデータは、外部Ｉ／Ｏ線を経由してデータ入力／出力バッファ３１２に入力され、列制御回路３０４に転送される。外部Ｉ／Ｏ線は、コントローラ３１８に接続される。

フラッシュメモリデバイスを制御するためのコマンドデータは、コントローラ３１８に入力される。コマンドデータは、どのような動作が要求されているのかをフラッシュメモリに通知する。入力コマンドは、制御回路３１５の一部である状態マシン３１６に転送される。状態マシン３１６は、列制御回路３０４と、行制御回路３０６と、ｃ−ソース制御３１０と、ｐ−ウェル制御回路３０８と、データ入力／出力バッファ３１２とを制御する。状態マシン３１６は、さらに、レディ（ＲＥＡＤＹ）／ビジー（ＢＵＳＹ）や、パス（ＰＡＳＳ）／フェイル（ＦＡＩＬ）などの、フラッシュメモリのステータスデータを出力してもよい。いくつかの実施例において、状態マシン３１６は、以下に説明するフローチャートに描かれる工程を含むプログラミングプロセス、検証プロセス、及び読み出しプロセスの管理を担う。

コントローラ３１８は、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタントなどのホストシステムに接続されている、又は、接続可能である。コントローラ３１８は、ホストと通信する。ホストは、メモリアレイ３０２に又はメモリアレイ３０２からデータを記憶又は読み出す、及びそのようなデータを供給又は受信するといったコマンドを起動する。コントローラ３１８は、そのようなコマンドを、制御回路３１８の一部であるコマンド回路３１４が解読して実行可能なコマンド信号に変換する。コマンド回路３１４は、状態マシン３１６と通信する。コントローラ３１８は、通常、メモリアレイに書き込まれる、又はメモリアレイから読み出されるユーザデータのためのバッファメモリを有している。

一例のメモリシステムは、コントローラ３１８を含む１つの集積回路と、１つ以上の集積回路チップ（それぞれがメモリアレイと、関連する制御、入力／出力、および状態マシン回路とを含む）を備える。メモリアレイとシステムのコントローラ回路は、１つ以上の集積回路チップ上に一緒に統合される傾向にある。メモリシステムは、ホストシステムの一部として組み込まれていてもよく、又は、ホストシステムに着脱可能に挿入されるメモリカード（又はその他のパッケージ）内に含まれていてもよい。そのような着脱可能なカードは、メモリシステム全体（例えば、コントローラを含む）を含んでいてもよく、又は、関連する周辺回路を伴ったメモリアレイのみを含んでいてもよい（コントローラ又は制御機能はホスト内に組み込まれる）。このように、コントローラは、ホスト内に組み込まれることも、又は着脱可能なメモリシステム内に含まれることも可能である。

いくつかの実施形態では、図６の構成要素のうちのあるものは、統合することが可能である。さまざまな設計で、図６の構成要素のうちで、メモリセルアレイ３０２以外の１つ以上の構成要素が（単独、又は統合において）、管理回路と考えることが可能である。たとえば、１つ以上の管理回路は、コマンド回路、状態マシン、行制御回路、列制御回路、ウェル制御回路、ソース制御回路、データ入／出力回路およびコントローラのうちのどれか１つまたはこれらを統合したものを含むことができる。

一つの実施形態では、メモリセルアレイ３０２は、ＮＡＮＤフラッシュメモリを含んでいる。他の実施形態では、上記に記載された構成要素、及び上記に記載されていない構成要素も同様に含んでいるとともに、他のタイプのフラッシュメモリ及び／又は他のタイプの不揮発性記憶が利用可能である。

図７を参照して、メモリセルアレイ３０２の構造の一例を説明する。一例として、１,０２４個のブロックに区分けされているＮＡＮＤ型フラッシュＥＥＰＲＯＭを説明する。それぞれのブロックに記憶されたデータは同時に消去される。１つの実施形態では、ブロックは、同時に消去されるセルの最小単位である。本実施形態において、各ブロックには８，５１２カラムあり、偶数および奇数カラムに分割される。ビット線はまた、偶数のビット線（ＢＬｅ）と奇数のビット線（ＢＬｏ）に分割される。図７は、直列に接続され、ＮＡＮＤストリングを形成する４つのメモリセルを示す。４つのセルは各ＮＡＮＤストリングに含まれるように図示されているが、使用するセルの数は４つを超えて又は４つ未満でもよい。ＮＡＮＤストリングの一方の端子は、選択トランジスタＳＧＤを介して対応するビット線に接続され、もう一方の端子は、第２の選択トランジスタＳＧＳを介してｃ-ソースに接続される。

読み出しおよびプログラミング動作の１つの実施形態では、４，２５６のメモリセルが同時に選択される。選択されるメモリセルは、同じワード線と、同じ種類のビット線（例えば、偶数ビット線又は奇数ビット線）とを有する。したがって、５３２バイトのデータが同時に読み出し又はプログラムされることが可能である。同時に読み出し又はプログラムされるこれらの５３２バイトのデータは、一つの論理ページを形成する。したがって、１つのブロックは、少なくとも８つの論理ページを記憶することが可能である（４本のワード線、それぞれが奇数および偶数ページを有する）。各メモリセルが２ビットのデータを記憶し（例えば、マルチステートメモリセル）、これら２ビットがそれぞれ異なったページに記憶される場合、１つのブロックは１６の論理ページを記憶する。他のサイズのブロックおよびページも、本発明とともに使用されてもよい。さらに、図６および図７に示す構造以外の構造を、本発明を実施するために使用することもできる。例えば、１つの実施例において、ビット線は奇数と偶数の線に分割されておらず、これにより、全てのビット線がプログラムされかつ同時に（あるいは非同時に）読み取りされる。

メモリセルの消去は、ｐ−ウェルを消去電圧（例えば、２０ボルト）まで引き上げるとともに、選択されたブロックのワード線を接地することによって行われる。ソースおよびビット線はフローティングとする。消去は、メモリアレイ全体、独立したブロック、又は別の単位のセルに対して実行することができる。浮遊ゲートから電子がｐ−ウェル領域に移動し、閾値電圧は負になる（一つの実施形態において）。

上述したように、各ブロックを多くのページに分割することが可能である。１つの実施形態では、１ページがプログラミングの単位である。いくつかの実施例では、個々のページがセグメントに分割される。セグメントは、基本的なプログラミング動作として一度に書き込まれる最少のセルの数を有している。一般的に、１ページ以上分のデータが１行のメモリセルに記憶される。１ページに１つ以上のセクターを記憶することが可能である。セクターには、ユーザデータとオーバヘッドデータが含まれる。オーバヘッドデータは、一般的に、セクターのうちのユーザデータから計算されたエラー訂正符号（ＥＣＣ）を含んでいる。コントローラの一部が、データがアレイ中にプログラミングされている間にＥＣＣを計算し、また、データがアレイから読み出されている間にこれをチェックする。代替例では、ＥＣＣおよび／または他のオーバヘッドデータを、自身が属すユーザデータとは異なったページ、さらには異なったブロックに記憶される。メモリデバイスの他の部分（たとえば状態マシン）がＥＣＣを計算可能である実施形態もある。

ユーザデータを含むセクターは、一般に、磁気ディスクドライブ中のセクターのサイズに対応して５１２バイトである。オーバヘッドデータは、一般的には追加の１６〜２０バイトである。多くのページがブロックを形成しているが、その数値は、たとえば、８ページから３２ページ、６４ページ、さらにこれ以上の数値の間のいずれかの数値である。

読み出し及び検証動作中は、ビット線に接続するセンス増幅器によってメモリセルの状態が検出される。図８は、センス増幅器を含む図６の列制御回路３０４の一部を示す。ビット線の各組（例えば、ＢＬｅとＢＬｏ）は、センス増幅器４００に接続している。センス増幅器は、３つのデータラッチ（第１データラッチ４０２，第２データラッチ４０４，第３データラッチ４０６）に接続している。３つのデータラッチはそれぞれ１つのデータビットを記憶することが可能である。センス増幅器は、読み出し又は検証動作中に、選択されたビット線の電位レベルを検知し、検知されたデータを２値法において記憶し、プログラム動作中にビット線の電位を制御する。センス増幅器は、「ｅｖｅｎＢＬ」及び「ｏｄｄＢＬ」信号の一方を選択することによって、選択されたビット線に選択的に接続する。データラッチ４０２，４０４，４０６は、読み出しデータを出力するとともにプログラムデータを記憶するために、入力／出力ライン４０８に接続している。入力／出力ライン４０８は、図６のデータ入力／出力バッファ３１２に接続している。データラッチ４０２，４０４，４０６はまた、状態情報を受信及び送信するために、状態ライン４１０に接続している。一つの実施形態では、ビット線の各組（偶数と奇数）に、センス増幅器、第１データラッチ４０２、第２データラッチ４０４及び第３データラッチ４０６が存在している。

図９に、それぞれのメモリセルが２ビットのデータを記憶している場合のメモリセルアレイの閾値電圧分布を示す。図９は、消去されたメモリセルの第１の閾値電圧分布Ｅを示している。プログラムされたメモリセルの３つの閾値電圧分布Ａ、Ｂ、Ｃもまた、示されている。１つの実施形態では、分布Ｅ中の閾値電圧は負であり、分布Ａ、Ｂ、Ｃ中の閾値電圧は正である。

図９の異なる閾値電圧範囲はそのそれぞれが、データビットの集合の所定の値に対応している。メモリセルにプログラムされたデータとこのセルの閾値電圧レベルとの間の具体的な関係は、セルに対して採用されるデータ符号化スキームによって異なる。１つの例では、“１１”を閾値電圧範囲Ｅ（状態Ｅ）に割り当て、“１０”を閾値電圧範囲Ａ（状態Ａ）に割り当て、“００”を閾値電圧範囲Ｂ（状態Ｂ）に割り当て、“０１”を閾値電圧範囲Ｃ（状態Ｃ）に割り当てている。しかしながら、他のスキームを用いている実施形態もある。

図９はまた、メモリセルからデータを読み出すための３つの基準電圧Ｖｒａ、Ｖｒｂ、Ｖｒｃを示している。所与のメモリセルの閾値電圧がＶｒａ、ＶｒｂおよびＶｒｃより大きいか小さいかをテストすることによって、本システムは、メモリセルがどの状態にあるかを判定することが可能である。例えば、Ｖｒａ、ＶｒｂおよびＶｒｃが制御ゲートに印加された時にメモリセルがオンすると、そのメモリセルは状態Ｅである。ＶｒｂおよびＶｒｃが制御ゲートに印加された時にメモリセルがオンし、Ｖｒａが制御ゲートに印加された時にメモリセルがオンしないと、そのメモリセルは状態Ａである。Ｖｒｃが制御ゲートに印加された時にメモリセルがオンし、ＶｒａおよびＶｒｂが制御ゲートに印加された時にメモリセルがオンしないと、そのメモリセルは状態Ｂである。Ｖｒａ、ＶｒｂおよびＶｒｃが制御ゲートに印加された時にメモリセルがオンしないと、そのメモリセルは状態Ｃである。

図９はまた、３つの検証基準電圧Ｖｖａ、Ｖｖｂ、Ｖｖｃを示している。メモリセルを状態Ａにプログラミングする際には、本システムは、これらのメモリセルの閾値電圧がＶｖａ以上であるかどうかテストする。状態Ａにプログラム中のメモリセルは、その閾値電圧がＶｖａ以上になるまでプログラムが継続される。メモリセルを状態Ｂにプログラミングする際には、本システムは、これらのメモリセルの閾値電圧がＶｖｂ以上であるかどうかテストする。状態Ｂにプログラム中のメモリセルは、その閾値電圧がＶｖｂ以上になるまでプログラムが継続される。メモリセルを状態Ｃにプログラミングする際には、本システムは、これらのメモリセルの閾値電圧がＶｖｃ以上であるかどうかを決定する。状態Ｃにプログラム中のメモリセルは、その閾値電圧がＶｖｃ以上になるまでプログラムが継続される。

１つの実施形態では、フルシーケンスプログラミングとして知られているが、メモリセルを、消去状態Ｅからプログラム済み状態Ａ、Ｂ、Ｃ（曲線矢印で示されている）のうちのどれにでも直接的にプログラムすることが可能である。たとえば、プログラムされるメモリセルの母集団を最初に消去し、これで、この母集団中のすべてのメモリセルが消去状態Ｅとなるようにする。一部のメモリセルが状態Ｅから状態Ａにプログラムされている間に、他のメモリセルを状態Ｅから状態Ｂにプログラムしたりおよび／または状態Ｅから状態Ｃにプログラムしたりする。

図１０に、互いに異なった２つのページ、すなわち、下位ページと上位ページ分のデータを記憶しているマルチステートメモリセルをプログラミングする２パス式技法の例を示す。４つの状態、すなわち、状態Ｅ（１１）、状態Ａ（１０）、状態Ｂ（００）および状態Ｃ（０１）が示されている。状態Ｅの場合、両ページとも“１”を記憶している。状態Ａの場合、下位ページは“０”を記憶し、上位ページは“１”を記憶している。状態Ｂの場合、両ページとも“０”を記憶している。状態Ｃの場合、下位ページは“１”を記憶し、上位ページは“０”を記憶している。ここで、特定のビットパターンがそれぞれの状態に割り当てられているが、別のビットパターンを割り当ててもよい。第１のプログラミングパスでは、セルの閾値電圧レベルを、下位の論理ページにプログラムされるビットにしたがって設定される。このビットが論理“１”であれば、この閾値電圧は変更されないが、これは、前に消去されている結果として適切な状態にあるからである。しかしながら、このプログラムされるビットが論理“０”であれば、このセルの閾値電圧は、矢印５３０で示すように状態Ａにまで引き上げられる。これで、第１のプログラミングパスが完結する。

第２のプログラミングパスでは、セルの閾値電圧レベルが、上位の論理ページにプログラムされるビットにしたがって設定される。この上位論理ページビットが論理“１”を記憶するのであれば、なんらプログラミングされないが、これは、このセルが、双方ともが“１”という上位ページビットを有している、下位ページビットのプログラミングしだいで決まる状態ＥまたはＡの内の一方の状態にあるからである。上位ページビットが論理“０”となるのであれば、閾値電圧はずれる。第１のパスの結果、セルが消去状態Ｅのままであれば、第２のフェーズで、このセルは、閾値電圧が、矢印５３４で示すように状態Ｃ内に来るように増大されるようにプログラムされる。このセルが、第１のプログラミングパスの結果として状態Ａにプログラムされた場合、メモリセルは、矢印５３２で示すように閾値電圧が状態Ｂ内に来るように、第２のパスでさらにプログラムされる。第２のパスの結果、下位ページのデータを変更することなく、上位ページの論理“０”を記憶するように指定された状態にセルをプログラムすることになる。

１つの実施形態では、ページ全体を満たすに十分なデータを書き込まれた場合に、総シーケンス書き込みを実行するようにシステムをセットアップすることが可能である。ページ全体を満たすに十分なデータが書き込まれない場合、プログラミングプロセスは、受信したデータによる下位ページのプログラミングをプログラムすることが可能である。さらにその後にデータが受信されると、本システムは、上位ページをプログラムする。別の実施形態では、このシステムは、ワード線のメモリセルの全部（またはほとんど）を満たすに十分なデータがその後に受信されるのであれば、下位ページをプログラムするモードで書き込みを始めるとともに、総シーケンスプログラミングモードに変換することが可能である。このような実施形態のより詳細が、その全体を参照してここに組み込む、発明者サージー・アナトリビッチ・ゴロベッツ（Ｓｅｒｇｙ Ａｎａｔｏｌｉｅｖｉｃｈ Ｇｏｒｏｂｅｔｓ）とヤン・リー（Ｙａｎ Ｌｉ）による、２００４年１２月１４日に出願された「早期のデータを用いる不揮発性メモリのパイプライン型プログラミング」という名称の米国特許出願第１１／０１３，１２５号に開示されている。

図１１Ａ〜Ｃに、前のページの隣り合ったのメモリセルに書き込んだ後に特定のページに関するなんらかの特定のメモリセルに書き込み動作を実行することによって、この特定のメモリセルに対する、浮遊ゲート同士のカップリングを軽減する不揮発性メモリをプログラミングする別のプロセスを開示する。図１１Ａ〜Ｃが教示するこのプロセスの１つの実施例では、この不揮発性メモリセルのそれぞれが、４つのデータ状態を用いてメモリセル毎に２ビットのデータを記憶する。たとえば、状態Ｅが消去された状態で、状態Ａ、ＢおよびＣがプログラムされた状態と仮定する。状態Ｅはデータ１１を記憶している。状態Ａはデータ０１を記憶している。状態Ｂはデータ１０を記憶している。状態Ｃはデータ００を記憶している。隣り合った状態Ａと状態Ｂの間で双方のビットが変化するので、これはノングレイコーディングの例である。データをデータの物理状態に符号化する他の方法も用いることが可能である。それぞれのメモリセルが２ページ分のデータを記憶している。参照目的で、これらのページのデータを下位ページと上位ページと呼ぶが、別のラベルを付けることも可能である。図１１のプロセスに対する状態Ａを参照して、上位ページはビット０を記憶し、下位ページはビット１を記憶する。状態Ｂを参照して、上位ページはビット１を記憶し、下位ページはビット０を記憶する。状態Ｃを参照して、双方のページはビットデータ０を記憶する。

図１１Ａ〜Ｃのプログラミングプロセスは、２つのステップのプロセスである。第１のステップでは、下位ページをプログラムする。この下位ページがデータ１の状態にとどまることになっている場合、メモリセルの状態は状態Ｅのままである。このデータが０にプログラムされることになっている場合、メモリセルが状態Ｂ’にプログラムされるように、メモリセルの閾値電圧を引き上げる。図１１Ａに、状態Ｅから状態Ｂ’にメモリセルをプログラミングする様子を示す。図１１Ａに示す状態Ｂ’は中間状態Ｂである。したがって、検証ポイントを、Ｖｖｂより低いＶｖｂ‘として示す。

１つの実施形態では、あるメモリセルが状態Ｅから状態Ｂ’にプログラムされると、隣り合ったワードライン上のその隣接したメモリセルがその下位ページに関してプログラムされる。その隣接したメモリセルをプログラミングした後で、浮遊ゲート同士間のカップリング作用によって、状態Ｂである検討中のメモリセルの見かけ上の閾値電圧が引き上げられる。これによって、状態Ｂの閾値電圧分布の幅を図１１Ｂのしきい値電圧分布５５０として示す分布にまで広げる作用がある。この閾値電圧分布の見かけ上の拡大は、上位ページをプログラミングするときに修正される。

図１１Ｃは、上位ページをプログラミングするプロセスを示している。メモリセルが消去された状態Ｅにあって上位ページが１のままとどまるのであれば、このメモリセルは状態Ｅのままである。メモリセルが状態Ｅにあってその上位ページデータを０にプログラミングすることになっているのであれば、このメモリセルの閾値電圧を引き上げて、メモリセルが状態Ａとなるようにする。メモリセルが中間閾値電圧分布５５０中にあって、上位ページデータが１にとどまることになっている場合、このメモリセルは最終状態Ｂにプログラムされる。メモリセルが中間閾値電圧分布５５０中にあって、上位ページデータがデータ０になることになっている場合、このメモリセルの閾値電圧を引き上げて、メモリセルが状態Ｃとなるようにする。

図１１Ａ〜Ｃに示すプロセスによって浮遊ゲート同士間のカップリング作用が低減されるが、これは、隣接したメモリセルの上位ページをプログラミングした場合にしか、所与のメモリセルの見かけ上の閾値電圧が影響されないからである。別の状態のコーディングの例として、上位ページデータが１の時に閾値電圧分布５５０から状態Ｃへ移動する、および上位ページデータが０の時には状態Ｂで移動することが挙げられる。図１１Ａ〜Ｃに４つのデータ状態と２ページ分のデータに関する例を示すが、図１１Ａ〜Ｃが教示する概念は、状態が４つより多いまたは少なく、ページの数が異なっている他の実施例にも適用可能である。様々なプログラミング方法および浮遊ゲート間のカップリングについては、その全体を参照してここに組み込む、発明者Ｓｈｉｂａｔａ等の２００３年１２月２日に出願された米国特許第６，６５７，８９１号に見受けられる。

図１２は、プログラミングのための高レベルプロセスに係る一例のフローチャートである。データのプログラム要求は、コントローラ、状態マシン又は他のデバイスで受信される。その要求に応答して、データ（１つ以上のビットの情報）が図１２に示すプロセスに沿ってフラッシュメモリアレイ３０２に書き込まれる。図１２のステップ６０４で、システムは、メモリのうちのプログラムすべき適切な部分を選択する。この動作には、書き込み先のブロックおよび／またはページおよび／またはセクターを選択する動作が含まれる。一つの実施形態では、図１２のプロセスは、ページにデータを書き込む。これは、共通のワードラインに接続しているメモリセルに対する書き込みデータを含む。ステップ６０６では、メモリの選択された部分が事前プログラミングされる。この動作はフラッシュメモリがたとえ消耗してもよいようにする備えである。この選ばれたセクターまたはページ内のすべてのメモリセルが、同じ閾値電圧範囲にプログラムされる。ステップ６０６はオプションである。ステップ６０８で、プログラムされる予定のメモリセルをすべて消去する。たとえば、ステップ６０８は、古いメモリセルを状態Ｅにシフトさせる動作を含むことがある（図９〜１１を参照）。ステップ６０８はまた、ソフトプログラミングプロセスを含むこともある。消去プロセス中に、メモリセルのうちの一部のセルの閾値電圧を分布Ｅより下の値に下げることが可能である（図９〜１１を参照）。このソフトプログラミングプロセスでは、プログラム電圧パルスをメモリセルに印加し、これにより、その閾値電圧が閾値電圧分布Ｅ以内に入るように増加させる。

ステップ６１０で、プログラムされるデータが適切なラッチ／レジスターに記憶される。一つの実施形態では、図１２のプロセスは、１つのページ分のデータをプログラムするために利用される。プログラム中の全てのメモリセルは、共通のワードライン上に存在する。各メモリセルは、独立したビットラインを有しており、そのビットラインに関連したラッチの組を有する。これらのラッチは、関連するメモリセルにプログラムされるデータの指示を記憶する。ステップ６１２では、第１プログラムパルスの大きさが設定される。プログラミングプロセス中のワードラインに印加される電圧がプログラムパルスの集合となる実施形態もある。このような場合、各パルスの大きさは、事前のパルスよりもステップサイズ（例えば、０．２Ｖ〜０．４Ｖ）だけ増加する。ステップ６１２では、プログラムカウント（ＰＣ）を初期値としてのゼロに設定する。

ステップ６１６で、プログラムパルスを適切なワードラインに印加する。ステップ６１８で、このワードライン上のメモリセルを、その目標閾値電圧レベルに到達したかどうか検証する。これらメモリセルのすべてが目標閾値電圧レベルに到達した場合（ステップ６２０）、このプログラミングプロセスはステップ６２２で成功裏に（ステータス＝パス）完了したことになる。これらメモリセルのすべてが目標閾値電圧レベルに到達したわけではない場合、ステップ６２４で、プログラムカウントＰＣが２０未満であるかどうか判定される。プログラムカウント値ＰＣが２０以上であれば、プログラミングプロセスは失敗したことになる（ステップ６２６）。プログラムカウントＰＣが２０未満であれば、ステップ６２８で、プログラム電圧信号Ｖｐｇｍの大きさを次のパルスのためにステップサイズ（たとえば０．３Ｖ）だけ増加して、プログラムカウントＰＣを増加する。ここで、自身の目標閾値電圧に到達したメモリセルは、現在のプログラミングサイクルの残りの時間でのプログラミングの対象から外される。ステップ６２８の後、図１２のプロセスはステップ６１６に進んで、次のプログラムパルスが印加される。

図１３は、プログラムされたデータを読み出すプロセスの１つの実施形態を説明するフローチャートである。データの読み出し要求は、コントローラ、状態マシンまたは別のデバイスによって受信することが可能である。この要求に応答して、データ（１ビット以上の情報）が、図１３のプロセスにしたがってフラッシュメモリアレイ３０２から読み出される。ステップ７０２で、データ読み出し要求が受信される。この要求は、読み出されるデータの識別番号を含む。この識別番号を用いて、アレイ３０２中のどのメモリセルを読み出すかをステップ７０４で決定する。ステップ７０６で、適切なビット線とワード線に適切な状態を設定して、データの読み出しを可能とする。ステップ７０６のさらなる詳細を、図１４と１５を参照して以下に説明する。ステップ７０８で、選択されたメモリセルからのデータを、１つ以上のセンス増幅器を用いて検知する。これらのメモリセルが２つの状態（消去状態とプログラム状態）で動作している場合には、ステップ７０６と７０８はそれぞれ１回実行されるだけである。これらメモリセルがマルチステートメモリセルである場合、ステップ７０６と７０８は、複数回（例えば、読み出し値／検証比較値それぞれに対して１回ずつ）実行される。例えば、４つの状態（例えば、図９の状態Ｅ、Ａ、Ｂ、Ｃ）があれば、ステップ７０６と７０８は、Ｖｒａに対して１回、Ｖｒｂに対して１回、Ｖｒｃに対して１回実行される。ステップ７１０で、記憶されているデータが判定される。メモリセルが２状態でデータを記憶している場合、このデータは、メモリセルが読み出し状態に応答してオンしたかどうかに対して直接に対応する。メモリセルが複数状態のデータを記憶していて、ステップ７０６と７０８が複数回実行されていれば、ステップ７１０では、ステップ７０６と７０８をさまざまに繰り返すことによってデータが判定される。ステップ７１２で、データを状態マシン、コントローラおよび／またはホストデバイスに報告する。

図１４は、読み出しプロセスの一実施形態中でのさまざまな信号の動作を説明するタイミング図である。図１４に示す動作は、図１３のステップ７０６と７０８の１つの実施中に発生する。一実施形態では、図１４のタイミング図で説明されるプロセスは、プログラミング中の検証目的では用いられない。その代わり、従来から用いられている読み出しプロセスを検証目的で用いることが可能である。しかしながら、図１４のタイミング図は、プログラミング中に実行される検証プロセスにも当てはまる実施形態もある。

図１４に示す信号はすべて、最初は０ボルト（またはほぼ０ボルト）である。選択されなかったビット線ＢＬ＿ｕｎｓｅｌとソース線（ソース）は、図１４に示す時間期間中は０ボルトのままである。ＳＧＤ（ドレイン側の選択ゲートの制御ゲート電圧）は時点ｔ１で高レベル（例えば、１．５〜４．５ボルト）になって、図１４に示す時間期間中この電圧にとどまる。時点ｔ１で、ＳＧＳ（ソース側の選択ゲートの制御ゲート）が高レベル（例えば、１．５〜４．５ボルト）になって、時点ｔ３まで高レベルのままである。時点ｔ２で、選択されなかったワード線Ｗ＿ｕｎｓｅｌがＶｒｅａｄ（読み出しパス電圧：例えば、約５ボルト）にまで上げられ、選択されたワード線ＷＬ＿ｓｅｌが適切な読み出し電圧／検証比較電圧（例えば、Ｖｒａ、Ｖｒｂ、Ｖｒｃ、Ｖｖａ、ＶｖｂまたはＶｖｃ）まで上げられて、読み出し状態を設定する。ドレイン側の選択ゲートはオンであり、選択されたビット線（ＢＬ＿ｓｅｌ）はグランドレベルであるので、ビット線を通って電荷が消滅することができるので、（選択されたメモリセルに対する）ＮＡＮＤストリングのドレイン側のチャネルは昇圧しない。ソース側の選択ゲートはオンであり、ソース線はグランドレベルであるので、ソース線を通って電荷が消滅することができるので、（選択されたメモリセルに対する）ＮＡＮＤストリングのソース側のチャネルは昇圧しない。昇圧されないため、読み出し外乱を引き起こしかねないホット電子の注入がない。ワード線が上昇して定常状態に達したら、ソース側の選択ゲート（ＳＧＳ）を時点ｔ３でオフすることが可能である。これは、チャネルの昇圧は、一般的に、ワード線が上昇している間にしか発生しないからである。なお、選択されなかったワード線が異なれば受信される読み出しパス電圧も異なることがあるような実施形態もあることに留意されたい。

時点ｔ４で、選択されたビット線ＢＬ＿ｓｅｌ（一実施形態では、偶数ビット線のすべて、または、奇数ビット線のすべてであったりするが、他の部分集合やすべてのビット線を選択可能な実施形態もある）が予備充電される。１つの例では、選択されたビット線は０．７ボルトにまで予備充電される。他の予備充電値を用いることも可能である。時点ｔ６で、ＳＧＳが上げられる（例えば、１．４〜４．５ボルト）。選択されたワード線ＷＬ＿ｓｅｌに印加される電圧がメモリセルの閾値電圧未満であれば、このメモリセルはオンすることはなく、チャネルに電流は流れない。その結果、ビット線電圧は、線８０２で示すように、予備充電値に維持される。選択されたワード線ＷＬ＿ｓｅｌに印加される電圧がメモリセルの閾値電圧より大きければ、このメモリセルはオンして、チャネルに電流が流れる。その結果、ビット線電圧は、線８０４で示すように、消滅し始める。センス増幅器を用いて、ビット線電圧が消滅したかどうか判定することが可能である。タイミング値の１つの例示の集合として、ｔ１＝０．０マイクロ秒、ｔ２＝０．３マイクロ秒、ｔ３＝３．３マイクロ秒、ｔ４＝４．８マイクロ秒、ｔ６＝１２．０マイクロ秒がある。

図１５は、読み出しプロセスの別の実施形態中でのさまざまな信号の動作を説明するタイミング図である。図１５に示す動作は、図１３のステップ７０６と７０８の実施中に発生する他の例である。図１５のタイミング図は、プログラミング中の検証プロセスにも当てはまる。信号はすべて、最初は０ボルト（またはほぼ０ボルト）である。選択されなかったビット線ＢＬ＿ｕｎｓｅｌとソース線は、図１５に示す時間期間中は０ボルトのままである。ＳＧＤ（ドレイン側の選択ゲートの制御ゲート電圧）は時点ｔ１で高レベル（例えば、１．５〜４．５ボルト）になって、図１５に示す時間期間中この電圧にとどまる。時点ｔ２で、選択されなかったワード線ＷＬ＿ｕｎｓｅｌと選択されたワード線ＷＬ＿ｓｅｌが読み出しパス電圧Ｖｒｅａｄ（例えば、５ボルト）にまで上げられる。選択されたワード線ＷＬ＿ｓｅｌはＶｒｅａｄにまであげられ、Ｖｒｅａｄは選択されたメモリセルの閾値電圧のどれよりも高いので、ワード線が昇圧されている間に、選択されたメモリセルがいずれかの時点でオンして、ＮＡＮＤストリングのチャネルの昇圧を完全に防止する／消滅させる。昇圧されないため、読み出し外乱を引き起こしかねないホット電子の注入がない。ワード線がＶｒｅａｄにまで上昇して定常状態に達したら、選択されたワード線ＷＬ＿ｓｅｌが、時点ｔ３で、適切な読み出し電圧／検証比較電圧（例えば、Ｖｒａ、Ｖｒｂ、Ｖｒｃ、Ｖｖａ、ＶｖｂまたはＶｖｃ）まで下げられる。

一実施形態では、選択されたワード線ＷＬは、時点ｔ２である電圧にまで昇圧するとき（これと同時に、選択されなかったワード線ＷＬ＿ｕｎｓｅｌが読み出しパス電圧まで昇圧される）に、選択されなかったワード線ＷＬ＿ｕｎｓｅｌに印加された電圧とは異なった電圧に昇圧することが可能である。例えば、選択されなかったワード線ＷＬ＿ｕｎｓｅｌを読み出しパス電圧に昇圧し、選択されたワード線ＷＬを、この読み出しパス電圧より高いまたは低い電圧に昇圧することが可能である。

時点ｔ４で、選択されたビット線（一実施形態では、偶数ビット線のすべて、または、奇数ビット線のすべてであったりするが、他の部分集合やすべてのビット線を選択可能な実施形態もある）が予備充電される。１つの例では、選択されたビット線は０．７ボルトにまで予備充電される。時点ｔ６で、ＳＧＳが１．５〜４．５ボルトにまで昇圧される。選択されたワード線ＷＬ＿ｓｅｌに印加される電圧がメモリセルの閾値電圧未満であれば、このメモリセルはオンすることはなく、チャネルに電流は流れない。その結果、ビット線電圧は、線８１２で示すように、予備充電レベルに維持される。選択されたワード線ＷＬ＿ｓｅｌに印加される電圧がメモリセルの閾値電圧より大きければ、このメモリセルはオンして、チャネルに電流が流れる。その結果、ビット線電圧は、線８１４で示すように、消滅し始める。センス増幅器を用いて、ビット線電圧が消滅したかどうか判定することが可能である。

図１４と１５は、直線の理想的な遷移として信号の遷移を示していることに留意されたい。しかしながら、これら遷移の多くは、非線形である（例えば、直線ではない）。例えば、点線の楕円形を用いて、Ｖｒｅａｄまで昇圧される選択されなかったワード線ＷＬ＿ｕｎｓｅｌと、Ｖｒｅａｄまで昇圧されて適切な読み出し電圧／検証比較電圧（例えば、Ｖｒａ、Ｖｒｂ、Ｖｒｃ、Ｖｖａ、ＶｖｂまたはＶｖｃ）まで下げられる選択されたワード線ＷＬ＿ｓｅｌを強調している。これから分かるように、信号は曲線を辿る。

上記の実施例では、ソース側の選択ゲートを用いて検知プロセスを起動していた。実施例でドレイン側の選択ゲートを用いて検知プロセスを起動すると、上記の図１５の解決手法も適用される。図１４の解決手法も適用可能であるが、ドレイン側選択ゲートが、ワード線がＶｒｅａｄに昇圧される時間期間ではオンであり、予備充電期間ではオフとなり、次に、予備充電後にオンに戻る点が異なる。

本発明に関する前述の詳細な説明は、例証と説明のために提示されたものである。本発明を開示する形態そのもので尽きるとかこれに限るとかを意図するものではない。上記の教示に照らし合わせて、多くの修正例や変更例が可能である。説明した実施形態は、本発明とその実際の応用例の原理がもっともよく説明され、これによって、他の当業者が、想定される特定の用途に適しているさまざまな実施形態で、また、さまざまな修正をもって、本発明を利用することが可能となるように選ばれたものである。本発明の範囲は添付請求の範囲によって定義されることを意図するものである。

図１は、ＮＡＮＤストリングの上面図である。 図２は、ＮＡＮＤストリングの等価回路図である。 図３は、ＮＡＮＤストリングの断面図である。 図４は、ＮＡＮＤストリングの集合を示す図である。 図５は、不揮発性メモリを読み出すときに用いられるプロセスの信号図である。 図６は、不揮発性メモリシステムのブロック図である。 図７は、不揮発性メモリアレイのブロック図である。 図８は、センス増幅器とラッチを示すブロック図である。 図９は、閾値電圧分布の集合の一例である。 図１０は、閾値電圧分布の集合の一例である。 図１１Ａは、閾値電圧分布を示し、不揮発性メモリをプログラミングするプロセスを説明する図である。 図１１Ｂは、閾値電圧分布を示し、不揮発性メモリをプログラミングするプロセスを説明する図である。 図１１Ｃは、閾値電圧分布を示し、不揮発性メモリをプログラミングするプロセスを説明する図である。 図１２は、不揮発性メモリをプログラミングするプロセスの一実施形態を説明するフローチャートである。 図１３は、不揮発性メモリを読み出すプロセスの１実施形態を説明するフローチャートである。 図１４は、不揮発性メモリを読み出すときに用いられるプロセスの一実施形態を示す信号図である。 図１５は、不揮発性メモリを読み出すときに用いられるプロセスの一実施形態を示す信号図である。

Claims (18)

1. 不揮発性メモリを読み出す方法であって、
   ＮＡＮＤストリングの一部である不揮発性記憶要素のグループに対して読み出し状態を設定する工程と、
   前記読み出し状態を設定している間、前記不揮発性記憶要素の昇圧を防止する工程と、
   前記読み出し状態の前記不揮発性記憶要素に関連する電荷が消滅したことを検知することによって、前記不揮発性記憶要素のうちの少なくとも１つの不揮発性記憶要素のデータを判定する工程とを備えており、
   前記ＮＡＮＤストリングは、第１端部に設けられた第１選択ゲートと第２端部に設けられた第２選択ゲートとを有しており、
   前記読み出し状態を設定する工程は、
   非選択不揮発性記憶要素にパス電圧を印加することを含み、
   前記昇圧を防止する工程は、
   前記読み出し状態を設定する前に前記第１選択ゲートと前記第２選択ゲートをオンすることと、
   前記非選択不揮発性記憶要素に前記パス電圧を印加した後で、且つ、前記データを検知する前に前記第１選択ゲートをオフすることを含み、
   前記データを判定する工程は、
   前記第１選択ゲートを前記のようにオフした後で前記ＮＡＮＤストリングに対するビット線に前記電荷を印加することと、
   前記電荷を印加した後で前記第１選択ゲートをオンすることと、
   前記電荷が変化したかどうかを検知することと、を含む不揮発性メモリを読み出す方法。
2. 前記不揮発性記憶要素が浮遊ゲートを有しており、
   前記検知は、前記ＮＡＮＤストリングに対するセンス増幅器によって実行される請求項１に記載の方法。
3. 不揮発性メモリを読み出す方法であって、
   ＮＡＮＤストリングの一部である不揮発性記憶要素のグループに対して読み出し状態を設定する工程と、
   前記読み出し状態を設定している間、前記不揮発性記憶要素の昇圧を防止する工程と、
   前記読み出し状態の前記不揮発性記憶要素に関連する電荷が消滅したことを検知することによって、前記不揮発性記憶要素のうちの少なくとも１つの不揮発性記憶要素のデータを判定する工程とを備えており、
   前記ＮＡＮＤストリングは、第１端部に設けられた第１選択ゲートと第２端部に設けられた第２選択ゲートとを有しており、
   前記読み出し状態を設定する工程は、
   非選択不揮発性記憶要素にパス電圧を印加することを含み、
   前記昇圧を防止する工程は、
   前記読み出し状態を設定する前に前記第１選択ゲートをオフするとともに前記第２選択ゲートをオンすることと、
   前記非選択不揮発性記憶要素に対して前記パス電圧を印加している間に、選択不揮発性記憶要素に対する制御ゲート電圧として前記パス電圧を印加することと、
   次に、前記選択不揮発性記憶要素に対する前記制御ゲート電圧を前記パス電圧から読み出し比較電圧に低下させることと、を含み、
   前記データを判定する工程は、
   前記選択不揮発性記憶要素の前記制御ゲート電圧を低下した後で前記ＮＡＮＤストリングに対するビット線に前記電荷を印加することと、
   前記電荷を印加した後で前記第１選択ゲートをオンすることと、
   前記電荷が変化したかどうかを検知することと、を含む不揮発性メモリを読み出す方法。
4. 前記検知が、前記ＮＡＮＤストリングに対するセンス増幅器によって実行される請求項３に記載の方法。
5. 前記不揮発性記憶要素がＮＡＮＤフラッシュメモリデバイスである請求項１〜４のいずれか一項に記載の方法。
6. 前記不揮発性記憶要素が、マルチステートフラッシュメモリデバイスである請求項１〜４のいずれか一項に記載の方法。
7. 不揮発性記憶システムであって、
   複数の不揮発性記憶要素と、
   前記不揮発性記憶要素と通信している１つ以上の管理回路とを備えており、
   前記不揮発性記憶要素はＮＡＮＤストリングの一部であり、そのＮＡＮＤストリングは第１端部に設けられた第１選択ゲートと第２端部に設けられた第２選択ゲートとを有しており、
   前記１つ以上の管理回路は、読み出し状態を設定し、前記読み出し状態を設定している間に前記不揮発性記憶要素が昇圧しないようにし、
   前記１つ以上の管理回路は、前記読み出し状態の前記不揮発性記憶要素に関連する電荷が消滅したことを検知することによって、前記不揮発性記憶要素のうちの少なくとも１つの要素のデータを判定し、
   前記１つ以上の管理回路は、非選択不揮発性記憶要素にパス電圧を印加することによって、読み出し状態を設定し、
   前記１つ以上の管理回路は、前記読み出し状態を設定する前に前記第１選択ゲートと前記第２選択ゲートをオンし、前記非選択不揮発性記憶要素にパス電圧を印加した後で、且つ、前記データを検知する前に前記第１選択ゲートをオフすることによって、昇圧を防止し、
   前記１つ以上の管理回路は、前記第１選択ゲートがオフした後で前記ＮＡＮＤストリングに対するビット線に前記電荷を印加し、前記電荷を印加した後で前記第１選択ゲートをオンし、前記電荷が変化したかどうかを検知することによってデータを検知する不揮発性記憶システム。
8. 前記１つ以上の管理回路は、
   前記ＮＡＮＤストリングに対するビット線と通信するセンス増幅器を含み、前記検知が前記センス増幅器によって実行される請求項７に記載の不揮発性記憶システム。
9. 不揮発性記憶システムであって、
   複数の不揮発性記憶要素と、
   前記不揮発性記憶要素と通信している１つ以上の管理回路とを備えており、
   前記不揮発性記憶要素はＮＡＮＤストリングの一部であり、そのＮＡＮＤストリングは第１端部に設けられた第１選択ゲートと第２端部に設けられた第２選択ゲートとを有しており、
   前記１つ以上の管理回路は、読み出し状態を設定し、前記読み出し状態を設定している間に前記不揮発性記憶要素が昇圧しないようにし、
   前記１つ以上の管理回路は、前記読み出し状態の前記不揮発性記憶要素に関連する電荷が消滅したことを検知することによって、前記不揮発性記憶要素のうちの少なくとも１つの要素のデータを判定し、
   前記１つ以上の管理回路は、非選択不揮発性記憶要素に対してパス電圧を印加することによって読み出し状態を設定し、
   前記１つ以上の管理回路は、前記読み出し状態を設定する前に前記第１選択ゲートをオフするとともに前記第２選択ゲートをオンし、前記非選択不揮発性記憶要素に対して前記パス電圧を印加している間に、選択不揮発性記憶要素に対する制御ゲート電圧として前記パス電圧を印加することによって昇圧を防止し、次いで、前記データ検知動作する前に、前記選択不揮発性記憶要素に対する前記制御ゲート電圧を前記パス電圧から読み出し比較電圧に低下させ、
   前記１つ以上の管理回路は、前記選択不揮発性記憶要素に対する制御ゲート電圧を低下させた後にＮＡＮＤストリングに対するビット線に前記電荷を印加し、前記電荷を印加した後で前記第１選択ゲートをオンし、前記電荷が変化したかどうかを検知することによってデータを検知する不揮発性記憶システム。
10. 前記１つ以上の管理回路は、前記ＮＡＮＤストリングに対するビット線と通信するセンス増幅器を含み、前記検知が、前記センス増幅器によって実行される請求項７〜９のいずれか一項に記載の不揮発性記憶システム。
11. 前記複数の不揮発性記憶要素は、マルチステートフラッシュメモリデバイスであり、
    前記１つ以上の管理回路は、読み出し状態を設定し、昇圧を防止し、互いに異なったプログラミング状態のデータを検知する請求項７〜１０のいずれか一項に記載の不揮発性記憶システム。
12. 前記１つ以上の管理回路は、読み出し要求に応答して、読み出し状態を設定し、昇圧を防止し、データを検知する請求項７〜１０のいずれか一項に記載の不揮発性記憶システム。
13. 前記１つ以上の管理回路は、プログラミングプロセス中の検証動作の一部として、読み出し状態を設定し、昇圧を防止し、データを検知する請求項７〜１０のいずれか一項に記載の不揮発性記憶システム。
14. 前記１つ以上の管理回路は、状態マシン、デコーダ、検知回路、センス増幅器およびコントローラのうちの１つ以上を含む請求項７〜１３のいずれか一項に記載の不揮発性記憶システム。
15. 前記複数の不揮発性記憶要素は、ＮＡＮＤフラッシュメモリデバイスである請求項７〜１４のいずれか一項に記載の不揮発性記憶システム。
16. 前記複数の不揮発性記憶要素は、浮遊ゲートを含む請求項７〜１５のいずれか一項に記載の不揮発性記憶システム。
17. 不揮発性記憶システムであって、
    複数の不揮発性メモリ要素と、
    前記不揮発性記憶要素に対して読み出し状態を設定する手段と、
    前記読み出し状態を設定している間、前記不揮発性記憶要素の昇圧を防止する手段と、
    前記読み出し状態の前記不揮発性記憶要素に関連する電荷が消滅したことを検知することによって、前記不揮発性記憶要素のうちの少なくとも１つの不揮発性記憶要素のデータを判定する手段とを備えており、
    前記不揮発性記憶要素はＮＡＮＤストリングの一部であり、そのＮＡＮＤストリングは第１端部に設けられた第１選択ゲートと第２端部に設けられた第２選択ゲートとを有しており、
    前記読み出し状態を設定する手段は、非選択不揮発性記憶要素にパス電圧を印加することによって、読み出し状態を設定し、
    前記不揮発性記憶要素の昇圧を防止する手段は、前記読み出し状態を設定する前に前記第１選択ゲートと前記第２選択ゲートをオンし、前記非選択不揮発性記憶要素にパス電圧を印加した後で、且つ、前記データを検知する前に前記第１選択ゲートをオフすることによって、昇圧を防止し、
    前記データを判定する手段は、前記第１選択ゲートがオフした後で前記ＮＡＮＤストリングに対するビット線に前記電荷を印加し、前記電荷を印加した後で前記第１選択ゲートをオンし、前記電荷が変化したかどうかを検知することによってデータを検知する不揮発性記憶システム。
18. 不揮発性記憶システムであって、
    複数の不揮発性メモリ要素と、
    前記不揮発性記憶要素に対して読み出し状態を設定する手段と、
    前記読み出し状態を設定している間、前記不揮発性記憶要素の昇圧を防止する手段と、
    前記読み出し状態の前記不揮発性記憶要素に関連する電荷が消滅したことを検知することによって、前記不揮発性記憶要素のうちの少なくとも１つの不揮発性記憶要素のデータを判定する手段とを備えており、
    前記不揮発性記憶要素はＮＡＮＤストリングの一部であり、そのＮＡＮＤストリングは第１端部に設けられた第１選択ゲートと第２端部に設けられた第２選択ゲートとを有しており、
    前記読み出し状態を設定する手段は、非選択不揮発性記憶要素にパス電圧を印加することによって、読み出し状態を設定し、
    前記昇圧を防止する手段は、前記読み出し状態を設定する前に前記第１選択ゲートをオフするとともに前記第２選択ゲートをオンし、前記非選択不揮発性記憶要素に対して前記パス電圧を印加している間に、選択不揮発性記憶要素に対する制御ゲート電圧として前記パス電圧を印加することによって昇圧を防止し、次いで、前記データ検知動作する前に、前記選択不揮発性記憶要素に対する前記制御ゲート電圧を前記パス電圧から読み出し比較電圧に低下させ、
    前記データを判定する手段は、前記選択不揮発性記憶要素に対する制御ゲート電圧を低下させた後にＮＡＮＤストリングに対するビット線に前記電荷を印加し、前記電荷を印加した後で前記第１選択ゲートをオンし、前記電荷が変化したかどうかを検知することによってデータを検知する不揮発性記憶システム。

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