KR101301140B1 - 읽기 디스터브가 방지되는 불휘발성 반도체 메모리 장치 및그것의 읽기 방법 - Google Patents

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Abstract

여기에 제공되는 플래시 메모리 장치의 읽기 방법은 선택된 워드 라인을 선택 전압으로 그리고 비선택된 워드 라인들을 제 1 전압으로 구동하는 단계와, 상기 비선택된 워드 라인들과 제 1 및 제 2 선택 라인들을 상기 제 1 전압보다 높은 제 2 전압으로 구동하는 단계와, 그리고 상기 선택된 워드 라인에 연결된 메모리 셀로부터 셀 데이터를 읽는 단계를 포함한다.

Description

읽기 디스터브가 방지되는 불휘발성 반도체 메모리 장치 및 그것의 읽기 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICES FOR PREVENTING READ DISTURBANCE AND READ METHOD THEREOF}
도 1은 일반적인 플래시 메모리 셀의 단면도이다.
도 2는 본 발명에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 셀 어레이를 자세히 보여주는 도면이다.
도 4는 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법의 제1 실시예를 보여주는 타이밍 도이다.
도 5는 도 4의 타이밍 도의 바이어스 조건에 따른 메모리 셀 스트링을 보여주는 도면이다.
도 6은 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법의 제 2 실시예를 보여주는 타이밍 도이다.
도 7은 도 6의 타이밍 도의 바이어스 조건에 따른 메모리 셀 스트링을 보여주는 도면이다.
도 8은 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법의 제 3 실시예를 보여주는 타이밍 도이다.
도 9는 도 8의 타이밍 도의 바이어스 조건에 따른 메모리 셀 스트링을 보여 주는 도면이다.
도 10은 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법의 제 4 실시예를 보여주는 타이밍 도이다.
도 11은 도 10의 타이밍 도의 바이어스 조건에 따른 낸드 스트링을 보여주는 도면이다.
도 12는 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법의 제 5 실시예를 보여주는 타이밍 도이다.
도 13은 도 12의 타이밍 도의 바이어스 조건에 따른 낸드 스트링을 보여주는 도면이다.
도 14는 본 발명에 따른 플래시 메모리를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
210 : 메모리 셀 어레이 220 : 컨트롤러
230 : 전압 발생기 240 : 행 디코더
250 : 페이지 버퍼 260 : 열 디코더
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는, 불휘발성 반도체 메모리 장치 및 그것의 읽기(read) 방법에 관한 것이다.
데이터의 유지를 위한 리프레시(refresh)를 요하지 않고 전기적으로 소거(erase) 및 프로그램(program) 가능한 반도체 메모리 장치들에 대한 요구가 점차 증대되고 있다. 또한, 반도체 메모리 장치의 저장 용량 및 집적도를 높이는 것이 요구된다.
플래시(flash) 메모리 장치는 리프레시 없이 대용량 및 높은 집적도를 제공한다. 전원이 차단되는 경우에도 데이터가 유지되기 때문에, 플래시 메모리 장치는 전원이 갑자기 차단될 수 있는 전자 장치들에 널리 사용된다.
도 1은 일반적인 플래시 메모리 셀의 단면도이다.
도 1을 참조하면, 플래시 메모리 셀(100)은 P형(P-type) 반도체 기판(110) 위에 채널 영역(channel region)을 사이에 두고 형성된 소오스(120) 및 드레인(130)과, 채널 영역 위에 얇은 절연막을 사이에 두고 형성되는 플로팅 게이트(140)와, 플로팅 게이트(140) 상에 절연막을 사이에 두고 형성된 컨트롤 게이트(150)를 포함한다.
소오스(120), 드레인(130), 컨트롤 게이트(150) 및 반도체 기판(110)에는 프로그램(program), 소거(erase) 및 읽기(read) 동작시에 요구되는 전압들을 인가하기 위한 전원 단자들(Vs, Vd, Vg, Vb)이 각각 연결된다.
예를 들어, 프로그램(program) 동작 시, 선택된 플래시 메모리 셀의 컨트롤 게이트(150)에 프로그램 전압(15~20V 정도)이 인가되고, 비선택 플래시 메모리 셀의 컨트롤 게이트(150)에는 프로그램 전압보다 낮은 패스 전압(10V 정도)이 인가된다. 이러한 바이어스 조건 하에서, F-N(Fowler-Nordheim) 터널링 효과에 의해 반도 체 기판의 전자가 플로팅 게이트로 주입된다. 플로팅 게이트에 전자가 주입되면, 메모리 셀의 문턱 전압(threshold voltage)이 상승한다. 따라서, 문턱 전압을 변화시킴으로써 메모리 셀에 데이터가 저장될 수 있다.
메모리 셀에 저장된 데이터는 메모리 셀의 컨트롤 게이트(150)에 선택 전압(Vselect)이 인가될 때, 메모리 셀 트랜지스터가 턴-온(turn-on) 되는지 여부에 따라서 검출될 수 있다. 예를 들어, 메모리 셀(100)의 컨트롤 게이트(150)에 선택 전압이 인가될 때, 메모리 셀 트랜지스터가 턴-온되면, 메모리 셀은 프로그램되지 않은 것으로 판정된다. 반면에, 메모리 셀의 컨트롤 게이트에 선택 전압이 인가될 때, 메모리 셀 트랜지스터가 턴-오프(turn-off)되면, 메모리 셀은 프로그램된 것으로 판정된다. 이러한 방법으로 읽기 동작이 수행된다. 이 경우, 선택되지 않은 메모리 셀 트랜지스터들의 컨트롤 게이트들에는 읽기 전압들(Vread)이 인가된다.
프로그램 동작 시, 일반적인 플래시 메모리 셀(100)은 한 번의 프로그램 전압 인가만으로는 프로그램되지 않을 수 있다. 프로그램은 플로팅 게이트(140)에 전자(electron)가 주입되어 메모리 셀의 문턱 전압(threshold voltage)이 충분히 높아지면 완료된다. 따라서, 플래시 메모리 셀(100)의 문턱 전압을 높이기에 충분한 전자가 플로팅 게이트(140)에 축적되었는지 여부를 판단하기 위해서 검증 읽기(verify read) 동작이 수행된다.
이와 같이, 플래시 메모리 장치에 있어서 읽기 및 검증 읽기 동작은 필수적으로 요구된다. 이하에서는 플래시 메모리 장치의 읽기 방법이 설명되며, 읽기 동작이라 함은 일반적인 읽기 동작 또는 프로그램 검증을 위한 검증 읽기 동작을 포 함하는 것으로 해석된다.
그러나, 이러한 읽기 및 검증 읽기 동작 시, 도 3에 도시된 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 선택 및 비선택 워드 라인의 바이어스 조건에 의해 메모리셀의 채널 전압이 원하지 않는 크기까지 상승하여 문제를 야기시킬 수 있다. 도 3에 도시된 낸드 스트링에서, 선택 워드 라인에 연결된 메모리 셀(Mk)이 프로그램되어 있다면, 스트링 선택 라인(SSL)과 워드 라인(WLk) 사이의 채널 전압은 비트 라인 바이어스 레벨이 되고, 워드 라인(WLk)과 접지 선택 라인(GSL) 사이의 채널 전압은 비선택된 워드 라인에 인가되는 읽기 전압(Vread)에 의해 상승하게 된다. (channel boosting). 상승된 플로팅 채널 전압은 워드 라인(WLk)을 중심으로 위쪽과 아래쪽 채널 전압의 차이를(voltage difference)를 야기시킨다. 이러한 전압 차는 접지 선택 라인(GSL) 쪽에서 스트링 선택 라인(SSL)쪽으로 메모리 셀(Mk)를 통한 누설전류를 (leakage current)를 야기시킨다. 누설 전류는 선택되지 않은 메모리 셀이 핫-일렉트론 주입(hot-electron injection) 현상에 의해 프로그램되도록 한다. 이는 의도되지 않은(unintended) 부작용(side effect)이며, 읽기 디스터브(read disturb)라고 불린다. 이러한 읽기 디스터브는 플래시 메모리 장치의 신뢰도(reliability) 향상을 위해서 회피되어야 한다.
본 발명의 목적은 읽기 디스터브가 방지되는 불휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 읽기 디스터브가 방지되는 불휘발성 반도체 메모리 장치의 읽기 방법을 제공하는 것이다.
본 발명의 예시적인 실시예들은 (a) 선택된 워드 라인을 선택 전압으로 그리고 비선택된 워드 라인들을 제 1 전압으로 구동하는 단계와; (b) 상기 비선택된 워드 라인들과 제 1 및 제 2 선택 라인들을 상기 제 1 전압보다 높은 제 2 전압으로 구동하는 단계와; 그리고 (c) 상기 선택된 워드 라인에 연결된 메모리 셀로부터 셀 데이터를 읽는 단계를 포함하는 플래시 메모리 장치의 읽기 방법을 제공한다.
예시적인 실시예에 있어서, 상기 (a) 단계 동안, 상기 제 1 및 제 2 선택 라인들은 접지 전압으로 구동된다.
예시적인 실시예에 있어서, 상기 선택 전압은 프로그램된 메모리 셀의 문턱 전압 산포와 프로그램되지 않은 메모리 셀의 문턱 전압 산포 사이의 값을 가진다.
예시적인 실시예에 있어서, 상기 제 2 전압은 상기 메모리 셀의 프로그램 여부에 관계없이 상기 메모리 셀을 도통시킬 수 있는 크기의 전압인 것을 특징으로 한다.
예시적인 실시예에 있어서, 상기 제 1 선택 라인은 스트링 선택 라인인 것을 특징으로 한다.
예시적인 실시예에 있어서, 상기 스트링 선택 라인은 스트링 선택 트랜지스터의 게이트에 연결된다.
예시적인 실시예에 있어서, 상기 스트링 선택 트랜지스터는 비트 라인과 메모리 셀 스트링 사이에 위치한다.
예시적인 실시예에 있어서, 상기 제 2 선택 라인은 접지 선택 라인인 것을 특징으로 한다.
예시적인 실시예에 있어서, 상기 접지 선택 라인은 접지 선택 트랜지스터의 게이트에 연결된다.
예시적인 실시예에 있어서, 상기 접지 선택 트랜지스터는 메모리 셀 스트링과 공통 소오스 라인 사이에 위치한다.
예시적인 실시예에 있어서, 상기 단계들이 수행될 때, 공통 소오스 라인은 접지 전압으로 구동된다.
본 발명의 다른 예시적인 실시예들은 (a) 선택된 워드 라인을 선택 전압으로 그리고 비선택된 워드 라인들, 제 1 및 제 2 선택 라인들을 제 2 전압으로 구동하는 단계와; (b) 상기 제 2 선택 라인을 접지 전압으로 구동하는 단계와; (c) 상기 제 2 선택 라인을 상기 제 2 전압으로 구동하는 단계와; 그리고 (d) 상기 선택된 워드 라인에 연결된 메모리 셀로부터 셀 데이터를 읽는 단계를 포함하는 플래시 메모리 장치의 읽기 방법을 제공한다.
예시적인 실시예에 있어서, 상기 (a) 단계 동안, 메모리 셀 스트링에 형성된 채널의 전압은 비트 라인 또는 공통 소오스 라인으로 디스차지된다.
예시적인 실시예에 있어서, 상기 (b) 단계 동안, 상기 선택된 워드 라인을 상기 선택 전압으로 그리고 상기 비선택된 워드 라인들, 상기 제 1 선택 라인들을 상기 제 2 전압으로 구동한다.
예시적인 실시예에 있어서, 상기 (b) 단계 동안, 비트 라인이 프리차지된다.
예시적인 실시예에 있어서, 상기 (c) 단계 동안, 상기 선택된 워드 라인을 상기 선택 전압으로 그리고 상기 비선택된 워드 라인들, 상기 제 1 선택 라인들을 상기 제 2 전압으로 구동한다.
예시적인 실시예에 있어서, 상기 단계들이 수행될 때, 공통 소오스 라인은 접지 전압으로 구동된다.
본 발명의 또 다른 예시적인 실시예들은 (a) 선택된 워드 라인, 비선택된 워드 라인들, 제 2 선택 라인을 제 2 전압으로 그리고 제 1 선택 라인을 접지 전압으로 구동하는 단계와; (b) 상기 선택된 워드 라인을 접지 전압으로 구동하는 단계와; (c) 상기 선택된 워드 라인을 선택 전압으로, 그리고 상기 비선택된 워드 라인들, 제 1 및 제 2 선택라인들을 상기 제 2 전압으로 구동하는 단계와; 그리고 (d) 상기 선택된 워드 라인에 연결된 메모리 셀로부터 셀 데이터를 읽는 단계를 포함하는 플래시 메모리 장치의 읽기 방법을 제공한다.
예시적인 실시예에 있어서, 상기 (a) 단계 동안, 메모리 셀 스트링에 형성된 채널의 전압은 공통 소오스 라인으로 디스차지된다.
예시적인 실시예에 있어서, 상기 단계들이 수행될 때, 공통 소오스 라인은 접지 전압으로 구동된다.
본 발명의 또 다른 예시적인 실시예들은 (a) 선택된 워드 라인을 선택 전압으로, 비선택된 워드 라인들, 제 1 선택 라인을 제 2 전압으로, 제 2 선택 라인을 접지 전압으로, 그리고 공통 소오스 라인을 접지 전압보다 높은 제 3 전압으로 구동하는 단계와; (b) 상기 제2 선택 라인을 제 2 전압으로, 공통 소오스 라인을 접 지 전압으로 구동하는 단계와; 그리고 (c) 상기 선택된 워드 라인에 연결된 메모리 셀로부터 셀 데이터를 읽는 단계를 포함하는 플래시 메모리 장치의 읽기 방법을 제공한다.
본 발명의 또 다른 예시적인 실시예들은 (a) 선택된 워드 라인을 선택 전압으로 그리고 비선택된 워드 라인들을 제 1 전압으로, 그리고 공통 소오스 라인을 접지 전압보다 높은 제 3 전압으로 구동하는 단계와; (b) 상기 비선택된 워드 라인들과 제 1 및 제 2 선택 라인들을 상기 제 1 전압보다 높은 제 2 전압으로 구동하는 단계와; 그리고 (c) 상기 선택된 워드 라인에 연결된 메모리 셀로부터 셀 데이터를 읽는 단계를 포함하는 플래시 메모리 장치의 읽기 방법을 제공한다.
예시적인 실시예에 있어서, 상기 (a) 단계 동안, 상기 제 1 및 제 2 선택 라인들은 접지 전압으로 구동된다.
본 발명의 또 다른 예시적인 실시예들은 행들과 열들로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와; 상기 메모리 셀 어레이의 행들 중 하나를 선택하도록 구성된 행 선택기와; 상기 열들을 통해 상기 선택된 메모리 셀들로부터 데이터를 감지하도록 구성된 페이지 버퍼와; 그리고 상기 선택된 메모리 셀들로부터 데이터를 읽어내도록 상기 행 선택기, 상기 페이지 버퍼를 제어하는 제어 로직을 포함하며, 상기 제어 로직은 선택된 워드 라인을 선택 전압으로 그리고 비선택된 워드 라인들을 제 1 전압으로 구동하고, 상기 비선택된 워드 라인들과 제 1 및 제 2 선택 라인들을 상기 제 1 전압보다 높은 제 2 전압으로 구동하고, 그리고 상기 선택된 워드 라인에 연결된 메모리 셀로부터 셀 데이터를 읽어내도록 상기 행 선택기, 상기 페이지 버퍼를 제어하는 플래시 메모리 장치를 제공한다.
예시적인 실시예에 있어서 상기 선택 전압은 프로그램된 메모리 셀의 문턱 전압 산포와 프로그램되지 않은 메모리 셀의 문턱 전압 산포 사이의 값을 가진다.
예시적인 실시예에 있어서 상기 제 2 전압은 상기 메모리 셀의 프로그램 여부에 관계없이 상기 메모리 셀을 도통시킬 수 있는 크기의 전압인 것을 특징으로 한다.
예시적인 실시예에 있어서 상기 제 1 선택 라인은 스트링 선택 라인인 것을 특징으로 한다.
예시적인 실시예에 있어서 상기 스트링 선택 라인은 스트링 선택 트랜지스터의 게이트에 연결된다.
예시적인 실시예에 있어서 상기 스트링 선택 트랜지스터는 비트 라인과 메모리 셀 스트링 사이에 위치한다.
예시적인 실시예에 있어서 상기 제 2 선택 라인은 접지 선택 라인인 것을 특징으로 한다
예시적인 실시예에 있어서 상기 접지 선택 라인은 접지 선택 트랜지스터의 게이트에 연결된다.
예시적인 실시예에 있어서 상기 접지 선택 트랜지스터는 메모리 셀 스트링과 공통 소오스 라인 사이에 위치한다.
본 발명의 또 다른 예시적인 실시예들은 행들과 열들로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와; 상기 메모리 셀 어레이의 행들 중 하나를 선택하도록 구성된 행 선택기와; 상기 열들을 통해 상기 선택된 메모리 셀들로부터 데이터를 감지하도록 구성된 페이지 버퍼와; 그리고 상기 선택된 메모리 셀들로부터 데이터를 읽어내도록 상기 행 선택기, 상기 페이지 버퍼를 제어하는 제어 로직을 포함하며, 상기 제어 로직은 선택된 워드 라인을 선택 전압으로 그리고 비선택된 워드 라인들, 제 1 및 제 2 선택 라인들을 제 2 전압으로 구동하고, 상기 제 2 선택 라인을 접지 전압으로 구동하고, 상기 제 2 선택 라인을 상기 제 2 전압으로 구동하고, 상기 선택된 워드 라인에 연결된 메모리 셀로부터 셀 데이터를 읽어내도록 상기 행 선택기, 상기 페이지 버퍼를 제어하는 플래시 메모리 장치를 제공한다.
예시적인 실시예에 있어서 상기 제 2 선택 라인을 접지 전압으로 구동하는 동안, 비트 라인이 프리차지된다.
본 발명의 또 다른 예시적인 실시예들은 행들과 열들로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와; 상기 메모리 셀 어레이의 행들 중 하나를 선택하도록 구성된 행 선택기와; 상기 열들을 통해 상기 선택된 메모리 셀들로부터 데이터를 감지하도록 구성된 페이지 버퍼와; 그리고 상기 선택된 메모리 셀들로부터 데이터를 읽어내도록 상기 행 선택기, 상기 페이지 버퍼를 제어하는 제어 로직을 포함하며, 상기 제어 로직은 선택된 워드 라인, 비선택된 워드 라인들, 제 2 선택 라인을 제 2 전압으로, 그리고 제 1 선택 라인을 접지 전압으로 구동하고, 선택된 워드 라인을 접지 전압으로 구동하고, 상기 선택된 워드 라인을 선택 전압으로, 그리고 상기 비선택된 워드 라인들, 제 1 및 제 2 선택라인들을 상기 제 2 전압으로 구동하고, 상기 선택된 워드 라인에 연결된 메모리 셀로부터 셀 데이터를 읽어 내도록 상기 행 선택기, 상기 페이지 버퍼를 제어하는 플래시 메모리 장치를 제공한다.
예시적인 실시예에 있어서 상기 선택된 워드 라인, 비선택된 워드 라인들, 제 2 선택 라인을 제 2 전압으로, 그리고 제 1 선택 라인을 접지 전압으로 구동하는 동안, 메모리 셀 스트링에 형성된 채널의 전압은 공통 소오스 라인으로 디스차지된다.
본 발명의 또 다른 예시적인 실시예들은 행들과 열들로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와; 상기 메모리 셀 어레이의 행들 중 하나를 선택하도록 구성된 행 선택기와; 상기 열들을 통해 상기 선택된 메모리 셀들로부터 데이터를 감지하도록 구성된 페이지 버퍼와; 그리고 상기 선택된 메모리 셀들로부터 데이터를 읽어내도록 상기 행 선택기, 상기 페이지 버퍼를 제어하는 제어 로직을 포함하며, 상기 제어 로직은 선택된 워드 라인을 선택 전압으로, 비선택된 워드 라인들, 제 1 선택 라인을 제 2 전압으로, 제 2 선택 라인을 접지 전압으로, 그리고 공통 소오스 라인을 접지 전압보다 높은 제 3 전압으로 구동하고, 상기 제2 선택 라인을 제 2 전압으로, 공통 소오스 라인을 접지 전압으로 구동하고, 상기 선택된 워드 라인에 연결된 메모리 셀로부터 셀 데이터를 읽어내도록 상기 행 선택기, 상기 페이지 버퍼를 제어하는 플래시 메모리 장치를 제공한다.
본 발명의 또 다른 예시적인 실시예들은 플래시 메모리 장치와; 그리고 상기 플래시 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며, 상기 플래시 메모리 장치는 청구항 1에 기재된 방법에 따라 읽혀지는 메모리 카드를 제공한다.
본 발명의 또 다른 예시적인 실시예들은 플래시 메모리 장치와; 그리고 상기 플래시 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며, 상기 플래시 메모리 장치는 청구항 12에 기재된 방법에 따라 읽혀지는 메모리 카드를 제공한다.
본 발명의 또 다른 예시적인 실시예들은 플래시 메모리 장치와; 그리고 상기 플래시 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며, 상기 플래시 메모리 장치는 청구항 18에 기재된 방법에 따라 읽혀지는 메모리 카드를 제공한다.
본 발명의 또 다른 예시적인 실시예들은 플래시 메모리 장치와; 그리고 상기 플래시 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며, 상기 플래시 메모리 장치는 청구항 21에 기재된 방법에 따라 읽혀지는 메모리 카드를 제공한다.
본 발명의 또 다른 예시적인 실시예들은 플래시 메모리 장치와; 그리고 상기 플래시 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며, 상기 플래시 메모리 장치는 청구항 22에 기재된 플래시 메모리 장치인 메모리 카드를 제공한다.
본 발명의 또 다른 예시적인 실시예들은 플래시 메모리 장치와; 그리고 상기 플래시 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며, 상기 플래시 메모리 장치는 청구항 24에 기재된 플래시 메모리 장치인 메모리 카드를 제공한다.
본 발명의 또 다른 예시적인 실시예들은 플래시 메모리 장치와; 그리고 상기 플래시 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며, 상기 플래시 메모리 장치는 청구항 31에 기재된 플래시 메모리 장치인 메모리 카드를 제공한다.
본 발명의 또 다른 예시적인 실시예들은 플래시 메모리 장치와; 그리고 상기 플래시 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며, 상기 플래시 메모 리 장치는 청구항 33에 기재된 플래시 메모리 장치인 메모리 카드를 제공한다.
본 발명의 또 다른 예시적인 실시예들은 플래시 메모리 장치와; 그리고 상기 플래시 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며, 상기 플래시 메모리 장치는 청구항 35에 기재된 플래시 메모리 장치인 메모리 카드를 제공한다.
본 발명의 또 다른 예시적인 실시예들은 청구항 22, 청구항 24, 청구항 33, 청구항 35, 청구항 37 또는 청구항 38 중 어느 한 항의 플래시 메모리 장치를 구비한 SSD(Solid State Disk)를 제공한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서 불휘발성 반도체 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다, 본 발명은 다른 실시예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 2는 본 발명에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2를 참조하면, 본 발명에 따른 불휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 제어 로직(220), 전압 발생기(230), 행 디코더(240), 페이지 버퍼(250), 그리고 열 디코더(260)를 포함한다.
비록 도면에는 도시되지 않았지만, 메모리 셀 어레이(210)는 행들(또는 워드 라인들) 및 열들(또는 비트 라인들)의 매트릭스(Matrix) 형태로 배열된 메모리 셀들로 구성된다. 메모리 셀들은 낸드(NAND) 또는 노어(NOR) 구조를 갖도록 배열될 것이다. 예시적인 실시예에 있어서, 메모리 셀들은 낸드(NAND) 구조를 갖도록 배열된다. 낸드 구조에 있어서, 직렬로 연결된 메모리 셀들은 스트링을 구성한다. 하나의 스트링에 연결된 메모리 셀들은 비트 라인을 공유한다.
제어 로직(220)은 불휘발성 메모리 장치(200)의 전반적인 동작을 제어하도록 구성된다. 본 발명의 예시적인 실시예의 경우, 제어 로직(220)은 읽기(read) 및 검증 읽기(verify read)와 관련한 일련의 동작들을 제어한다. 하지만, 제어 로직(220)이 여기에 개시된 내용에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 제어 로직(220)은 불휘발성 반도체 메모리 장치(200)의 소거(Erase) 동작, 테스트(Test) 동작 등을 제어하도록 구성된다.
전압 발생기(230)는 제어 로직(220)에 의해서 제어되며, 선택된 워드 라인(selected word line), 비선택된 워드 라인(unselected word line), 스트링 선택 라인(string select line: SSL), 접지 선택 라인(ground select line: GSL), 그리고 공통 소오스 라인(common source line:CSL)에 인가되는 전압들을 생성한다.
행 디코더(240)는 제어 로직(220)에 의해서 제어되며, 도면에는 도시되지 않은 행 어드레스(row address)에 응답하여, 선택된 워드 라인(selected word line) 및 비선택된 워드 라인들(unselected word lines), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 그리고 공통 소오스 라인(CSL)을 각각 구동한다.
페이지 버퍼(250)는 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작한다. 읽기 동작시, 페이지 버퍼(250)는 메모리 셀 어레이(210)로부터 데이터를 읽어낸다. 프로그램 동작시, 페이지 버퍼(250)는 열 디코더(260)를 통해 입력되는 데이터에 따라, 비트 라인들을 전원 전압(VCC) 또는 접지 전압(GND)으로 각각 구동한다. 페이지 버퍼(250)가 감지 증폭기 또는 기입 드라이버로서 동작하는 원리는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 잘 알려져 있으므로, 간결화를 위해 이에 대한 설명은 생략된다.
열 디코더(260)는 열 어드레스(column address)에 응답하여, 페이지 버퍼(250)에 저장된 데이터를 읽어 내거나, 페이지 버퍼(250)로 데이터를 전달한다. 비록 도면에는 도시되지 않았지만, 열 디코더(260)는 어드레스 카운터를 포함하며, 어드레스 카운터는 초기 열 어드레스를 순차적으로 증가시켜 연속적으로 열 어드레스들을 발생한다. 이는 프로그램될/읽혀진 페이지 데이터가 비트 구조 단위로 순차적으로 전달됨을 의미한다.
도 3은 도 2에 도시된 메모리 셀 어레이를 자세히 보여주는 도면이다.
도 3을 참조하면, 메모리 셀 어레이(210)는 복수의 워드 라인들(WL0 ~ WLm-1), 복수의 비트 라인들(BL0 ~ BLn-1), 그리고 복수의 메모리 셀들로 이루어진다. 메모리 셀 어레이(210)의 일측에는, 스트링 선택 라인(SSL), 워드 라인들(word lines), 접지 선택 라인(GSL), 그리고 공통 소오스 라인(CSL)과 연결되는 행 디코 더(240)가 위치한다. 본 실시예에서 공통 소오스 라인(CSL)은 행 디코더에 의해 구동되지만, 필요에 따라 다른 장치에 의해 구동될 수도 있다.
행 디코더(240)는 주어진 어드레스에 대응하여 하나의 워드 라인을 선택한다. 또한, 메모리 셀 어레이(210)의 다른 일측에는 복수의 비트 라인들(bit lines)에 연결되는 페이지 버퍼(250)가 위치한다.
불휘발성 반도체 메모리 장치의 읽기 동작에 있어서, 메모리 셀들에 대한 바이어스 조건이 중요하다. 이러한 바이어스 조건(bias condition)은 스트링 선택 라인(SSL) 전압, 비선택된(unselected) 워드 라인 전압, 선택된(selected) 워드 라인 전압, 접지 선택 라인(GSL) 전압, 공통 소오스 라인(CSL) 전압, 그리고 비트 라인 전압의 조합에 의해 결정된다.
이하에서는, 읽기 디스터브를 억제하기 위한 다양한 바이어스 조건이 설명될 것이다.
도 4는 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법의 제1 실시예를 보여주는 타이밍 도(timing diagram)이다. 그리고, 도 5는 도 4의 타이밍 도의 바이어스 조건에 따른 메모리 셀 스트링을 보여주는 도면이다. 이하에서는, 도 4 및 5를 참조하여 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법이 설명된다.
도 4를 참조하면, 본 발명에 따른 읽기 동작은 초기 설정 구간(initial), 프리차지 구간(precharge), 디벨럽&감지 구간(develop&sense), 그리고 회복 구간(recovery)을 통해 수행된다.
초기 설정 구간에서는, 프리차지 구간에 앞서, 각 신호들(SSL, WLk, other WL, GSL, CSL, BL)의 전압들이 일정한 레벨로 세팅(setting)된다. 여기서 k번째 워드 라인(WLk)은 선택된 트랜지스터의 컨트롤 게이트에 연결된다. 프리차지 구간에서는, 비트 라인(BL)이 일정 크기의 전압을 갖도록 충전된다. 디벨럽&감지 구간에서는, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 도통되고, 메모리 셀 스트링을 통해 전류가 흐르는지 여부가 감지된다. 전류가 흐르는지 여부에 따라 메모리 셀에 저장된 데이터가 결정된다. 회복 구간에서는, 다음번 읽기 동작을 위해서 각 단자들의 전압들이 초기 상태(default level) 전위로 초기화된다.
이하에서는, 설명의 편의를 위해 선택된 메모리 셀이 프로그램된 상태인 것으로 가정한다. 여기서 선택된 메모리 셀이라 함은 읽고자 하는 메모리 셀을 의미한다. 따라서, 상기 선택된 메모리 셀의 컨트롤 게이트에 선택 전압(Vselect)을 인가하면, 상기 메모리 셀은 턴-온(turn-on)되지 않는다. 선택 전압(Vselect)은 프로그램된 메모리 셀의 문턱 전압 산포와 프로그램되지 않은 메모리 셀의 문턱 전압 산포 사이의 값을 가질 것이다. 그리고, 편의상 선택된 메모리 셀은 메모리 셀 스트링의 중간 부분(WLk에 연결)에 위치되는 것으로 가정한다.
위의 가정과는 다르게, 선택 워드 라인(WLk)에 연결된 메모리 셀은 프로그램되지 않은 상태일 수 있다. 그리고, 선택된 메모리 셀은 메모리 셀 스트링의 가장자리에 위치될 수 있다. 그러나, 이 경우에도 본 발명의 사상은 유지되며 부수적인 차이점들(minor differences)만이 발생될 뿐이다.
다시 도 4를 참조하면, 초기 설정 구간(initial) 및 프리차지 구간 동안, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)에 접지(GND) 전압이 인가되므로, 스트 링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)는 턴-오프(turn-off) 된다. 그리고 선택된 메모리 셀이 프로그램된 상태이기 때문에, 선택된 메모리 셀은 턴-오프 된다. 따라서, 스트링 선택 트랜지스터(SST)와 선택 메모리 셀 사이의 채널이 플로팅(floating)된다. 그리고, 선택된 메모리 셀과 접지 선택 트랜지스터(GST) 사이의 채널도 플로팅된다. 이는 도 5에 도시되어 있다.
플로팅(floating)된 채널의 전위는 비선택 워드 라인에 인가되는 전압(Vread)에 의해 채널 부스팅(channel boosting)이라 불리는 현상으로 높아진다. 만약, 부스팅된 채널의 전위(potential)가 비트 라인(BL) 전위보다 크게 높으면, 스트링 선택 트랜지스터(SST)를 통해 비트 라인으로 누설 전류(leakage current)가 흐를 수 있다. 누설 전류는 스트링 선택 트랜지스터(SST)에 인접한 비선택된 메모리 셀 트랜지스터가 핫-일렉트론 주입(hot-electron injection)에 의해 프로그램되도록 한다. 또는, 접지 선택 트랜지스터(GST)를 통해 공통 소오스 라인(CSL)으로 누설 전류(leakage current)가 흘러 접지 선택 트랜지스터(GST)에 인접한 메모리 셀 트랜지스터가 프로그램될 수 있다. 또는, 선택된 트랜지스터를 통해 인접한 채널로 누설 전류가 흘러 선택된 트랜지스터에 인접한 메모리 셀 트랜지스터가 프로그램될 수 있다. 플래시 메모리 장치의 신뢰도 향상을 위해서 이러한 현상은 회피되어야 한다.
본 발명에 따른 제 1 실시예에서는, 초기 설정 구간(initial) 및 프리차지 구간 동안, 비선택된 워드 라인에 일반적인 읽기 전압(Vread)보다 낮은 전압(Vread1)이 인가되기 때문에 채널의 부스팅 레벨이 낮아진다(low boosting). 낮 은 부스팅 레벨은 핫-일렉트론 인젝션을 발생시키지 않는다. 따라서, 읽기 디스터브가 방지된다. 본 실시예에서는 비선택된 워드 라인에 읽기 전압(Vread)보다 낮은 전압이 1회 인가되었으나, 읽기 전압(Vread)보다 낮은 전압이 읽기 전압(Vread)까지 단계적으로 증가되면서 수회 인가될 수도 있다.
프리차지 구간에서는 읽기 동작을 위해 비트 라인이 일정 전위로 충전된다. 프리차지가 종료된 후, 디벨럽&감지 구간에서는 비선택된 워드 라인들에 일반적인 읽기 전압(Vread)이 인가되어, 선택 메모리 셀의 프로그램 여부가 감지된다.
요약하면, 초기 설정 구간 및 프리차지 구간 동안, 비선택된 워드 라인에 일반적인 읽기 전압(Vread)보다 낮은 전압(Vread1)을 인가함으로써, 플로팅된 채널의 부스팅 레벨이 낮아진다. 따라서, 부스팅된 채널과 비트 라인 또는 부스팅된 채널과 공통 소오스 라인 사이의 전압차가 작아진다. 이는 비트 라인 또는 공통 소오스 라인으로 흐르는 누설 전류를 억제한다. 결국, 핫 일렉트론 인젝션에 의한 읽기 디스터브가 발생되지 않는다.
도 6은 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법의 제 2 실시예를 보여주는 타이밍 도이다. 그리고, 도 7은 도 6의 타이밍 도의 바이어스 조건에 따른 메모리 셀 스트링을 보여준다. 이하에서는, 도 6 및 7을 참조하여 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법이 설명된다.
초기 설정 구간 동안, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)에 각각 읽기 전압(Vread)이 인가된다. 따라서, 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)는 턴-온(turn-on) 된다. 따라서, 채널은 스트링 선택 트랜지스 터(SST)를 통해서 비트 라인(BL)과 연결된다. 그리고, 채널은 접지 선택 트랜지스터(GST)를 통해서 공통 소오스 라인(CSL)과 연결된다. 이는 부스팅된 채널 전압이 비트 라인(BL) 또는 공통 소오스 라인(CSL)을 통해 디스차지(discharge)됨을 의미한다. 따라서, 채널의 부스팅에 의한 전위 상승이 억제될 수 있다.
프리차지 구간 동안, 스트링 선택 라인(SSL)에 읽기 전압(Vread)이 인가되므로, 스트링 선택 트랜지스터(SST)는 턴-온(turn-on)된다. 접지 선택 라인(GSL)에는 접지 전위(0V)가 인가되므로, 접지 선택 트랜지스터(GST)는 턴-오프(turn-off)된다. 그리고, 선택된 메모리 셀이 프로그램 상태이기 때문에, 선택 메모리 셀은 턴-오프 된다. 따라서, 선택 트랜지스터 위쪽의 채널은 비트 라인을 통해 프리차지 된다. 그리고, 선택 메모리 셀과 접지 선택 트랜지스터 사이의 채널은 플로팅된다. 그러나, 선택 메모리 셀과 접지 선택 트랜지스터 사이의 채널은 초기 설정 구간에서 이미 디스차지되었기 때문에(already discharged), 핫-일렉트론 주입 현상이 발생되지 않는다. 따라서, 읽기 디스터브가 방지된다.
프리차지가 종료된 후, 디벨럽&감지 구간에서는 비선택 워드 라인(other WL)에 읽기 전압(Vread)이 인가되어, 선택 메모리 셀의 프로그램 여부가 감지된다.
요약하면, 초기 설정 구간에서, 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)를 모두 턴-온시킴으로써 비선택 워드 라인에 의해 부스팅된 채널 전압을 비트 라인 및 공통 소오스 라인(CSL)을 통해 디스차지시킨다. 따라서, 채널 전압이 낮아지므로 누설 전류에 의한 읽기 디스터브가 방지될 수 있다.
도 8은 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법의 제 3 실시예를 보여주는 타이밍 도이다. 그리고, 도 9는 도 8의 타이밍 도의 바이어스 조건에 따른 메모리 셀 스트링을 보여주는 도면이다. 이하에서는, 도 8 및 9를 참조하여 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법이 설명된다.
초기 설정 구간 동안, 스트링 선택 라인(SSL)에 접지 전압(0V)이 인가되므로, 스트링 선택 트랜지스터(SST)는 턴-오프(turn-off)된다. 이는 메모리 셀 스트링이 비트 라인(BL)과 격리(isolation)됨을 의미한다. 접지 선택 라인(GSL)에는 읽기 전압(Vread)이 인가되므로, 접지 선택 트랜지스터(GST)는 턴-온(turn-on) 된다. 그리고, 선택 워드 라인(WLk)에는 선택 전압(Vselect)보다 높은 읽기 전압(Vread)이 인가되므로, 선택 메모리 셀은 프로그램 여부에 관계없이 턴-온(turn-on)된다. 따라서, 채널은 접지 선택 트랜지스터(GST)를 통해서 공통 소오스 라인(CSL)에 연결된다. 공통 소오스 라인(CSL)의 전위는 접지 레벨(0V)을 갖기 때문에 채널의 전위(potential)가 공통 소오스 라인(CSL)으로 디스차지(discharge)된다.
프리차지 구간 동안, 선택된 워드 라인(WLk)의 전압은 접지 레벨(0V)로 낮아진다. 따라서, 프로그램된 메모리 셀은 턴-오프(turn-off) 된다. 이 경우, 스트링 및 접지 선택 트랜지스터(SST, GST)와 선택 메모리 셀 사이의 채널들이 플로팅되지만, 채널이 초기 설정 구간 동안에 디스차지되었기 때문에(already discharged), 누설 전류가 발생되지 않는다. 결국, 읽기 디스터브가 방지될 수 있다.
프리차지가 종료된 후, 디벨럽&감지 구간에서는 선택된 워드 라인(WLk)에 선택 전압(Vselect)이 인가되어, 선택 메모리 셀의 프로그램 여부가 감지된다.
요약하면, 프리차지 구간 동안, 스트링 선택 트랜지스터(SST)를 턴-오 프(turn-off)시키고 모든 워드 라인들과 접지 선택 라인(GSL)에 읽기 전압(Vread)을 인가하여 채널 전위를 공통 소오스 라인(CSL)으로 디스차지(discharge)시킨다. 따라서, 채널 전압의 상승에 의한 읽기 디스터브가 방지될 수 있다.
도 10은 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법의 제 4 실시예를 보여주는 타이밍 도이다. 그리고, 도 11은 도 10의 타이밍 도의 바이어스 조건에 따른 낸드 스트링을 보여주는 도면이다. 이하에서는, 도 10 및 11을 참조하여 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법이 설명된다.
초기 설정 구간 동안, 스트링 선택 라인(SSL)에 읽기 전압(Vread)이 인가되므로 스트링 선택 트랜지스터(SST)는 턴-온(turn-on)된다. 이는 메모리 셀 스트링이 비트 라인(BL)에 연결됨을 의미한다. 접지 선택 라인(GSL)에 접지 전압(0V)이 인가되므로, 접지 선택 트랜지스터(GST)는 턴-오프(turn-off)된다. 그리고, 선택 워드 라인(WLk)에는 선택 전압(Vselect)이 인가되기 때문에, 프로그램된 선택 메모리 셀은 턴-오프(turn-off)된다. 따라서, 선택 메모리 셀과 접지 선택 트랜지스터(GST) 사이의 채널이 플로팅된다. 플로팅된 채널은 읽기 전압(Vread)에 의해 부스팅된다.
그런데, 공통 소오스 라인(CSL)에 접지 전위(0V)보다 높은 전압(Vread2)이 인가된다. 이는 접지 선택 트랜지스터(GST)의 드레인(drain)과 소오스(source) 사이의 전위차를 감소시킨다. 따라서, 플로팅된 채널로부터 접지 선택 트랜지스터(GST)를 통한 전류 누설이 방지된다. 결국, 읽기 디스터브가 억제될 수 있다.
요약하면, 접지 선택 라인(GSL) 위쪽과 아래쪽의 전위차를 감소시키기 위해 초기 설정 구간 및 프리차지 구간 동안, 공통 소오스 라인(CSL)에 소정의 양의 전압(Vread2)을 인가한다. 따라서, 누설 전류에 의한 읽기 디스터브가 방지될 수 있다.
도 12는 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법의 제 5 실시예를 보여주는 타이밍 도이다. 그리고, 도 13은 도 12의 타이밍 도의 바이어스 조건에 따른 낸드 스트링을 보여주는 도면이다. 이하에서는, 도 12 및 13을 참조하여 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법이 설명된다.
초기 설정 구간(initial) 및 프리차지 구간 동안, 비선택된 워드 라인에 일반적인 읽기 전압(Vread)보다 낮은 전압(Vread1)이 인가되기 때문에 채널의 부스팅 레벨이 낮아진다(low boosting). 본 실시예에서는 비선택된 워드 라인에 읽기 전압(Vread)보다 낮은 전압이 1회 인가되었으나, 읽기 전압(Vread)보다 낮은 전압이 읽기 전압(Vread)까지 단계적으로 증가되면서 수회 인가될 수도 있다.
또한, 공통 소오스 라인(CSL)에 접지 전위(0V)보다 높은 전압(Vread2)이 인가된다. 이는 접지 선택 트랜지스터(GST)의 드레인(drain)과 소오스(source) 사이의 전위차를 감소시킨다. 따라서, 플로팅된 채널로부터 접지 선택 트랜지스터(GST)를 통한 전류 누설이 방지된다. 결국, 읽기 디스터브가 억제될 수 있다.
상술한 바와 같이, 바이어스 조건을 변화시킴으로써 읽기 디스터브가 방지될 수 있다. 여기에는 5개의 실시예만이 도시되어 있지만, 유사한 방법으로 바이어스 조건이 변화된 추가의 실시예들이 존재함은 물론이다.
도 14는 본 발명에 따른 플래시 메모리를 포함한 컴퓨팅 시스템을 개략적으 로 보여주는 블록도이다.
도 14를 참조하면, 본 발명에 따른 컴퓨팅 시스템(300)은 프로세서(310), 컨트롤러(320), 입력 장치들(330), 출력 장치들(340) 그리고 플래시 메모리(350)를 포함한다. 도면에서 실선은 데이터의 흐름을 나타내고, 점선은 제어의 흐름을 나타낸다.
본 발명에 따른 컴퓨팅 시스템(300)은 입력 장치들(330)(키보드, 카메라 등)를 통해 외부로부터 데이터를 입력받는다. 입력된 데이터는 사용자에 의한 명령이거나 카메라 등에 의한 영상 데이터 등의 멀티 미디어 데이터일 수 있다. 입력된 데이터는 플래시 메모리(350)에 저장된다.
컨트롤러(320)는 플래시 메모리(350)에 저장된 명령에 응답하여 각 구성요소들을 제어한다.프로세서(310)는 컨트롤러(320)에 의한 제어에 응답하여 프로세스를 처리한다. 처리 결과는 플래시 메모리(350)에 저장된다. 출력 장치들(340)은 컨트롤러(320)에 의한 제어에 응답하여 플래시 메모리(350)에 저장된 데이터를 출력한다. 출력 장치들(340)은 플래시 메모리(350)에 저장된 데이터를 인간이 감지 가능한 형태로 출력한다. 예를 들어, 출력 장치(350)는 디스플레이 또는 스피커 등이 될 수 있다.
플래시 메모리(350)는 도 2에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리(350)에는 프로세서(310)에 의해서 처리되거나 처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)가 컨트롤러(320)의 제어에 의해 저장될 것이다.
플래시 메모리(350), 그리고/또는 컨트롤러(320)는 다양한 형태들의 패키지 를 이용하여 실장될 수 있다. 예를 들면, 플래시 메모리(350) 그리고/또는 컨트롤러(320)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
비록 도면에는 도시되지 않았지만 컴퓨팅 시스템(300)의 동작에 필요한 전원을 공급하기 위한 전원 공급부가 요구됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그리고, 컴퓨팅 시스템(300)이 모바일 장치인 경우, 컴퓨팅 시스템(300)의 동작 전압을 공급하기 위한 배터리(도면에는 도시되지 않음)가 추가로 제공될 것이다. 플래시 메모리(350)의 신뢰도가 향상됨에 따라 컴퓨팅 시스템(300)의 신뢰도도 이에 비례하여 향상될 것이다.
또한, 본 발명에 따른 플래시 메모리 장치는 SSD(Solid State Disk)에도 적용될 수 있다. 최근 하드디스크 드라이브(HDD)를 대체해 나갈 것으로 예상되는 SSD 제품이 차세대 메모리시장에서 각광을 받고 있다. SSD는 기계적으로 움직이는 하드디스크 드라이브에 비해 속도가 빠르고 외부 충격에 강하며, 소비전력도 낮다는 장 점을 가진다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 읽기 동작시, 바이어스 조건을 변화시켜 읽기 디스터브를 방지함으로써 플래시 메모리 장치의 신뢰도를 향상시키는 것이 가능하다.

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  12. (a) 선택된 워드 라인을 선택 전압으로 그리고 비선택된 워드 라인들, 제 1 및 제 2 선택 라인들을 제 2 전압으로 구동하는 단계와;
    (b) 상기 제 2 선택 라인을 접지 전압으로 구동하는 단계와;
    (c) 상기 제 2 선택 라인을 상기 제 2 전압으로 구동하는 단계와; 그리고
    (d) 상기 선택된 워드 라인에 연결된 메모리 셀로부터 셀 데이터를 읽는 단계를 포함하는 플래시 메모리 장치의 읽기 방법.
  13. 제 12 항에 있어서,
    상기 (a) 단계 동안, 메모리 셀 스트링에 형성된 채널의 전압은 비트 라인 또는 공통 소오스 라인으로 디스차지되는 것을 특징으로 하는 읽기 방법.
  14. 제 12 항에 있어서,
    상기 (b) 단계 동안, 상기 선택된 워드 라인을 상기 선택 전압으로 그리고 상기 비선택된 워드 라인들, 상기 제 1 선택 라인들을 상기 제 2 전압으로 구동하는 것을 특징으로 하는 읽기 방법.
  15. 제 12 항에 있어서,
    상기 (b) 단계 동안, 비트 라인이 프리차지 되는 것을 특징으로 하는 읽기 방법.
  16. 제 12 항에 있어서,
    상기 (c) 단계 동안, 상기 선택된 워드 라인을 상기 선택 전압으로 그리고 상기 비선택된 워드 라인들, 상기 제 1 선택 라인들을 상기 제 2 전압으로 구동하는 것을 특징으로 하는 읽기 방법.
  17. 제 12 항에 있어서,
    상기 단계들이 수행될 때, 공통 소오스 라인은 접지 전압으로 구동되는 읽기 방법.
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  33. 행들과 열들로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와;
    상기 메모리 셀 어레이의 행들 중 하나를 선택하도록 구성된 행 선택기와;
    상기 열들을 통해 상기 선택된 메모리 셀들로부터 데이터를 감지하도록 구성된 페이지 버퍼와; 그리고
    상기 선택된 메모리 셀들로부터 데이터를 읽어내도록 상기 행 선택기, 상기 페이지 버퍼를 제어하는 제어 로직을 포함하며,
    상기 제어 로직은 선택된 워드 라인을 선택 전압으로 그리고 비선택된 워드 라인들, 제 1 및 제 2 선택 라인들을 제 2 전압으로 구동하고, 상기 제 2 선택 라인을 접지 전압으로 구동하고, 상기 제 2 선택 라인을 상기 제 2 전압으로 구동하고, 상기 선택된 워드 라인에 연결된 메모리 셀로부터 셀 데이터를 읽어내도록 상기 행 선택기, 상기 페이지 버퍼를 제어하는 플래시 메모리 장치.
  34. 제 33 항에 있어서,
    상기 제 2 선택 라인을 접지 전압으로 구동하는 동안, 비트 라인이 프리차지 되는 플래시 메모리 장치.
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  40. 플래시 메모리 장치와; 그리고
    상기 플래시 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며,
    상기 플래시 메모리 장치는 청구항 12에 기재된 방법에 따라 읽혀지는 메모리 카드.
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  45. 플래시 메모리 장치와; 그리고
    상기 플래시 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며,
    상기 플래시 메모리 장치는 청구항 33에 기재된 플래시 메모리 장치인 메모리 카드.
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