KR101619249B1 - 프로그램 방법 - Google Patents

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Abstract

프로그램을 위하여, 각 메모리 셀에 인접한 두개의 메모리 셀들이 서로 다른 그룹에 속하도록 워드 라인에 연결된 복수의 메모리 셀들을 복수의 그룹들로 구분한다. 복수의 그룹들 중 하나의 그룹을 선택한다. 복수의 그룹들 중 비선택된 그룹들의 프로그램을 금지시키면서 선택된 그룹을 프로그램한다. 프로그램 디스터브를 감소시킬 수 있다.

Description

프로그램 방법{PROGRAM METHOD}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는, 비휘발성 메모리 셀 어레이를 포함하는 반도체 장치의 프로그램 방법에 관한 것이다
비휘발성 메모리 셀 어레이를 포함하는 반도체 장치의 프로그램 방법에서, 프로그램될 데이터에 따라 선택된 메모리 셀들이 연결된 비트 라인들에는 접지 전압이 인가되고, 비선택된 메모리 셀들이 연결된 비트 라인들에는 프로그램 금지 전압(program inhibition voltage)으로서 전원 전압이 인가된다. 스트링 선택 라인에 상기 전원 전압이 인가되고, 상기 선택된 메모리 셀들이 연결된 워드 라인에 프로그램 전압(program voltage)이 인가되고, 비선택된 워드라인들에 패스 전압(pass voltage)이 인가되면, 상기 비선택된 메모리 셀들의 채널들은 VCC - Vth(여기서, VCC는 전원 전압을 나타내고, Vth는 스트링 선택 트랜지스터의 문턱 전압을 나타낸다)로 부스팅되고, 상기 비선택된 메모리 셀들에 연결된 스트링 선택 트랜지스터들은 실질적으로 차단(shut off)된다. 이에 따라, 각 비선택된 메모리 셀에서 플로팅 게이트와 채널 사이에 F-N 터널링이 발생하지 않고, 상기 비선택된 메모리 셀들이 프로그램되지 않을 수 있다.
그러나, 반도체 장치의 집적도가 증가함에 따라, 인접한 메모리 셀들의 채널들간의 커패시턴스가 증가하고, 이는 비선택된 메모리 셀들의 채널들이 충분히 부스팅되는 것을 막을 수 있다. 이에 따라, 동일한 워드 라인에서 비선택 메모리 셀에 인접한 메모리 셀이 프로그램될 때, 상기 비선택 메모리 셀이 의도하지 않게 프로그램되는 프로그램 디스터브(program disturb) 현상이 발생할 수 있다. 특히, 프로그램 디스터브는 비선택 메모리 셀에 인접한 양쪽의 메모리 셀들이 모두 프로그램될 때 발생할 가능성이 높다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 프로그램 디스터브를 감소시킬 수 있는 프로그램 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 프로그램 방법에서, 각 메모리 셀에 인접한 두개의 메모리 셀들이 서로 다른 그룹에 속하도록 워드 라인에 연결된 복수의 메모리 셀들이 복수의 그룹들로 구분된다. 상기 복수의 그룹들 중 하나의 그룹이 선택된다. 상기 복수의 그룹들 중 비선택된 그룹들의 프로그램을 금지시키면서 상기 선택된 그룹이 프로그램된다.
일 실시예에서, 상기 선택된 그룹을 프로그램하도록, 상기 비선택된 그룹들에 프로그램될 데이터에 무관하게 상기 비선택된 그룹들에 속하는 메모리 셀들에 연결된 비트 라인들에 프로그램 금지 전압이 인가되고, 상기 선택된 그룹에 프로그 램될 데이터에 따라 상기 선택된 그룹에 속하는 메모리 셀들에 연결된 비트 라인들에 데이터 전압이 인가되며, 상기 워드 라인에 프로그램 전압이 인가될 수 있다.
일 실시예에서, 상기 하나의 그룹을 선택하는 단계 및 상기 선택된 그룹을 프로그램하는 단계는 상기 복수의 그룹들 모두가 선택되고 프로그램될 때까지 반복적으로 수행될 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들에 연결된 복수의 페이지 버퍼들에 프로그램될 데이터가 로딩될 수 있다. 상기 프로그램될 데이터를 로딩할 때, 상기 비선택된 그룹들에 프로그램될 데이터 및 상기 선택된 그룹에 프로그램될 데이터가 동시에 로딩될 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들을 상기 복수의 그룹들로 구분하도록, 4N+1번째 비트 라인(N은 0 이상의 정수) 및 4N+2번째 비트 라인에 연결된 제1 메모리 셀들이 제1 그룹으로 그룹화되고, 4N+3번째 비트 라인 및 4N+4번째 비트 라인에 연결된 제2 메모리 셀들이 제2 그룹으로 그룹화될 수 있다.
일 실시예에서, 상기 선택된 그룹에 속하는 메모리 셀들을 프로그램하도록, 상기 제1 그룹이 선택되고, 상기 제2 그룹의 프로그램을 금지시키면서 상기 제1 그룹이 프로그램되며, 상기 제2 그룹이 선택되고, 상기 제1 그룹의 프로그램을 금지시키면서 상기 제2 그룹이 프로그램될 수 있다.
일 실시예에서, 상기 제1 그룹을 프로그램하도록, 상기 제2 그룹에 프로그램될 데이터에 무관하게 상기 제2 메모리 셀들에 연결된 비트 라인들에 프로그램 금지 전압이 인가되고, 상기 제1 그룹에 프로그램될 데이터에 따라 상기 제1 메모리 셀들에 연결된 비트 라인들에 데이터 전압이 인가되며, 상기 워드 라인에 프로그램 전압이 인가될 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 다른 실시예에 따른 프로그램 방법에서, 각 메모리 셀에 인접한 두개의 메모리 셀들이 서로 다른 그룹에 속하도록 워드 라인에 연결된 복수의 메모리 셀들이 복수의 그룹들로 구분된다. 상기 복수의 그룹들에 프로그램될 데이터에 따라 상기 복수의 메모리 셀들에 연결된 비트 라인들에 데이터 전압이 인가된다. 상기 워드 라인에 단계적으로 증가하는 제1 프로그램 펄스가 인가된다. 상기 제1 프로그램 펄스가 소정의 임계 전압 이상인 경우, 상기 복수의 그룹들 중 하나의 그룹이 선택된다. 상기 복수의 그룹들 중 비선택된 그룹들에 속하는 메모리 셀들에 연결된 비트 라인들에 프로그램 금지 전압이 인가된다. 상기 프로그램될 데이터에 따라 상기 복수의 그룹들 중 선택된 그룹에 속하는 메모리 셀들에 연결된 비트 라인들에 상기 데이터 전압이 인가된다. 상기 워드 라인에 제2 프로그램 펄스가 인가된다.
일 실시예에서, 상기 임계 전압은 인접한 메모리 셀들 사이의 채널 커플링에 의해 F-N 터널링(Fowler-Nordheim tunneling)이 발생하기 시작하는 전압일 수 있다.
일 실시예에서, 상기 임계 전압은 인접한 메모리 셀들 사이의 채널 커플링이 비선택된 메모리 셀에 미치는 영향이 프로그램 펄스를 인가하는 횟수 증가에 의해 상기 비선택된 메모리 셀에 미치는 영향보다 커지는 전압일 수 있다.
일 실시예에서, 상기 비선택된 그룹들에 속하는 메모리 셀들에 연결된 비트 라인들에 상기 프로그램 금지 전압을 인가하도록, 상기 프로그램될 데이터에 무관하게 상기 비선택된 그룹들에 속하는 메모리 셀들에 연결된 비트 라인들에 전원 전압을 인가할 수 있다.
일 실시예에서, 상기 선택된 그룹에 속하는 메모리 셀들에 연결된 비트 라인들에 상기 데이터 전압을 인가하도록, 상기 프로그램될 데이터에 따라 상기 선택된 그룹에 속하는 메모리 셀들에 연결된 비트 라인들에 전원 전압 또는 접지 전압을 선택적으로 인가할 수 있다.
일 실시예에서, 상기 제2 프로그램 펄스가 상기 워드 라인에 인가된 후, 상기 비선택된 그룹들 중 다른 하나의 그룹이 선택되고, 상기 복수의 그룹들 중 상기 다른 하나의 그룹을 제외한 그룹들에 속하는 메모리 셀들에 연결된 비트 라인들에 상기 프로그램 금지 전압이 인가되며, 상기 프로그램될 데이터에 따라 상기 다른 하나의 그룹에 속하는 메모리 셀들에 연결된 비트 라인들에 상기 데이터 전압이 인가되고, 상기 워드 라인에 상기 제2 프로그램 펄스와 실질적으로 동일한 레벨을 가지는 제3 프로그램 펄스가 인가될 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 또 다른 실시예에 따른 프로그램 방법에서, 4N+1번째 비트 라인(N은 0 이상의 정수) 및 4N+2번째 비트 라인에 연결된 제1 메모리 셀들 및 4N+3번째 비트 라인 및 4N+4번째 비트 라인에 연결된 제2 메모리 셀들이 제1 그룹 및 제2 그룹으로 각각 그룹화된다. 상기 제1 그룹 및 상기 제2 그룹에 프로그램될 데이터에 따라 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들에 연결된 제1 비트 라인들 및 제2 비트 라인들에 데이터 전압이 각각 인가된 다. 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들에 연결된 워드 라인에 단계적으로 증가하는 제1 프로그램 펄스가 인가된다. 상기 제1 프로그램 펄스가 소정의 임계 전압 이상인 경우, 상기 제1 비트 라인들 및 상기 제2 비트 라인들에 상기 데이터 전압 및 프로그램 금지 전압이 각각 인가된다. 상기 워드 라인에 제2 프로그램 펄스가 인가된다. 상기 제2 프로그램 펄스가 상기 워드 라인에 인가된 후, 상기 제1 비트 라인들 및 상기 제2 비트 라인들에 상기 프로그램 금지 전압 및 상기 데이터 전압이 각각 인가된다. 상기 워드 라인에 상기 제2 프로그램 펄스와 실질적으로 동일한 레벨을 가지는 제3 프로그램 펄스가 인가된다.
일 실시예에서, 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들에 연결된 페이지 버퍼들에 상기 제1 그룹 및 상기 제2 그룹에 프로그램될 데이터가 동시에 로딩될 수 있다.
일 실시예에서, 상기 데이터 전압은 상기 프로그램될 데이터에 따라 전원 전압 또는 접지 전압일 수 있다.
일 실시예에서, 상기 프로그램 금지 전압은 전원 전압일 수 있다.
일 실시예에서, 상기 제3 프로그램 펄스가 상기 워드 라인에 인가된 후, 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들이 프로그램되었는지를 검증될 수 있다.
일 실시예에서, 상기 제2 프로그램 펄스 및 상기 제3 프로그램 펄스는 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들이 프로그램될 때까지 단계적으로 증가하고 상기 워드 라인에 반복적으로 인가될 수 있다.
상기와 같은 본 발명의 실시예들에 따른 프로그램 방법은 인접한 양쪽의 메모리 셀들이 동시에 프로그램되는 것을 방지하여 프로그램 디스터브를 감소시킬 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 프로그램 방법을 나타내는 순서도이다.
도 1을 참조하면, 선택된 워드 라인에 연결된 복수의 메모리 셀들이 복수의 그룹들로 구분된다(단계 S110). 상기 복수의 메모리 셀들은 각 메모리 셀에 인접한 두개의 메모리 셀들이 서로 다른 그룹에 속하도록 그룹화될 수 있다. 예를 들어, 4N+1번째 비트 라인(N은 0 이상의 정수) 및 4N+2번째 비트 라인에 연결된 제1 메모리 셀들은 제1 그룹으로 그룹화되고, 4N+3번째 비트 라인 및 4N+4번째 비트 라인에 연결된 제2 메모리 셀들을 제2 그룹으로 그룹화될 수 있다.
상기 복수의 그룹들 중 하나의 그룹이 선택된다(단계 S130). 예를 들어, 상기 제1 그룹이 선택될 수 있다.
상기 복수의 그룹들 중 비선택된 그룹들의 프로그램이 금지되면서 상기 선택된 그룹이 프로그램된다(단계 S150). 프로그램될 데이터에 무관하게 상기 비선택된 그룹들에 속하는 메모리 셀들에 연결된 비트 라인들에 프로그램 금지 전압으로서 전원 전압이 인가되고. 프로그램될 데이터에 따라 상기 선택된 그룹에 속하는 메모리 셀들에 연결된 비트 라인들에 데이터 전압으로서 상기 전원 전압 또는 접지 전압이 선택적으로 인가될 수 있다. 상기 선택된 워드 라인에 프로그램 전압이 인가되면, 상기 비선택된 그룹들에 속하는 메모리 셀들의 채널들은 VCC - Vth(VCC는 상기 전원 전압을 나타내고, Vth는 스트링 선택 트랜지스터의 문턱 전압을 나타낸다) 로 부스팅된다. 이에 따라, 상기 비선택된 그룹들의 프로그램이 금지될 수 있다. 한편, 상기 선택된 그룹에 속하는 메모리 셀들의 채널들은 상기 프로그램될 데이터에 따라 VCC - Vth로 부스팅되거나, 접지될 수 있다. 상기 접지된 채널들을 가진 메모리 셀들은 F-N 터널링에 의해 프로그램된다.
예를 들어, 상기 제1 그룹이 선택된 경우, 상기 4N+1번째 비트 라인 및 상기 4N+2번째 비트 라인에 상기 데이터 전압이 인가되고, 상기 4N+3번째 비트 라인 및 상기 4N+4번째 비트 라인에 상기 프로그램 금지 전압이 인가된다. 상기 선택된 워드 라인에 상기 프로그램 전압이 인가되면, 상기 4N+1번째 비트 라인 및 상기 4N+2번째 비트 라인에 연결된 상기 제1 메모리 셀들은 상응하는 데이터에 따라 프로그램되고, 상기 4N+3번째 비트 라인 및 상기 4N+4번째 비트 라인에 연결된 상기 제2 메모리 셀들은 프로그램이 금지된다.
상기 복수의 그룹들 모두가 프로그램되지 않은 경우(단계 S170: NO), 상기 복수의 그룹들 중 다른 하나의 그룹이 선택된다(단계 S130). 상기 복수의 그룹들 중 상기 다른 하나의 그룹을 제외한 그룹들의 프로그램이 금지되면서 상기 다른 하나의 그룹이 프로그램된다(단계 S150).
예를 들어, 프로그램되지 않은 상기 제2 그룹이 선택될 수 있다. 상기 제2 그룹이 선택된 경우, 상기 4N+1번째 비트 라인 및 상기 4N+2번째 비트 라인에 상기 프로그램 금지 전압이 인가되고, 상기 4N+3번째 비트 라인 및 상기 4N+4번째 비트 라인에 상기 데이터 전압이 인가된다. 상기 선택된 워드 라인에 상기 프로그램 전압이 인가되면, 상기 4N+1번째 비트 라인 및 상기 4N+2번째 비트 라인에 연결된 상 기 제1 메모리 셀들은 프로그램이 금지되고, 상기 4N+3번째 비트 라인 및 상기 4N+4번째 비트 라인에 연결된 상기 제2 메모리 셀들은 상응하는 데이터에 따라 프로그램된다.
이러한 방식으로, 상기 복수의 그룹들 모두가 선택되고 프로그램되면(단계 S170: YES), 상기 프로그램 방법이 완료된다. 이와 같이, 본 발명의 일 실시예에 따른 프로그램 방법에서, 상기 복수의 메모리 셀들이 각 메모리 셀에 인접한 두개의 메모리 셀들이 서로 다른 그룹에 속하도록 그룹화되도록 상기 복수의 그룹들로 구분되고, 상기 복수의 그룹들이 서로 다른 시점에 프로그램된다. 이에 따라, 본 발명의 일 실시예에 따른 프로그램 방법은 인접한 양쪽의 메모리 셀들이 동시에 프로그램되는 것을 방지하여 프로그램 디스터브(program disturb)를 감소시킬 수 있다.
도 2는 도 1의 프로그램 방법에 의해 프로그램을 수행하는 반도체 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 장치(200)는 비휘발성 메모리 셀 어레이(210), 페이지 버퍼부(220), 로우 디코더(230), 전압 생성기(240) 및 제어 회로(250)를 포함한다.
비휘발성 메모리 셀 어레이(210)는 워드 라인들 및 비트 라인들에 연결된 메모리 셀들을 포함한다. 비휘발성 메모리 셀 어레이(210)는 페이지 단위로 프로그램될 수 있다. 즉, 한번의 프로그램 동작에 의해 선택된 워드 라인에 연결된 복수의 메모리 셀들이 프로그램될 수 있다.
페이지 버퍼부(220)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 페이지 버퍼부(220)는 독출 동작 모드에서 감지 증폭기로서 동작하고, 프로그램 동작 모드에서 기입 드라이버로서 동작할 수 있다. 페이지 버퍼부(220)는 상기 비트 라인들에 각각 연결된 복수의 페이지 버퍼들(221)을 포함할 수 있다. 페이지 버퍼들(221)은 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들에 프로그램될 데이터를 저장할 수 있다.
로우 디코더(230)는 로우 어드레스에 응답하여 워드 라인을 선택할 수 있다. 로우 디코더(230)는 전압 생성기(240)로부터 제공되는 워드 라인 전압들을 선택 및 비선택된 워드 라인들에 인가한다. 프로그램 동작 시, 로우 디코더(230)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비선택된 워드 라인에 패스 전압을 인가할 수 있다.
전압 생성기(240)는 제어 회로(250)의 제어에 따라 프로그램 전압, 패스 전압, 검증 전압 및 독출 전압과 같은 워드 라인 전압들을 생성할 수 있다. 일 실시예에서, 상기 프로그램 전압은 증가형 스텝 펄스 프로그램(incremental step pulse program, ISPP) 전압일 수 있다.
제어 회로(250)는 외부의 컨트롤러(미도시)로부터 제공되는 데이터를 비휘발성 메모리 셀 어레이(210)에 프로그램하기 위하여 페이지 버퍼부(220), 로우 디코더(230) 및 전압 생성기(240)를 제어할 수 있다. 제어 회로(250)는 페이지 버퍼들(221)에 저장된 데이터에 무관하게 비선택된 그룹의 비트 라인들에 프로그램 금지 전압을 인가하도록 페이지 버퍼부(220)를 제어할 수 있다.
이하, 도 1 및 도 2를 참조하여 반도체 장치(200)의 프로그램 동작을 설명한다.
페이지 버퍼부(220)의 페이지 버퍼들(221)에 상기 선택된 워드 라인에 연결된 상기 복수의 메모리 셀들에 프로그램될 데이터가 동시에 로딩된다. 제어 회로(250)는 상기 복수의 메모리 셀들을 복수의 그룹들로 구분한다(단계 S110). 예를 들어, 제어 회로(250)는 4N+1번째 비트 라인(N은 0 이상의 정수) 및 4N+2번째 비트 라인에 연결된 제1 메모리 셀들과 4N+3번째 비트 라인 및 4N+4번째 비트 라인에 연결된 제2 메모리 셀들을 독립적으로 관리할 수 있다.
제어 회로(250)는 상기 복수의 그룹들 중 하나의 그룹이 선택되도록 페이지 버퍼부(220)를 제어할 수 있다(단계 S130). 제어 회로(250)는 비선택된 그룹들의 비트 라인들에 연결된 페이지 버퍼들(221)에 프로그램이 금지되었음을 나타내는 제어 신호를 인가하고, 비선택된 그룹들의 비트 라인들에 연결된 페이지 버퍼들(221)은 상기 제어 신호에 응답하여 저장된 데이터에 무관하게 상기 비선택된 그룹들의 비트 라인들에 프로그램 금지 전압을 인가할 수 있다. 상기 선택된 그룹의 비트 라인들에 연결된 페이지 버퍼들(221)은 저장된 데이터에 따라 상기 선택된 그룹의 비트 라인들에 데이터 전압을 인가할 수 있다. 제어 회로(250)는 전압 생성기(240)가 프로그램 전압 및 패스 전압을 생성하도록 제어할 수 있다. 로우 디코더(230)는 상기 선택된 워드 라인에 프로그램 전압을 인가하고, 비선택된 워드 라인들에 패스 전압을 인가할 수 있다. 이에 따라, 상기 선택되지 않은 그룹들의 프로그램이 금지되고, 상기 선택된 그룹의 프로그램이 수행된다(단계 S150).
상기 복수의 그룹들의 프로그램들이 모두 수행되지 않은 경우(단계 S170: NO), 제어 회로(250)는 상기 복수의 그룹들 중 다른 하나의 그룹이 선택되도록 페이지 버퍼부(220)를 제어할 수 있다(단계 S130). 제어 회로(250)는 상기 복수의 그룹들 중 상기 다른 하나의 그룹을 제외한 그룹들의 비트 라인들에 연결된 페이지 버퍼들(221)에 상기 제어 신호를 인가할 수 있다. 페이지 버퍼부(220)는 상기 다른 하나의 그룹의 비트 라인들에 상기 데이터 전압을 인가하고, 나머지 그룹들에 상기 프로그램 금지 전압을 인가할 수 있다. 로우 디코더(230)는 상기 선택된 워드 라인에 상기 프로그램 전압을 인가하고, 상기 비선택된 워드 라인들에 상기 패스 전압을 인가할 수 있다. 이에 따라, 상기 다른 하나의 그룹의 프로그램이 수행되고, 상기 나머지 그룹들의 프로그램이 금지될 수 있다(단계 S150).
이에 따라, 본 발명의 일 실시예에 따른 프로그램 방법은 인접한 양쪽의 메모리 셀들이 동시에 프로그램되는 것을 방지하여 프로그램 디스터브를 감소시킬 수 있다.
도 3은 제1 그룹이 프로그램될 때 도 2의 반도체 장치에 포함된 비휘발성 메모리 셀 어레이를 나타내는 도면이고, 도 4는 제2 그룹이 프로그램될 때 도 2의 반도체 장치에 포함된 비휘발성 메모리 셀 어레이를 나타내는 도면이다.
도 3을 참조하면, 비휘발성 메모리 셀 어레이(210)는 스트링 선택 트랜지스터들(211), 접지 선택 트랜지스터들(212) 및 메모리 셀들(213, 214)을 포함한다.
스트링 선택 트랜지스터들(211)은 비트 라인들(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8)에 연결되고, 접지 선택 트랜지스터들(212)은 공통 소스 라인(CSL) 에 연결될 수 있다. 스트링 선택 트랜지스터들(211)과 접지 선택 트랜지스터들(212) 사이에는 메모리 셀들(213, 214)이 직렬로 연결될 수 있다. 동일한 행에 배열된 메모리 셀들(213, 214)의 제어 게이트들은 대응되는 워드 라인(WL1, WL2, WL3, WL4, WLN-1, WLN)에 공통으로 연결될 수 있다. 스트링 선택 트랜지스터들(211)은 스트링 선택 라인(SSL)을 통해 인가되는 전압에 의해 제어되고, 접지 선택 트랜지스터들(212)은 접지 선택 라인(GSL)을 통해 인가되는 전압에 의해 제어될 수 있다. 메모리 셀들(213, 214)은 대응하는 워드 라인(WL1, WL2, WL3, WLN-1, WLN)을 통해 인가되는 전압에 의해서 제어될 수 있다.
이하, 도 1, 도 3 및 도 4를 참조하여 반도체 장치의 프로그램 방법의 일 예를 설명한다. 도 3 및 도 4에는 제3 워드 라인(WL3)이 선택되고, 제3 워드 라인(WL3)에 연결된 복수의 메모리 셀들(214)이 프로그램될 때의 예가 도시되어 있다.
도 1 및 도 3을 참조하면, 제1 내지 제8 비트 라인들(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8)에 연결된 제1 내지 제8 페이지 버퍼들(221a, 221b, 221c, 221d, 221e, 221f, 221g, 221h)에는 선택된 워드 라인(WL3)에 연결된 복수의 메모리 셀들(214)에 프로그램될 데이터가 로딩된다. 선택된 워드 라인(WL3)에 연결된 복수의 메모리 셀들(214)은 4N+1번째 비트 라인(BL1, BL5) 및 4N+2번째 비트 라인(BL2, BL6)에 연결된 제1 메모리 셀들이 제1 그룹(260)으로 그룹화되고, 4N+3번째 비트 라인(BL3, BL7) 및 4N+4번째 비트 라인(BL4, BL8)에 연결된 제2 메모리 셀들이 제2 그룹(270)으로 그룹화될 수 있다(단계 S110).
제1 그룹(260) 또는 제2 그룹(270) 중 제1 그룹(260)이 선택될 수 있다(단계 S130). 제3 페이지 버퍼(221c), 제4 페이지 버퍼(221d), 제7 페이지 버퍼(221g) 및 제8 페이지 버퍼(221h)는, 제2 그룹(270)에 프로그램될 데이터, 즉 제3 페이지 버퍼(221c), 제4 페이지 버퍼(221d), 제7 페이지 버퍼(221g) 및 제8 페이지 버퍼(221h)에 저장된 데이터에 무관하게 제3 비트 라인(BL3), 제4 비트 라인(BL4), 제7 비트 라인(BL7) 및 제8 비트 라인(BL8)에 프로그램 금지 전압으로서 전원 전압(VCC)을 인가한다.
제1 페이지 버퍼(221a), 제2 페이지 버퍼(221b), 제5 페이지 버퍼(221e) 및 제6 페이지 버퍼(221f)는, 제1 그룹(260)에 프로그램될 데이터, 즉 제1 페이지 버퍼(221a), 제2 페이지 버퍼(221b), 제5 페이지 버퍼(221e) 및 제6 페이지 버퍼(221f)에 저장된 데이터에 따라 제1 비트 라인(BL1), 제2 비트 라인(BL2), 제5 비트 라인(BL5) 및 제6 비트 라인(BL6)에 데이터 전압을 인가한다. 예를 들어, 제1 페이지 버퍼(221a), 제2 페이지 버퍼(221b), 제5 페이지 버퍼(221e) 및 제6 페이지 버퍼(221f)에 데이터 ‘1’, ‘0’, ‘1’, ‘1’이 각각 저장된 경우, 제1 페이지 버퍼(221a), 제2 페이지 버퍼(221b), 제5 페이지 버퍼(221e) 및 제6 페이지 버퍼(221f)는 제1 비트 라인(BL1), 제2 비트 라인(BL2), 제5 비트 라인(BL5) 및 제6 비트 라인(BL6)에 접지 전압(VSS), 전원 전압(VCC), 접지 전압(VSS) 및 접지 전압(VSS)을 각각 인가할 수 있다.
스트링 선택 라인(SSL)에 전원 전압(VCC)이 인가되고, 선택된 워드 라인(WL3)에 프로그램 전압(VPGM)이 인가되며, 비선택된 워드라인들(WL1, WL2, WL4, WLN-1, WLN)에 패스 전압(VPASS)이 인가되면, 제2 그룹(270)에 속하는 상기 제2 메모리 셀들의 채널들은 부스팅되고, 상기 제2 메모리 셀들은 프로그램되지 않을 수 있다. 제1 그룹(260)에 속하는 상기 제1 메모리 셀들은 비트 라인들(BL1, BL2, BL5, BL6)에 인가된 상기 데이터 전압에 따라 선택적으로 프로그램될 수 있다. 예를 들어, 접지 전압(VSS)이 인가된 제1 비트 라인(BL1), 제5 비트 라인(BL5) 및 제6 비트 라인(BL6)에 연결된 상기 제1 메모리 셀들이 F-N 터널링에 의해 프로그램될 수 있다. 이에 따라, 제2 그룹(270)의 프로그램이 금지되면서 제1 그룹(260)이 프로그램될 수 있다(단계 S150).
도 1 및 도 4를 참조하면, 제2 그룹(270)이 프로그램되지 않았으므로(단계 S170: NO), 제2 그룹(270)이 선택될 수 있다(단계 S130). 제1 페이지 버퍼(221a), 제2 페이지 버퍼(221b), 제5 페이지 버퍼(221e) 및 제6 페이지 버퍼(221f)는 저장된 데이터에 무관하게 제1 비트 라인(BL1), 제2 비트 라인(BL2), 제5 비트 라인(BL5) 및 제6 비트 라인(BL6)에 전원 전압(VCC)을 인가한다.
제3 페이지 버퍼(221c), 제4 페이지 버퍼(221d), 제7 페이지 버퍼(221g) 및 제8 페이지 버퍼(221h)는 저장된 데이터에 따라 제3 비트 라인(BL3), 제4 비트 라인(BL4), 제7 비트 라인(BL7) 및 제8 비트 라인(BL8)에 데이터 전압을 인가한다. 예를 들어, 제3 페이지 버퍼(221c), 제4 페이지 버퍼(221d), 제7 페이지 버퍼(221g) 및 제8 페이지 버퍼(221h)에 데이터 ‘1’, ‘0’, ‘1’, ‘1’이 각각 저장된 경우, 제3 페이지 버퍼(221c), 제4 페이지 버퍼(221d), 제7 페이지 버퍼(221g) 및 제8 페이지 버퍼(221h)는 제3 비트 라인(BL3), 제4 비트 라인(BL4), 제7 비트 라인(BL7) 및 제8 비트 라인(BL8)에 접지 전압(VSS), 전원 전압(VCC), 접지 전압(VSS) 및 접지 전압(VSS)을 각각 인가할 수 있다.
스트링 선택 라인(SSL)에 전원 전압(VCC)이 인가되고, 선택된 워드 라인(WL3)에 프로그램 전압(VPGM)이 인가되며, 비선택된 워드라인들(WL1, WL2, WL4, WLN-1, WLN)에 패스 전압(VPASS)이 인가되면, 제1 그룹(260)에 속하는 상기 제1 메모리 셀들의 채널들은 부스팅되고, 상기 제1 메모리 셀들은 프로그램되지 않을 수 있다. 제2 그룹(270)에 속하는 상기 제2 메모리 셀들은 비트 라인들(BL3, BL4, BL7, BL8)에 인가된 상기 데이터 전압에 따라 선택적으로 프로그램될 수 있다. 이에 따라, 제1 그룹(260)의 프로그램이 금지되면서 제2 그룹(270)이 프로그램될 수 있다(단계 S150).
제1 그룹(260) 및 제2 그룹(270)이 모두 프로그램되었으므로(단계 S170: YES), 상기 반도체 장치의 프로그램 방법이 완료된다. 본 발명의 일 실시예에 따른 반도체 장치의 프로그램 방법은 인접한 양쪽의 메모리 셀들이 동시에 프로그램되는 것을 방지한다. 예를 들어, 제2 비트 라인(BL2)에 연결된 메모리 셀에 인접한 제1 비트 라인(BL1)에 연결된 메모리 셀은 제1 그룹(260)이 프로그램될 때 프로그램되고, 제2 비트 라인(BL2)에 연결된 메모리 셀에 인접한 제3 비트 라인(BL3)에 연결된 메모리 셀은 제2 그룹(270)이 프로그램될 때 프로그램된다. 즉, 제2 비트 라인(BL2)에 연결된 메모리 셀에 인접한 메모리 셀들은 서로 다른 시점에 프로그램된다. 이와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 프로그램 방법은 인접한 양쪽의 메모리 셀들이 동시에 프로그램되는 것을 방지하여 프로그램 디스터브를 감소시킬 수 있다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 반도체 장치의 프로그램 방법을 나타내는 순서도이다.
도 3, 도 4, 도 5a 및 도 5b를 참조하면, 선택된 워드 라인(WL3)에 연결된 복수의 메모리 셀들(214)이 복수의 그룹들로 구분된다(단계 S610). 복수의 메모리 셀들(214)은 각 메모리 셀에 인접한 두개의 메모리 셀들이 서로 다른 그룹에 속하도록 그룹화될 수 있다. 예를 들어, 4N+1번째 비트 라인(BL1, BL5) 및 4N+2번째 비트 라인(BL2, BL6)에 연결된 제1 메모리 셀들은 제1 그룹(260)으로 그룹화되고, 4N+3번째 비트 라인(BL3, BL7) 및 4N+4번째 비트 라인(BL4, BL8)에 연결된 제2 메모리 셀들을 제2 그룹(270)으로 그룹화될 수 있다.
상기 복수의 그룹들에 프로그램될 데이터에 따라 복수의 메모리 셀들(214)에 연결된 비트 라인들(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8)에 데이터 전압이 인가된다(단계 S620). 예를 들어, 제1 내지 제8 페이지 버퍼들(221a, 221b, 221c, 221d, 221e, 221f, 221g, 221h)이 ‘1’, ‘0’, ‘1’, ‘0’, ‘1’, ‘1’, ‘1’ 및 ‘1’을 각각 저장하는 경우, 제1 내지 제8 페이지 버퍼들(221a, 221b, 221c, 221d, 221e, 221f, 221g, 221h)은 제1 내지 제8 비트 라인들(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8)에 접지 전압(VSS), 전원 전압(VCC), 접지 전압(VSS), 전원 전압(VCC), 접지 전압(VSS), 접지 전압(VSS), 접지 전압(VSS) 및 접지 전압(VSS)을 각각 인가할 수 있다.
선택된 워드 라인(WL3)에 제1 프로그램 펄스가 인가될 수 있다(단계 S630). 예를 들어, 선택된 워드 라인(WL3)에 프로그램 전압(VPGM)이 인가되고, 비선택된 워드라인들(WL1, WL2, WL4, WLN-1, WLN)에 패스 전압(VPASS)이 인가될 수 있다. 이에 따라, 복수의 메모리 셀들(214)에 대한 프로그램 동작이 수행될 수 있다. 일 실시예에서, 상기 제1 프로그램 펄스가 선택된 워드 라인(WL3)에 인가된 후, 복수의 메모리 셀들(214)에 대한 프로그램 검증 동작이 수행될 수 있다. 상기 프로그램 검증 동작에 의해 프로그램된 메모리 셀이 확인된 경우, 상기 프로그램된 메모리 셀에 연결된 페이지 버퍼에는 데이터 “0”이 저장될 수 있다.
복수의 메모리 셀들(214) 중 프로그램되지 않은 메모리 셀이 존재하는 경우, 상기 제1 프로그램 펄스의 레벨을 증가시킨다(단계 S640). 상기 증가된 제1 프로그램 펄스가 소정의 임계 전압보다 높은 레벨을 가지지 않는 경우(단계 S650: NO), 복수의 메모리 셀들(214)에 연결된 비트 라인들(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8)에 데이터 전압이 다시 인가된다(단계 S620). 그 후, 선택된 워드 라인(WL3)에 상기 증가된 제1 프로그램 펄스가 인가될 수 있다(단계 S630). 이에 따라, 복수의 메모리 셀들(214)에 대한 프로그램 동작이 수행될 수 있다.
복수의 메모리 셀들(214) 중 프로그램되지 않은 메모리 셀이 존재하는 경우, 상기 제1 프로그램 펄스의 레벨을 더욱 증가시킨다(단계 S640). 상기 증가된 제1 프로그램 펄스가 소정의 임계 전압보다 높은 레벨을 가지는 경우(단계 S650: YES), 상기 복수의 그룹들 중 하나의 그룹이 선택된다(단계 S660). 일 실시예에서, 상기 임계 전압은 인접한 메모리 셀들 사이의 채널 커플링에 의해 F-N 터널링(Fowler-Nordheim tunneling)이 발생하기 시작하는 전압일 수 있다. 다른 실시예에서, 인접 한 메모리 셀들 사이의 채널 커플링이 비선택된 메모리 셀에 미치는 영향이 프로그램 펄스를 인가하는 횟수 증가에 의해 상기 비선택된 메모리 셀에 미치는 영향보다 커지는 전압일 수 있다.
상기 복수의 그룹들 중 비선택된 그룹들에 속하는 메모리 셀들에 연결된 비트 라인들에 프로그램 금지 전압이 인가되고, 상기 선택된 그룹에 속하는 메모리 셀들에 연결된 비트 라인들에 상기 데이터 전압이 인가된다(단계 S670). 예를 들어, 제1 그룹(260)이 선택된 경우, 제3, 제4, 제7 및 제8 페이지 버퍼들(221c, 221d, 221g, 221h)은 제3, 제4, 제7 및 제8 비트 라인들(BL3, BL4, BL7, BL8)에 상기 프로그램 금지 전압으로서 전원 전압(VCC)을 인가하고, 제1, 제2, 제5 및 제6 페이지 버퍼들(221a, 221b, 221e, 221f)은 제1, 제2, 제5 및 제6 비트 라인들(BL1, BL2, BL5, BL6)에 상기 데이터 전압으로서 접지 전압(VSS), 전원 전압(VCC), 접지 전압(VSS) 및 접지 전압(VSS)을 각각 인가할 수 있다.
선택된 워드 라인(WL3)에 제2 프로그램 펄스가 인가될 수 있다(단계 S680). 예를 들어, 선택된 워드 라인(WL3)에 프로그램 전압(VPGM)이 인가되고, 비선택된 워드라인들(WL1, WL2, WL4, WLN-1, WLN)에 패스 전압(VPASS)이 인가될 수 있다. 이에 따라, 제2 그룹(270)의 프로그램이 금지되면서 제1 그룹(260)이 프로그램될 수 있다.
제2 그룹(270)이 선택되지 않았으므로(단계 S690: NO), 제2 그룹(270)이 선택될 수 있다(단계 S660). 제1 그룹(260)에 속하는 상기 제1 메모리 셀들에 연결된 비트 라인들(BL1, BL2, BL5, BL6)에 상기 프로그램 금지 전압이 인가되고, 제2 그 룹(270)에 속하는 상기 제2 메모리 셀들에 연결된 비트 라인들(BL3, BL4, BL7, BL8)에 상기 데이터 전압이 인가된다(단계 S670).
선택된 워드 라인(WL3)에 제2 프로그램 펄스와 실질적으로 동일한 레벨을 가지는 제3 프로그램 펄스가 인가될 수 있다(단계 S680). 예를 들어, 선택된 워드 라인(WL3)에 프로그램 전압(VPGM)이 인가되고, 비선택된 워드라인들(WL1, WL2, WL4, WLN-1, WLN)에 패스 전압(VPASS)이 인가될 수 있다. 이에 따라, 제1 그룹(260)의 프로그램이 금지되면서 제2 그룹(270)이 프로그램될 수 있다.
제1 그룹(260) 및 제2 그룹(270)이 모두 선택되었으므로(단계 S690: YES), 제1 그룹(260) 및 제2 그룹(270)에 속하는 복수의 메모리 셀들(214)이 모두 프로그램되었는지 확인한다(단계 S700). 예를 들어, 복수의 메모리 셀들(214)에 대한 프로그램 검증 동작이 수행될 수 있다.
복수의 메모리 셀들(214) 중 프로그램되지 않은 메모리 셀이 존재하는 경우(단계 S700: NO), 상기 제2 프로그램 펄스 및 상기 제2 프로그램 펄스의 레벨을 증가시킨다(단계 S710). 상기 증가된 제2 프로그램 펄스를 이용하여 제2 그룹(270)의 프로그램이 금지되면서 제1 그룹(260)이 프로그램될 수 있다(단계 S660, 단계 S670, 단계 S680). 또한, 상기 증가된 제3 프로그램 펄스를 이용하여 제1 그룹(260)의 프로그램이 금지되면서 제2 그룹(270)이 프로그램될 수 있다(단계 S660, 단계 S670, 단계 S680). 제1 그룹(260) 및 제2 그룹(270)이 모두 선택된 후(단계 S690: YES), 복수의 메모리 셀들(214)에 대한 프로그램 검증 동작이 수행될 수 있다.
제1 그룹(260) 및 제2 그룹(270)에 속하는 복수의 메모리 셀들(214)이 모두 프로그램되면(단계 S700: YES), 상기 반도체 장치의 프로그램 방법이 완료된다. 이와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 프로그램 방법은 인접한 양쪽의 메모리 셀들이 동시에 프로그램되는 것을 방지하여 프로그램 디스터브를 감소시킬 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체 장치의 프로그램 방법은, 채널 커플링에 의해 F-N 터널링이 발생하기 시작하는 임계 전압 이상일 때 각 그룹에 상응하는 프로그램 펄스를 인가하므로, 프로그램 시간의 증가를 최소화하고 프로그램 디스터브를 효율적으로 감소시킬 수 있다.
도 6은 도 5a 및 도 5b의 프로그램 방법에 따라 워드 라인에 인가되는 전압을 나타내는 타이밍도이다.
도 6을 참조하면, 제1 프로그램 펄스(P1)가 임계 전압보다 크지 않을 때, 단계적으로 증가하는 제1 프로그램 펄스(P1)를 이용하여 복수의 그룹들에 속하는 복수의 메모리 셀들을 동시에 프로그램한다. 제1 프로그램 펄스(P1)가 상기 임계 전압보다 높은 전압 레벨을 가지는 경우, 인접하는 메모리 셀들이 동시에 프로그램되지 않도록 제2 프로그램 펄스(P2) 및 제3 프로그램 펄스(P3)를 이용하여 제1 그룹 및 제2 그룹을 서로 다른 시점에 프로그램할 수 있다. 또한, 각각의 프로그램 펄스들(P1, P2, P3)을 인가한 후, 프로그램 검증 펄스(V)를 이용하여 상기 복수의 메모리 셀들의 프로그램 여부를 확인할 수 있다.
복수의 그룹들이 서로 다른 펄스들을 이용하여 서로 다른 시점에 프로그램되는 경우, 프로그램 펄스를 인가하는 회수가 증가한다. 이에 따라, 프로그램 동작 시간이 증가할 수 있고, 고유 프로그램 디스터브(intrinsic program disturb)가 발생할 수 있다. 그러나, 본 발명의 일 실시예에 따른 프로그램 방법에서는, 프로그램 펄스가 인접한 메모리 셀들 사이의 채널 커플링에 의해 F-N 터널링이 발생하기 시작하는 전압 또는 채널 커플링이 비선택된 메모리 셀에 미치는 영향이 프로그램 펄스를 인가하는 횟수 증가에 의해 상기 비선택된 메모리 셀에 미치는 영향보다 커지는 전압보다 커질 때 복수의 그룹들을 서로 다른 펄스들을 이용하여 프로그램할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 장치의 프로그램 방법은, 프로그램 시간의 증가를 최소화하고 프로그램 디스터브를 효율적으로 감소시킬 수 있다.
도 7은 본 발명의 실시예들에 따른 프로그램 방법에 의해 프로그램되는 반도체 장치를 포함하는 비휘발성 메모리 시스템을 나타내는 블록도이다.
도 7을 참조하면, 비휘발성 메모리 시스템(400)은 반도체 장치(200) 및 컨트롤러(300)를 포함한다.
반도체 장치(200)는 비휘발성 메모리 셀 어레이(210) 및 페이지 버퍼부(220)를 포함한다. 비휘발성 메모리 셀 어레이(210)는 워드 라인들 및 비트 라인들에 연결된 메모리 셀들을 포함한다. 페이지 버퍼부(220)에는 선택된 워드 라인에 연결된 복수의 메모리 셀들에 프로그램될 데이터가 로딩된다. 상기 복수의 메모리 셀들은 각 메모리 셀에 인접한 두개의 메모리 셀들이 서로 다른 시점에 프로그램될 수 있다.
컨트롤러(300)는 반도체 장치(200)를 제어한다. 컨트롤러(300)는 외부의 호 스트(미도시)와 반도체 장치(200) 사이의 데이터 교환을 제어할 수 있다. 컨트롤러(300)는 중앙 처리 장치(310), 버퍼 메모리(320), 호스트 인터페이스(330) 및 메모리 인터페이스(340)를 포함할 수 있다. 중앙 처리 장치(310)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 버퍼 메모리(320)는 상기 호스트로부터 제공되는 데이터 또는 반도체 장치(200)로부터 독출되는 데이터를 일시적으로 저장할 수 있다. 컨트롤러(300)는 상기 호스트로부터 제공되는 데이터를 반도체 장치(200)의 페이지 버퍼부(220)에 로딩할 수 있다. 호스트 인터페이스(330)는 상기 호스트와 연결되고, 메모리 인터페이스(340)는 반도체 장치(200)와 연결된다. 중앙 처리 장치(310)는 호스트 인터페이스(330)를 통하여 상기 호스트와 통신할 수 있다. 또한, 중앙 처리 장치(310)는 메모리 인터페이스(340)를 통하여 반도체 장치(200)를 제어할 수 있다.
실시예에 따라, 컨트롤러(300)는 스타트-업 코드를 저장하는 반도체 장치를 더 포함할 수 있고, 에러 정정을 위한 에러 정정 블록(ECC block)을 더 포함할 수 있다. 버퍼 메모리(320)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory)으로 구현될 수 있다. 버퍼 메모리(320)는 중앙 처리 장치(310)의 동작 메모리일 수 있다.
비휘발성 메모리 시스템(400)은 메모리 카드 또는 솔리드 스테이트 드라이브(solid state drive/disk, SSD)일 수 있다. 컨트롤러(300)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신하도록 구성될 수 있다.
반도체 장치(200) 및/또는 컨트롤러(300)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들어, 반도체 장치(200) 및/또는 컨트롤러(300)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다. 실시예에 따라, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는, 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조 등이 적용될 수 있다.
도 8은 도 7의 비휘발성 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 8을 참조하면, 컴퓨팅 시스템(500)은 프로세서(510), 메모리 장치(520), 사용자 인터페이스(530) 및 비휘발성 메모리 시스템(400)을 포함한다.
프로세서(510)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(510)는 마이크로프로세서 또는 중앙 처리 장치일 수 있다. 프로세서(510)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 통하여 메모리 장치(520)에 연결될 수 있다. 예를 들어, 메모리 장치(520)는 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM), 정적 랜덤 액세스 메모리(static random access memory, SRAM), 또는 이피롬(erasable programmable read-only memory, EPROM), 이이피롬(electrically erasable programmable read-only memory, EEPROM), 및 플래시 메모리 장치를 포함하는 모든 형태의 비휘발성 메모리일 수 있다. 또한, 프로세서(510)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(510)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(530)를 제어할 수 있다. 반도체 장치(200)에는 사용자 인터페이스(530)를 통해 제공되거나, 프로세서(510)에 의해 처리된 멀티 비트 데이터가 컨트롤러(300)를 통해 저장될 수 있다. 컴퓨팅 시스템(500)은 동작 전압을 공급하기 위한 전원(540)을 더 포함할 수 있다. 또한, 컴퓨팅 시스템(500)은 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 컴퓨팅 시스템(500)은 셀룰러 폰, PDA, 디지털 카메라, 포터블 게임 콘솔, MP3 플레이어, 데스크 톱 컴퓨터, 노트북 컴퓨터, 스피커, 비디오, 텔레비전 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 프로그램 방법은 인접한 양쪽의 메모리 셀들이 동시에 프로그램되는 것을 방지하여 프로그램 디스터브를 감소시킬 수 있다.
본 발명은 임의의 데이터 저장 장치 및 컴퓨팅 시스템에 유용하게 이용될 수 있다. 또한, 본 발명은 메모리 카드, 솔리드 스테이트 드라이브, 셀룰러 폰, PDA, 디지털 카메라, 포터블 게임 콘솔, MP3 플레이어, 데스크 톱 컴퓨터, 노트북 컴퓨터, 스피커, 비디오, 텔레비전 등에 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 프로그램 방법을 나타내는 순서도이다.
도 2는 도 1의 프로그램 방법을 수행하는 반도체 장치를 나타내는 블록도이다.
도 3은 제1 그룹이 프로그램될 때 도 2의 반도체 장치에 포함된 비휘발성 메모리 셀 어레이를 나타내는 도면이다.
도 4는 제2 그룹이 프로그램될 때 도 2의 반도체 장치에 포함된 비휘발성 메모리 셀 어레이를 나타내는 도면이다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 반도체 장치의 프로그램 방법을 나타내는 순서도이다.
도 6은 도 5a 및 도 5b의 프로그램 방법에 따라 워드 라인에 인가되는 전압을 나타내는 타이밍도이다.
도 7은 본 발명의 실시예들에 따른 프로그램 방법을 수행하는 반도체 장치를 포함하는 비휘발성 메모리 시스템을 나타내는 블록도이다.
도 8은 도 7의 비휘발성 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
200: 반도체 장치
210: 비휘발성 메모리 셀 어레이
220: 페이지 버퍼부
221: 페이지 버퍼
300: 컨트롤러
400: 비휘발성 메모리 시스템
500: 컴퓨팅 시스템

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  9. 각 메모리 셀에 인접한 두개의 메모리 셀들이 서로 다른 그룹에 속하도록 워드 라인에 연결된 복수의 메모리 셀들을 제1 그룹 및 제2 그룹으로 구분하는 단계;
    상기 제1 및 제2 그룹들에 속하는 상기 복수의 메모리 셀들에 연결된 비트 라인들에 데이터 전압을 인가하는 단계;
    상기 워드 라인에 단계적으로 증가하는 제1 프로그램 펄스를 인가하는 단계;
    상기 제1 프로그램 펄스가 소정의 임계 전압 이상인 경우, 상기 제1 및 제2그룹들 중 상기 제1 그룹을 선택하는 단계;
    상기 제2 그룹에 속하는 메모리 셀들에 연결된 비트 라인들에 프로그램 금지 전압을 인가하는 단계;
    상기 선택된 제1 그룹에 속하는 메모리 셀들에 연결된 비트 라인들에 상기 데이터 전압을 인가하는 단계;
    상기 워드 라인에 제2 프로그램 펄스를 인가하는 단계;
    상기 제2 프로그램 펄스가 인가된 후, 상기 제1 및 제2 그룹들 중 상기 제2 그룹을 선택하는 단계;
    상기 제1 그룹에 속하는 메모리 셀들에 연결된 비트 라인들에 상기 프로그램 금지 전압을 인가하는 단계;
    상기 선택된 제2 그룹에 속하는 메모리 셀들에 연결된 비트 라인들에 상기 데이터 전압을 인가하는 단계; 및
    상기 워드 라인에 제3 프로그램 펄스를 인가하는 단계를 포함하는 프로그램 방법.
  10. 제9 항에 있어서, 상기 임계 전압은 인접한 메모리 셀들 사이의 채널 커플링에 의해 F-N 터널링(Fowler-Nordheim tunneling)이 발생하기 시작하는 전압인 것을 특징으로 하는 프로그램 방법.
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