KR20130133491A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 데이터 저장을 위한 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다. 본 발명의 일실시예에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 구비하는 메모리 셀 어레이와, 및 상기 복수의 메모리 셀들 중 하나의 워드라인에 연결되고 연속하여 배열된 제1 내지 제4 메모리 셀들을 프로그램하는 주변 회로를 포함하되, 상기 주변 회로는 제1 구간에서 상기 제1 및 제4 메모리 셀들을 프로그램하고, 제2 구간에서 상기 제2 및 제3 메모리 셀들을 프로그램하도록 구성된다. 본 발명의 실시예는 향상된 동작 특성을 가지는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF OPERATING THEREOF}
본 발명은 반도체 장치 및 그것의 동작 방법에 관한 것이다.
전원이 공급되지 않아도 메모리 셀에 기록된 데이터가 소멸되지 않고 남아 있는 반도체 메모리 장치, 특히 플래시 메모리 장치는 현재 데이터 저장 매체로서 사용이 계속 증가하고 있다. 그러나 플래시 메모리 장치는 프로그램 과정에서 여러 가지 요인에 의하여 프로그램이 완료된 셀의 문턱 전압 분포가 변하는 경향이 있어 오동작이 유발되기 쉽다.
도 1은 프로그램 동작 시 발생하는 비트라인간 간섭을 설명하기 위한 것으로, 일반적인 플래시 메모리 장치의 메모리 셀 어레이의 일부를 나타낸다.
도 1을 참조하면, 제1 내지 제6 메모리 셀(MC0 ~ MC5)이 도시되어 있다. 제1 내지 제3 메모리 셀들(MC0 ~ MC2)은 워드라인(WLn)에 연결되고, 제4 내지 제6 메모리 셀들(MC3 ~ MC5)은 워드라인(WLn+1)에 연결된다. 동일 워드라인에 연결된 메모리 셀들은 적어도 하나의 페이지(Page)를 구성한다. 예를 들면, 각 메모리 셀이 싱글 레벨 셀(Single Level Cell)인 경우에, 워드라인(WLn)에 연결된 제1 내지 제3 메모리 셀들(MC0 ~ MC2)과 워드라인(WLn+1)에 연결된 제4 내지 제6 메모리 셀들(MC3 ~ MC5) 각각은 하나의 페이지(Page)를 구성한다.
하나의 페이지(Page)는 이븐 페이지와 오드 페이지를 포함한다. 이븐 페이지는 이븐 비트라인(BLe)에 연결된 셀들로 구성된다. 오드 페이지는 오드 비트 라인(BLo)에 연결된 셀들로 구성된다. 이븐 비트라인(BLe)에 연결된 셀들을 프로그램하는 것을 이브 페이지 프로그램이라 하고, 오드 비트라인(BLo)에 연결된 셀들을 프로그램하는 것을 오드 페이지 프로그램이라한다. 동일한 워드라인, 예를 들어 워드라인(WLn)에 접속된 이븐 페이지(MC1) 및 오드 페이지(MC0 및 MC2)를 프로그램함에 있어서 이븐 페이지(MC1)를 프로그램한 후 오드 페이지(MC0 및 MC2)를 프로그램 하는 방식으로 순차적으로 프로그램을 하기 때문에, 먼저 프로그램된 페이지는 다음 차례의 페이지에 대한 프로그램 동작에 의해 간섭을 받게 된다. 그 결과 먼저 프로그램이 완료된 페이지, 즉 이븐 페이지(MC1)의 문턱 전압은 변동될 수 있다. 문턱 전압 변동은 이웃하는 문턱 전압 산포들이 겹치는 상황을 초래할 수 있다. 이와 같은 현상은 플래시 메모리 소자의 셀 크기가 작아져서 인접한 셀 간의 간격이 좁아짐에 따라 증가된다. 따라서, 플래시 메모리 장치의 프로그램 동작 중 비트라인간 간섭에 따른 문턱 전압 분포 특성 저하를 방지할 수 있는 방안이 요청된다.
본 발명의 실시예는 향상된 동작 특성을 가지는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 일실시예에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 구비하는 메모리 셀 어레이와, 및 상기 복수의 메모리 셀들 중 하나의 워드라인에 연결되고 연속하여 배열된 제1 내지 제4 메모리 셀들을 프로그램하는 주변 회로를 포함하되, 상기 주변 회로는 제1 구간에서 상기 제1 및 제4 메모리 셀들을 프로그램하고, 제2 구간에서 상기 제2 및 제3 메모리 셀들을 프로그램하도록 구성된다.
본 발명의 다른 일면은 반도체 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 하나의 워드라인에 연결되고 연속하여 배열된 제1 내지 제4 메모리 셀들을 구비하는 반도체 메모리 장치의 동작 방법에 있어서, 상기 제1 및 제4 메모리 셀들을 프로그램하는 제1 프로그램 단계와, 및 상기 제2 및 제3 메모리 셀들을 프로그램하는 제2 프로그램 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 상기 복수의 메모리 셀들 중 선택된 워드 라인에 연결된 메모리 셀들에 대한 오퍼레이션을 수행하는 복수의 페이지 버퍼들을 포함한다. 상기 복수의 페이지 버퍼들 각각은 비트 라인 쌍을 통해 상기 복수의 메모리 셀들에 연결된다. 그리고, 서로 이웃하는 2개의 페이지 버퍼들에 연결된 비트 라인들 중 인접한 비트 라인들은 동일한 오퍼레이션 구간에서 선택된다.
본 발명의 실시예는 반도체 메모리 장치의 동작 특성을 향상 시킬 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 반도체 메모리 장치의 메모리 셀 어레이의 일부를 나타낸다.
도 2는 본 발명의 일실시예예 따른 반도체 메모리 장치를 나타낸다.
도 3은 도 2에 도시된 메모리 셀 어레이 및 페이지 버퍼부의 일실시예를 나타낸다.
도 4는 반도체 메모리 장치의 동작 방법을 나타낸다.
도 5는 도 4에 도시된 제1 프로그램 단계 및 제2 프로그램 단계의 일실시예를 나타낸다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명함으로써, 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명의 일실시예예 따른 반도체 메모리 장치(200)를 나타낸다.
도 2를 참조하면, 반도체 메모리 장치(200)는 복수의 메모리 셀들을 구비하는 메모리 셀 어레이(210) 및 메모리 셀 어레이(210)의 메모리 셀들을 구동하기 위한 주변 회로(212)를 포함한다. 본 발명의 실시 예에 따른 주변 회로(212)는 연속하여 배열된 제1 내지 제4 메모리 셀들을 프로그램할 때, 제1 구간에서 상기 제1 및 제4 메모리 셀들을 프로그램하고, 제2 구간에서 상기 제2 및 제3 메모리 셀들을 프로그램하도록 구성된다.
예시적인 실시 예로서, 주변 회로(212)는 도 2에 도시된 바와 같이 페이지 버퍼부(220), 입출력 회로(230), 로우 디코더(240), 전압 생성부(250) 및 제어 로직(260)을 포함한다.
메모리 셀 어레이(210)는 반도체 메모리 장치(200)의 데이터 저장 영역으로서, 비트라인(BL) 및 워드라인(WL)에 연결되는 메모리 셀들(미도시)을 포함한다. 메모리 셀 어레이(210)의 각 메모리 셀은 소거 상태나 프로그램된 상태를 가진다. 각 메모리 셀은 프로그램된 상태와 관련하여 싱글 비트 데이터 또는, 멀티 비트 데이터를 저장할 수 있다. 싱글 비트 데이터를 저장하는 메모리 셀은 싱글 레벨 셀(Single Level Cell: SLC)이라 하고, 두 비트 이상의 멀티 비트 데이터를 저장하는 메모리 셀은 멀티 레벨 셀(Multi Level Cell: MLC)이라 한다. 싱글 레벨 셀(SLC)은 문턱 전압에 따라 소거 상태와 하나의 프로그램 상태를 갖는다. 멀티 레벨 셀(MLC)은 문턱 전압에 따라 소거 상태와 복수의 프로그램 상태들을 갖는다. 멀티 레벨 셀(MLC)은 하나의 셀에 복수 비트들을 저장하기 위해 다수의 문턱 전압 분포들 중 어느 하나로 프로그램된다.
페이지 버퍼부(220)는 복수의 비트라인들(BLm)을 통하여 메모리 셀 어레이(210)와 연결된다. 페이지 버퍼부(220)는 제어 로직(260)의 제어에 응답하여 동작한다. 페이지 버퍼부(220)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 예를 들면, 페이지 버퍼부(220)는 독출 동작 모드에서 감지 증폭기로서 그리고 프로그램 동작 모드에서 기입 드라이버로서 동작한다. 페이지 버퍼부(220)는 프로그램 동작 시 프로그램될 데이터를 입출력 회로(230)로부터 제공받아 내부의 래치(미도시)에 저장한다. 페이지 버퍼부(220)는 프로그램 동작 시, 프로그램되는 메모리 셀들의 비트라인(BLm)에 프로그램 전압, 예를 들면 접지 전압을 제공할 수 있다. 페이지 버퍼부(220)는 프로그램 동작 시, 프로그램 금지되는 메모리 셀들의 비트라인(BLm)에 프로그램 금지 전압, 예를 들면 전원 전압을 제공할 수 있다. 메모리 셀 어레이(210) 및 페이지 버퍼부(220)에 대하여는 도 3에 관한 설명에서 구체적으로 다루기로 하며, 이하 입출력 회로(230), 로우 디코더(240), 전압 생성부(250)에 관하여 설명한다.
입출력 회로(230)는 입출력 핀(I/O Pin)을 통해서 입력되는 어드레스, 프로그램 데이터 및 제어 신호를 각각 행 디코더(240), 페이지 버퍼부(220) 및 제어 로직(260)으로 전달할 수 있다. 독출 동작 시, 페이지 버퍼부(220)로부터 제공되는 독출 데이터는 입출력 회로(230)를 통해서 외부로 출력될 수 있다.
행 디코더(240)는 어드레스에 따라 워드라인들(WL)을 선택한다. 행 디코더(240)는 제어 로직(260)의 제어에 응답하여 동작한다. 행 디코더(240)는 전압 생성부(250)로부터 제공되는 각종 동작 전압들을 워드라인들(WL)로 전달한다. 프로그램 동작 시, 선택 워드라인으로는 프로그램 전압을, 비선택 워드라인으로는 패스 전압을 전달한다. 독출 동작 시, 행 디코더(240)는 전압 생성부(250)로부터 제공되는 읽기 전압을 선택된 워드라인으로, 패스 전압을 비선택 워드라인으로 제공한다.
전압 생성부(250)는 반도체 메모리 장치(200)의 각종 동작 전압을 제공할 수 있다. 전압 생성부(250)는 제어 로직(260)의 제어에 응답하여 동작한다. 전압 생성부(250)는 복수의 펌핑 커패시터들을 포함하고, 복수의 펌핑 커패시터들을 이용하여 복수의 전압을 발생하도록 구성될 것이다.
도 3은 도 2에 도시된 메모리 셀 어레이(210)와 페이지 버퍼부(220)의 일 실시예를 나타낸다.
도 3을 참조하면, 메모리 셀 어레이(210)는 대응하는 비트라인들 즉, 제1 내지 제6 비트라인(BL1~BL6)에 각각 연결되는 복수 개의 셀 스트링들(ST1~ST6)을 포함한다. 도 3에는 설명의 편의상 6개의 셀 스트링들(ST1~ST6)만이 도시되는 것이 이해될 것이다. 하나의 셀 스트링은 비트라인에 연결되는 드레인 선택 트랜지스터(DST)와, 공통 소스 라인(CSL)에 연결되는 소스 선택 트랜지스터(SST), 및 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 배치되는 복수 개의 메모리 셀들(MC0~MC31)을 포함한다.
드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 통상의 MOS 트랜지스터이다. 복수의 메모리 셀들(MC0~MC31)은 플로팅 게이트 또는 전하 트랩층과 같은 전하 저장층을 갖는 트랜지스터일 수 있다.
페이지 버퍼부(220)는 복수의 페이지 버퍼들 즉, 제1 내지 제3 페이지 버퍼들(221~223)을 포함한다. 페이지 버퍼들(221~223) 각각은 대응하는 비트라인 쌍을 통하여 메모리 셀 어레이(210)에 연결된다. 구체적으로, 제1 페이지 버퍼(221)는 제1 비트라인(BL1) 및 제2 비트라인(BL2)을 통하여 각각 제1 셀 스트링(ST1) 및 제2 셀 스트링(ST2)과 연결된다. 제2 페이지 버퍼(222)는 제3 비트라인(BL3) 및 제4 비트라인(BL4)을 통하여 각각 제3 셀 스트링(ST3) 및 제4 셀 스트링(ST4)와 연결된다. 제3 페이지 버퍼(223)는 제5 비트라인(BL5) 및 제6 비트라인(BL6)을 통하여 각각 제5 셀 스트링(ST5) 및 제6 셀 스트링(ST6)와 연결된다.
비트 라인들(BL1~BL6)은 이븐 비트 라인들(BLe) 및 오드 비트 라인들(BLo)로 구분된다. 본 발명의 실시 예에 따르면, 서로 이웃하는 2개의 페이지 버퍼들(예를 들면, 221 및 222)에 연결되는 비트 라인들(예를 들면, BL1 내지 BL4) 중 인접한 비트 라인들(예를 들면, BL2와 BL3)은 동일한 종류의 비트 라인들(예를 들면, 오드 비트 라인들)에 해당한다. 제1, 제4, 및 제5 비트 라인들(BL1, BL4, BL5)은 이븐 비트 라인들(BLe)에 해당한다. 제2, 제3 및 제6 비트 라인들(BL2, BL3, BL6)은 오드 비트 라인들(BLo)에 해당한다. 그리고, 동일한 종류의 비트 라인들은 동일한 오퍼레이션 구간에서 선택된다.
본 발명의 실시 예에 따르면, 제 1 구간에서 이븐 비트 라인들(BLe)이 선택되어 메모리 셀들(MC11, MC14, MC15)이 프로그램되고, 제 2 구간에서 오드 비트 라인들(BLo)이 선택되어 메모리 셀들(MC12, MC13, MC16)이 프로그램될 수 있다. 또한, 제 1 구간에서 오드 비트 라인들(BLo)이 선택되어 메모리 셀들(MC12, MC13, MC16)이 프로그램되고, 제 2 구간에서 이븐 비트 라인들(BLe)이 선택되어 메모리 셀들(MC11, MC14, MC15)이 프로그램될 수 있다. 즉, 이웃하는 2개의 페이지 버퍼들에 연결되는 비트 라인들 중 인접한 비트 라인들은 동일한 오퍼레이션 구간에서 선택된다.
이하, 설명의 편의를 위해 제1 워드라인(WL1)이 선택된다고 가정한다.
제1 페이지 버퍼(221)는 제1 구간에서 제1 비트라인(BL1)에 연결된 제1 메모리 셀(MC11)에 대해 오퍼레이션을 수행하고, 제2 구간에서 제2 비트라인(BL2)에 연결된 제2 메모리 셀(MC12)에 대해 오퍼레이션을 수행한다. 제2 페이지 버퍼(222)는 제1 구간에서 제4 비트라인(BL4)에 연결된 제4 메모리 셀(MC14)에 대해 오퍼레이션을 수행하고, 제2 구간에서 제3 비트라인(BL3)에 연결된 제3 메모리 셀(MC13)에 대해 오퍼레이션을 수행한다. 제 3 페이지 버퍼(223)는 제1 구간에서 제5 비트라인(BL5)에 연결된 제5 메모리 셀(MC15)에 대해 오퍼레이션을 수행하고, 제2 구간에서 제6 비트라인(BL6)에 연결된 제6 메모리 셀(MC16)에 대해 오퍼레이션을 수행한다.
예를 들면, 프로그램 동작 시에, 제1 페이지 버퍼(221)는 제1 구간에서 제1 메모리 셀과 연결된 제1 비트라인(BL1)에 데이터를 전달하고 제2 구간에서 제2 메모리 셀과 연결된 제2 비트라인(BL2)에 데이터를 전달한다. 제2 페이지 버퍼(222)는 제1 구간에서 제4 메모리 셀과 연결된 제4 비트라인(BL4)에 데이터를 전달하고, 제2 구간에서 제3 메모리 셀과 연결된 제3 비트라인(BL3)에 데이터를 전달한다. 그리고, 제 3 페이지 버퍼(223)는 제 1 구간에서 제5 메모리 셀과 연결된 제5 비트라인(BL5)에 데이터를 전달하고, 제2 구간에서 제6 메모리 셀과 연결된 제6 비트라인(BL6)에 데이터를 전달한다.
제1 내지 제6 메모리 셀들(MC11~MC16)은 하나의 워드라인(WL1)에 연결되고 연속하여 배열되어 있다. 제1, 제4 및 제5 메모리 셀들(MC11, MC14, MC15)에 대한 오퍼레이션은 동일 구간에서 수행되고, 제2, 제3 및 제6 메모리 셀들(MC12, MC13, MC16)에 대한 오퍼레이션은 동일 구간에서 수행된다. 상기 오퍼레이션은 프로그램 동작 또는 독출 동작일 수 있다.
앞에서 설명된 실시 예에 따르면, 제1, 제3 및 제5 메모리 셀들(MC11, MC13, MC15)에 대하여 프로그램한 후에 제2, 제4 및 제6 메모리 셀들(MC12, MC14, MC16)에 대하여 프로그램하는 종래의 반도체 메모리 장치에 비하여, 비트라인 간의 간섭으로 인한 문턱 전압 변동 영향이 감소하게 된다. 예를 들면, 본 발명에 일실시예에 따른 반도체 메모리 장치(200)는 제2 구간에서 제2 메모리 셀(MC12)에 대한 프로그램으로 간섭을 받는 대상이 제1 메모리 셀(MC11)로 제한된다. 제2 구간에서 제3 메모리 셀(MC13)에 대한 프로그램으로 간섭을 받는 대상이 제4 메모리 셀(MC14)로 제한된다. 동일 구간에서 프로그램되는 제2 메모리 셀(MC12)과 제3 메모리 셀(MC13)은 비록 대응하는 제2 비트라인(BL2) 및 제3 비트라인(BL3)이 서로 이웃해있지만, 이들 간의 간섭은 프로그램 중에 반영되므로 프로그램 완료 후 문턱 전압 변동에서 자유롭다.
결과적으로 본 발명의 일실시예에 따른 반도체 메모리 장치(200)는 하나의 페이지 즉, 동일 워드라인에 연결된 복수의 메모리 셀들이 프로그램되는 동안 메모리 셀 상호간에 발생하는 커플링이나 간섭이 최소화될 수 있다.
도 4는 반도체 메모리 장치(200)의 동작 방법을 나타낸다.
도 4를 참조하면, 반도체 메모리 장치의 동작 방법은 하나의 워드라인에 연결되고 연속하여 배열된 제1 내지 제4 메모리 셀들을 구비하는 반도체 메모리 장치의 동작 방법에 있어서, 상기 제1 및 제4 메모리 셀들을 프로그램하는 제1 프로그램 단계(S410)와, 및 상기 제2 및 제3 메모리 셀들을 프로그램하는 제2 프로그램 단계(S420)을 포함한다.
도 5는 도 4에 도시된 제1 프로그램 단계(S410) 및 제2 프로그램 단계(S420)의 구체적인 일실시예를 나타낸다.
상기 제1 프로그램 단계(S410)는 상기 제1 메모리 셀과 연결된 제1 비트라인 및 상기 제4 메모리 셀과 연결된 제4 비트라인을 선택하는 단계(S412)와, 및 상기 제1 및 제4 비트라인에 각각 대응하는 프로그램 전압을 인가하는 단계(S414)를 포함할 수 있다. 상기 제2 프로그램 단계(S420)는 상기 제2 메모리 셀과 연결된 제2 비트라인 및 상기 제3 메모리 셀과 연결된 제3 비트라인을 선택하는 단계(S422)와, 및 상기 제2 및 제3 비트라인에 각각 대응하는 프로그램 전압을 인가하는 단계(S424)를 포함할 수 있다. 상기 제2 및 제3 비트라인은 서로 이웃한다. 상기 제1 페이지 버퍼와 상기 제2 페이지 버퍼는 서로 이웃한다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
210: 메모리 셀 어레이 212: 주변 회로
220: 페이지 버퍼부 230: 입출력 회로
240: 행 디코더 250: 전압 생성부

Claims (10)

  1. 복수의 메모리 셀들을 구비하는 메모리 셀 어레이; 및
    상기 복수의 메모리 셀들 중 하나의 워드라인에 연결되고 연속하여 배열된 제1 내지 제4 메모리 셀들을 프로그램하는 주변 회로를 포함하되,
    상기 주변 회로는
    제1 구간에서 상기 제1 및 제4 메모리 셀들을 프로그램하고, 제2 구간에서 상기 제2 및 제3 메모리 셀들을 프로그램하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 주변 회로는
    상기 제1 구간에서 상기 제1 메모리 셀과 연결된 제1 비트라인에 데이터를 전달하고, 상기 제2 구간에서 상기 제2 메모리 셀과 연결된 제2 비트라인에 데이터를 전달하는 제1 페이지 버퍼;
    상기 제1 구간에서 상기 제4 메모리 셀과 연결된 제4 비트라인에 데이터를 전달하고, 상기 제2 구간에서 상기 제3 메모리 셀과 연결된 제3 비트라인에 데이터를 전달하는 제2 페이지 버퍼; 및
    상기 제1 및 상기 제2 페이지 버퍼를 제어하는 제어 로직을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제2 및 제3 비트라인은 서로 이웃하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 페이지 버퍼는 서로 이웃하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 하나의 워드라인에 연결되고 연속하여 배열된 제1 내지 제4 메모리 셀들을 구비하는 반도체 메모리 장치의 동작 방법에 있어서,
    상기 제1 및 제4 메모리 셀들을 프로그램하는 제1 프로그램 단계; 및
    상기 제2 및 제3 메모리 셀들을 프로그램하는 제2 프로그램 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  6. 제 5 항에 있어서, 상기 제1 프로그램 단계는
    상기 제1 메모리 셀과 연결된 제1 비트라인 및 상기 제4 메모리 셀과 연결된 제4 비트라인을 선택하는 단계; 및
    상기 제1 및 제4 비트라인에 각각 대응하는 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  7. 제 6 항에 있어서, 상기 제2 프로그램 단계는
    상기 제2 메모리 셀과 연결된 제2 비트라인 및 상기 제3 메모리 셀과 연결된 제3 비트라인을 선택하는 단계; 및
    상기 제2 및 제3 비트라인에 각각 대응하는 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  8. 제 7 항에 있어서,
    상기 제2 및 제3 비트라인은 서로 이웃하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  9. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 메모리 셀들 중 선택된 워드 라인에 연결된 메모리 셀들에 대한 프로그램 동작을 수행하는 복수의 페이지 버퍼들을 포함하되,
    상기 복수의 페이지 버퍼들 각각은 비트 라인 쌍을 통해 상기 복수의 메모리 셀들에 연결되고,
    서로 이웃하는 2개의 페이지 버퍼들에 연결된 비트 라인들 중 인접한 비트 라인들은 동일한 프로그램 동작 시에 선택되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    서로 이웃하는 2개의 페이지 버퍼들에 연결된 비트 라인들 중 인접한 비트 라인들에 연결된 메모리 셀들은 제 1 프로그램 동작 시에 프로그램되고,
    나머지 비트 라인들에 연결된 메모리 셀들은 제 2 프로그램 동작 시에 프로그램되는 것을 특징으로 하는 반도체 메모리 장치.
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