JP2009026447A - 選択トランジスタをプログラムするメモリ装置及びそのプログラム方法とこれを用いたメモリシステム - Google Patents

Abstract

【課題】電荷格納層を有する選択トランジスタのしきい電圧分布を減らすメモリ装置、特にＮＡＮＤフラッシュメモリ装置及びそのプログラム方法とこれを用いたメモリシステムを提供する。
【解決手段】本発明のＮＡＮＤフラッシュメモリ装置のプログラム方法は、選択トランジスタを熱電子注入方式でプログラムし、選択されたメモリセルをＦ−Ｎトンネルリングを用いてプログラムする。本発明による選択トランジスタの熱電子注入方式のプログラムは選択トランジスタのしきい電圧分布を減らすことができる。
【選択図】図４

Description

本発明は、半導体メモリ装置に関し、より詳細には、選択トランジスタをプログラムするメモリ装置及びそのプログラム方法とこれを用いたメモリシステムに関する。

半導体メモリ装置（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）は、データを格納しておいて、必要な時に読み出すことができる記憶装置である。半導体メモリ装置は、大きくＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に分けられる。ＲＡＭは、電源が切れても格納されたデータが消滅する揮発性メモリ装置（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）である。ＲＯＭは、電源が切れても格納されたデータが消滅しない不揮発性メモリ装置（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）である。ＲＡＭは、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などを含む。ＲＯＭは、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、フラッシュメモリ装置（ｄｅｖｉｃｅ）などを含む。フラッシュメモリ装置は、大きくＮＡＮＤ型とＮＯＲ型に区分される。ＮＡＮＤフラッシュメモリ装置は、ＮＯＲフラッシュメモリ装置に比べて集積度がとても高い。

図１は、一般なＮＡＮＤフラッシュメモリ装置を概略的に示すブロック図である。図１に示すように、ＮＡＮＤフラッシュメモリ装置１０は、メモリセルアレイ１２、行デコーダ１４、及びページバッファ１６を含む。

メモリセルアレイ１２は、ワードラインＷＬ０〜ＷＬ_ｎ−１及びビットラインＢＬ０〜ＢＬ_ｍ−１に連結された複数のメモリセルを含む。ワードラインＷＬ０〜ＷＬ_ｎ−１は、行デコーダ１４によって駆動され、ビットラインＢＬ０〜ＢＬ_ｍ−１は、ページバッファ１６によって駆動される。

メモリセルアレイ１２は、複数のセルストリング（ｃｅｌｌ ｓｔｒｉｎｇ）で構成される。各々のセルストリングには接地選択トランジスタ、複数のメモリセル、そしてストリング選択トランジスタが直列に連結されている。接地選択トランジスタは接地選択ラインＧＳＬに連結され、メモリセルはワードラインに連結され、ストリング選択トランジスタはストリング選択ラインＳＳＬに連結される。

図１に示すように、メモリセルは、コントロールゲートとフローティングゲートを有する。しかしながら、選択トランジスタは、別途のフローティングゲートを有しないＭＯＳトランジスタで構成される。ＮＡＮＤフラッシュメモリ装置において、選択トランジスタをＭＯＳトランジスタで具現するためには別途の追加工程が必要である。また、選択トランジスタは漏れ電流などを防止するためにメモリセルより大きなサイズで製造される。このように、従来のＮＡＮＤフラッシュメモリ装置は、選択トランジスタのため、製造工程上種々の制限を生じる。

このような製造工程上の制限を克服するために、選択トランジスタを一般メモリセルと同一の構造を有するように設計することができる。例えば、電荷トラップフラッシュメモリＣＴＦは、フローティングゲートの代わりにトラップを電荷格納層に使用する。電荷トラップフラッシュメモリＣＴＦでは、選択トランジスタも電荷格納層を有するように設計することができる。

ところが、選択トランジスタが電荷格納層を有する時、選択トランジスタの電荷格納層にも電荷が充電され、選択トランジスタの電荷格納層に充電された電荷選択トランジスタのしきい電圧を変化させる。即ち、選択トランジスタの電荷格納層に意図しない電荷の充電が発生すれば、選択トランジスタのしきい電圧が変わり、これによりＮＡＮＤフラッシュメモリ装置の誤動作を誘発する原因になるという問題点がある。従って、選択トランジスタが電荷格納層を有する時、ＮＡＮＤフラッシュメモリが正常に動作するためには選択トランジスタのしきい電圧が一定に調節されなければならない。

そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、電荷格納層を有する選択トランジスタのしきい電圧分布を減らすメモリ装置、特にＮＡＮＤフラッシュメモリ装置及びそのプログラム方法とこれを用いたメモリシステムを提供することにある。

上記目的を達成するためになされた本発明の一特徴によるＮＡＮＤフラッシュメモリ装置のプログラム方法は、選択トランジスタを熱電子注入方式でプログラムし、選択されたメモリセルをＦ−Ｎトンネルリングを用いてプログラムする。
本発明の一実施形態において、前記選択トランジスタは前記ＮＡＮＤフラッシュメモリ装置のメモリセルと同一の構造を有する。即ち、前記選択トランジスタはメモリセルと同様に電荷格納層を有する。プログラムされる前記選択トランジスタはストリング選択トランジスタ又は接地選択トランジスタである。

先ず、前記ストリング選択トランジスタをプログラムするステップにおいては、ワードラインと接地選択ラインにパス電圧が印加され、ビットラインにビットライン電圧が印加され、ストリング選択ラインにプログラム電圧が印加され、前記ビットライン電圧は前記ストリング選択トランジスタのプログラム如何によって第１電圧又は第２電圧を有する。
前記ストリング選択ラインに印加されるプログラム電圧は漸進的に増加する。前記第１電圧は前記ストリング選択トランジスタのプログラム禁止のための電圧であり、前記第２電圧は前記ストリング選択トランジスタのプログラムのための電圧であり、前記第２電圧は漸進的に増加する。
接地選択トランジスタをプログラムするステップにおいては、ワードラインとストリング選択ラインにパス電圧が印加され、共通ソースラインに共通ソースライン電圧が印加され、ビットラインにビットライン電圧が印加され、接地選択ラインにプログラム電圧が印加され、前記ビットライン電圧は前記接地選択トランジスタのプログラム如何によって第３電圧又は第４電圧を有する。
前記接地選択ラインに印加されるプログラム電圧は漸進的に増加する。前記共通ソースライン電圧は漸進的に増加する。
前記第３電圧は前記接地選択トランジスタのプログラム禁止のための電圧であり、前記第４電圧は前記接地選択トランジスタのプログラムのための電圧である。

上記目的を達成するためになされた本発明の他の特徴によるＮＡＮＤフラッシュメモリ装置のプログラム方法は、選択されたメモリブロックの選択トランジスタを消去するステップと、前記選択トランジスタをプログラムするためのデータをページバッファにロードするステップと、前記選択トランジスタを熱電子注入方式でプログラムするステップと、選択メモリセルをＦ−Ｎトンネルリングを用いてプログラムするステップと、を有する。
本発明の一実施形態において、選択トランジスタは前記ＮＡＮＤフラッシュメモリ装置のメモリセルと同一の構造を有する。即ち、前記選択トランジスタはセルトランジスタと同様に電荷格納層を有する。
前記選択トランジスタの消去は選択的に行なわれる。前記選択トランジスタを消去するステップは、ワードラインに接地電圧が印加され、ストリング選択ラインと接地選択ラインに第５電圧が印加され、バルクに消去電圧が印加されるステップを含む。前記第５電圧は選択トランジスタが過消去されることを防止する電圧である。

上記目的を達成するためになされた本発明の一特徴によるメモリシステムは、ＮＡＮＤフラッシュメモリ装置と、前記ＮＡＮＤフラッシュメモリ装置を制御するためのメモリコントローラと、を備え、前記ＮＡＮＤフラッシュメモリ装置は、直列連結された複数のメモリセルを有するセルストリングと、前記セルストリングと直列連結された選択トランジスタと、を含み、前記選択トランジスタは、前記メモリセルと同一の構造を有し、熱電子注入方式によってプログラムされる。
本発明の一実施形態において、前記ＮＡＮＤフラッシュメモリ装置及び前記メモリコントローラは一つのメモリカードに集積される。

上記目的を達成するためになされた本発明の一特徴による不揮発性メモリ装置のプログラム方法は、選択トランジスタを熱電子注入方式でプログラムし、選択されたメモリセルをＦ−Ｎトンネルリングを用いてプログラムする。
本発明の一実施形態において、前記選択トランジスタは電荷格納層を有する。前記不揮発性メモリ装置はメモリセルがＦ−Ｎトンネルリング方式でプログラムされるＮＯＲメモリ装置である。

本発明による選択トランジスタの熱電子注入方式のプログラムは、選択トランジスタのしきい電圧分布を減らすことができる。

フローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）方式のトランジスタを用いたＮＡＮＤフラッシュメモリの場合、本発明によるプログラムは、選択トランジスタがフローティングゲートを有しても誤動作が発生しないようにする。即ち、本発明によるプログラムは、各選択トランジスタがＭＯＳトランジスタ構造を有するように加工する工程を省略することができる。

電荷トラップ（ｃｈａｒｇｅ ｔｒａｐ）方式のトランジスタを用いたＮＡＮＤフラッシュメモリの場合、本発明によるプログラムは、しきい電圧分布を減らして選択トランジスタの誤動作を防止する。従って、収率及び信頼性の向上がなされる。

本発明は、電荷格納層を有する選択トランジスタを熱電子注入プログラムして選択トランジスタのしきい電圧分布を減らす方法を含む。

以下、本発明の選択トランジスタをプログラムするメモリ装置、特にＮＡＮＤフラッシュメモリ装置及びそのプログラム方法とこれを用いたメモリシステムを実施するための最良の形態の具体例を、図面を参照しながら説明する。

図２は、ＮＡＮＤフラッシュメモリのセルストリング（ｃｅｌｌ ｓｔｒｉｎｇ）構造を示す断面図である。図２に示すように、セルストリング（ｃｅｌｌ ｓｔｒｉｎｇ）は、ストリング選択トランジスタＳＳＴ、複数のメモリセルＭＣ０〜ＭＣ３１、及び接地選択トランジスタＧＳＴで構成される。また、選択トランジスタＳＳＴ、ＧＳＴは、メモリセルＭＣ０〜ＭＣ３１と同一の構造を有する。即ち、ストリング選択トランジスタＳＳＴ及び接地選択トランジスタＧＳＴも電荷格納層でフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）又は電荷トラップ（ｃｈａｒｇｅ ｔｒａｐ）を有する。

図３は、選択トランジスタのしきい電圧分布を示したグラフである。図３に示すように、参照番号１１は、選択トランジスタの正常なしきい電圧分布を示し、参照番号１２は、正常でないしきい電圧分布を示す。ここで、正常なしきい電圧分布とは、フラッシュメモリ装置が正常に動作するための選択トランジスタのしきい電圧分布を意味する。図３では、正常なしきい電圧が０．７Ｖで例示されている。

参照番号１３は、選択トランジスタのしきい電圧分布が正常な範囲１１より低い場合を示す。選択トランジスタのしきい電圧が低ければ、プログラム禁止セルがプログラムされる問題が発生する。即ち、プログラム禁止のためにチャンネル（ｃｈａｎｎｅｌ）をブースティング（ｂｏｏｓｔｉｎｇ）する時、ブースティングチャンネルの電荷がストリング選択トランジスタＳＳＴ又は接地選択トランジスタＧＳＴを通して漏れる。従って、プログラム禁止特性は顕著に低下する。

参照番号１４は選択トランジスタのしきい電圧分布が正常な範囲１１より高い場合を示す。選択トランジスタのしきい電圧が高ければ、選択トランジスタが正常にターン−オン（ｔｕｒｎ−ｏｎ）しない。

例えば、プログラム禁止のために選択トランジスタのゲート及びドレーンに電源電圧Ｖｃｃが印加されると仮定する。この場合に選択トランジスタが正常にターンオンしなければ、プログラム禁止セルストリングのチャンネル電圧は上昇しない。また、プログラムされるセルストリングのチャンネルは、フローティング状態になって、正常なプログラム動作を行なうことができなくなる。セルに格納されているデータを読み出す場合にも問題が発生する。選択トランジスタがターンオンしなければ、高い抵抗によってセルのデータが正常に読み出されないこともある。

即ち、選択トランジスタのしきい電圧分布が参照番号１２のような場合に、ＮＡＮＤフラッシュメモリ装置は、プログラム及び読み出し動作時に誤動作を発生する。プログラム禁止セルがプログラムされ、又はプログラムセルがプログラムされないことがあり、格納されたデータが読み出されない場合も発生し得る。このような問題点を解決するために、本発明は熱電子注入方法を使用することで選択トランジスタのしきい電圧分布を参照番号１１のようにする。

図４は、本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置１００を示すブロック図である。図４に示すように、ＮＡＮＤフラッシュメモリ装置１００は、メモリセルアレイ１１０、ブロック選択回路１１５、行デコーダ１２０、ページバッファ１３０、データ入出力回路１４０、及び高電圧発生及び制御回路１５０で構成される。

メモリセルアレイ１１０は、複数のメモリブロック（ｍｅｍｏｒｙ ｂｌｏｃｋ）からなる。図４には、その中一つのメモリブロック（ｍｅｍｏｒｙ ｂｌｏｃｋ）が示されている。各々のメモリブロック（ｍｅｍｏｒｙ ｂｌｏｃｋ）は、複数のページ（ｐａｇｅ）で構成される。各々のページは、複数のメモリセルＭＣ０〜ＭＣ３１で構成される。ＮＡＮＤフラッシュメモリ装置１００で、メモリブロック（ｍｅｍｏｒｙ ｂｌｏｃｋ）は消去の単位であり、ページ（ｐａｇｅ）は読み出し又は書き込みの単位である。

一方、各々のメモリブロック（ｍｅｍｏｒｙ ｂｌｏｃｋ）は、複数のセルストリング（ｃｅｌｌ ｓｔｒｉｎｇ）で構成される。各々のセルストリング（ｃｅｌｌ ｓｔｒｉｎｇ）は、接地選択トランジスタＧＳＴ、複数のメモリセルＭＣ０〜ＭＣ３１、及びストリング選択トランジスタＳＳＴで構成される。接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬに連結され、メモリセルＭＣ０〜ＭＣ３１は、ワードラインＷＬ０〜ＷＬ３１に連結され、ストリング選択トランジスタＳＳＴはストリング選択ラインＳＳＬに連結される。セルストリングは、対応するビットライン（例えば、ＢＬ１）と共通ソースラインＣＳＬとの間に連結される。

各々のメモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）は、コントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）と電荷格納層（ｃｈａｒｇｅ ｓｔｏｒａｇｅ ｌａｙｅｒ）で構成される。電荷格納層には、電荷トラップ（ｃｈａｒｇｅ ｔｒａｐ）又はフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）がある。

接地選択トランジスタＧＳＴ及びストリング選択トランジスタＳＳＴの各選択トランジスタは、メモリセルと同一の構造を有する。即ち、各選択トランジスタＧＳＴ、ＳＳＴは、コントロールゲートと電荷格納層とを有する。本発明において、選択トランジスタは、メモリセルとプログラム方式を異にする。メモリセルは、Ｆ−Ｎトンネルリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）方法を使用してプログラムされるが、選択トランジスタは、熱電子注入（ｃｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）方法を使用してプログラムされる。以下、これについて詳細に説明する。

図４に示すように、メモリセルアレイ１１０と行デコーダ１２０との間にブロック選択回路１１５が連結される。ブロック選択回路１１５は、接地パストランジスタＧＰＴ、複数のブロックトランジスタＢＴ０〜ＢＴ３１、及びストリングパストランジスタＳＰＴで構成される。

接地パストランジスタＧＰＴのゲートには接地パスラインＧＰＬが連結され、ドレーンには行デコーダ１２０が連結され、ソースには接地選択ラインＧＳＬが連結される。接地パストランジスタＧＰＴは、接地パスラインＧＰＬの電圧レベルによって、オン又はオフされる。

複数のワードラインＷＬ０〜ＷＬ３１と行デコーダ１２０との間には、ブロックトランジスタＢＴ０〜ＢＴ３１が連結される。ブロックトランジスタＢＴ０〜ＢＴ３１のゲートには、ブロック選択ラインＢＳＬが連結される。ブロック選択ラインＢＳＬは、行デコーダ１２０に印加されるブロックアドレス（ｂｌｏｃｋ ａｄｄｒｅｓｓ）に応答して駆動される。ブロック選択トランジスタＢＴ０〜ＢＴ３１は、電源電圧Ｖｃｃより高い高電圧に対して耐久性を有する高電圧トランジスタ（ｈｉｇｈ ｖｏｌｔａｇｅ ｔｒａｎｓｉｓｔｏｒ）で構成される。

ストリングパストランジスタＳＰＴのゲートには、ストリングパスラインＳＰＬが連結される。ストリングパストランジスタＳＰＴのドレーンは、行デコーダ１２０に連結され、ソースはストリング選択ラインＳＳＬに連結される。ストリングパストランジスタＳＰＴは、ストリングパスラインＳＰＬの電圧レベルによって、オン又はオフされる。

次に、図４に示すように、行デコーダ１２０は、ブロック選択回路１１５を通してメモリセルアレイ１１０と連結される。行デコーダ１２０は、高電圧発生及び制御回路１５０の制御によって動作する。行デコーダ１２０は、アドレスＡＤＤＲが入力され、ワードラインを選択する。例えば、行デコーダ１２０は、ブロックアドレスが入力されてブロック選択ラインＢＳＬを駆動し、ページアドレスが入力されて特定されたワードラインを駆動する。

行デコーダ１２０は、接地パストランジスタＧＰＴ、ブロックトランジスタＢＴ０〜ＢＴ３１、及びストリングパストランジスタＳＰＴを制御する。また、接地パストランジスタＧＰＴ、ブロックトランジスタＢＴ０〜ＢＴ３１、及びストリングパストランジスタＳＰＴを通して各々接地選択ラインＧＳＬ、ワードラインＷＬ０〜ＷＬ３１、及びストリング選択ラインＳＳＬに電圧を印加する。

ページバッファ１３０は、メモリセルアレイ１１０とデータ入出力回路１４０との間に連結される。ページバッファ１３０は、複数のビットラインＢＬ１〜ＢＬｎを通してメモリセルアレイ１１０と連結され、複数のデータラインＤＬを通してデータ入出力回路１４０に連結される。ページバッファ１３０は、高電圧発生及び制御回路１５０によって制御される。ページバッファ１３０は、セルアレイにプログラムされるデータを格納し、又はセルアレイから読み出したデータを格納する。

ページバッファ１３０は、複数のページバッファユニット１３１〜１３ｎで構成される。各々のページバッファユニット１３１〜１３ｎは、ラッチ（ｌａｔｃｈ）を含む。ページバッファ１３０は、プログラムされるデータ、又は読み出したデータをラッチに臨時に格納する。ラッチは、一般に２つのインバータで構成され、ビットラインＢＬ１〜ＢＬｎと連結されるセンシングノードＮ１〜Ｎｎを有する。

メモリセルをプログラムする場合に、センシングノードの電圧レベルは、接地電圧０Ｖを有する。しかし、選択トランジスタをプログラムする場合に、センシングノードの電圧レベルは、プログラム電圧を有する。メモリセルはＦ−Ｎトンネルリング方式によってプログラムされ、選択トランジスタは熱電子注入法によってプログラムされるためである。以下、これについて詳細に説明する。

データ入出力回路１４０は、データラインＤＬを通してページバッファ１３１〜１３ｎと連結される。データ入出力回路１４０は、外部で入力されたデータをページバッファ１３０に電送し、又はページバッファ１３０から提供されたデータを外部に出力する。データ入出力回路１４０は、高電圧発生及び制御回路１５０によって制御される。

高電圧発生及び制御回路１５０は、ＮＡＮＤフラッシュメモリ装置１００の諸々の動作を制御する。高電圧発生及び制御回路１５０は、行デコーダ１２０、ページバッファ１３０、データ入出力回路１４０を制御する。高電圧発生及び制御回路１５０は、プログラム動作時にプログラム電圧を発生し、読み出し動作時に読み出し電圧を発生し、消去動作時に消去電圧を発生する。

図４に示すように、本発明によるＮＡＮＤフラッシュメモリ装置１００は、メモリセルと同一の構造を有する選択トランジスタを含む。本発明でメモリセルはＦ−Ｎトンネルリング方式でプログラムされ、選択トランジスタは熱電子注入方法でプログラムされる。本発明によれば、選択トランジスタを熱電子注入方法でプログラムするので、選択トランジスタのしきい電圧分布を減らすことができる。

図５は、図４に示したストリング選択トランジスタＳＳＴのプログラムバイアス条件を例示的に説明するための断面図である。図５には、バイアス条件を説明するために、ストリング選択トランジスタＳＳＴと隣接したメモリセルＭＣ３１、及びビットラインＢＬのみが示されている。

図５を参照して説明すると、共通ソースラインＣＳＬは接地され、そして、メモリセルＭＣ０〜ＭＣ３１（図４参照）のワードラインＷＬ０〜ＷＬ３１（図４参照）には、パス電圧Ｖ_ＰＡＳＳ（例えば、５Ｖ）が印加される。接地選択ラインＧＳＬ（図４参照）にもパス電圧Ｖ_ＰＡＳＳが印加される。このようなバイアス条件で、ストリング選択トランジスタＳＳＴのソースＳには接地電圧が印加される。

ビットラインには、ビットライン電圧Ｖ_ＢＬ（例えば、１．５Ｖ〜５．５Ｖ）が印加される。次に、ストリング選択トランジスタＳＳＴのゲートにプログラム電圧Ｖ_ＰＧＭ（例えば、５Ｖ）が印加される。ここで、ストリング選択トランジスタＳＳＴのゲート電圧又はビットライン電圧は漸進的に増加できる。これについては、図６及び図７を参照して詳細に説明する。

このようなバイアス条件で、ストリング選択トランジスタＳＳＴは、熱電子注入（ｃｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）方法によってプログラムされる。一方、バルクＰＰＷＥＬＬに０Ｖ又は−１．５Ｖが印加される。ここで、バルクに負の電圧を印加する理由は、ストリング選択トランジスタＳＳＴのゲートとチャンネルとの間の電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）を高めるためである。

図６は、ストリング選択ラインの電圧を漸進的に増加しながら、ストリング選択トランジスタをプログラムする方法を示すダイヤグラムである。

先ず、ビットラインＢＬにはビットライン電圧Ｖ_ＢＬが印加される。ビットライン電圧Ｖ_ＢＬは、ストリング選択トランジスタＳＳＴが熱電子注入方式でプログラムされる程度に十分に高い電圧（例えば、１．５〜５．５Ｖ）である。そして、各ワードラインＷＬにはパス電圧Ｖ_ＰＡＳＳ（例えば、５Ｖ）が印加される。ストリング選択ラインＳＳＬ（図４参照）には約５Ｖのプログラム電圧Ｖ_ＰＧＭが印加される。この時、ストリング選択ラインＳＳＬを共有するストリング選択トランジスタＳＳＴは、同時にプログラムされる。そして、プログラム電圧Ｖ_ＰＧＭは、漸進的に増加する。一方、バルクＰＰＷＥＬＬに０Ｖ又は−１．５Ｖが印加される。ここで、バルクに負の電圧を印加する理由は、ストリング選択トランジスタのゲートとチャンネルとの間の電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）を高めるためである。

全てのストリング選択トランジスタＳＳＴは、一定レベルのしきい電圧（例えば、０．７Ｖ）以上にプログラムされなければならない。ここで、一定レベルのしきい電圧は、検証電圧（ｖｅｒｉｆｙ ｖｏｌｔａｇｅ）という。

次に、プログラム検証動作が行なわれる。この時、ビットラインＢＬには、所定の電圧（例えば、０．７Ｖ）が印加される。そして、ストリング選択ラインＳＳＬには、検証電圧（例えば、０．７Ｖ）が印加される。各ワードラインＷＬには、パス電圧Ｖ_ＰＡＳＳ（例えば、５Ｖ）が印加される。

プログラム検証結果、プログラムパスしたストリング選択トランジスタＳＳＴは、これ以上プログラム動作を行なわない。この時、プログラムパスしたストリング選択トランジスタＳＳＴのビットラインＢＬには、プログラム禁止電圧Ｖ_ＢＬ＝Ｖ_ＩＨＢが印加される。プログラム禁止電圧Ｖ_ＩＨＢは、ストリング選択トランジスタＳＳＴが熱電子注入方法によってプログラムされない程度に十分に低い電圧（例えば、０Ｖ）である。

ストリング選択トランジスタＳＳＴのプログラム電圧Ｖ_ＰＧＭ又はプログラム禁止電圧Ｖ_ＩＨＢは、ページバッファ１３０（図４参照）のラッチによって制御される。即ち、プログラム検証結果、プログラムパスであれば、ラッチのセンシングノード（例えば、Ｎ１は、プログラム禁止電圧Ｖ_ＩＨＢ、０Ｖに変わる。これは、メモリセルのプログラム方式と反対である。メモリセルの場合には、プログラムパスであれば、ラッチのセンシングノードＮ１は、電源電圧Ｖｃｃに変わる。

プログラム検証結果、プログラムフェイルしたストリング選択トランジスタＳＳＴが存在する場合には、プログラム電圧Ｖ_ＰＧＭを増加し、またプログラム動作を行なう。このような動作を繰り返すことで、全てのストリング選択トランジスタＳＳＴが図３の参照番号１１のしきい電圧分布を有する。

図７は、ビットラインの電圧を漸進的に増加しながら、ストリング選択トランジスタをプログラムする方法を示すダイヤグラムである。

先ず、全てのビットラインＢＬ１〜ＢＬｎ（図４参照）には、約１．５Ｖのビットライン電圧Ｖ_ＢＬが印加される。各ワードラインＷＬにはパス電圧Ｖ_ＰＡＳＳ（例えば、５Ｖ）が印加され、ストリング選択ラインＳＳＬには、プログラム電圧Ｖ_ＰＧＭ（例えば、５Ｖ）が印加される。一方、バルクＰＰＷＥＬＬに０Ｖ又は−１．５Ｖが印加される。ここで、バルクに負の電圧を印加する理由は、ストリング選択トランジスタのゲートとチャンネルとの間の電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）を高めるためである。この時全てのストリング選択トランジスタＳＳＴのしきい電圧は上昇する。

次に、プログラム検証動作が行なわれる。ビットラインＢＬには、所定の電圧（例えば、０．７Ｖ）が印加される。ストリング選択ラインＳＳＬには、検証電圧（例えば、０．７Ｖ）が印加され、各ワードラインＷＬには、パス電圧Ｖ_ＰＡＳＳ（例えば、５Ｖ）が印加される。

プログラム検証結果、プログラムパスしたストリング選択トランジスタＳＳＴは、これ以上プログラム動作を行なわない。このために、プログラムパスしたストリング選択トランジスタＳＳＴと連結されたビットラインＢＬには、プログラム禁止電圧_ＶＩＨＢ（例えば、０Ｖ）が印加される。もし、プログラムフェイルしたストリング選択トランジスタＳＳＴが存在する場合には、ビットライン電圧Ｖ_ＢＬを増加し、またプログラム動作を行なう。このような動作を繰り返すことで、全てのストリング選択トランジスタＳＳＴが図３の参照番号１１のしきい電圧分布を有する。

図８は、図４に示した接地選択トランジスタＧＳＴのプログラムバイアス条件を例示的に説明するための断面図である。図８には、バイアス条件を説明するために、接地選択トランジスタＧＳＴと隣接したメモリセルＭＣ０、及び共通ソースラインＣＳＬのみ示した。

図８を参照して説明すると、ビットラインＢＬ０〜ＢＬｎ（図４参照）は、接地され、そして、メモリセルＭＣ０〜ＭＣ３１（図４参照）のワードライン（ＷＬ０〜ＷＬ３１、図４参照）にはパス電圧（Ｖ_ＰＡＳＳ、例えば、５Ｖ）が印加される。ストリング選択ラインＳＳＬ（図４参照）にもパス電圧Ｖ_ＰＡＳＳが印加される。このようなバイアス条件で、接地選択トランジスタＧＳＴのドレーンＤには接地電圧が印加される。

共通ソースラインＣＳＬには、共通ソースライン電圧Ｖ_ＣＳＬ（例えば、１．５Ｖ〜５．５Ｖ）が印加される。次に、接地選択トランジスタＧＳＴのゲートにプログラム電圧（Ｖ_ＰＧＭ、例えば、５Ｖ）が印加される。ここで、接地選択トランジスタＧＳＴのゲート電圧又は共通ソースライン電圧は、漸進的に増加できる。これについては、図９及び図１０を参照して詳細に説明する。

このようなバイアス条件で、接地選択トランジスタＧＳＴは、熱電子注入（ｃｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）方法によってプログラムされる。一方、バルクＰＰＷＥＬＬに０Ｖ又は−１．５Ｖが印加される。ここで、バルクに負の電圧を印加する理由は、ストリング選択トランジスタのゲートとチャンネルとの間の電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）を高めるためである。

図９は、接地選択ラインの電圧を漸進的に増加しながら、接地選択トランジスタをプログラムする方法を示すダイヤグラムである。

先ず、共通ソースラインＣＳＬ（図４参照）には、共通ソースライン電圧Ｖ_ＣＳＬ（例えば、１．５〜５．５Ｖ）が印加され、各ワードラインＷＬにはパス電圧Ｖ_ＰＡＳＳ（例えば、５Ｖ）が印加される。そして、ビットラインＢＬには、接地電圧が印加される。そして、接地選択ラインＧＳＬ（図４参照）には、約５Ｖのプログラム電圧Ｖ_ＰＧＭが印加される。この時、接地選択ラインＧＳＬを共有する接地選択トランジスタＧＳＴは、同時にプログラムされる。一方、バルクＰＰＷＥＬＬに０Ｖ又は−１．５Ｖが印加される。ここで、バルクに負の電圧を印加する理由は、ストリング選択トランジスタのゲートとチャンネルとの間の電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）を高めるためである。

全ての接地選択トランジスタＧＳＴは、一定レベルのしきい電圧（例えば、０．７Ｖ）以上にプログラムされなければならない。ここで、一定レベルのしきい電圧は、検証電圧（ｖｅｒｉｆｙ ｖｏｌｔａｇｅ）という。

次に、プログラム検証動作が行なわれる。共通ソースラインＣＳＬには、所定の電圧（例えば、０．７Ｖ）が印加される。接地選択ラインＧＳＬには、検証電圧（例えば、０．７Ｖ）が印加され、各ワードラインＷＬにはパス電圧Ｖ_ＰＡＳＳ（例えば、５Ｖ）が印加される。そして、ビットラインＢＬには、接地電圧が印加される。

プログラム検証結果、プログラムパスした接地選択トランジスタＧＳＴは、これ以上プログラム動作を行なわない。この時、プログラムパスした接地選択トランジスタＧＳＴに対応するビットラインＢＬには、プログラム禁止電圧Ｖ_ＢＬ＝Ｖ_ＩＨＢが印加される。プログラム禁止電圧Ｖ_ＩＨＢは、接地選択トランジスタＧＳＴが熱電子注入方法によってプログラムされない程度に十分に低い電圧（例えば、０Ｖ）である。

プログラム検証結果、プログラムフェイルした接地選択トランジスタＧＳＴが存在する場合には、プログラム電圧Ｖ_ＰＧＭを増加し、またプログラム動作を行なう。このような動作を繰り返すことで、全ての接地選択トランジスタＧＳＴが図３の参照番号１１のしきい電圧分布を有する。

図１０は、共通ソースラインの電圧を漸進的に増加しながら、接地選択トランジスタをプログラムする方法を示すダイヤグラムである。

先ず、全ての共通ソースラインＣＳＬ（図４参照）には、約１．５Ｖの共通ソースライン電圧Ｖ_ＣＳＬが印加される。各ワードラインＷＬには、パス電圧Ｖ_ＰＡＳＳ（例えば、５Ｖ）が印加され、ビットラインＢＬには、接地電圧が印加される。そして、接地選択ラインＧＳＬにプログラム電圧Ｖ_ＰＧＭ（例えば、５Ｖ）が印加される。この時、全ての接地選択トランジスタＧＳＴのしきい電圧は上昇する。一方、バルクＰＰＷＥＬＬに０Ｖ又は−１．５Ｖが印加される。ここで、バルクに負の電圧を印加する理由は、ストリング選択トランジスタのゲートとチャンネルとの間の電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）を高めるためである。

次に、プログラム検証動作が行なわれる。共通ソースラインＣＳＬには、所定の電圧（例えば、０．７Ｖ）が印加される。接地選択ラインＧＳＬには、検証電圧（例えば、０．７Ｖ）が印加され、各ワードラインＷＬには、パス電圧Ｖ_ＰＡＳＳ（例えば、５Ｖ）が印加される。そして、ビットラインＢＬには、接地電圧が印加される。

プログラム検証結果、プログラムパスした接地選択トランジスタＧＳＴは、これ以上プログラム動作を行なわない。即ち、プログラムパスした接地選択トランジスタＧＳＬに連結されたビットラインＢＬには、プログラム禁止電圧Ｖ_ＩＨＢ（例えば、１．５Ｖ）が印加される。プログラム禁止電圧Ｖ_ＩＨＢは、共通ソースライン電圧Ｖ_ＣＳＬが漸進的に増加することによって、漸進的に増加する電圧である。

もし、プログラムフェイルした接地選択トランジスタＧＳＴが存在する場合には、共通ソースライン電圧Ｖ_ＣＳＬを増加し、またプログラム動作を行なう。このような動作を繰り返すことで、全ての接地選択トランジスタＧＳＴが図３の参照番号１１のしきい電圧分布を有する。

図１１は、図４に示したＮＡＮＤフラッシュメモリ装置の選択トランジスタをプログラムする方法を説明するための順序図である。以下、図４及び図１１を参照して、本発明によるＮＡＮＤフラッシュメモリ装置の選択トランジスタをプログラムする方法を説明する。

Ｓ２１０ステップにおいては、メモリブロックが選択される。図４で説明した通り、メモリブロックは、ブロックアドレスによって選択される。図１１においては、最初のブロックアドレスｎ＝１から最後のブロックアドレスまで順次に選択されるものとしている。

Ｓ２２０ステップにおいて、選択されたメモリブロックのストリング選択トランジスタＳＳＴ又は接地選択トランジスタＧＳＴが消去される。この時、メモリセルは消去されず、選択トランジスタのみ消去される。メモリセルの消去を禁止するために、ワードラインＷＬ０〜ＷＬ３１に連結されたブロックトランジスタＢＴ０〜ＢＴ３１（図４参照）は、ターンオフされる。この時、メモリセルのゲートは、フローティング状態になる。従って、バルクＰＰＷＥＬＬに消去電圧（例えば、２０Ｖ）が印加されてもメモリセルは消去されない。

一方、ストリング選択トランジスタＳＳＴ又は接地選択トランジスタＧＳＴを消去するために、ストリング選択ラインＳＳＬ又は接地選択ラインＧＳＬには所定の電圧（例えば、０Ｖ）又は正の電圧（例えば、１０Ｖ）が印加される。ここで、場合によってストリング選択ラインＳＳＬ又は接地選択ラインＧＳＬに正の電圧を印加する理由は、選択トランジスタが過消去（ｏｖｅｒ ｅｒａｓｅ）されることを防止するためである。

他の実施形態として、メモリセルと選択トランジスタは、同時に消去できる。全てのトランジスタが消去される場合、ワードラインＷＬ０〜ＷＬ３１には、低い電圧（例えば、０Ｖ）が印加される。そして、ストリング選択ラインＳＳＬと接地選択ラインＧＳＬには、正の電圧（例えば、１０Ｖ）が印加される。従って、ＰＰＷＥＬＬに消去電圧（例えば、２０Ｖ）が印加されれば、全てのトランジスタが消去される。

一方、場合によってＳ２２０ステップは省略できる。例えば、ストリング選択トランジスタＳＳＴ又は接地選択トランジスタＧＳＴのしきい電圧が図３の参照番号１４の領域に分布されない場合には、Ｓ２２０ステップが省略される。

Ｓ２３０ステップにおいて、選択トランジスタをプログラムするためのデータがページバッファ１３０（図４参照）に格納される。プログラムデータは、データ入出力回路１４０（図４参照）を通して外部から入力することができる。また、プログラムデータは、ページバッファ１３０のセンシングノードを制御することによって、内部的に設定することができる。即ち、ページバッファ１３０のセンシングノードが全て電源電圧を有するように設定できる。

Ｓ２４０ステップにおいて、ストリング選択トランジスタＳＳＴ又はＧＳＴの検証動作が行なわれる。検証結果、選択トランジスタＳＳＴ又は接地選択トランジスタＧＳＴがプログラムフェイルであれば、ページバッファには電源電圧Ｖｃｃが格納される。そして、Ｓ２６０ステップが行なわれる。検証結果、ストリング選択トランジスタＳＳＴ又は接地選択トランジスタＧＳＴがプログラムパスであれば、ページバッファには接地電圧が格納される。そして、Ｓ２７０ステップが行なわれる。

Ｓ２６０ステップにおいて、ストリング選択トランジスタＳＳＴ又は接地選択トランジスタＧＳＴは、熱電子注入方法でプログラムされる。この時、ストリング選択トランジスタＳＳＴ又は接地選択トランジスタＧＳＴのしきい電圧は上昇する。次に、プログラム検証のためにＳ２４０ステップがまた行なわれる。プログラム検証結果（Ｓ２５０）、プログラムフェイルした選択トランジスタが存在すれば、プログラム電圧Ｖ_ＰＧＭを増加し、またプログラム動作を行なう（Ｓ２６０）。

この時、ストリング選択トランジスタＳＳＴの場合には、ビットライン電圧Ｖ_ＢＬを増加し、プログラム動作を行なうことができる。そして、接地選択トランジスタＧＳＴの場合には、共通ソースラインＶ_ＣＳＬ電圧を増加し、プログラム動作を行なうことができる。

Ｓ２７０ステップにおいて、全ての選択トランジスタのプログラムがなされたか否かが判断される。ストリング選択トランジスタＳＳＴのプログラムのみ完了すれば、Ｓ２３０ステップに戻って接地選択トランジスタＧＳＴのプログラムが行なわれる。同様に、接地選択トランジスタＧＳＴのプログラムのみ完了すれば、ストリング選択トランジスタＳＳＴのプログラムが行なわれる。

Ｓ２８０ステップにおいて、全てのメモリブロックの選択トランジスタのプログラムが完了したのか否かが判定される。プログラムされるメモリブロックが残ると、次のメモリブロックが選択される（Ｓ２９０）。これ以上プログラムされるメモリブロックがなければ、プログラムは終了される。

上述した実施形態においては、ＮＡＮＤフラッシュメモリ装置で選択トランジスタが電荷格納層を有する場合、選択トランジスタを熱電子注入方式でプログラムする方法を説明した。しかし、ＮＡＮＤフラッシュメモリ装置の他にも、選択トランジスタが電荷格納層を有するメモリ装置である場合、選択トランジスタは熱電子注入方式でプログラムできる。

例えば、２Ｔ−ＦＮ−ＮＯＲ方式で配列されたＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇａｍｍａｂｌｅ ＲＯＭ）を有するメモリ装置の場合、２つのトランジスタが１つのメモリセルを形成する。そして、各メモリセルは、フローティングゲートとコントロールゲートとを有し、Ｆ−Ｎトンネルリング方式でプログラムされる。しかし、選択トランジスタは、別途のフローティングゲートを有しないＭＯＳトランジスタで構成される。２Ｔ−ＦＮ−ＮＯＲ方式のＥＥＰＲＯＭの選択トランジスタがフローティングゲート又は電荷トラップ層を有する場合、選択トランジスタは本発明による熱電子注入方式でプログラムできる。

図１２は、本発明のフラッシュメモリ装置を備えるメモリカードを例示的に示すブロック図である。図１２に示すように、高容量のデータ格納能力を支援するためのメモリカード３００は、本発明によるフラッシュメモリ装置３１０を装着する。本実施例によるメモリカード３００は、ホスト（Ｈｏｓｔ）とフラッシュメモリ装置３１０との間の諸々のデータ交換を制御するメモリコントローラ３２０を含む。

ＳＲＡＭ３２１は、プロセシングユニット３２２の動作メモリとして使われる。ホストインタフェース３２３は、メモリカード３００と接続されるホストのデータ交換プロトコルを備える。エラー訂正ブロック３２４は、マルチビットのフラッシュメモリ装置３１０から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインタフェース３２５は、本発明のフラッシュメモリ装置３１０とインタフェーシングする。

プロセシングユニット３２２は、メモリコントローラ３２０のデータ交換のための諸々の制御動作を行なう。図面には示さなかったが、本実施例によるメモリカード３００は、ホスト（Ｈｏｓｔ）とのインタフェーシングのためのコードデータを格納するＲＯＭ（図示せず）などが更に提供できることは、この分野における通常の知識を有する者にとって自明である。

図１３は、本発明によるフラッシュメモリ装置を含むメモリシステムの一例を示すブロック図である。図１３に示すように、メモリシステム４００は、フラッシュメモリシステム４１０、電源４２０、中央処理処置４３０、ＲＡＭ４４０、ユーザインタフェース４５０、及びシステムバス４６０を含む。

フラッシュメモリシステム４１０は、メモリコントローラ４１２及びフラッシュメモリ装置４１１を含む。フラッシュメモリシステム４１０は、システムバス４６０を通して、電源４２０、中央処理処置４３０、ＲＡＭ４４０、及びユーザインタフェース４５０に電気的に連結される。フラッシュメモリ装置４１１には、ユーザインタフェース４５０を通して提供され、又は、中央処理処置４３０によって処理されたデータがメモリコントローラ４１２を通して格納される。

もし、フラッシュメモリシステム４１０が半導体ディスク装置ＳＳＤとして装着される場合、メモリシステム４００のブーティング速度が画期的に速くなる。図面には示さなかったが、本実施例によるシステムには応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）などが更に提供できることは、この分野において通常の知識を有する者にとって自明である。

上述した通り、本発明は、メモリセルアレイのビットライン、接地選択ライン、ワードライン、及びストリング選択ラインを各々所定の電圧でバイアスする方法を提供する。ここで、ストリング選択トランジスタＳＳＴ又は接地選択トランジスタＧＳＴは、熱電子注入方法でプログラムされる。そして、プログラムされたストリング選択トランジスタＳＳＴ又は接地選択トランジスタＧＳＴのしきい電圧分布は正常な範囲に調整される。結果的に、ストリング選択トランジスタＳＳＴ又は接地選択トランジスタＧＳＴが電荷格納層を有する場合にも、ＮＡＮＤフラッシュメモリ装置は正常に動作する。

以上、図面を参照しながら本発明を実施するための最良の形態について説明したが、本発明は、上述の実施形態に限られるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

一般なＮＡＮＤフラッシュメモリ装置を示すブロック図である。 ＮＡＮＤフラッシュメモリのセルストリング構造を示す断面図である。 選択トランジスタのしきい電圧分布を示したグラフである。 本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置を示すブロック図である。 図４に示したストリング選択トランジスタのプログラムバイアス条件を例示的に説明するための断面図である。 ストリング選択ラインの電圧を漸進的に増加しながら、ストリング選択トランジスタをプログラムする方法を示すダイヤグラムである。 ビットラインの電圧を漸進的に増加しながら、ストリング選択トランジスタをプログラムする方法を示すダイヤグラムである。 図４に示した接地選択トランジスタのプログラムバイアス条件を例示的に説明するための断面図である。 接地選択ラインの電圧を漸進的に増加しながら、接地選択トランジスタをプログラムする方法を示すダイヤグラムである。 共通ソースラインの電圧を漸進的に増加しながら、接地選択トランジスタをプログラムする方法を示すダイヤグラムである。 図４に示したＮＡＮＤフラッシュメモリ装置の選択トランジスタをプログラムする方法を説明するための順序図である。 本発明によるＮＡＮＤフラッシュメモリ装置を備えたメモリカードの一例を示すブロック図である。 本発明によるＮＡＮＤフラッシュメモリ装置を含んだメモリシステムの一例を示すブロック図である。

符号の説明

１０、１００ ＮＡＮＤフラッシュメモリ装置
１２、１１０ メモリセルアレイ
１４、１２０ 行デコーダ
１６、１３０ ページバッファ
１１５ ブロック選択回路
１３１〜１３ｎ ページバッファユニット
１４０ データ入出力回路
１５０ 高電圧発生及び制御回路
３００ メモリカード
３１０、４１１ フラッシュメモリ装置
３２０、４１２ メモリコントローラ
３２１ ＳＲＡＭ
３２２ プロセッシングユニット
３２３ ホストインタフェース
３２４ エラー訂正ブロック
３２５ メモリインタフェース
４００ メモリシステム
４１０ フラッシュメモリシステム
４２０ 電源
４３０ 中央処理装置
４４０ ＲＡＭ
４５０ ユーザインタフェース
４６０ システムバス

Claims (23)

1. ＮＡＮＤフラッシュメモリ装置のプログラム方法であって、
   選択トランジスタを熱電子注入方式でプログラムし、
   選択されたメモリセルをＦ−Ｎトンネルリングを用いてプログラムすることを特徴とするプログラム方法。
2. 前記選択トランジスタは前記ＮＡＮＤフラッシュメモリ装置のメモリセルと同一の構造を有することを特徴とする請求項１に記載のプログラム方法。
3. 前記選択トランジスタは電荷格納層を有することを特徴とする請求項１に記載のプログラム方法。
4. 前記選択トランジスタはストリング選択トランジスタ又は接地選択トランジスタであることを特徴とする請求項１に記載のプログラム方法。
5. 前記ストリング選択トランジスタをプログラムするステップにおいては、
   ワードラインと接地選択ラインにパス電圧が印加され、ビットラインにビットライン電圧が印加され、ストリング選択ラインにプログラム電圧が印加され、
   前記ビットライン電圧は前記ストリング選択トランジスタのプログラム如何によって第１電圧又は第２電圧を有することを特徴とする請求項４に記載のプログラム方法。
6. 前記ストリング選択ラインに印加されるプログラム電圧は漸進的に増加することを特徴とする請求項５に記載のプログラム方法。
7. 前記第１電圧は前記ストリング選択トランジスタのプログラム禁止のための電圧であり、前記第２電圧は前記ストリング選択トランジスタのプログラムのための電圧であり、前記第２電圧は漸進的に増加することを特徴とする請求項５に記載のプログラム方法。
8. 前記接地選択トランジスタをプログラムするステップにおいては、
   ワードラインとストリング選択ラインにパス電圧が印加され、共通ソースラインに共通ソースライン電圧が印加され、ビットラインにビットライン電圧が印加され、接地選択ラインにプログラム電圧が印加され、
   前記ビットライン電圧は前記接地選択トランジスタのプログラム如何によって第３電圧又は第４電圧を有することを特徴とする請求項４に記載のプログラム方法。
9. 前記接地選択ラインに印加されるプログラム電圧は漸進的に増加することを特徴とする請求項８に記載のプログラム方法。
10. 前記共通ソースライン電圧は漸進的に増加することを特徴とする請求項８に記載のプログラム方法。
11. 前記第３電圧は前記接地選択トランジスタのプログラム禁止のための電圧であり、前記第４電圧は前記接地選択トランジスタのプログラムのための電圧であることを特徴とする請求項８に記載のプログラム方法。
12. ＮＡＮＤフラッシュメモリ装置のプログラム方法であって、
    選択されたメモリブロックの選択トランジスタを消去するステップと、
    前記選択トランジスタをプログラムするためのデータをページバッファにロードするステップと、
    前記選択トランジスタを熱電子注入方式でプログラムするステップと、
    選択メモリセルをＦ−Ｎトンネルリングを用いてプログラムするステップと、を有することを特徴とするプログラム方法。
13. 前記選択トランジスタは前記ＮＡＮＤフラッシュメモリ装置のメモリセルと同一の構造を有することを特徴とする請求項１２に記載のプログラム方法。
14. 前記選択トランジスタは電荷格納層を有することを特徴とする請求項１２に記載のプログラム方法。
15. 前記選択トランジスタの消去は選択的に行なわれることを特徴とする請求項１２に記載のプログラム方法。
16. 前記選択トランジスタを消去するステップは、
    ワードラインに接地電圧が印加され、ストリング選択ラインと接地選択ラインに第５電圧が印加され、バルクに消去電圧が印加されることを特徴とする請求項１２に記載のプログラム方法。
17. 前記第５電圧は選択トランジスタが過消去されることを防止する電圧であることを特徴とする請求項１６に記載のプログラム方法。
18. ＮＡＮＤフラッシュメモリ装置であって、
    直列連結された複数のメモリセルを有するセルストリングと、
    前記セルストリングと直列連結された選択トランジスタと、を備え、
    前記選択トランジスタは、前記メモリセルと同一の構造を有し、熱電子注入方式によってプログラムされることを特徴とするメモリ装置。
19. メモリシステムであって、
    ＮＡＮＤフラッシュメモリ装置と、
    前記ＮＡＮＤフラッシュメモリ装置を制御するためのメモリコントローラと、を備え、
    前記ＮＡＮＤフラッシュメモリ装置は、
    直列連結された複数のメモリセルを有するセルストリングと、
    前記セルストリングと直列連結された選択トランジスタと、を含み、
    前記選択トランジスタは、前記メモリセルと同一の構造を有し、熱電子注入方式によってプログラムされることを特徴とするメモリシステム。
20. 前記ＮＡＮＤフラッシュメモリ装置及び前記メモリコントローラは一つのメモリカードに集積されることを特徴とする請求項１９に記載のメモリシステム。
21. 不揮発性メモリ装置のプログラム方法であって、
    選択トランジスタを熱電子注入方式でプログラムし、
    選択されたメモリセルをＦ−Ｎトンネルリングを用いてプログラムすることを特徴とするプログラム方法。
22. 前記選択トランジスタは電荷格納層を有することを特徴とする請求項２１に記載のプログラム方法。
23. 前記不揮発性メモリ装置はメモリセルがＦ−Ｎトンネルリング方式でプログラムされるＮＯＲメモリ装置であることを特徴とする請求項２１に記載のプログラム方法。

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