KR101296289B1 - 비휘발성 메모리 장치의 프로그래밍 방법 - Google Patents

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Abstract

프로그래밍 시간을 줄일 수 있고 프로그래밍 순서에 따른 커플링을 줄일 수 있는 비휘발성 메모리 장치의 데이터 프로그래밍 방법과 데이터 검증 시간을 단축시킬 수 있는 비휘발성 메모리 장치의 데이터 검증 방법이 개시된다. 본 발명에 따른 프로그래밍 방법은, 제1 내지 제n(n은 2이상의 자연수)프로그래밍 단계, 제1검증 단계 및 제2검증 단계를 구비한다. 제1 내지 제n프로그래밍 단계는, 제1 내지 제n프로그래밍 전압을 이용하여 비휘발성 메모리 셀들에 데이터를 각각 기입한다. 상기 제1 내지 제n프로그래밍 전압은, 순차적으로 높은 전압 레벨을 가질 수 있다. 제1검증 단계는 제1비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증한다. 제2검증 단계는 제2비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증한다. 본 발명에 따른 데이터 검증 방법은 제1검증 단계 및 제2검증 단계를 구비한다. 제1검증 단계는, 제1비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증한다. 제2검증 단계는, 제2비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증한다.

Description

비휘발성 메모리 장치의 프로그래밍 방법{Programming method of Non-volatile memory device}
본 발명은 비휘발성 메모리 장치의 프로그래밍 방법에 관한 것으로써, 특히 프로그래밍 시간을 단축시키고, 프로그래밍 순서에 따른 커플링을 줄일 수 있는 비휘발성 메모리 장치의 프로그래밍 방법에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 비휘발성 메모리 장치는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있으며, 대표적인 것으로 플래시 메모리가 있다.
플래시 메모리는 전하 저장을 이용하여 데이터를 저장하는 소자이다. 플래시 메모리를 구성하는 각각의 메모리 셀들은 제어 게이트, 전하 저장층, 소스, 및 드레인을 구비하는 셀 트랜지스터로 구성된다. 플래시 메모리는 전하 저장층의 전하량을 조절함으로써, 메모리 셀에 기입된 데이터 값을 변경한다.
플래시 메모리의 셀 트랜지스터는 F-N 터널링 메커니즘에 의해서 전하 저장층의 전하량을 조절한다. 셀 트랜지스터의 소거 동작은 셀 트랜지스터의 제어 게이트에 접지 전압을 인가하고, 반도체 기판(또는 벌크)에 전원 전압보다 높은 고전압 을 인가함으로써 수행된다. 이러한 소거 바이어스 조건에 따르면, 전하 저장층과 벌크 사이의 큰 전압 차에 의해 이들 사이에 강한 전계가 형성되며, 그 결과 전하 저장층에 존재하는 전하들은 F-N 터널링 효과에 의해서 벌크로 방출된다. 이 때, 소거된 셀 트랜지스터의 임계 전압은 작아진다.
셀 트랜지스터의 프로그램 동작은 제어 게이트에 전원 전압보다 높은 고전압을 인가하고, 드레인 및 벌크에 접지 전압을 인가함으로써 이루어진다. 이러한 바이어스 조건 하에서, 전하들이 F-N 터널링 효과에 의해서 셀 트랜지스터의 전하 저장층에 주입된다. 그에 따라, 셀 트랜지스터의 임계 전압은 커진다.
전하 저장층에 음전하가 있어서 셀 트랜지스터의 임계 전압이 음(마이너스)인 상태를 소거(erase) 상태라고 하고, 전하 저장층에 전하들이 주입되어 셀 트랜지스터의 임계 전압이 0보다 커진 상태를 프로그램(program) 상태라고 한다.
본 발명이 이루고자 하는 기술적 과제는, 프로그래밍 시간을 단축시키고 프로그래밍 순서에 따른 커플링을 줄일 수 있는 메모리 셀 데이터 프로그래밍 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 데이터 검증 시간을 단축시킬 수 있는 메모리 셀 데이터 검증 방법 및 메모리 셀 데이터 독출 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 셀 데이터 프로그래밍 방법은, 제1 내지 제n(n은 2이상의 자연수)프로그래밍 단계, 제1검증 단계 및 제2검증 단계를 구비한다.
제1 내지 제n프로그래밍 단계는, 제1 내지 제n프로그래밍 전압을 이용하여 비휘발성 메모리 셀들에 데이터를 각각 기입한다. 상기 제1 내지 제n프로그래밍 전압은, 순차적으로 높은 전압 레벨을 가질 수 있다.
제1검증 단계는 제1비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증한다. 제2검증 단계는 제2비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증한다.
상기 제1검증 단계와 상기 제2검증 단계는, 상기 제1 내지 제n프로그래밍 전압에 의한 프로그래밍을 각각 검증하는 제1 내지 제n서브 검증 단계를 각각 구비할 수 있다.
본 발명에 따른 메모리 셀 데이터 프로그래밍 방법은, 상기 제2검증 단계 이후에 상기 제1 내지 제n프로그래밍 전압을 높여서, 상기 제1 내지 제n프로그래밍 단계, 상기 제1검증 단계 및 상기 제2검증 단계를 반복적으로 수행할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 데이터 검증 방법은 제1검증 단계 및 제2검증 단계를 구비한다. 제1검증 단계는, 제1비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증한다. 제2검증 단계는, 제2비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증한다.
상기 제2검증 단계는, 상기 제1검증 단계의 모든 검증 전압 레벨들에 의한 데이터 검증을 수행한 이후에, 수행될 수 있다. 상기 제1검증 단계와 상기 제2검증 단계는, 상기 검증 전압 레벨을 높여가면서, 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증할 수 있다.
다수의 비트 라인들 중에서, 서로 인접하는 비트 라인들은 서로 다른 비트 라인 그룹에 속하도록 할 수 있다.
상기 비휘발성 메모리 셀은, n(n은 2이상의 자연수)비트의 데이터가 저장되 는 멀티-레벨 플래시 메모리 셀일 수 있다.
상술한 바와 같이 본 발명에 따른 메모리 셀 데이터 프로그래밍 방법은, 프로그래밍 시간을 단축시키고 프로그래밍 순서에 따른 커플링을 줄일 수 있는 장점이 있다.
본 발명에 따른 메모리 셀 데이터 검증 방법은, 데이터 검증 시간을 단축시킬 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1(a)는 2개의 임계 전압 분포들을 이용하여 1비트의 데이터를 기입하는 예를 설명하기 위한 도면이다.
도 1(a)를 참조하면, 기입 대상 비트가 '0'이면 비휘발성 메모리 셀의 임계 전압을 변경시켜서, 비휘발성 메모리 셀의 임계 전압이 0V보다 높은 영역에 위치하는 제2임계 전압 분포에 속하도록 한다. 반대로, 기입 대상 비트가 '1'이면 비휘발성 메모리 셀의 임계 전압을 그대로 유지하여, 비휘발성 메모리 셀의 임계 전압이 0V보다 낮은 영역에 위치하는 제1임계 전압 분포에 속하도록 한다.
도 1(b)는 4개의 임계 전압 분포들을 이용하여 2비트의 데이터를 기입하는 첫 번째 예를 설명하기 위한 도면이다.
도 1(b)를 참조하면, 첫 번째 비트를 기입하는 단계는, 도 3(a)에서 설명된 과정이 적용된다. 첫 번째 비트 값에 따라, 메모리 셀의 임계 전압이 제1임계 전압 분포 또는 제2임계 전압 분포에 속하도록 프로그래밍 된다.
두 번째 비트를 기입하는 단계에서는, 첫 번째 비트가 '0'이었던 경우(첫 번째 비트를 기입하는 단계에서 메모리 셀의 임계 전압이 제2임계 전압 분포에 속하도록 프로그래밍 된 경우), 두 번째 비트가 '0'이면 메모리 셀의 임계 전압이 제3임계 전압 분포에 속하도록 하고, 두 번째 비트가 '1'이면 메모리 셀의 임계 전압이 제2임계 전압 분포에 속하도록 한다. 또한, 첫 번째 비트가 '1'이었던 경우(첫 번째 비트를 기입하는 단계에서 메모리 셀의 임계 전압이 제1임계 전압 분포에 속하도록 프로그래밍 된 경우), 두 번째 비트가 '0'이면 메모리 셀의 임계 전압이 제4임계 전압 분포에 속하도록 하고, 두 번째 비트가 '1'이면 메모리 셀의 임계 전압이 제1임계 전압 분포에 속하도록 한다.
도 1(c)는 4개의 임계 전압 분포들을 이용하여 2비트의 데이터를 기입하는 두 번째 예를 설명하기 위한 도면이다.
도 1(b)에 도시된 첫 번째 예에서는, 두 번째 비트를 기입하는 단계에서, 메모리 셀의 임계 전압이 제1임계 전압 분포와 제4임계 전압 분포 사이에서 이동하도록 하거나 또는 메모리 셀의 임계 전압이 제2임계 전압 분포와 제3임계 전압 분포 사이에서 이동하도록 한다. 반면에, 도 3(c)에 도시된 두 번째 예에서는, 두 번째 비트를 기입하는 단계에서, 메모리 셀의 임계 전압이 제1임계 전압 분포와 제3임계 전압 분포 사이에서 이동하도록 하거나 또는 메모리 셀의 임계 전압이 제2임계 전압 분포와 제4임계 전압 분포 사이에서 이동하도록 한다.
도 2(a)에는 메모리 셀(CELLA)의 임계 전압이 제1임계 전압 분포(VTHD1)에 속하다가 제2임계 전압 분포(VTHD2), 제3임계 전압 분포(VTHD3) 또는 제4임계 전압 분포(VTHD4) 중의 하나에 속하도록 프로그래밍 되는 모습이 도시된다.
도 2(b)에는 메모리 셀(CELLA)의 임계 전압이 제2임계 전압 분포(VTHD2)에 속하도록 프로그래밍 된 이후에 주변 셀들을 프로그래밍 한 경우, 인접하는 워드 라인 사이 또는 인접하는 비트 라인 사이에는 존재하는 용량성 커플링(Cx, Cy, Cxy) 때문에, 이미 프로그래밍 되어 있던 메모리 셀(CELLA)의 임계 전압 분포가 쉬프트 되는 모습이 도시된다.
도 2(b)에서는 메모리 셀(CELLA)의 임계 전압이 제2임계 전압 분포(VTHD2)를 가지는 경우를 설명하였으나, 메모리 셀(CELLA)는 다른 임계 전압 분포(예를 들어, 도 2(a)의 제1임계 전압 분포, 제3임계 전압 분포 또는 제4임계 전압 분포)를 가질 수 있다. 이 경우에도, 프로그래밍 되어 있던 메모리 셀(CELLA)의 임계 전압 분포는 쉬프트 된다.
또한, 도 2(b)에는 주변 셀들이 제1임계 전압 분포(VTHD1)에서 제3임계 전압 분포(VTHD3)로 프로그래밍 되는 경우에 프로그래밍 되어 있던 메모리 셀(CELLA)의 임계 전압 분포가 쉬프트 되는 것으로 도시되었으나, 주변 셀들이 다른 임계 전압 분포로 프로그래밍 되는 경우에도 메모리 셀(CELLA)의 임계 전압 분포는 쉬프트 된다.
도 3(a)는 홀수 번째 비트 라인들에 연결되는 메모리 셀들과 짝수 번째 비트 라인들에 연결되는 메모리 셀들을 별도로 프로그래밍 하는 비휘발성 메모리 장치의 일부를 나타내는 도면이다.
도 3(a)를 참조하면, 첫 번째 비트 라인과 세 번째 비트 라인에 연결되는 메모리 셀들과 두 번째 비트 라인과 네 번째 비트 라인에 연결되는 메모리 셀들을 별도로 프로그래밍 한다. 도 1(a)에 도시된 0부터 13까지의 숫자들은 프로그래밍 순서를 나타낸다.
도 3(a)에서처럼, 짝수 번째 비트 라인들에 연결되는 메모리 셀들을 먼저 프로그래밍 한 이후에 홀수 번째 비트 라인들에 연결되는 메모리 셀들을 나중에 프로그래밍 하는 경우, 인접하는 비트라인 사이에는 존재하는 용량성 커플링(capacitive coupling) 때문에, 홀수 번째 비트 라인들에 연결되는 메모리 셀들을 프로그래밍 하기 위한 프로그래밍 전압이 짝수 번째 비트 라인들에 연결되는 메모리 셀들의 임계 전압을 변화시킬 수 있다.
도 3(b)의 첫 번째 도면에는, 짝수 번째 비트 라인들에 연결되는 메모리 셀들에 첫 번째 비트를 프로그래밍 한 이후에, 홀수 번째 비트 라인들에 연결되는 메모리 셀들에 인가되는 프로그래밍 전압에 의하여, 짝수 번째 비트 라인들에 연결되는 메모리 셀들의 임계 전압 분포가 VTHD2에서 VTHDX로 변경되는 예가 도시된다.
도 3(b)의 두 번째 도면에는, 메모리 셀에 두 번째 비트를 프로그래밍 하는 모습이 도시된다. 예를 들어, 메모리 셀들의 임계 전압 분포가 변화된 임계 전압 분포(VTHDX)인 경우, 두 번째 비트가 '0'이면 메모리 셀의 임계 전압이 제3임계 전압 분포(VTHD3)에 속하도록 하고, 두 번째 비트가 '1'이면 메모리 셀의 임계 전압이 제4임계 전압 분포(VTHD4)에 속하도록 한다.
도 4와 도 5는 인접한 비트 라인들에 연결되는 메모리 셀들을 동시에 프로그래밍 하는 비휘발성 메모리 장치를 나타내는 도면이다.
도 4와 도 5의 비휘발성 메모리 장치는, 인접한 비트 라인들에 연결되는 메모리 셀들을 동시에 프로그래밍 함으로써, 용량성 커플링(Cx, Cy, Cxy)에 기인하는 메모리 셀의 임계 전압의 변화를 막을 수 있다.
도 4(a)에 도시된 비휘발성 메모리 장치는, 동일한 워드 라인에 연결되는 메모리 셀들을 동시에 프로그래밍 한다.
도 4(b)는 도 4(a)의 일부 메모리 셀들을 나타내는 도면이다.
도 4(b)에 도시된 0부터 6까지의 숫자들은 프로그래밍 순서를 나타낸다. 상기 숫자들을 참조하면, 하나의 워드 라인(예를 들어, WL<n>)에 연결된 메모리 셀들(숫자 0이 표시된 메모리 셀들)을 동시에 프로그래밍 한 이후에, 다른 워드 라인(예를 들어, WL<n+1>)에 연결된 메모리 셀들(숫자 1이 표시된 메모리 셀들)을 동시에 프로그래밍 한다.
도 5(a)에 도시된 비휘발성 메모리 장치는, 메모리 셀들을 페이지 그룹 별로 프로그래밍 한다.
도 5(b)는 도 5(a)의 일부 메모리 셀들을 나타내는 도면이다.
도 5(b)에 도시된 0부터 12까지의 숫자들은 프로그래밍 순서를 나타낸다. 상기 숫자들을 참조하면, 짝수 페이지 그룹에 속하며 워드 라인(예를 들어, WL<n>)에 연결된 메모리 셀들(숫자 0이 표시된 메모리 셀들)을 프로그래밍 한 이후에, 홀수 페이지 그룹에 속하며 워드 라인(예를 들어, WL<n>)에 연결된 메모리 셀들(숫자 1이 표시된 메모리 셀들)을 프로그래밍 한다.
도 6은 도 4와 도 5의 비트 라인들을 자세하게 나타내는 도면이다.
도 6에는 인접하는 비트 라인 사이(BLo1, BLe1 또는 BLe1, BLo2 또는 BLo2, BLe2)에 존재하는 용량성 커플링(Cbl-bl)이 도시된다. 한편, 비휘발성 메모리 셀들에 프로그래밍 되어있는 데이터를 독출하거나 검증하기 위하여, 독출 대상 비휘발성 메모리 셀에 연결된 비트라인을 통하여 독출 전류를 공급할 수 있다.
인접하는 비휘발성 메모리 셀의 데이터를 독출하기 위하여 인접하는 비트라인들에 독출 전류를 동시에 흐르게 하면, 인접하는 비트라인 사이에 존재하는 용량성 커플링에 기인한 센싱 노이즈(sensing noise)가 발생할 수 있다.
이와 같은 용량성 커플링(Cbl-bl)에 기인한 센싱 노이즈를 방지하기 위하여, 복수개의 비트라인들(BLo1, BLe1, BLo2, BLe2)을 홀수 번째 비트 라인들(BLo1, BLo2)과 짝수 번째 비트 라인들(BLe1, BLe2)로 구분하고, 홀수 번째 비트 라인들(BLo1, BLo2)과 짝수 번째 비트 라인들(BLe1, BLe2)에 대하여 독출 동작 또는 검증 동작을 개별적으로 수행할 수 있다.
도 6에는 짝수 번째 비트 라인들(BLe1, BLe2)의 데이터를 독출하는 모습이 도시된다. 짝수 번째 비트 라인들(BLe1, BLe2)에 프리차지 전압(Vpc)을 인가하여 프리차지(precharge)시킨 이후에, 독출 전류를 공급한다. 그리고, 홀수 번째 비트 라인들(BLo1, BLo2)에는 접지 전압을 인가한다. 짝수 번째 비트 라인들(BLe1, BLe2)의 데이터를 독출한 이후에, 홀수 번째 비트 라인들(BLo1, BLo2)의 데이터를 독출한다. 홀수 번째 비트 라인들(BLo1, BLo2)에 프리차지 전압(Vpc)을 인가하여 프리차지(precharge)시킨 이후에, 독출 전류를 공급한다. 그리고, 짝수 번째 비트 라인들(BLe1, BLe2)에는 접지 전압을 인가한다.
본 발명에 따른 비휘발성 메모리 셀 데이터 프로그래밍/검증 방법은, 다수의 비트 라인들을 복수개의 비트라인 그룹으로 구분하고, 비트 라인 그룹 별로 순차적으로 검증 동작을 수행한다. 각각의 비트 라인 그룹별 검증 동작을 위하여, 각각의 비트라인 그룹에 속하는 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 비휘발성 메모리 셀들에 기입된 데이터를 검증한다.
본 발명에 따른 비휘발성 메모리 셀 데이터 프로그래밍/검증 방법은, 도 4와 도 5에 도시된, 인접한 비트 라인들에 연결되는 메모리 셀들을 동시에 프로그래밍 하는 비휘발성 메모리 장치에 적용될 수 있다. 예를 들어, 홀수 번째 비트 라인들에 연결된 메모리 셀들과 짝수 번째 비트 라인들에 연결된 메모리 셀들을 동시에 프로그래밍 한 이후에, 홀수 번째 비트 라인들에 연결된 메모리 셀들과 짝수 번째 비트 라인들에 연결되는 메모리 셀들을 별도로 검증할 수 있다.
도 7은 본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법을 설명하는 도면이다.
본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 다 수의 비트 라인들을, 짝수 번째 비트 라인들을 포함하는 제1비트 라인 그룹과 홀수 번째 비트 라인들을 포함하는 제2비트 라인 그룹으로 구분하여, 제1비트 라인 그룹과 제2비트 라인 그룹에 대하여 순차적으로 검증 동작을 수행한다.
본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 제1비트 라인 그룹에 연결되는 메모리 셀들을 검증하는 제1검증 단계와 제2비트 라인 그룹에 연결되는 메모리 셀들을 검증하는 제2검증 단계를 구비한다. 제1검증 단계는 짝수 번째 비트 라인들에 연결된 메모리 셀들을 제1검증 전압 레벨(VVERI1)로 검증한 다음에, 제2검증 전압 레벨(VVERI2)로 검증한다. 도 7의 E1구간은 짝수 번째 비트 라인들에 연결된 메모리 셀들을 제1검증 전압 레벨(VVERI1)로 검증하는 구간이고, E2구간은 짝수 번째 비트 라인들에 연결된 메모리 셀들을 제2검증 전압 레벨(VVERI2)로 검증하는 구간이다. 제2검증 단계는 홀수 번째 비트 라인들에 연결된 메모리 셀들을 제1검증 전압 레벨(VVERI1)로 검증한 다음에, 제2검증 전압 레벨(VVERI2)로 검증한다. 도 7의 O1구간은 홀수 번째 비트 라인들에 연결된 메모리 셀들을 제1검증 전압 레벨(VVERI1)로 검증하는 구간이고, O2구간은 홀수 번째 비트 라인들에 연결된 메모리 셀들을 제2검증 전압 레벨(VVERI2)로 검증하는 구간이다.
본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 도 4와 도 5에 도시된 인접한 비트 라인들에 연결되는 메모리 셀들을 동시에 프로그래밍 하는 비휘발성 메모리 장치에 적용될 수 있다. 도 7에 도시된 E/O PGM은 홀수 번째 비트 라인들에 연결된 메모리 셀들과 짝수 번째 비트 라인들에 연결된 메모리 셀들을 동시에 프로그래밍 하는 동작을 나타낸다.
본 발명에 따른 메모리 셀 데이터 프로그래밍/검증 방법의 검증 단계들은, 메모리 셀들에 데이터를 기입하는 프로그래밍 단계 이후에 수행될 수 있다. 도 7을 참조하면, E/O PGM구간에서 홀수 번째 비트 라인들에 연결된 메모리 셀들과 짝수 번째 비트 라인들에 연결된 메모리 셀들에 데이터를 동시에 기입한 다음에, E1구간 내지 O2구간에서는 E/O PGM구간에서 기입된 데이터를 검증할 수 있다. 프로그래밍 단계 E/O (PGM구간)에서 이용되는 프로그래밍 전압 레벨(Vpgm)은, 검증 단계들(E1구간, E2구간, O1구간, O2구간)에서 이용되는 검증 전압 레벨들(VVERI1 ,VVERI2)보다 높을 수 있다.
도 10은 본 발명의 제1실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법을 설명하는 도면이다.
본 발명의 제1실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법은, 짝수 번째 비트 라인들에 연결된 메모리 셀들을 제1검증 전압 레벨(VVERI1)로 검증(도 10의 E1구간)한 다음에, 홀수 번째 비트 라인들에 연결된 메모리 셀들을 제1검증 전압 레벨(VVERI1)로 검증(도 10의 O1구간)한다. 그 다음에, 짝수 번째 비트 라인들에 연결된 메모리 셀들을 제2검증 전압 레벨(VVERI2)로 검증(도 10의 E2구간)한 다음에, 홀수 번째 비트 라인들에 연결된 메모리 셀들을 제2검증 전압 레 벨(VVERI2)로 검증(도 10의 O2구간)한다.
비트 라인에 연결된 메모리 셀을 검증하기 위해서는, 검증에 이용되는 비트 라인을 준비하는 시간이 필요하다. 그러므로, 하나의 그룹의 비트 라인들에 연결된 메모리 셀들을 검증하다가 다른 그룹의 비트 라인들에 연결된 메모리 셀들을 검증하기 위해서는, 상기 다른 그룹의 비트 라인들을 준비하는 시간이 필요하다.
본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 짝수 번째 비트 라인들에 연결된 메모리 셀들을 검증한 이후에 홀수 번째 비트 라인들에 연결된 메모리 셀들을 검증한다. 그러므로, 짝수 번째 비트 라인을 준비하는 횟수가 한 번이고, 홀수 번째 비트 라인을 준비하는 횟수도 한 번이다. 즉, 본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법에서 비트 라인을 준비하는 전체 횟수는 두 번이다.
반면에, 본 발명의 제1실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법은, 짝수 번째 비트 라인들에 연결된 메모리 셀들과 홀수 번째 비트 라인들에 연결된 메모리 셀들을 제1검증 전압 레벨(VVERI1)로 검증한 이후에, 짝수 번째 비트 라인들에 연결된 메모리 셀들과 홀수 번째 비트 라인들에 연결된 메모리 셀들을 제2검증 전압 레벨(VVERI2)로 검증한다. 그러므로, 본 발명의 제1실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법에서 비트 라인을 준비하는 횟수는 네 번이다.
따라서, 본 발명의 제1실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍 /검증 방법에 비하여, 본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은 검증 동작에서 비트 라인을 준비하는 횟수를 줄일 수 있다.
도 9는 본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법을 나타내는 순서도이다.
도 9에서는 MSB 데이터를 기입하고 검증하는 것으로 설명되어 있으나, 본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은 그에 한정되지 않고 검증 전압 레벨이 여러 개인 데이터에 적용될 수 있다.
본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은 MSB 데이터를 로딩한(S910) 다음에, 짝수번째 비트라인들에 연결되는 셀에 기입되어 있는 LSB 데이터를 독출하고(S912), 홀수번째 비트라인들에 연결되는 셀에 기입되어 있는 LSB 데이터를 독출한다(S914). 독출된 LSB 데이터를 기초로 하여, 짝수번째 비트라인들에 연결되는 셀과 홀수번째 비트라인들에 연결되는 셀에 동시에 MSB 데이터를 기입한다(S920).
MSB 데이터를 기입한 다음에, 짝수번째 비트라인들에 연결되는 셀과 홀수번째 비트라인들에 연결되는 셀을 제1검증 전압레벨과 제2검증 전압레벨로 각각 검증할 필요가 있는지 판단하고(S930, S932, S934, S936), 검증할 필요가 있으면 짝수번째 또는 홀수번째 비트라인들에 연결되는 셀을 제1검증 전압레벨 또는 제2검증 전압레벨로 검증한다(S931, S933, S935, S937).
검증할 필요가 있는 셀이 존재하는지 다시 한번 판단하고(S960, S962, S964, S966, S968), 검증할 필요가 있는 셀이 존재하면 MSB 데이터를 기입하는 단 계(S920)부터 다시 수행한다.
도 7에는 2개의 검증 전압 레벨에 따라 데이터 검증을 수행하는 예가 도시되어 있지만, 검증 전압 레벨의 개수는 3개 이상일 수 있다. 하나의 메모리 셀의 임계 전압이 속할 수 있는 임계 전압 분포들의 개수가 늘어나면, 하나의 메모리 셀에 저장될 수 있는 데이터 비트 수가 늘어나고, 그에 따라 검증 전압 레벨의 개수도 늘어날 수 있다. 검증 전압 레벨의 개수가 3개 이상인 경우에, 본 발명에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 제1검증 단계의 모든 검증 전압 레벨들에 의한 데이터 검증을 수행한 이후에, 제2검증 단계의 데이터 검증을 수행할 수 있다. 그에 따라, 검증 전압 레벨의 개수가 늘어나더라도, 검증 동작에서 비트 라인을 준비하는 횟수는 그대로 유지된다.
또한, 본 발명에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 3개 이상의 검증 전압 레벨들 중에서 적어도 2개의 검증 전압 레벨에 따라 제1비트 라인 그룹에 연결되는 메모리 셀들을 검증한 이후에 제2비트 라인 그룹에 연결되는 메모리 셀들을 검증할 수 있다. 그 다음에, 나머지 검증 전압 레벨에 따라 데이터 검증을 수행할 수 있다. 예를 들어, 검증 전압 레벨의 개수가 4개라고 가정하면, 제1비트 라인 그룹에 연결된 메모리 셀들을 제1검증 전압 레벨과 제2검증 전압 레벨로 검증하고, 제2비트 라인 그룹에 연결된 메모리 셀들을 제1검증 전압 레벨과 제2검증 전압 레벨로 검증할 수 있다. 그 다음에, 제1비트 라인 그룹에 연결된 메모리 셀들을 제3검증 전압 레벨과 제4검증 전압 레벨로 검증하고, 제2비트 라인 그룹에 연결된 메모리 셀들을 제3검증 전압 레벨과 제4검증 전압 레벨로 검증할 수 있다. 나아가, 적어도 2개의 검증 전압 레벨씩 여러 번에 걸쳐서 데이터 검증을 수행할 수 있다. 예를 들어, 검증 전압 레벨의 개수가 8개라고 가정하면, 2개의 검증 전압 레벨씩 4번에 걸쳐서 데이터 검증을 수행할 수도 있고, 4개의 검증 전압 레벨씩 2번에 걸쳐서 데이터 검증을 수행할 수도 있다.
본 발명에 따른 메모리 셀 데이터 프로그래밍/검증 방법의 검증 단계는, 검증 전압 레벨을 높여가면서 데이터 검증을 수행할 수 있다. 도 7에는 제2검증 전압 레벨이 제1검증 전압 레벨보다 높은 모습이 도시된다. 즉, 짝수 번째(또는 홀수 번째) 비트 라인 그룹에 속하는 비트 라인들에 연결되는 메모리 셀들을 상대적으로 낮은 제1검증 전압 레벨로 검증한 이후에, 짝수 번째(또는 홀수 번째) 비트 라인 그룹에 속하는 비트 라인들에 연결되는 메모리 셀들을 상대적으로 높은 제2검증 전압 레벨로 검증할 수 있다. 도 7에는 2개의 검증 전압 레벨을 순차적으로 높이는 모습이 도시되어 있으나, 검증 전압 레벨의 개수가 3개 이상인 경우에도, 검증 전압 레벨을 순차적으로 높여가면서 데이터 검증을 수행할 수 있다.
본 발명에 따른 메모리 셀 데이터 프로그래밍/검증 방법의 검증 단계는, 동일한 비트 라인 그룹에 속하는 복수개의 비트 라인들에 연결된 메모리 셀들을 동시에 검증할 수 있다. 예를 들어, 도 7의 E1구간에서 복수개의 짝수 번째 비트 라인들에 연결된 메모리 셀들을 제1검증 전압 레벨로 동시에 검증하고, 도 7의 E2구간에서 복수개의 짝수 번째 비트 라인들에 연결된 메모리 셀들을 제2검증 전압 레벨로 동시에 검증할 수 있다. 이와 유사한 방식에 따라, 도 7의 O1구간과 O2구간에서, 복수개의 홀수 번째 비트 라인들에 연결된 메모리 셀들을 동시에 검증할 수 있 다.
본 발명에 따른 메모리 셀 데이터 프로그래밍/검증 방법의 검증 단계는, 메모리 셀의 데이터를 검증하기 위하여, 비트 라인을 통하여 메모리 셀로 디벨롭 전류를 공급할 수 있다. 디벨롭 전류는 메모리 셀에 기입된 데이터를 독출할 수 있는 전류량을 가진다. 검증 대상의 비트 라인들을 통하여 디벨롭 전류를 공급하고, 검증 대상이 아닌 비트 라인들에는 디벨롭 전류를 흘리지 않을 수 있다. 나아가, 검증 대상이 아닌 비트 라인들을 접지시키는 것도 가능하다. 예를 들어, 도 7의 E1구간과 E2구간에서는, 짝수 번째 비트 라인들에는 디벨롭 전류를 흘리고 홀수 번째 비트 라인들에는 디벨롭 전류를 흘리지 않을 수 있다. 도 7의 E1구간에서는, 짝수 번째 비트 라인들에 디벨롭 전류를 흘리고 제1검증 전압 레벨로 메모리 셀들을 검증할 수 있고, 도 7의 E2구간에서는, 짝수 번째 비트 라인들에 디벨롭 전류를 흘리고 제2검증 전압 레벨로 메모리 셀들을 검증할 수 있다.
본 발명에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 선택된 워드 라인을 통하여 프로그래밍 전압(Vpgm)을 인가하여 메모리 셀 데이터를 프로그래밍 할 수 있고, 선택된 워드 라인을 통하여 검증 전압들(VVERI1 ,VVERI2)을 인가하고 선택된 비트 라인을 통하여 디벨롭 전류를 흘림으로써, 메모리 셀 데이터를 검증할 수 있다.
도 8는 도 7의 메모리 셀 데이터 프로그래밍/검증 방법을 설명하기 위한 타이밍도이다.
앞서 언급된 것처럼, 비트 라인에 연결된 메모리 셀을 검증하기 위해서는, 검증에 이용되는 비트 라인을 준비하는 시간이 필요하다. 도 8에는 비트 라인을 준비하는 동작의 예시로써 비트 라인을 프리차지 하는 동작이 도시된다.
도 8을 참조하면, 본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 짝수 번째 비트 라인들을 프리차지(precharge)한다. 그리고, 검증 대상 메모리 셀들에 연결된 워드 라인을 선택하고 선택된 워드라인을 통하여 제1검증 전압(VVERI1)을 인가한다. 그 다음, 짝수 번째 비트 라인들에 연결된 메모리 셀들에 디벨롭 전류를 흘린다. 그에 따라, 검증 대상 메모리 셀들을 제1검증 전압(VVERI1)에 의하여 검증한다. 짝수 번째 비트 라인들에 연결된 메모리 셀들을 제1검증 전압(VVERI1)에 의하여 검증한 이후에, 선택된 워드라인을 통하여 인가하는 전압을 제1검증 전압(VVERI1)에서 제2검증 전압(VVERI2)으로 천이시킨다. 그 다음, 짝수 번째 비트 라인들에 연결된 메모리 셀들에 디벨롭 전류를 흘린다. 그에 따라, 검증 대상 메모리 셀들을 제2검증 전압(VVERI2)에 의하여 검증한다.
짝수 번째 비트 라인들에 연결된 메모리 셀들을 제2검증 전압(VVERI2)에 의하여 검증한 이후에, 홀수 번째 비트 라인들을 프리차지(precharge)한다. 그리고, 선택된 워드라인을 통하여 인가하는 전압을 제2검증 전압(VVERI2)에서 제1검증 전압(VVERI1)으로 천이시킨다. 그 다음, 홀수 번째 비트 라인들에 연결된 메모리 셀들에 디벨롭 전류를 흘린다. 그에 따라, 검증 대상 메모리 셀들을 제1검증 전 압(VVERI1)에 의하여 검증한다. 홀수 번째 비트 라인들에 연결된 메모리 셀들을 제1검증 전압(VVERI1)에 의하여 검증한 이후에, 선택된 워드라인을 통하여 인가하는 전압을 제1검증 전압(VVERI1)에서 제2검증 전압(VVERI2)으로 천이시킨다. 그 다음, 홀수 번째 비트 라인들에 연결된 메모리 셀들에 디벨롭 전류를 흘린다. 그에 따라, 검증 대상 메모리 셀들을 제2검증 전압(VVERI2)에 의하여 검증한다.
도 11은 도 10의 메모리 셀 데이터 프로그래밍/검증 방법을 설명하기 위한 타이밍도이다.
도 11을 참조하면, 본 발명의 제1실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법은, 선택된 워드라인을 통하여 제1검증 전압(VVERI1)을 인가한 상태에서, 짝수 번째 비트 라인들에 연결되는 메모리 셀들을 제1검증 전압(VVERI1)에 의하여 검증한 이후에, 홀수 번째 비트 라인들에 연결되는 메모리 셀들을 제1검증 전압(VVERI1)에 의하여 검증한다. 그 다음, 선택된 워드라인을 통하여 인가하는 전압을 제2검증 전압(VVERI2)에서 제1검증 전압(VVERI1)으로 천이시킨 상태에서, 짝수 번째 비트 라인들과 홀수 번째 비트 라인들에 연결되는 검증 대상 메모리 셀들을 순차적으로 검증한다.
본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 짝수 번째 비트 라인들과 홀수 번째 비트 라인들을 각각 한 번씩 프리차지 한다. 즉, 본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법에서 비트 라 인을 프리차지 하는 전체 횟수는 두 번이다. 반면에, 본 발명의 제1실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법은, 짝수 번째 비트 라인들과 홀수 번째 비트 라인들을 각각 두 번씩 프리차지 한다. 즉, 본 발명의 제1실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법에서 비트 라인을 프리차지 하는 전체 횟수는 네 번이다. 따라서, 본 발명의 제1실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법에 비하여, 본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은 검증 동작에서 비트 라인을 프리차지 하는 횟수를 줄일 수 있다.
비트 라인이 워드 라인보다 긴 경우 비트 라인 캐패시턴스는 워드 라인 캐패시턴스보다 크다. 이 경우, 비트 라인을 프리차지 하는 데 걸리는 시간은 워드 라인을 프리차지 하는 데 걸리는 시간보다 길다. 그러므로, 본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 검증 동작에서 비트 라인을 프리차지 하는 횟수를 줄이는 것에 의하여, 데이터 검증 시간을 줄일 수 있다.
본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법에서는, 짝수 번째 비트 라인들에 연결된 메모리 셀들을 먼저 검증하고 홀수 번째 비트 라인에 연결된 메모리 셀들을 나중에 검증하는 것으로 설명되었으나, 이러한 순서는 변경될 수 있다. 또한, 홀수/짝수 이외의 다른 기준에 의하여, 비트 라인들을 2개의 그룹으로 구분할 수도 있다.
본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은 다수의 비트 라인들을 2개의 그룹으로 나누어서 데이터 검증에 이용한다. 그러나, 본 발명에 따른 메모리 셀 데이터 검증 방법은, 비트 라인들을 3개 이상의 그룹으로 나누어서, 각각의 비트 라인 그룹 별로 검증 전압 레벨을 변경시키면서 데이터 검증을 수행할 수도 있다. 다수의 비트 라인들을 복수개의 그룹으로 나눌 때, 서로 인접하는 비트 라인들은 서로 다른 비트 라인 그룹에 속하도록 할 수 있다.
도 12는 본 발명의 제2실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법을 설명하는 도면이다.
본 발명의 제2실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 프로그래밍 전압을 순차적으로 증가시키면서 하나의 비트를 프로그래밍 하는 과정에 적용될 수 있다. 이 경우, 본 발명의 제2실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 첫 번째 프로그래밍 전압(Vpgm1)이 인가된 다음에 메모리 셀 데이터를 검증하고, 첫 번째 프로그래밍 전압(Vpgm1)보다 높은 두 번째 프로그래밍 전압(Vpgm2)이 인가된 다음에 메모리 셀 데이터를 검증하는 과정을 반복한다. 이러한 반복은 메모리 셀에 프로그래밍 대상이 되는 하나의 비트의 프로그래밍이 완료될 때까지 계속된다.
하나의 프로그래밍 전압(예를 들어, Vpgm1)이 인가된 다음에 메모리 셀 데이터를 검증하는 과정은, 본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법의 검증 과정과 동일하다. 즉, 짝수 번째 비트 라인들에 연결되는 메모리 셀들을 제1검증 전압 레벨과 제2검증 전압 레벨에 기초하여 검증(E1구간, E2구간)한 이후에, 홀수 번째 비트 라인들에 연결되는 메모리 셀들을 제1검증 전압 레벨과 제2검증 전압 레벨에 기초하여 검증(O1구간, O2구간)한다.
본 발명의 제2실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 짝수 번째 비트 라인에 대한 제1검증 전압 레벨과 제2검증 전압 레벨, 및 홀수 번째 비트 라인에 대한 제1검증 전압 레벨과 제2검증 전압 레벨들 중에서 더 이상 검증할 필요 없는 검증 전압 레벨이 발생하면, 다음 프로그래밍 전압이 인가된 이후부터는 상기 검증할 필요 없는 검증 전압 레벨에 대해서는 검증을 수행하지 않는다.
예를 들어, 도 12에는, 두 번째 프로그래밍 전압(Vpgm2)이 인가되고 나서 제1검증 전압 레벨에 기초하여 짝수 번째 비트 라인 그룹에 연결된 메모리 셀들을 검증(E1구간)한 이후에, 제1검증 전압 레벨에 기초한 짝수 번째 비트 라인 그룹에 연결된 메모리 셀 검증(E1구간)이 더 이상 필요 없어진 경우가 도시된다. 이 경우, 세 번째 프로그래밍 전압(Vpgm3)이 인가되고부터, 제1검증 전압 레벨에 기초한 짝수 번째 비트 라인 그룹에 연결된 메모리 셀 검증(E1구간)은 수행되지 않는다. 또한, 도 12에는 네 번째 프로그래밍 전압(Vpgm4)이 인가되고부터, 제1검증 전압 레벨에 기초한 홀수 번째 비트 라인 그룹에 연결된 메모리 셀 검증(O1구간)은 수행되지 않는 예가 같이 도시된다.
도 13은 본 발명의 제2실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법을 설명하는 도면이다.
도 13을 참조하면, 본 발명의 제2실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법에서는, 프로그래밍 전압이 인가된 이후마다 검증 구간들(E1구간, E2구간, O1구간, O2구간)이 모두 수행된다. 그러므로, 본 발명의 제2실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법에 비하여, 본 발명의 제 2실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은 검증 시간을 단축할 수 있다.
이상에서는 메모리 셀의 검증 전압 레벨의 개수가 2개 이상인 경우를 설명하였다. 그러나, 메모리 셀의 검증 전압 레벨의 개수는 하나일 수도 있다. 도 3(a)에 도시된 것처럼, 하나의 메모리 셀의 임계 전압이 속할 수 있는 임계 전압 분포들의 개수가 2개인 경우, 하나의 메모리 셀에 저장될 수 있는 데이터 비트 수는 1비트이고, 그에 따라 검증 전압 레벨의 개수는 하나가 된다. 본 발명의 제3실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 검증 전압 레벨의 개수가 하나인 경우에도 적용될 수 있다.
도 14는 본 발명의 제3실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법을 설명하는 도면이다.
도 14를 참조하면, 본 발명의 제3실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 짝수 번째 비트 라인에 대한 검증 전압 레벨과 홀수 번째 비트 라인에 대한 검증 전압 레벨 중에서 더 이상 검증할 필요 없는 검증 전압 레벨이 발생하면, 다음 프로그래밍 전압이 인가된 이후부터는 상기 검증할 필요 없는 검증 전압 레벨에 대해서는 검증을 수행하지 않는다.
도 15는 본 발명의 제3실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법을 나타내는 순서도이다.
본 발명의 제3실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은 LSB 데이터를 로딩한(S1510) 다음에, 짝수번째 비트라인들에 연결되는 셀과 홀수번째 비트라인들에 연결되는 셀에 동시에 LSB 데이터를 기입한다(S1520).
LSB 데이터를 기입한 다음에, 짝수번째 비트라인들에 연결되는 셀과 홀수번째 비트라인들에 연결되는 셀을 검증할 필요가 있는지 각각 판단하고(S1530, S1534), 검증할 필요가 있으면 짝수번째 또는 홀수번째 비트라인들에 연결되는 셀을 검증한다(S1532, S1534).
검증할 필요가 있는 셀이 존재하는지 다시 한번 판단하고(S1540, S1542), 검증할 필요가 있는 셀이 존재하면 LSB 데이터를 기입하는 단계(S1520)부터 다시 수행한다.
도 16은 본 발명의 제3실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법을 설명하는 도면이다.
도 16을 참조하면, 본 발명의 제3실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법에서는, 프로그래밍 전압이 인가된 이후마다 검증 구간들(E구간, O구간)이 모두 수행된다. 그러므로, 본 발명의 제3실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법에 비하여, 본 발명의 제3실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은 검증 시간을 단축할 수 있다.
도 17은 본 발명의 제4실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법을 설명하는 도면이다.
본 발명의 제4실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 제1 내지 제n(n은 2이상의 자연수)프로그래밍 단계, 제1검증 단계(EVEN CELL VERIFY 영역) 및 제2검증 단계(ODD CELL VERIFY 영역)를 구비한다.
이하에서는 n=3인 것으로, 즉, 본 발명의 제4실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법이 제1 내지 제3프로그래밍 단계를 구비하는 것으로 설명되었다. 그러나, 프로그래밍 단계의 개수는 3개에 한정되지 않는다. 또한, 이하에서는 프로그래밍 전압이 전압 펄스 형태로 인가되는 것으로 설명된다.
제1 내지 제3프로그래밍 단계는, 제1 내지 제3프로그래밍 전압(Vpgm_start1, Vpgm_start2, Vpgm_start3)을 이용하여, 메모리 셀 프로그래밍을 수행한다. 제1 내지 제3프로그래밍 전압(Vpgm_start1, Vpgm_start2, Vpgm_start3)은 메모리 셀의 임계 전압을 변화시켜서 메모리 셀에 소정의 값을 기입하기 위한 전압이다. 제1 내지 제3프로그래밍 전압(Vpgm_start1, Vpgm_start2, Vpgm_start3)에 의하여 임계 전압의 변화 크기는 서로 다르고, 그에 따라 프로그래밍 되는 데이터 값도 서로 다르다.
예를 들어, 제1프로그래밍 단계는 도 18(b)에 도시된 제1임계 전압분포(VTHD1)로부터 제2임계 전압분포(VTHD2)로 프로그래밍 하는 단계(PGM1)에 대응될 수 있다. 또한, 제2임계 전압분포(VTHD2)가 '01'에 대응된다고 가정하면, 제1프로그래밍 단계에서 인가되는 프로그래밍 펄스(PGM11)는 메모리 셀에 '01'을 프로그래밍 하기 위한 프로그래밍 펄스이다.
제2프로그래밍 단계는 도 18(c)에 도시된 중간임계 전압분포(VTHDX)로부터 제3임계 전압분포(VTHD3)로 프로그래밍 하는 단계(PGM2)에 대응될 수 있다. 제3임계 전압분포(VTHD3)가 '00'에 대응된다고 가정하면, 제2프로그래밍 단계에서 인가되는 프로그래밍 펄스(PGM21)는 메모리 셀에 '00'을 프로그래밍 하기 위한 프로그 래밍 펄스이다.
제3프로그래밍 단계는 도 18(c)에 도시된 중간임계 전압분포(VTHDX)로부터 제4임계 전압분포(VTHD4)로 프로그래밍 하는 단계(PGM3)에 대응될 수 있다. 제4임계 전압분포(VTHD4)가 '10'에 대응된다고 가정하면, 제3프로그래밍 단계에서 인가되는 프로그래밍 펄스(PGM31)는 메모리 셀에 '10'을 프로그래밍 하기 위한 프로그래밍 펄스이다.
프로그래밍 대상이 되는 메모리 셀에 프로그래밍 펄스가 인가되는 동안에, 프로그래밍 대상이 아닌 메모리 셀은 프로그래밍 금지 셀로 지정된다. 프로그래밍 금지 셀에는 프로그래밍 펄스가 인가되지 않고 프로그램 금지 전압이 인가될 수 있다.
물론, 이러한 프로그래밍 펄스와 데이터 값의 대응 관계는, 임계 전압 분포들과 데이터 값의 대응 관계에 따라 달라질 수 있다. 예를 들어, 제1 내지 제4임계 전압 분포들이 '11', '10', '00', '01'에 각각 대응된다고 가정하면, 제1프로그래밍 단계에서 인가되는 프로그래밍 펄스(PGM11)는 메모리 셀에 '10'을 프로그래밍 하기 위한 프로그래밍 펄스일 수 있고, 제3프로그래밍 단계에서 인가되는 프로그래밍 펄스(PGM31)는 메모리 셀에 '01'을 프로그래밍 하기 위한 프로그래밍 펄스일 수도 있다.
본 발명의 제4실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 제1 내지 제3프로그래밍 전압들(PGM11, PGM21, PGM31)을 인가한 이후에, 짝수 번째 비트 라인들에 연결된 메모리 셀들을 검증하고 홀수 번째 비트 라인들에 연결된 메모 리 셀들을 검증한다.
제1검증 단계(EVEN CELL VERIFY 영역)는, 제1비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 비휘발성 메모리 셀들에 기입된 데이터를 검증한다. 제2검증 단계(ODD CELL VERIFY 영역)는 제2비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 비휘발성 메모리 셀들에 기입된 데이터를 검증한다.
본 발명의 제4실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 제2검증 단계(ODD CELL VERIFY 영역) 이후에 제1 내지 제3프로그래밍 전압을 높여서, 제1 내지 제n프로그래밍 단계를 다시 수행할 수 있다.
도 17을 참조하면, 두 번째로 수행되는 제1프로그래밍 단계의 프로그래밍 펄스(PGM12)는, 첫 번째로 수행되는 제1프로그래밍 단계의 프로그래밍 펄스(PGM11)보다 소정의 전압 레벨(ΔVISPP) 만큼 높은 전압 레벨을 가진다. 즉, 첫 번째로 수행되는 제1프로그래밍 단계의 프로그래밍 펄스(PGM12)의 전압 레벨은 Vpgm_start1이고, 두 번째로 수행되는 제1프로그래밍 단계의 프로그래밍 펄스(PGM12)의 전압 레벨은 Vpgm_start1 + ΔVISPP이다.
마찬가지로, 두 번째로 수행되는 제2프로그래밍 단계의 프로그래밍 펄스(PGM22)와 두 번째로 수행되는 제3프로그래밍 단계의 프로그래밍 펄스(PGM32)도, 첫 번째로 수행되는 제2프로그래밍 단계의 프로그래밍 펄스(PGM21)와 제3프로그래 밍 단계의 프로그래밍 펄스(PGM31)보다 소정의 전압 레벨(ΔVISPP) 만큼 높은 전압 레벨을 가진다. 즉, 첫 번째로 수행되는 제2프로그래밍 단계의 프로그래밍 펄스(PGM21)의 전압 레벨은 Vpgm_start2이고, 두 번째로 수행되는 제2프로그래밍 단계의 프로그래밍 펄스(PGM22)의 전압 레벨은 Vpgm_start2 + ΔVISPP이다. 또한, 첫 번째로 수행되는 제3프로그래밍 단계의 프로그래밍 펄스(PGM31)의 전압 레벨은 Vpgm_start3이고, 두 번째로 수행되는 제3프로그래밍 단계의 프로그래밍 펄스(PGM32)의 전압 레벨은 Vpgm_start3 + ΔVISPP이다.
이러한 방식으로, 메모리 셀 프로그래밍이 종료될 때까지, 제1 내지 제3프로그래밍 단계는 반복적으로 수행된다.
도 18(a)는 본 발명의 제4실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법을 설명하는 도면이다.
도 17과 도 18(a)를 참조하여, 본 발명의 제4실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법과 본 발명의 제4실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법을 비교한다.
도 18(a)를 참조하면, 본 발명의 제4실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법은, '01'을 기입하기 위한 프로그래밍 펄스들('01' STATE 영역의 펄스들)을 순차적으로 인가하여 '01'의 프로그래밍을 완료하고, '00'을 기입하기 위한 프로그래밍 펄스들('0' STATE 영역의 펄스들)을 순차적으로 인가하여 '00'의 프로그래밍을 완료하고, '10'을 기입하기 위한 프로그래밍 펄스들('10' STATE 영역의 펄스들)을 순차적으로 인가하여 '10'의 프로그래밍을 완료한다. 또한, 각각의 프로그래밍 펄스들을 인가한 다음에, 인가된 프로그래밍 펄스에 따른 프로그래밍에 대한 검증을 각각 수행한다.
그러나, 이러한 방식에서는, 특정 프로그래밍 단계가 수행되는 도중에 이전 프로그래밍 단계에서 프로그래밍 된 메모리 셀의 임계 전압 분포가 변경되는 문제가 있다. 예를 들어, '01'을 기입하기 위한 프로그래밍 펄스들('01' STATE 영역의 펄스들)을 제1메모리 셀들에 인가하여 '01'의 프로그래밍을 완료한 이후에, '10'을 기입하기 위한 프로그래밍 펄스들('10' STATE 영역의 펄스들)을 제2메모리 셀들에 인가하면, '10'의 프로그래밍을 위하여 제2메모리 셀들로 인가되는 프로그래밍 펄스들('10' STATE 영역의 펄스들)에 의하여, 제1메모리 셀들 중에서 제2메모리 셀들에 인접하는 제1메모리 셀의 임계 전압 분포가 쉬프트 될 수 있다. 또한, 제2메모리 셀들에 '10'을 프로그래밍 할 때는, 제1메모리 셀들의 프로그래밍은 완료된 상태이다. 그러므로, 쉬프트 된 제1메모리 셀의 임계 전압 분포는 수정될 기회가 없는 문제가 있다.
도 18(c)에는, 제3프로그래밍 단계(PGM3)가 수행되는 도중에 제1프로그래밍 단계(PGM1)에서 프로그래밍 된 메모리 셀의 임계 전압 분포가 VTHD2에서 VTHD21로 이동하는 모습이 도시된다.
반면에, 본 발명의 제4실시예에 따른 메모리 셀 데이터 검증 방법은, '01'을 기입하기 위한 프로그래밍 펄스들(PGM11, PGM12, PGM13)을 모두 인가한 이후에, '00'을 기입하기 위한 프로그래밍 펄스들(PGM21, PGM22, PGM23)을 인가하지 않는 다. 그 대신, '01'을 기입하기 위한 첫 번째 프로그래밍 펄스(PGM11)을 인가한 이후에, '00'을 기입하기 위한 첫 번째 프로그래밍 펄스들(PGM21)를 인가한다. 그 다음에, '01'을 기입하기 위한 두 번째 프로그래밍 펄스(PGM12)을 인가한 이후에, '00'을 기입하기 위한 첫 번째 프로그래밍 펄스들(PGM22)를 인가한다. 그럼으로써, 본 발명의 제4실시예에 따른 메모리 셀 데이터 검증 방법은, 본 발명의 제4실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법에서 발생하는 메모리 셀의 임계 전압 분포의 변경을 방지할 수 있다.
이상에서 설명된 본 발명에 따른 메모리 셀 데이터 프로그래밍/검증 방법은, 메모리 셀에 기입된 데이터를 독출하는 데 이용될 수도 있다. 또한, 본 발명에 따른 메모리 셀 데이터 프로그래밍/검증 방법은 메모리 셀 프로그래밍 방법의 일부로 이용될 수도 있다.
본 발명이 적용되는 메모리 셀은 n비트의 데이터가 저장되는 멀티-레벨 플래시 메모리 셀일 수 있다. 또한, 상기 메모리 셀은 n비트의 데이터가 저장되는 NAND 플래시 메모리 셀일 수도 있다. 또한, 상기 메모리 셀의 임계 전압은, 2n개의 임계 전압 분포들 중에서 하나에 속할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1(a)는 홀수 번째 비트 라인들에 연결되는 메모리 셀들과 짝수 번째 비트 라인들에 연결되는 메모리 셀들을 별도로 프로그래밍 하는 비휘발성 메모리 장치의 일부를 나타내는 도면이다.
도 1(b)는 도 1(a)의 비휘발성 메모리 장치에 데이터를 프로그래밍 하는 모습을 나타내는 도면이다.
도 2(a)는 2개의 임계 전압 분포들을 이용하여 1비트의 데이터를 기입하는 예를 설명하기 위한 도면이다.
도 2(b)는 4개의 임계 전압 분포들을 이용하여 2비트의 데이터를 기입하는 첫 번째 예를 설명하기 위한 도면이다.
도 2(c)는 4개의 임계 전압 분포들을 이용하여 2비트의 데이터를 기입하는 두 번째 예를 설명하기 위한 도면이다.
도 3(a)와 도 3(b)는 인접하는 워드 라인 사이 또는 인접하는 비트 라인 사이에는 존재하는 용량성 커플링 때문에, 이미 프로그래밍 되어 있던 메모리 셀의 임계 전압 분포가 변경되는 모습을 나타내는 도면이다.
도 4와 도 5는 인접한 비트 라인들에 연결되는 메모리 셀들을 동시에 프로그래밍 하는 비휘발성 메모리 장치를 나타내는 도면이다.
도 6은 도 4와 도 5의 비트 라인들을 자세하게 나타내는 도면이다.
도 7은 본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법을 설명하는 도면이다.
도 8은 도 7의 메모리 셀 데이터 프로그래밍/검증 방법을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 제1실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법을 나타내는 순서도이다.
도 10은 본 발명의 제1실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법을 설명하는 도면이다.
도 11은 도 10의 메모리 셀 데이터 프로그래밍/검증 방법을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 제2실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법을 설명하는 도면이다.
도 13은 본 발명의 제2실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법을 설명하는 도면이다.
도 14는 본 발명의 제3실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법을 설명하는 도면이다.
도 15는 본 발명의 제3실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법을 나타내는 순서도이다.
도 16은 본 발명의 제3실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법을 설명하는 도면이다.
도 17은 본 발명의 제4실시예에 따른 메모리 셀 데이터 프로그래밍/검증 방법을 설명하는 도면이다.
도 18은 본 발명의 제4실시예와 비교하기 위한 메모리 셀 데이터 프로그래밍/검증 방법을 설명하는 도면이다.

Claims (29)

  1. 제1비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증하는, 제1검증 단계; 및
    제2비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증하는, 제2검증 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 데이터 검증 방법.
  2. 제1항에 있어서, 상기 제2검증 단계는,
    상기 제1검증 단계의 모든 검증 전압 레벨들에 의한 데이터 검증을 수행한 이후에, 수행되는 것을 특징으로 하는 비휘발성 메모리 셀 데이터 검증 방법.
  3. 제1항에 있어서,
    상기 제1비트라인 그룹은 짝수 번째 비트라인들을 포함하고 상기 제2비트라인 그룹은 홀수 번째 비트라인들을 포함하거나,
    또는, 상기 제1비트라인 그룹은 홀수 번째 비트라인들을 포함하고 상기 제2비트라인 그룹은 짝수 번째 비트라인들을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀 데이터 검증 방법.
  4. 제1항에 있어서,
    상기 제1검증 단계 이전에, 상기 제1비트라인 그룹에 속하는 제1비트라인들을 프리차지하는, 제1프리차지 단계; 및
    상기 제2검증 단계 이전에, 상기 제2비트라인 그룹에 속하는 제2비트라인들을 프리차지하는, 제2프리차지 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 데이터 검증 방법.
  5. 제1항에 있어서, 상기 검증 단계들 이전에,
    상기 비휘발성 메모리 셀들에 데이터를 기입하는 프로그래밍 단계를 더 구비하고,
    상기 프로그래밍 단계에서 이용되는 프로그래밍 전압 레벨은, 상기 검증 단계들에서 이용되는 검증 전압 레벨보다 높은 것을 특징으로 하는 비휘발성 메모리 셀 데이터 검증 방법.
  6. 제1항에 있어서, 상기 제1검증 단계와 상기 제2검증 단계 중의 적어도 하나의 검증 단계는,
    상기 메모리 셀에 기입된 데이터를 독출하기 위한 디벨롭 전류를 공급하는 것을 특징으로 하는 비휘발성 메모리 셀 데이터 검증 방법.
  7. 제1항에 있어서, 상기 제1검증 단계는,
    상기 비휘발성 메모리 셀들에 연결된 워드라인을 제1검증 전압으로 설정한 상태에서, 상기 제1검증 전압을 이용하여 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증하고,
    상기 제2검증 단계는,
    상기 비휘발성 메모리 셀들에 연결된 워드라인을 제2검증 전압으로 설정한 상태에서, 상기 제2검증 전압을 이용하여 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증하고,
    상기 제2검증 전압은, 상기 제1검증 전압보다 높은 것을 특징으로 하는 비휘발성 메모리 셀 데이터 검증 방법.
  8. 제1항에 있어서, 상기 비휘발성 메모리 셀은,
    n(n은 2이상의 자연수)비트의 데이터가 저장되는 멀티-레벨 플래시 메모리 셀인 것을 특징으로 하는 비휘발성 메모리 셀 데이터 검증 방법.
  9. 복수개의 비트라인들을 N(N은 자연수)개의 비트라인 그룹으로 구분하는 단계;
    제1비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증하는, 제1검증 단계;
    제i(i는 2이상이고 N-1이하의 자연수)비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증하는, 제i검증 단계; 및
    제N비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증하는, 제N검증 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 데이터 검증 방법.
  10. 제1 내지 제n(n은 2이상의 자연수)프로그래밍 전압을 이용하여 비휘발성 메모리 셀들에 데이터를 각각 기입하는 제1 내지 제n프로그래밍 단계;
    제1비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증하는 제1검증 단계; 및
    제2비트라인 그룹에 속하는 비트라인들에 연결된 비휘발성 메모리 셀들에 대하여, 검증 전압 레벨을 변경시키면서 상기 비휘발성 메모리 셀들에 기입된 데이터를 검증하는 제2검증 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 프로그래밍 방법.
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