KR101705294B1 - 플래시 메모리 및 그 프로그램 방법 - Google Patents

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Abstract

문턱값 분포폭의 좁은 대역화를 도모할 수 있는 NAND형 플래시 메모리의 프로그램 방법을 제공한다.
본 발명의 플래시 메모리의 프로그램 방법은, 선택 워드 라인에 프로그램 전압을 인가한 후, 선택 메모리 셀의 문턱값의 합격 여부를 검증하는 베리파이 독출(verify read)을 포함하고, 베리파이 독출은 비트 라인에 전압을 프리차지하는 스텝; 프리차지된 비트 라인의 전압을 소스 라인으로 방전 가능하게 하는 방전 스텝; 및 방전 스텝 후에 비트 라인의 전압을 센싱하는 스텝;을 포함하며, 비트 라인의 방전 개시로부터 센스 개시까지의 디스차지 기간은, 이후의 프로그램 전압 인가 후의 베리파이 독출에서 보다 최초의 프로그램 전압 인가 후의 베리파이 독출에서 길게 설정된다.

Description

플래시 메모리 및 그 프로그램 방법{FLASH MEMORY AND PROGRAMMING METHOD THEREOF}
본 발명은 NAND형 플래시 메모리 등의 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 프로그램의 베리파이 방법에 관한 것이다.
NAND형 플래시 메모리는 복수의 NAND 스트링으로 구성되고 하나의 NAND 스트링은, 직렬로 접속된 복수의 메모리 셀; 메모리 셀의 일단부에 접속된 소스 라인측 선택 트랜지스터; 및 다른 일단부에 접속된 비트 라인측 선택 트랜지스터;를 갖는다. 각 메모리 셀의 제어 게이트는 대응되는 워드 라인에 접속되고, 소스 라인측 선택 트랜지스터의 게이트에는 선택 게이트 라인(SGS), 비트 라인측 선택 트랜지스터의 게이트에는 선택 게이트 라인(SGD)이 접속되어 있다. 이러한 NAND 스트링은 P웰 내에 행 방향으로 복수개 형성되고, 하나의 P웰이 메모리 셀 어레이의 하나의 블록을 구성하고 있다.
메모리 셀은 터널 산화막을 통해 형성된 플로팅 게이트(전하 축적층); 플로팅 게이트 상에 유전체막을 통해 형성된 제어 게이트를 포함하는 NMOS형 구조를 가지고, 플로팅 게이트에 전자가 축적되면, 메모리 셀의 문턱값은 양의(정(正)) 방향으로 시프트되고, 이 상태는 일반적으로 데이터 "0"로 불린다. 한편, 플로팅 게이트로부터 전자가 방출되면, 문턱값은 0 또는 음의(부(負)) 방향으로 시프트(shift)되고, 이 상태는 데이터 "1"로 불린다. 도 1은 메모리 셀의 데이터 "0", "1"의 문턱값의 분포폭을 나타내고, 메모리 셀의 문턱값이 이 분포폭 내가 되도록 프로그램이나 소거가 제어된다.
　메모리 셀의 터널 산화막이나 플로팅 게이트에는 제조 공정의 파라미터의 변동이나 경시 변화 등의 요인에 의해 불균형이 있기 때문에, 모든 메모리 셀이 반드시 균일하다고 할 수는 없다. 즉, 어떤 메모리 셀에서는 전자가 주입되기 쉽고, 어떤 메모리 셀에서는 전자가 주입되기 어려우며, 양자에 동일한 프로그램 전압을 인가하더라도, 양자의 문턱값의 시프트량은 상대적으로 다르다. 따라서, 어떤 메모리 셀은 "0"의 문턱값 분포폭 내에 곧바로 도달하지만, 어떤 메모리 셀은 "0"의 문턱값 분포폭 내로 바로 도달하지 못하는 사태가 발생한다. 이러한 사태에 대처하기 위해, 통상 프로그램 베리파이(verify)에 의해, 전자의 주입이 불충분한 메모리 셀에는 다시 프로그램 전압을 인가하여 메모리 셀의 문턱값이 "0"의 분포폭 내에 도달하도록 제어하고 있다.
메모리 셀의 문턱값 분포폭을 좁게 하고, 또한 고속으로 전자 주입을 실시할 수 있는 프로그램 방법이 특허 문헌 1 등에 개시되어 있다. 이 프로그램 방법은, 도 2에 도시한 바와 같이, 프로그램 전압을 복수의 펄스로 분할하고, 이것을 메모리 셀의 제어 게이트에 인가하고 있다. 제어 게이트에 인가되는 최초의 프로그램 전압의 파고치는 Vpgm이고, 펄스의 파고치는 서서히 △Vpp 만큼 높아진다. 펄스폭은 일정 시간이고, 1회의 전자 주입 동작에서의 메모리 셀의 문턱값의 최대 시프트량 △Vth가 △Vpp와 동일하게 된다. 또한, 프로그램 펄스 전압의 오버슛(overshoot)에 의해 문턱값의 시프트량을 정확하게 제어하기 어려운 점을 감안하여, 프로그램 펄스 전압을 저전압폭 부분과 고전압폭 부분으로 나누고, 오버슛 전압의 영향을 억제하는 프로그램 방법이 특허 문헌 2 등에 개시되어 있다.
프로그램/소거(program/erase)가 반복되면, 터널 산화막의 막질 열화 등의 원인에 의해, 프로그램이 빠른 메모리 셀과, 프로그램이 느린 메모리 셀로 혼재된다. 즉, 동일한 프로그램 전압을 인가하였을 때, 프로그램이 빠른 메모리 셀은 문턱값의 시프트량이 크고, 프로그램이 느린 메모리 셀은 문턱값의 시프트량이 작다. 이러한 상태에서, 초기 베리파이가 이루어지면, 프로그램이 빠른 메모리 셀의 문턱값이, 목표로 하는 문턱값(베리파이 전압)에 도달하지 못하였음에도 불구하고, 외관상 그 문턱값이 크게 비추어져 합격으로 판정되는 경우가 있다.
도 3은, 메모리 셀 어레이의 개략적인 구성을 나타내는 도면이고, 도 4는, 프로그램 베리파이 독출(verify read)시의 각 부의 전압 파형을 나타내는 도면이다. 시각(T1)에서 비트 라인으로의 프리차지(precharge)가 행해진다. 선택 게이트 라인(BLS)이 H 레벨로 천이되고, 비트 라인 선택 트랜지스터가 온 되며, 선택 게이트 라인(SGD)이 H 레벨로 천이되며, 비트 라인측 선택 트랜지스터가 온 되고, 비선택 워드 라인으로 메모리 셀의 프로그램 상태에 관계없이 메모리 셀을 온 시키는 패스 전압이 인가되며, 선택 워드 라인에 베리파이 전압이 인가되고, 선택 게이트 라인(SGS)이 L 레벨로 천이되며, 소스 라인측 선택 트랜지스터는 오프되고, 비트 라인 선택 트랜지스터의 게이트 라인(BLS)이 H 레벨로 천이되어 온 된다. 이와 같이, 비트 라인(BLi, BLi+1, BLi+2, BLi+3)에는 페이지 버퍼/센스 회로(10)로부터 프리차지 전압이 공급된다.
시각(T2)에서 비트 라인의 디스차지(discharge)(방전)가 행해진다. 선택 게이트 라인(SGS)이 H 레벨로 천이되고, 소스 라인측 선택 트랜지스터가 온 된다. 또한, 소스 라인(SL)은 트랜지스터(Q1)를 온 시킴으로써 접지된다. 이하의 설명에서, 데이터 "0"을 프로그램하는 메모리 셀을 선택 메모리 셀, 데이터 "1"을 보유하는 메모리 셀을 비선택 메모리 셀이라고 한다.
디스차지 기간, 선택 메모리 셀의 문턱값이 베리파이 전압 보다 크면, 선택 메모리 셀은 오프가 되고, 그 비트 라인의 전위는 방전되지 않고 거의 일정하며, 한편, 선택 메모리 셀의 문턱값이 베리파이 전압 이하인 경우, 선택 메모리 셀이 온 되고, 그 비트 라인의 전위는 방전에 의해 강하된다. 시각(T3)에서 비트 라인의 전위가 센스 회로(10)에 의해 센싱되고, 시각(T4)에서 센스 회로에 의해 센싱된 전위가 래치된다.
도 3에 있어서, MC1, MC2, MC3은 선택 메모리 셀, MC4는 비선택 메모리 셀이고, MC2가 프로그램이 빠른 메모리 셀, MC1, MC3가 프로그램이 느린 메모리 셀이다. 프로그램이 빠른 메모리 셀(MC2)은 최초 프로그램 전압의 인가에 의해 비교적 많은 전자가 플로팅 게이트에 주입되고, 문턱값의 시프트량이 커진다. 프로그램이 느린 메모리 셀(MC1, MC3)은 전자의 주입량이 그다지 많지 않고, 문턱값의 시프트량이 작다. 일반적으로, 최초의 프로그램 전압의 인가로 베리파이 전압을 넘는, 프로그램이 빠른 메모리 셀의 수는 상대적으로 많지 않다. 이에 따라, 최초의 프로그램 전압을 인가한 최초의 베리파이에서 프로그램이 느린 메모리 셀이 온 되고, 소스 라인(SL)으로 단번에 비트 라인으로부터의 전류가 방전되면, 소스 라인(SL)은 그 자체의 저항(R)에 의해 일시적으로, 예컨대 0.1~0.2V 정도 전압이 상승한다. 소스 라인(SL)의 전압이 상승하였을 때, 메모리 셀의 게이트/소스간 전압이 작아지고, 이 때, 선택 메모리 셀의 독출이 이루어지면, 프로그램이 빠른 메모리 셀의 문턱값이 외관상 크게 반영되게 된다.
도 5의 (A)는, 최초의 프로그램 전압을 인가하였을 때의 최초 베리파이시의 문턱값 분포의 예시이고, 도 5의 (B)는, 프로그램 전압을 종료하였을 때의 베리파이시의 문턱값 분포의 예시이다. 도 5의 (A)에 도시한 바와 같이, 최초의 프로그램 전압을 인가하였을 때, 대부분의 선택 메모리 셀의 문턱값 분포(Vth_s)는 베리파이 전압 보다 작다. 한편, 프로그램이 빠른 메모리 셀은 문턱값의 시프트량이 크고, 소스 라인(SL)의 전압이 뜬 상태에서 독출이 이루어지면, 문턱값 분포(Vth_f)가 베리파이 전압 보다 높게 비추어지게 된다. 문턱값(Vth_f)이 베리파이 전압 보다 높으면 검증된 선택 메모리 셀, 다음의 프로그램 전압이 인가될 때 프로그램이 금지되도록, 그 비트 라인으로 양의 전압이 인가된다.
모든 선택 메모리 셀의 문턱값이 베리파이 전압 보다 크다고 검증되면 베리파이가 종료된다. 이 때, 도 5의 (B)에 도시한 바와 같이, 프로그램이 느린 메모리 셀의 문턱값(Vth_s)은 베리파이 전압을 넘고 있지만, 프로그램이 빠른 메모리 셀의 문턱값(Vth_f)이 외관상 베리파이 전압 보다 높다고 판정된 경우에는, 그 문턱값(Vth_f)이 베리파이 전압 보다 낮을 수 있다. 따라서, 프로그램이 빠른 메모리 셀과 프로그램이 느린 메모리 셀이 혼재된 상태에서 프로그램을 실시하면, 데이터 "0"의 문턱값 분포폭을 좁게 할 수 없고, 또한 문턱값이 낮기 때문에 데이터 "0"의 유지 특성이 열화되게 된다.
특허문헌 1: 일본 특허 제 3626221호 공보 특허문헌 2: 일본 특허 제 5522682호 공보
본 발명은 이러한 종래의 과제를 해결하고, 문턱값 분포폭의 좁은 대역화(협대역화)를 도모할 수 있는 NAND형 플래시 메모리의 프로그램 방법을 제공한다.
또한 본 발명은 데이터 유지 특성을 개선한 NAND형 플래시 메모리의 프로그램 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 프로그램 방법은, 메모리 셀이 직렬로 접속된 NAND 스트링이 형성된 메모리 어레이를 갖는 플래시 메모리로서, 선택 워드 라인에 프로그램 전압을 인가한 후, 선택 메모리 셀의 문턱값의 합격 여부를 검증하는 베리파이 독출을 포함하고, 상기 베리파이 독출은 비트 라인에 전압을 프리차지하는 프리차지 스텝; 프리차지된 비트 라인의 전압을 소스 라인으로 방전 가능하게 하는 방전 스텝; 및 방전 스텝 후에 비트 라인의 전압을 센싱하는 센스 스텝;을 포함하고, 비트 라인의 방전 개시로부터 센스 개시까지의 디스차지 기간은, 이후의 프로그램 전압 인가 후의 베리파이 독출에서 보다 최초의 프로그램 전압 인가 후의 베리파이 독출에서 길게 설정된다.
바람직하게는, 베리파이 독출이 복수회 행해질 때, 상기 디스차지 기간이 서서히 단축되도록 설정된다. 바람직하게는, 베리파이 독출이 복수회 행해질 때, 최초의 프로그램 전압 인가 후의 베리파이 독출시에만, 상기 방전 시간이 다른 베리파이 독출시 보다 길게 설정된다. 바람직하게는, 상기 비트 라인의 방전 개시는, NAND 스트링의 소스 라인측 선택 트랜지스터를 도통시켰을 때이다. 바람직하게는, 상기 센스 개시는 비트 라인이 센스 회로에 전기적으로 접속되었을 때이다. 바람직하게는, 상기 방전 기간은 데이터 "0"을 프로그램하는 메모리 셀의 수에 따라 가변된다. 바람직하게는, 최초의 프로그램 전압 인가 후의 베리파이 독출시의 디스차지 기간은 적어도 6 μm 보다 크게 설정된다.
본 발명에 따른 플래시 메모리는, 메모리 셀이 직렬로 접속된 NAND 스트링이 형성된 메모리 어레이; 메모리 어레이의 워드 라인을 선택하는 선택 수단; 상기 선택 수단에 의해 선택된 워드 라인에 프로그램 전압을 인가하는 인가 수단; 및 프로그램 전압이 인가된 후에 선택 메모리 셀의 문턱값의 합격 여부를 검증하는 베리파이 독출 수단을 가지며, 상기 베리파이 독출 수단은, 상기 선택 수단에 의해 선택된 워드 라인에 베리파이 전압을 인가하는 수단; 베리파이 전압이 인가되었을 때, 선택 메모리 셀에 접속된 비트 라인의 전압을 소스 라인으로 방전 가능하게 하는 방전 수단; 상기 방전 수단의 방전 후에 비트 라인의 전압을 감지하는 감지 수단; 및 상기 방전 수단에 의한 비트 라인의 방전 개시로부터 상기 감지 수단에 의한 감지 개시까지의 디스차지 기간을, 이후의 프로그램 전압 인가 후의 베리파이 독출시 보다 최초의 프로그램 전압 인가 후의 베리파이 독출시에 길게 설정하는 설정 수단;을 갖는다.
바람직하게는, 상기 베리파이 독출 수단은 비트 라인을 프리차지하는 프리차지 수단을 포함하고, 상기 방전 수단은 프리차지된 비트 라인을 방전 가능하게 한다. 바람직하게는, 상기 설정 수단은 베리파이 독출이 복수회 행해질 때, 상기 디스차지 기간을 서서히 단축되도록 설정한다. 바람직하게는, 상기 설정 수단은 상기 디스차지 기간을, 데이터 "0"을 프로그램하는 메모리 셀의 수에 따라 가변한다. 바람직하게는, 상기 방전 수단은 NAND 스트링의 소스 라인 선택 트랜지스터를 도통시킴으로써, 비트 라인의 전압을 소스 라인으로 방전 가능하게 한다. 바람직하게는, 상기 감지 수단은 비트 라인을 센스 회로에 접속하기 위한 비트 라인 선택 트랜지스터를 포함하고, 비트 라인 선택 트랜지스터에 의해 비트 라인이 센스 회로에 전기적으로 접속되었을 때 상기 감지가 개시된다.
본 발명에 의하면, 최초의 프로그램 전압 인가 후의 베리파이 독출시의 센스를 개시할 때의 디스차지 기간을, 이후의 프로그램 전압 인가 후의 베리파이 독출시의 센스를 개시할 때의 디스차지 기간 보다 길게 함으로써, 소스 라인의 전압이 상승하는 동안에 선택 메모리 셀의 합격 여부의 검증을 실시하는 것을 억제하고, 이에 따라, 선택 메모리 셀의 문턱값의 검증을 더욱 정확하게 실시할 수 있다. 그 결과, 프로그램의 속도에 불균형이 있는 것이 혼재되어 있다 하더라도, 문턱값 분포폭의 좁은 대역화를 도모할 수 있고, 또한 메모리 셀의 데이터 유지 특성을 향상시킬 수 있다.
도 1은 NAND형 플래시 메모리의 데이터 "1", "0"의 관계를 설명하는 도면이다.
도 2는 종래의 프로그램 전압의 인가 방법의 일예를 설명하는 도면이다.
도 3은 NAND형 플래시 메모리의 프로그램시의 베리파이 독출을 설명하는 도면이다.
도 4는 베리파이 독출시의 각 부의 전압 파형을 나타내는 도면이다.
도 5는 프로그램이 빠른 메모리 셀의 문턱값 분포폭이 넓어지는 원인을 설명하는 도면이다.
도 6은 본 발명의 실시예에 따른 NAND형 플래시 메모리의 전체 구성의 일예를 나타내는 블록도이다.
도 7은 NAND 스트링의 등가 회로도이다.
도 8은 플래시 메모리의 동작시에 각 부에 인가되는 전압의 일예를 나타내는 도면이다.
도 9은 플래시 메모리의 센스 회로와 비트 라인 선택 회로의 일예를 나타내는 도면이다.
도 10은 본 발명의 실시예에 의한 프로그램 방법을 설명하는 흐름도이다.
도 11은 본 발명의 실시예에 따른 베리파이 독출 동작을 설명하는 흐름도이다.
도 12는 본 발명의 실시예에 따른 베리파이 독출시의 각 부의 전압 파형을 나타내는 도면이다.
도 13의 (A)는 선택 메모리 셀의 문턱값이 베리파이 전압 보다 충분히 작을 때의 방전 시간과 셀 전류와의 관계를 나타내는 도면이고, 도 13의 (B)는 방전 시간과 소스 라인의 전압과의 관계를 나타내는 도면이며, 도 13의 (C)는 방전 시간과 셀 전류와의 관계를 나타내는 도면이다.
도 14는 본 발명의 제2의 실시예에 따른 베리파이 독출 동작을 설명하는 흐름도이다.
도 15는 본 발명의 제3의 실시예에 따른 베리파이 독출 동작을 설명하는 흐름도이다.
이하, 본 발명의 실시의 형태에 대해 도면을 참조하여 상세히 설명하기로 한다. 또한 도면은 이해를 쉽게 하기 위해 각 부를 강조하여 나타내고 있고, 실제 디바이스의 스케일과는 동일하지 않은 점에 유의해야 한다.
도 6은, 본 실시예에 따른 NAND형 플래시 메모리의 일 구성예를 나타내는 블록도이다. 동 도면에 도시한 바와 같이, 플래시 메모리(100)는 매트릭스형으로 배열된 복수의 메모리 셀이 형성된 메모리 어레이(110); 외부 입출력 단자 I/O에 접속된 입출력 버퍼(120); 입출력 버퍼(120)로부터의 어드레스 데이터를 받는 어드레스 레지스터(130); 입출력되는 데이터를 보유하는 캐시 메모리 장치(140); 입출력 버퍼(120)로부터의 커멘드 데이터 및 외부 제어 신호(미도시의 칩 인에이블이나 어드레스 래치 인에이블 등)에 따라 각 부를 제어하는 제어 신호(C1, C2, C3) 등을 생성하는 콘트롤러(150); 어드레스 레지스터(130)로부터의 행 어드레스 정보(Ax)를 디코딩하고, 디코딩 결과에 따라 블록 선택 및 워드 라인 선택 등을 실시하는 워드 라인 선택 회로(160); 비트 라인을 통해 독출된 데이터를 보유하거나, 비트 라인을 통해 프로그램 데이터 등을 보유하는 페이지 버퍼/센스 회로(170); 어드레스 레지스터(130)로부터의 열 어드레스 정보(Ay)를 디코딩하고, 그 디코딩 결과에 따라 비트 라인의 선택 등을 실시하는 열선택 회로(180); 데이터의 독출, 프로그램(기입) 및 소거 등을 위해 필요한 전압(프로그램 전압(Vpgm), 패스 전압(Vpass), 독출 전압(Vread), 소거 전압(Vers)(소거 펄스, 베리파이 전압 등을 포함))을 생성하는 내부 전압 발생 회로(190); 및 내부 시스템 클록(CLK)을 발생하는 시스템 클록 발생 회로(200);를 포함하여 구성된다.
메모리 어레이(110)는 열 방향으로 배치된 복수의 블록(BLK(0), BLK(1),...,BLK(m))을 갖는다. 블록의 일단부에는 페이지 버퍼/센스 회로(170)가 배치된다. 단, 페이지 버퍼/센스 회로(170)는 블록의 타단부, 또는 양단부에 배치될 수도 있다.
하나의 블록에는, 도 7에 도시한 바와 같이, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛(NU)이 복수개 형성되고, 하나의 블록 내에 n＋1개의 스트링 유닛(NU)이 행 방향으로 배열되어 있다. NAND 스트링 유닛(NU)은 직렬로 접속된 복수의 메모리 셀(MCi(i=0, 1,...,31)); 일단부인 메모리 셀(MC31)에 접속된 비트 라인측 선택 트랜지스터(TD); 및 타단부인 메모리 셀(MC0)에 접속된 소스 라인측 선택 트랜지스터(TS);를 포함하고, 비트 라인측 선택 트랜지스터(TD)의 드레인은 대응되는 하나의 비트 라인(BL)에 접속되고, 소스 라인측 선택 트랜지스터(TS)의 소스는 공통의 소스 라인(SL)에 접속된다. 메모리 셀(MCi)의 컨트롤 게이트는 워드 라인(WLi)에 접속되고, 비트 라인측 선택 트랜지스터(TD)의 게이트는 선택 게이트 라인(SGD)에 접속되며, 소스 라인측 선택 트랜지스터(TS)의 게이트는 선택 게이트 라인(SGS)에 접속된다. 워드 라인 선택 회로(160)는 행 어드레스(Ax)에 따라 블록을 선택할 때, 그 선택된 블록의 선택 게이트 라인(SGS, SGD)을 통해 선택 트랜지스터(TD, TS)를 선택적으로 구동한다.
메모리 셀은 전형적으로 P웰 내에 형성된 N형의 확산 영역인 소스/드레인; 소스/드레인간의 채널 상에 형성된 터널 산화막; 및 터널 산화막 상에 형성된 플로팅 게이트(전하 축적층); 플로팅 게이트 상에 유전체막을 통해 형성된 컨트롤 게이트;를 포함하는 MOS 구조를 갖는다. 플로팅 게이트에 전하가 축적되어 있지 않을 때, 즉 데이터 "1"이 기입되어 있을 때, 문턱값은 음의 상태에 있고, 메모리 셀은 컨트롤 게이트가 0V로 온 상태이다. 플로팅 게이트에 전자가 축적되었을 때, 즉 데이터 "0"이 기입되어 있을 때, 문턱값은 양의 방향으로 시프트되고, 메모리 셀은 컨트롤 게이트가 0V로 오프 상태이다. 단, 메모리 셀은 단(單; single) 비트를 기억하는 것에 한정되지 않고, 다(多; multi) 비트를 기억하는 것이어도 무방하다.
도 8은, 플래시 메모리의 각 동작시에 인가되는 바이어스 전압의 일예를 나타낸 테이블이다. 독출 동작에서는 비트 라인에 어떤 양의 전압을 인가하고, 선택된 워드 라인에 어떤 전압(예컨대 0V)을 인가하며, 비선택 워드 라인에 패스 전압(Vpass)(예컨대, 4.5V)를 인가하고, 선택 게이트 라인(SGD, SGS)에 양의 전압(예컨대, 4.5V)을 인가하며, 비트 라인측 선택 트랜지스터(TD), 소스 라인측 선택 트랜지스터(TS)를 온으로 하여, 공통 소스 라인에 0V를 인가한다. 프로그램 동작에서는 선택된 워드 라인에 고전압의 프로그램 전압(Vpgm)(15~20V)을 인가하고, 비선택의 워드 라인에 중간의 패스 전압(예컨대, 10V)을 인가하며, 비트 라인측 선택 트랜지스터(TD)를 온으로 하고, 소스 라인측 선택 트랜지스터(TS)를 오프로 하여, "0" 또는 "1"의 데이터에 따른 전위를 비트 라인으로 공급한다. 소거 동작에서는 블록 내의 선택된 워드 라인, 즉 제어 게이트에 어떤 전압(예컨대, 0V)을 인가하고, P웰에 고전압(예컨대, 20V)의 소거 펄스를 인가하며, 부유 게이트의 전자를 기판으로 뽑아 냄으로써, 블록 단위로 데이터를 소거한다.
도 9에 센스 회로와 비트 라인 선택 회로의 일예를 나타낸다. 여기서는 1 페이지가 짝수 비트 라인(BLe)과 홀수 비트 라인(BLo)의 쌍으로 구성되는 예로 되어 있다. 페이지 버퍼/센스 회로(170)는 센스 회로(172)와, 센싱된 데이터를 보유하는 래치 회로(174)를 포함한다. 센스 회로(172)는 비트 라인 선택 회로(182)를 통해 짝수 비트 라인(BLe) 및 홀수 비트 라인(BLo)에 접속되고, 즉, 하나의 센스 회로(172)는 한쌍의 짝수 비트 라인(BLe)과 홀수 비트 라인(BLo)에 의해 공유된다. 단, 이러한 구성은 일예로서, 비트 라인을 반드시 짝수 비트 라인과 홀수 비트 라인으로 나눌 필요는 없고, 그 경우, 각 비트 라인 마다 센스 회로가 접속된다.
비트 라인 선택 회로(182)는 짝수 비트 라인(BLe)를 선택하기 위한 짝수 비트 라인 선택 트랜지스터(BLSe); 홀수 비트 라인(BLo)을 선택하기 위한 홀수 비트 라인 선택 트랜지스터(BLSo); 및 짝수 비트 라인 선택 트랜지스터(BLSe) 및 홀수 비트 라인 선택 트랜지스터(BLSo)의 공통 노드(N1)와 센스 회로(172) 사이에 접속된 비트 라인 선택 트랜지스터(BLS);를 포함한다. 이러한 트랜지스터(BLSe, BLSo, BLS)는 N형의 MOS 트랜지스터이다.
짝수 및 홀수 비트 라인 선택 트랜지스터(BLSe, BLSo), 및 비트 라인 선택 트랜지스터(BLS)의 게이트에는 콘트롤러(150)로부터의 제어 신호가 인가되고, 이러한 트랜지스터는 독출, 프로그램, 소거시에 선택적으로 온 또는 오프된다. 예컨대, 독출 동작에 있어서, 짝수 비트 라인(BLe)이 선택될 때, 홀수 비트 라인(BLo)은 비선택이 되고, 짝수 비트 라인 선택 트랜지스터(BLSe), 비트 라인 선택 트랜지스터(BLS)가 온 되고, 홀수 비트 라인 선택 트랜지스터(BLSo)가 오프된다. 또한, 홀수 비트 라인(BLo)이 선택될 때, 짝수 비트 라인(BLe)이 비선택이 되고, 홀수 비트 라인 선택 트랜지스터(BLSo), 비트 라인 선택 트랜지스터(BLS)가 온 되고, 짝수 비트 라인 선택 트랜지스터(BLSe)가 오프된다.
비트 라인 선택 회로(182)는 또한, 짝수 비트 라인(BLe)과 가상 전원(VPRE) 사이에 접속된 짝수 바이어스 트랜지스터(YBLe)과, 홀수 비트 라인(BLo)과 가상 전원(VPRE) 사이에 접속된 홀수 바이어스 트랜지스터(YBLo)를 갖는다. 짝수 및 홀수 바이어스 트랜지스터(YBLe, YBLo)는 N형의 MOS 트랜지스터로 구성된다.
짝수 및 홀수 바이어스 트랜지스터(YBLe, YBLo)의 게이트에는 콘트롤러(150)로부터의 제어 신호가 인가되고, 이러한 트랜지스터는 독출, 프로그램, 소거시에 선택적으로 온 또는 오프된다. 또한, 가상 전원(VPRE)에는 콘트롤러(150)의 제어에 의해 내부 전압 발생 회로(190)에서 생성된 전압을 공급할 수 있다. 예컨대, 페이지 독출시에, 짝수 비트 라인(BLe)이 선택되고, 홀수 비트 라인(BLo)이 비선택될 때, 짝수 바이어스 트랜지스터(YBLe)가 오프되고, 홀수 바이어스 트랜지스터(YBLo)가 온 되며, 홀수 비트 라인(BLo)에는 가상 전원(VPRE)에 의해 실드 전위(GND)가 공급된다. 또한, 짝수 비트 라인(BLe)이 비선택되고, 홀수 비트 라인(BLo)이 선택될 때, 짝수 바이어스 트랜지스터(YBLe)가 온 되고, 홀수 바이어스 트랜지스터(YBLo)가 오프되며, 짝수 비트 라인(BLe)에는 가상 전원(VPRE)에 의해 실드 전위가 공급된다. 프로그램시에는 가상 전원(VPRE)으로 프로그램 금지 전압이 공급되고, 비선택 비트 라인의 메모리 셀의 채널은 기입 금지 전압으로 바이어스 또는 프리차지된다.
센스 회로(172)는 짝수 및 홀수 비트 라인의 공통의 비트 라인에 직렬로 접속된 클램프 트랜지스터(CLAMP); 센스 노드(SNS)에 접속된 프리차지용 트랜지스터(BLPRE); 센스 노드(SNS)에 접속된 캐패시터(Cp); 및 센스 노드(SNS)와 래치 회로(174) 사이에 접속된 전송 트랜지스터(BLCD);를 포함한다. 센스 회로(172)의 트랜지스터는 N형의 MOS 트랜지스터이고, 이 트랜지스터는 콘트롤러(150)로부터의 제어 신호에 의해 선택적으로 온 또는 오프된다. 독출을 실시할 때, 프리차지용 트랜지스터(BLPRE)가 온 되고, 전원(VPRE)으로부터 공급된 프리차지 전압은 클램프 트랜지스터(CLAMP)를 통해 선택된 짝수 또는 홀수 비트 라인을 충전한다. 센스 노드(SNS)는 그 후에 독출된 H 레벨 또는 L 레벨의 전위를 보유하며, 이 전위는 전송 트랜지스터(BLCD)를 온 시킴으로써 래치 회로(174)로 전송된다.
이어서, 본 실시예의 플래시 메모리의 프로그램 방법에 대해 설명한다. 도 10은 본 실시예의 프로그램 방법의 동작 플로우이다. 먼저, 외부 호스트 장치로부터 프로그램 커멘드, 프로그램 데이터 및 프로그램할 어드레스 정보가 플래시 메모리(100)에서 수취되면, 콘트롤러(150)는 프로그램 커멘드를 해독하고, 프로그램 순서를 개시한다(S100). 워드 라인 선택 회로(160)는 받은 어드레스 정보에 따라, 프로그램할 블록 및 페이지를 선택하고(S102), 선택 워드 라인에는 프로그램 전압을 인가하고, 비선택 워드 라인에는 중간의 패스 전압을 인가하며, 선택 메모리 셀의 비트 라인에는 0V를 인가하고, 비선택 메모리 셀의 비트 라인에는 양의 전압을 인가하며, 비트 라인측 선택 트랜지스터를 온으로 하고, 소스 라인측 선택 트랜지스터를 오프로 하여, 소스 라인(SL)에 Vcc를 인가하고, P웰에 0V를 인가한다(S104).
이어서, 선택 메모리 셀의 문턱값을 검증하기 위한 베리파이 독출이 행해진다(S106). 베리파이 독출에 의해 불합격으로 판정된 선택 메모리 셀에는 다시 프로그램 전압이 인가된다. 이 때, 도 2에 도시한 바와 같이, 프로그램 전압(Vpgm)이 전회 보다 △V 만큼 큰 프로그램 전압을 인가하는 ISPP(Incremental Step Pulse Program) 방식을 이용할 수 있다(S110). 한편, 합격으로 판정된 선택 메모리 셀의 비트 라인에는, 프로그램 금지가 되는 전압이 인가되고, 그러한 선택 메모리 셀에는 프로그램 전압이 사실상 인가되지 않는다. 이렇게 하여 최종적으로, 모든 선택 메모리 셀의 문턱값이 합격으로 판정될 때까지 프로그램 전압의 인가와 베리파이 독출이 반복된다.
이어서, 본 실시예의 베리파이 독출 동작에 대해 설명한다. 도 11은, 본 실시예의 베리파이 독출의 동작 플로우이다. 콘트롤러(150)는 베리파이 독출이 최초의 베리파이 독출인지 여부, 즉, 최초의 프로그램 전압이 인가된 후의 베리파이 독출인지 여부를 판정한다(S200). 최초의 베리파이 독출이라고 판정된 경우, 콘트롤러(150)는 비트 라인의 디스차지 기간이 길어지도록 센싱 개시 시간을 제어한다(S202). 한편, 최초의 베리파이 독출이 아니라고 판정된 경우, 콘트롤러(150)는 통상의 방전 기간에 센싱을 개시하게 한다(S204).
도 12의 (A)는 스텝 S204의 통상의 방전 기간으로 센싱 동작할 때의 각 부의 전압 파형, 도 12의 (B)는 스텝 S202의 긴 방전 기간으로 센싱 동작할 때의 각 부의 전압 파형이다. 또한 도 12의 (A), (B)에는 일부의 전압 파형만 나타내었지만, 그 이외의 각 부(선택 워드 라인, 비선택 워드 라인, 선택 게이트 라인(SGD) 등)의 전압 파형은 도 4를 참조할 수 있다.
도 12의 (A), (B)에서, T1은 프리차지 기간이다. 프리차지 기간, 도 9에 도시한 프리차지용 트랜지스터(BLPRE), 클램프 트랜지스터(CLAMP), 비트 라인 선택 트랜지스터(BLS)가 도통되고, 선택된 비트 라인(예컨대, 짝수 비트 라인(BLe)이 선택되는 경우에는, 짝수 비트 라인 선택 트랜지스터(BLSe)가 도통됨)이 양의 프리차지 전압에 의해 충전된다. 또한, NAND 스트링의 비트 라인측 선택 트랜지스터(TD)가 온 되고, 소스 라인측 선택 트랜지스터(TS)가 오프되며, 선택 워드 라인에 베리파이 전압이 인가되고, 비선택 워드 라인에 패스 전압이 인가된다. 소스 라인(SL)은 GND에 접지된다.
T2는 방전 기간이다. 방전 기간은 비트 라인의 방전이 가능하게 되는 시각(Ta)으로부터 개시되고, 비트 라인의 전압이 센스 가능하게 되는 시각(Tb)에서 종료된다. 일 태양에서는 방전 기간의 개시 시각(Ta)은, 선택 게이트 라인(SGS)을 H 레벨로 천이시키고, 소스 라인측 선택 트랜지스터(TS)가 온 될 때이다. 또한, 바람직하게는, 소스 라인측 선택 트랜지스터(TS)가 온 될 때, 이와 거의 동시에, 또는 이것 보다 전에 비트 라인 선택 트랜지스터(BLS)가 오프된다. 또한, 일 태양에서는, 방전 기간의 종료 시각(Tb)은 비트 라인 선택 트랜지스터(BLS)가 온 될 때이다. 단, 클램프 트랜지스터(CLAMP)가 비트 라인 선택 트랜지스터(BLS) 보다 늦게 온 되는 경우에는, 클램프 트랜지스터(CLAMP)가 온 될 때일 수도 있다. 방전 기간 중, 선택 메모리 셀의 문턱값이 베리파이 전압 보다 작으면, 선택 메모리 셀이 도통되고, 그 비트 라인의 전압이 소스 라인(SL)으로 방전된다. 한편, 선택 메모리 셀의 문턱값이 베리파이 전압 보다 크면, 선택 메모리 셀이 비도통되고, 그 비트 라인의 전압은 소스 라인(SL)으로 방전되지 않아 전압 변화가 거의 없다.
T3은 센스 기간이다. 센스 기간 중, 클램프 트랜지스터(CLAMP)가 도통되고, 비트 라인의 전위가 센스 노드(SNS)로 전송된다. 즉, 선택 메모리 셀이 도통한 비트 라인에서, 센스 노드(SNS)는 GND 레벨이 되고, 선택 메모리 셀이 비도통인 비트 라인에서, 센스 노드(SNS)는 프리차지 전압 레벨이 된다.
T4는 래치 기간이다. 이 기간, 전송 트랜지스터(BLCD)가 도통되고, 센스 노드(SNS)의 전위가 래치 회로(174)에 의해 보유된다. 콘트롤러(150)는 래치 회로(174)에 보유된 데이터에 따라 선택 메모리 셀의 프로그램의 합격 여부를 판정한다. 콘트롤러(150)는 불합격 메모리 셀이 잔존하는 경우에는, 다음의 프로그램 전압을 인가하게 하고, 베리파이 독출에 의해 이미 합격으로 판정된 선택 메모리 셀의 비트 라인에는 프로그램 금지가 되는 양의 전압을 인가하며, 불합격으로 판정된 선택 메모리 셀의 비트 라인에는 0V를 인가하여 프로그램을 계속시킨다.
여기서, 도 11의 플로우로 설명한 바와 같이, 최초의 프로그램 전압이 인가된 후의 최초의 베리파이 독출로 판정되었을 때, 콘트롤러(150)는 T2의 방전 기간의 종기인 시각(Tb)을 통상의 경우 보다 지연시킨다. 통상의 베리파이 독출에서는, 도 12의 (A)에 도시한 바와 같이, 방전 기간(T2)이 시각(Ta)으로부터 시각(Tb)인 반면, 최초의 베리파이 독출에서는, 도 12의 (B)에 도시한 바와 같이, 방전 기간(T2)이 시각(Ta)으로부터 시각(Tb＋△T)이고, △T의 기간, 방전 기간이 길어진다. 그 이유는, 후술하는 바와 같이 프로그램이 빠른 메모리 셀의 문턱값이 외관상 커지는 것을 방지하기 위함이다.
도 13의 (A)는 선택 메모리 셀의 문턱값이 베리파이 전압 보다 충분히 낮을 때(Vth＜＜베리파이 전압), 메모리 셀을 흐르는 셀 전류와 방전 시간과의 관계를 나타내고 있다. 선택 메모리 셀이 온 상태가 되므로, 소스 라인측 선택 트랜지스터(TS)가 도통되자 마자, 비트 라인으로부터 선택 메모리 셀을 통해 소스 라인(SL)으로 단번에 큰 전류가 흐르기 시작하고, 이 셀 전류는 방전 시간의 경과와 함께 서서히 감소한다. 즉, 최초의 베리파이 독출시에 프로그램이 느린 선택 메모리 셀이 있다면, 이러한 큰 셀 전류가 비트 라인으로부터 소스 라인(SL)으로 흐른다.
도 13의 (B)는 방전 시간과 소스 라인(SL)의 전압(VSL)과의 관계를 나타내고 있다. 방전이 개시되자 마자, 도 13의 (A)에 도시한 바와 같이, 선택 메모리 셀을 통해 소스 라인(SL)으로 전류가 흐르기 때문에, 소스 라인(SL)의 전압(VSL)이 방전 개시 직후에 급격하게 상승한다. 그리고, 셀 전류의 감소와 함께, 소스 라인(SL)의 전압(VSL)이 서서히 저하된다.
도 13의 (C)는 선택 메모리 셀의 문턱값이 베리파이 전압 보다 약간 낮을 때의 셀 전류와 방전 시간과의 관계를 나타내고 있다. 방전 개시 후 잠시 동안, 예컨대, 0~3μ초 동안, 셀 전류는 거의 흐르지 않는다. 선택 메모리 셀의 문턱값은 베리파이 전압 보다 낮음에도 불구하고, 방전 개시 직후의 기간, 소스 라인(SL)으로 단번에 흐른 전류에 의해 소스 라인(SL)의 전압(VSL)이 상승하고, 선택 메모리 셀의 게이트/소스간 전압이 베리파이 전압 보다 작아지며, 즉, 선택 메모리 셀의 문턱값이 베리파이 전압을 웃돌게 되고, 그에 따라 셀 전류가 거의 흐르지 않는다. 만약, 이 기간 중에, 비트 라인의 센싱이 개시되면, 프로그램이 빠른 선택 메모리 셀은 문턱값이 베리파이 전압 보다 낮음에도 불구하고, 합격으로 판정되게 된다. 그 후, 방전 시간이 경과하고, 예컨대 6~9μ초가 경과되면, 셀 전류가 증가한다. 이는 도 13의 (A)에 도시한 메모리 셀을 통해 비트 라인으로부터 소스 라인(SL)으로 방전되는 전류가 작아지고, 그에 따라 소스 라인(SL)의 전압(VSL)이 저하되었기 때문이다.
이러한 소스 라인(SL)의 전압(VSL)이 충분히 저하되었을 때 비트 라인의 전압을 센싱하면, 프로그램이 느린 메모리 셀을 흐르는 셀 전류의 악영향을 받지 않고, 프로그램이 빠른 메모리 셀의 문턱값을 보다 정확하게 검증할 수 있다. 따라서, 본 실시예의 최초의 베리파이 독출에 있어서, 콘트롤러(150)는 프로그램이 느린 메모리 셀을 통해 흐른 셀 전류에 의해 상승한 소스 라인(SL)의 전압(VSL)이 어느 정도 방전되는 것을 기다린 후 센싱을 개시하게 한다. 즉, 콘트롤러(150)는, 도 12에 도시한 디스차지 기간의 종료 시각(Tb＋△T)을 제어한다. 예컨대, 도 13의 (C)의 예로 말하자면, 시각(Tb＋△T)은 6μS 내지 9μS의 범위로 설정된다.
이와 같이 본 실시예에 의하면, 최초의 프로그램 전압의 인가 후의 최초의 베리파이 독출에서는, 방전 기간(T2)을 이후의 베리파이 독출시 보다 길게 설정함으로써, 프로그램이 느린 메모리 셀과 프로그램이 빠른 메모리 셀이 혼재되어 있다고 하더라도, 프로그램이 빠른 메모리 셀의 문턱값을 정확하게 검증할 수 있다. 이에 따라, 데이터 "0"의 문턱값 분포폭의 협대역화가 가능하고, 프로그램이 빠른 메모리 셀의 데이터 유지 특성을 개선할 수 있다. 또한, 본 실시예에서는 최초의 베리파이 독출의 방전 기간을 길게 하고, 이후의 베리파이 독출의 방전 기간을 통상으로 하였는데, 이는 모든 베리파이 독출의 디스차지 기간을 길게 하게 되면, 전체 프로그램 시간이 길어지게 되는 것을 방지하기 위함이다. 최초의 프로그램 전압을 인가하였을 때, 통상 프로그램이 빠른 메모리 셀 보다 프로그램이 느린 메모리 셀이 많이 존재하므로, 최초의 프로그램 전압을 인가하였을 때, 프로그램이 빠른 메모리 셀의 문턱값의 검증이 프로그램이 느린 메모리 셀에 의해 영향을 받기 쉽다. 따라서, 최초의 베리파이 독출시에 방전 기간을 길게 하는 것이 보다 효과적이다.
상기 실시예에서는 최초의 프로그램 전압의 인가 후의 최초의 베리파이 독출시의 방전 기간을 길게 하는 예를 나타내었지만, 이에 한정되지 않고, 최초의 베리파이 독출과 2번째의 베리파이 독출의 방전 기간을, 이후의 베리파이 독출의 디스차지 기간 보다 길게 할 수도 있다.
이어서, 본 발명의 제2의 실시예에 대해 설명한다. 도 14는 제2의 실시예의 베리파이 독출의 동작 플로우이다. 콘트롤러(150)는 최초의 베리파이 독출인지 여부를 판정하고(S300), 최초의 베리파이 독출인 경우에는, 제1의 방전 기간을 설정한다(S302). 최초의 베리파이 독출이 아닌 경우에는, 2번째의 베리파이 독출인지 여부를 판정하고(S304), 2번째의 베리파이 독출인 경우에는, 제2의 방전 기간을 설정한다(S306). 2번째의 베리파이 독출이 아닌 경우에는, 통상의 방전 기간을 설정한다. 여기서, 제1의 방전 기간＞제2의 방전 기간＞통상의 방전 기간의 관계에 있다.
제1회째의 베리파이 독출시 보다 제2회째의 베리파이 독출시가, 베리파이 전압 보다 문턱값이 작은 선택 메모리 셀의 수가 적어지는 것이 예상되고, 그 만큼, 소스 라인(SL)의 전압(VSL)의 상승도 작아지므로, 전압(VSL)의 상승에 따라 방전 기간을 약간 짧게 함으로써, 프로그램이 빠른 메모리 셀의 문턱값을 정확하게 검증하면서, 프로그램 시간의 단축을 도모할 수 있다. 또한 상기 실시예에서는 1회째의 베리파이 독출, 2회째의 베리파이 독출을 판정하였지만, 이 회수는 이에 한정되지 않으며, 3회째의 베리파이 독출, 4회째의 베리파이 독출을 판정하고, 그에 따른 제3의 방전 기간, 제2의 방전 기간을 설정할 수도 있다(제2의 방전 기간＞제3의 방전 기간＞제4의 방전 기간＞통상의 방전 기간).
이어서, 본 발명의 제3의 실시예에 대해 설명한다. 도 15는 제3의 실시예의 베리파이 독출의 동작 플로우이다. 콘트롤러(150)는 제1의 실시예에서와 마찬가지로, 최초의 베리파이 독출인지 여부를 판정한다(S400). 최초의 베리파이 독출인 경우에는, 이어서 프로그램 데이터를 참조하고, 데이터 "0"을 프로그램하는 메모리 셀의 수가 제1의 기준치 이상인지 여부를 판정하고(S402), 제1의 기준치 이상이면, 제1의 방전 기간을 설정하고(S404), 제1의 기준치 미만이면, 제2의 방전 기간을 설정한다(S406). 한편, 최초의 베리파이 독출이 아닌 경우는 데이터 "0"을 프로그램하는 메모리 셀의 수가 제2의 기준치 이상인지 여부를 판정하고(S410), 제2의 기준치 이상이면, 제3의 방전 기간을 설정하고(S412), 제2의 기준치 미만이면 제2의 방전 기간을 설정한다(S414). 여기서, 제1의 방전 기간＞제2의 방전 기간＞제3의 방전 기간＞제4의 방전 기간＞통상의 방전 기간의 관계를 갖는다.
이와 같이 본 실시예에 의하면, 소스 라인(SL)의 전압(VSL)의 상승에 영향을 미치는 데이터 "0"의 메모리 셀의 수에 따라 방전 기간을 설정함으로써, 프로그램이 빠른 메모리 셀의 문턱값의 검증을 정확하게 실시하면서 프로그램 시간의 단축을 도모할 수 있다.
이상과 같이 본 발명의 바람직한 실시의 형태에 대해 상술하였지만, 본 발명은 특정의 실시 형태에 한정되는 것이 아니며, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변형·변경이 가능하다.
100 플래시 메모리
110 메모리 어레이
120 입출력 버퍼
130 어드레스 레지스터
140 캐시 메모리 장치
150 콘트롤러
160 워드 라인 선택 회로
170 페이지 버퍼/센스 회로
172 센스 회로
174 래치 회로
180 열선택 회로
182 비트 라인 선택 회로
190 내부 전압 발생 회로
200 시스템 클록 발생 회로
BLCD 전송 트랜지스터
BLPRE 프리차지용 트랜지스터
BLSe 짝수 비트 라인 선택 트랜지스터
BLSo 홀수 비트 라인 선택 트랜지스터
CLAMP 클램프 트랜지스터
Cp 캐패시터
MC0~MC31 메모리 셀
NU NAND 스트링 유닛
Q1 트랜지스터
R 저항
TD 비트 라인측 선택 트랜지스터
TS 소스 라인측 선택 트랜지스터
VPRE 가상 전원
YBLe 짝수 바이어스 트랜지스터
YBLo 홀수 바이어스 트랜지스터

Claims (10)

  1. 메모리 셀이 직렬로 접속된 NAND 스트링이 형성된 메모리 어레이를 갖는 플래시 메모리의 프로그램 방법으로서,
    선택 워드 라인에 프로그램 전압을 인가한 후, 선택 메모리 셀의 문턱값의 합격 여부를 검증하는 베리파이 독출(verify read)을 포함하고,
    상기 베리파이 독출은 비트 라인에 전압을 프리차지하는 프리차지 스텝; 프리차지된 비트 라인의 전압을 소스 라인으로 방전 가능하게 하는 방전 스텝; 및 방전 스텝 후에 비트 라인의 전압을 센싱하는 센스 스텝;을 포함하며,
    비트 라인의 방전 개시로부터 센스 개시 까지의 디스차지 기간은, 이후의 프로그램 전압 인가 후의 베리파이 독출에서 보다 최초의 프로그램 전압 인가 후의 베리파이 독출에서 길게 설정되는 것을 특징으로 하는 플래시 메모리의 프로그램 방법.
  2. 청구항 1에 있어서,
    베리파이 독출이 복수회 행해질 때, 상기 디스차지 기간이 서서히 단축되도록 설정되는 것을 특징으로 하는 플래시 메모리의 프로그램 방법.
  3. 청구항 1 또는 2에 있어서,
    베리파이 독출이 복수회 행해질 때, 최초의 프로그램 전압 인가 후의 베리파이 독출시에만, 상기 디스차지 기간이 다른 베리파이 독출시 보다 길게 설정되는 플래시 메모리의 프로그램 방법.
  4. 청구항 1 또는 2에 있어서,
    상기 비트 라인의 방전 개시는 NAND 스트링의 소스 라인측 선택 트랜지스터를 도통시켰을 때인 것을 특징으로 하는 플래시 메모리의 프로그램 방법.
  5. 청구항 1 또는 2에 있어서,
    최초의 프로그램 전압 인가 후의 베리파이 독출시의 디스차지 기간은 적어도 6μs 보다 크게 설정되는 것을 특징으로 하는 플래시 메모리의 프로그램 방법.
  6. 메모리 셀이 직렬로 접속된 NAND 스트링이 형성된 메모리 어레이;
    메모리 어레이의 워드 라인을 선택하는 선택 수단;
    상기 선택 수단에 의해 선택된 워드 라인에 프로그램 전압을 인가하는 인가 수단; 및
    프로그램 전압이 인가된 후에 선택 메모리 셀의 문턱값의 합격 여부를 검증하는 베리파이 독출(verify read) 수단;을 포함하며,
    상기 베리파이 독출 수단은, 상기 선택 수단에 의해 선택된 워드 라인에 베리파이 전압을 인가하는 수단; 베리파이 전압이 인가되었을 때, 선택 메모리 셀에 접속된 비트 라인의 전압을 소스 라인으로 방전 가능하게 하는 방전 수단; 상기 방전 수단의 방전 후에 비트 라인의 전압을 감지하는 감지 수단; 및 상기 방전 수단에 의한 비트 라인의 방전 개시로부터 상기 감지 수단에 의한 감지 개시까지의 디스차지 기간을 이후의 프로그램 전압 인가 후의 베리파이 독출시 보다 최초의 프로그램 전압 인가 후의 베리파이 독출시에 길게 설정하는 설정 수단;을 포함하는 것을 특징으로 하는 플래시 메모리.
  7. 청구항 6에 있어서,
    상기 베리파이 독출 수단은 비트 라인을 프리차지하는 프리차지 수단을 포함하고,
    상기 방전 수단은 프리차지된 비트 라인을 방전 가능하게 하는 것을 특징으로 하는 플래시 메모리.
  8. 청구항 6에 있어서,
    상기 설정 수단은 베리파이 독출이 복수회 행해질 때, 상기 디스차지 기간을 서서히 단축되도록 설정하는 것을 특징으로 하는 플래시 메모리.
  9. 청구항 6에 있어서,
    상기 방전 수단은 NAND 스트링의 소스 라인 선택 트랜지스터를 도통시킴으로써 비트 라인의 전압을 소스 라인으로 방전 가능하게 하는 것을 특징으로 하는 플래시 메모리.
  10. 청구항 6에 있어서,
    상기 감지 수단은 비트 라인을 센스 회로에 접속하기 위한 비트 라인 선택 트랜지스터를 포함하고,
    비트 라인 선택 트랜지스터에 의해 비트 라인이 센스 회로에 전기적으로 접속되었을 때, 상기 감지가 개시되는 것을 특징으로 하는 플래시 메모리.
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