JP4113166B2 - 半導体記憶装置 - Google Patents

Description

この発明は、半導体記憶装置に係り、特にベリファイ読み出しを伴う書き込みシーケンス制御が行われる半導体記憶装置に関する。

電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）であるフラッシュメモリは、メモリセルの電荷蓄積層（例えば浮遊ゲート）の電荷蓄積状態に応じてデータを不揮発に記憶する。例えば、浮遊ゲートの電子を放出させたしきい値電圧の低い状態（通常負のしきい値状態）をデータ“１”、浮遊ゲートに電子を注入したしきい値電圧の高い状態（通常正のしきい値状態）をデータ“０”として、二値記憶を行う。

フラッシュメモリの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルがソース／ドレイン拡散層を隣接メモリセルで共有して直列接続されるため、大容量化が可能である。

フラッシュメモリの記憶容量を更に増やすためには、１メモリセルに多ビットを記憶する多値記憶が行われる。例えば、１メモリセルで２ビット記憶を行う４値記憶では、しきい値電圧の低い方から順に、“１１”，“１０”，“０１”，“００”として、書き込み制御がなされる。

フラッシュメモリのデータ書き込みは、選択メモリセルの浮遊ゲートに電子注入を起こさせるに必要な書き込み電圧を印加することにより行われる。書き込みされるメモリセルのしきい値電圧を所定分布内に収めるためには、書き込み電圧の印加と書き込み状態を確認する書き込みベリファイとを繰り返すことが必要である。更に、書き込み電圧を書き込みサイクル毎に少しずつステップアップすることにより、より正確な書き込みしきい値制御が可能になる。

ＮＡＮＤ型フラッシュメモリでは、ページ単位でデータ書き込みを行うことにより、実質的に高速のデータ書き込みを実現している。ＮＡＮＤ型フラッシュメモリでの書き込み時、選択ブロック内の選択ページに対応する選択ワード線に書き込み電圧Ｖｐｇｍが印加され、少なくともビット線側の非選択ワード線にはセルデータによらずメモリセルをオンさせるが電子注入を起こさない書き込みパス電圧Ｖｐａｓｓが印加される。また書き込みベリファイ時は、選択ワード線にベリファイ電圧Ｖｖｗが印加され、非選択ワード線にはセルデータによらずメモリセルをオンさせる読み出しパス電圧Ｖｒｅａｄが印加される。

以上のようにフラッシュメモリでは、所定のデータしきい値分布を実現するためには、複数の書き込みサイクルを必要とし、このことが更なる高速書き込みを実現する上で基本的な制約となっている。

これに対して、フラッシュメモリの更なる高速書き込みを可能とする一つの方法として、書き込みベリファイ時非選択ワード線に与えるパス電圧を工夫して書き込みベリファイの時間短縮を図る技術が提案されている（特許文献１参照）。
特開２００２−１３３８８８号公報

フラッシュメモリの書き込みベリファイ読み出しは、通常の読み出しと同様に、ビット線を所定電圧にプリチャージし、そのプリチャージ電圧の放電状態を検出することにより、データ判定を行う。メモリセルアレイの微細化、大容量化が更に進むと、ビット線容量が更に大きくなるため、ビット線の充電にも時間がかかり、これが書き込みベリファイの時間短縮を難しくしている。ビット線を充電するための消費電流は通常仕様で定められており、これも書き込みベリファイの時間短縮を妨げる。

この発明は、実質的に書き込みベリファイ時間を短縮して、高速書き込みを可能とする半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、
互いに交差する複数本ずつのワード線とビット線、及びそれらの交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
前記メモリセルアレイの選択ワード線に書き込み電圧を印加して選択メモリセルにデータ書き込みを行い、選択ビット線を所定電圧にプリチャージした後、その選択ビット線の放電状態を検出して前記選択メモリセルのデータ読み出しを行う読み出し／書き込み回路と、
前記読み出し／書き込み回路を制御して選択メモリセルに対する書き込み動作とベリファイ読み出し動作を繰り返す書き込みシーケンス制御を行い、そのシーケンス制御において、ベリファイ読み出しのための選択ビット線のプリチャージ動作を書き込み動作の終了時刻前に開始するようにしたコントローラとを有する。

実質的に書き込みベリファイ時間を短縮して、高速書き込みを可能とする半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示し、図２はメモリセルアレイ１の構成を示している。メモリセルアレイ１は、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、複数個（図の例では１６個）直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ１５と、その両端をそれぞれソース線ＣＥＬＳＲＣとビット線ＢＬに接続するための選択ゲートトランジスタＳ１及びＳ２を有する。

ＮＡＮＤセルユニット内のメモリセルの制御ゲートは異なるワード線ＷＬ０−ＷＬ１５に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＳ，ＳＧＤに接続される。

１ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫ０，ＢＬＫ１，…が配置される。また、１ワード線を共有するメモリセルの集合は、データ読み出し及び書き込みの単位となる１ページ（或いは２ページ）を構成する。

ロウデコーダ２は、ロウアドレスに従ってワード線及び選択ゲート線を選択駆動するもので、ワード線及び選択ゲート線ドライバを含む。センスアンプ回路３は、ビット線に接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねる。即ち、読み出し及び書き込みはページ単位で行われる。

従って、ロウデコーダ２とセンスアンプ回路３が、メモリセルアレイ１のデータ書き込みと読み出し（書き込み後のベリファイ読み出しを含む）を行うための読み出し／書き込み回路を構成している。

センスアンプ回路３と外部入出力端子Ｉ／Ｏとの間のデータ授受は、Ｉ／Ｏバッファ５を介しデータバス１０を介して行われる。センスアンプ回路３は、図２に示すように、１ページ分のセンスアンプＰ／Ｂを有し、カラム選択信号ＣＳＬｉにより制御されるカラムゲート３ａが付属する。カラムデコーダ４はこのカラムゲート制御を行う。例えば図２に示すように、入出力端子Ｉ／Ｏが８個（Ｉ／Ｏ０−Ｉ／Ｏ７）として、上述のカラム制御によってセンスアンプ回路３と外部入出力端子Ｉ／Ｏとの間は、１バイト単位でシリアルデータ転送が行われる。

入出力端子Ｉ／Ｏを介して供給されるアドレス“Ａｄｄ”は、アドレスレジスタ６を介してロウデコーダ２及びカラムデコーダ４に転送される。入出力端子Ｉ／Ｏを介して供給されるコマンド“Ｃｏｍ”は、コントローラ７でデコードされる。コントローラ７は、外部制御信号とコマンドＣｏｍに基づいて、データ書き込み及び消去のシーケンス制御及び読み出しの動作制御を行う。

内部電圧発生回路８は、コントローラ７により制御されて、書き込み、消去及び読み出しの動作に必要な各種内部電圧を発生するもので、電源電圧より高い内部電圧を発生するためには昇圧回路が用いられる。ステータスレジスタ９は、チップが読み出し又は書き込みのレディ状態にあるか、ビジー状態にあるかを示すステータス信号Ｒ／Ｂをチップ外部に出力するためのものである。

図２の例では、各ビット線ＢＬ毎にセンスアンプＰ／Ｂが設けられているが、メモリセルアレイが微細化されたとき、ビット線ピッチに一つずつセンスアンプを配置することは容易ではない。このため通常は、図３に示すように、２本ずつのビット線ＢＬａ，ＢＬｂが一つのセンスアンプＰ／Ｂを共有する構成とする。奇数番目のビット線ＢＬａと偶数番目のビット線ＢＬｂとは、ビット線選択トランジスタＱａ，Ｑｂにより選択的にセンスアンプＰ／Ｂに接続される。

図３のセンスアンプ方式を採用したとき、２値記憶の場合には、１ワード線に沿ったメモリセルの集合が２ページを構成する。即ち１ワード線と奇数番のビット線の交点にあるメモリセルが１ページを構成し、１ワード線と偶数番目のビット線の交点にあるメモリセルが他の１ページを構成する。

図４は、一つのセンスアンプＰ／Ｂの構成を示している。センスノードＮｓｅｎは、クランプ用ＮＭＯＳトランジスタＱ１を介し、ビット線選択トランジスタＱａ，Ｑｂを介してビット線ＢＬａ，ＢＬｂに選択的に接続される。クランプ用トランジスタＱ１は、ビット線電圧のクランプ用であり、またビット線電圧を検出するプリセンスアンプでもある。

センスノードＮｓｅｎには、ビット線及びセンスノードをプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ２と電荷保持用キャパシタＣが接続されている。データラッチ２１は、読み出しデータ及び書き込みデータを保持するもので、その一方のデータノードＮ１は転送用ＮＭＯＳトランジスタＱ３を介してセンスノードＮｓｅｎに接続される。

データ書き込み時に、データラッチ２１にロードされた書き込みデータを一時保持するために、データ記憶回路２２が設けられている。データ書き込みは、後述するように、書き込み電圧印加動作と書き込みベリファイからなる複数の書き込みサイクルにより行われる。データ記憶回路２２は、前サイクルの書き込みデータを保持して、ビット毎のベリファイ読み出し結果に応じて次の書き込みデータビットをセンスノードＮｓｅｎに書き戻すための書き戻し回路としての機能を有する。

データラッチ２１のもう一方のデータノードＮ２には、ベリファイ判定回路２３が接続されている。ベリファイ判定回路２３に接続される判定信号線ＣＯＭは、１ページ分のセンスアンプＰ／Ｂに共通に設けられる。１ページの全ビットの書き込みが完了すると、書き込みベリファイにおいて、全センスアンプのデータラッチ２１がオール“１”データ状態（例えば、ノードＮ２がオール“Ｈ”又はオール“Ｌ”）となるように、制御される。ベリファイ判定回路２３はベリファイ判定時にこれを検出して、判定信号線ＣＯＭに書き込み完了信号を出力することになる。

２値データ記憶を行う場合、データしきい値分布は、図５のようになる。即ち、メモリセルのしきい値電圧が低い状態（負のしきい値状態）を論理“１”データ、しきい値電圧が高い状態（正のしきい値状態）を論理“０”として、２値記憶を行う。“１”データは、メモリセルの浮遊ゲートの電子が放出された状態であり、この状態にする動作が狭義の“消去”である。“０”データは、メモリセルの浮遊ゲートに電子が注入された状態であり、この状態にする動作が狭義の“書き込み”である。

４値データ記憶を行う場合には、データしきい値分布は、上位ビット“ｘ”と下位ビット“ｙ”の組み合わせにより、図６のようになる。しきい値電圧が最も低い状態（負のしきい値状態）がデータ“１１”（消去状態）である。しきい値電圧が正であってかつ順に高くなるように、データ“１０”，“０１”，“００”が定義される。

以下では、主として２値データ記憶の場合について説明する。データ読み出しは、ページ単位で行われる。読み出し時、選択ゲートトランジスタをオンにし、選択ブロックの選択ワード線には、図５に示す読み出し電圧Ｖｒ（例えば０Ｖ）を与え、非選択ワード線には、セルデータによらずメモリセルをオンさせる、図５に示すような読み出しパス電圧Ｖｒｅａｄを与える。これにより、選択メモリセルが“１”であれば、ＮＡＮＤセルチャネルを貫通する読み出し電流が流れ、選択メモリセルが“０”であれば読み出し電流が流れない。この読み出し電流をセンスアンプ回路３で検出することにより、データ判定する。

実際のデータ読み出しでは、ＮＡＮＤセルチャネルをビット線に接続する前に、図４に示すクランプ用トランジスタＱ１及びプリチャージ用トランジスタＱ２をオンにして、選択ビット線を所定電圧にプリチャージする。その後選択ゲートトランジスタをオンにして、一定時間後ビット線が放電されたか否かをセンスアンプ回路により検出することにより、“０”，“１”の判定が行われる。

データ書き込みは、ページ単位で行われる。即ちセンスアンプ回路３にロードされた１ページ分の“０”，“１”データに応じて、ビット線に書き込み制御電圧が与えられ、これによりＮＡＮＤセルチャネルが充電される。“０”データが与えられたＮＡＮＤセルチャネルは、Ｖｓｓ（＝０Ｖ）に設定され、“１”データが与えられたＮＡＮＤセルチャネルは、Ｖｃｃ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値）に充電されて、フローティングになる。

この状態で、選択ブロックの選択ワード線に書き込み電圧Ｖｐｇｍを、少なくともビット線側の非選択ワード線には、セルデータによらずメモリセルをオンさせるが電子注入を起こさせないような、図５に示す書き込みパス電圧Ｖｐａｓｓを与える。これにより、“０”書き込みメモリセルでは、ＦＮトンネリングによりチャネルから浮遊ゲートに電子が注入される。“１”書き込みセル（書き込み禁止セル）では、チャネルが容量カップリングにより昇圧されて、浮遊ゲートに電子注入が生じず、“１”データ状態を保持する。

実際のデータ書き込みは、図７に示すように、書き込み電圧印加とその後のベリファイ読み出しを含む複数の書き込みサイクルにより行われる。書き込み電圧Ｖｐｇｍは、図７に示すように、各書き込みサイクルで順次ΔＶｐｇｍずつステップアップされる。

ベリファイ読み出しは、基本的に通常の読み出しと同様であるが、選択ワード線に与える読み出し電圧（判定電圧）を、図５に示す“０”データしきい値分布の下限値Ｖｖｐとする。これにより、“０”データがしきい値電圧Ｖｖｐ以上になったか否かを判定することになる。

この実施の形態では、高速のデータ書き込みを実現するために、書き込みベリファイのためのビット線プリチャージ期間を一部書き込み期間とオーバーラップさせることによって、見かけ上書き込みベリファイ時間を短縮する。以下、具体的にこの実施の形態の書き込みシーケンスを説明する。

図８は、コントローラ７により制御されるデータ書き込みの制御フローを示している。データ入力コマンドが入力されると、これをコントローラ７に設定して、データ書き込みが開始される。続いてアドレスが入力されると、コントローラ７はこれをアドレスレジスタ６にセットし（ステップＳ１）、書き込みデータが入力されると、これをセンスアンプ回路３に転送してロードする（ステップＳ２）。前述のように、１ページ分の書き込みデータが１バイトずつシリアル転送されて、センスアンプ回路３にロードされる。

書き込みデータロード後、コントローラ７は、書き込み開始コマンドを受けて（ステップＳ３）、以下自動的に書き込みシーケンス制御を行う。まず、書き込みに必要な内部電圧、書き込み電圧Ｖｐｇｍやパス電圧Ｖｐａｓｓ等を設定し（ステップＳ４）、書き込み動作を実行し（ステップＳ５）、続いて書き込みベリファイ動作を実行する（ステップＳ６）。

その後、書き込みベリファイがパスしたか否かのベリファイ判定を行い（ステップＳ７）、“ＹＥＳ”（パス）であれば、パスフラグをセットして、書き込みは終了する。“ＮＯ”であれば、ループ回数（書き込みサイクル数）が最大値Ｎｍａｘ以下であるか否を判断し（ステップＳ８）。ループ数がＮｍａｘに達していなければ、書き込み電圧Ｖｐｇｍをステップアップして（ステップＳ９）、以下同様の書き込みを繰り返す。ループ数がＮｍａｘに達してなお書き込みが完了していなければ、フェイルフラグをセットして、書き込みは終了する。

図９は、書き込みシーケンスのタイミングチャートである。時刻ｔｐ０からｔｐ８までが書き込み期間であり、時刻ｔｖｆ０（＝ｔｐ８）からｔｖｆ４までが書き込みベリファイ期間であり、以下同様の書き込みサイクルが繰り返される。ここでは、ある選択ブロックのワード線ＷＬ２が選択され、奇数番目のビット線ＢＬａが選択された場合を示している。

データ書き込み時、センスアンプ回路３からは、選択されたビット線ＢＬａに書き込みデータ“０”，“１”に応じて、書き込み制御電圧が与えられる。具体的に書き込み制御電圧としては、書き込みデータ“０”，“１”に応じて０Ｖが書き込み許可電圧として、Ｖｃｃが書き込み禁止電圧として用いられる。非選択の偶数番目のビット線ＢＬｂには、選択ビット線の“１”データと同様に書き込み禁止電圧となるＶｃｃが与えられる。時刻ｔｐ１に選択ブロックの選択ゲート線ＳＧＤにＶｃｃが印加され、時刻ｔｐ２に非選択ワード線ＷＬ０，１，３−１５に書き込みパス電圧Ｖｐａｓｓが与えられ、次いで時刻ｔｐ３に選択ワード線ＷＬ２に書き込み電圧Ｖｐｇｍが与えられる。ソース線側選択ゲート線ＳＧＳは０Ｖを保つ。

これにより、前述したように、“０”データが与えられた選択メモリセルでは浮遊ゲートに電子注入が生じて、書き込みが行われる。“１”データが与えられた選択メモリセルでは、電子注入が生じない。

時刻ｔｐ６で選択ワード線ＷＬ２の書き込み電圧Ｖｐｇｍを放電させて、書き込みを終了するが、その前に時刻ｔｐ４で選択ゲート線ＳＧＤを立ち下げ、選択ゲートトランジスタをオフにすると同時に、ビット線ＢＬａ，ＢＬｂを立ち下げる。そして、選択ワード線の放電開始前の時刻ｔ５に、ベリファイ読み出しのために、ＮＡＮＤセルユニットから切り離された選択ビット線ＢＬａのプリチャージ動作を開始する。ビット線プリチャージ電圧ＶＢＬは、センスアンプＰ／Ｂのクランプ用トランジスタＱ１のゲートＢＬＣＬＡＭＰに与える電圧により決まり、通常電源電圧Ｖｃｃより低い値に設定される。

時刻ｔｐ８＝ｔｖｆ０が書き込みの終了タイミングであり、書き込みベリファイの開始タイミングである。この実施の形態では、この時刻より前に、ベリファイ読み出しのためのビット線プリチャージが行われている。そして、時刻ｔｖｆ１にビット線側選択ゲート線ＳＧＤと非選択ワード線に読み出しパス電圧Ｖｒｅａｄを、選択ワード線ＷＬ２にベリファイ電圧Ｖｖｐを印加し、時刻ｔｖｆ２にソース線側選択ゲート線ＳＧＳにパス電圧Ｖｒｅａｄを印加すると、プリチャージされたビット線ＢＬａが選択メモリセルのデータに応じて放電される。ビット線放電動作が行われる時刻ｔｖｆ２からｔｖｆ３の間に、そのビット線放電状態を検出して、データセンスが行われる。

時刻ｔｖｆ３以降、ワード線選択ゲート線及びビット線のリカバリー動作が行われる。以下、先に説明したようにベリファイ判定を行いながら、１ページデータの書き込みが完了するまで、或いは設定された書き込み回数が終了するまで、書き込みとベリファイが繰り返される。

以上のようにこの実施の形態では、書き込みベリファイのための選択ビット線のプリチャージ動作を、書き込み動作が終了する前に開始している。従って、ビット線プリチャージ動作を書き込みベリファイに含めて考えるとすれば、書き込みベリファイ期間をその前の書き込み期間と一部オーバーラップさせたことになり、見かけ上書き込みベリファイ時間が短縮される。これにより、フラッシュメモリのデータ書き込み時間の短縮が可能になる。

図９の例では、選択ワード線に書き込み電圧Ｖｐｇｍが未だ印加されている間に、ビット線ＢＬａ，ＢＬｂを放電させている。勿論、ビット線をリセットするときには、選択ゲート線ＳＧＤを立ち下げて、ビット線側選択トランジスタをオフにしている。しかし、もしビット線側選択ゲートトランジスタのカットオフ特性が劣化していると、非選択ビット線ＢＬｂにつながる非選択メモリセルや選択ビット線ＢＬａにつながる“１”書き込みセルで、誤書き込みが生じる可能性がある。

図１０は、その様な誤書き込みを防止するようにしたもう一つの書き込みシーケンスのタイミングチャートである。基本的なシーケンスは図９の場合と同様であるので、詳細な説明は省く。

選択ワード線ＷＬ２の立ち下げ開始、即ち放電開始（時刻ｔｐ５）の前に、時刻ｔｐ４で選択ゲート線ＳＧＤを立ち下げるが、選択ビット線ＢＬａ及び非選択ビット線ＢＬｂはこれに遅れて、選択ワード線ＷＬ２の放電開始直前に放電させる。そして、時刻ｔ５で選択ワード線ＷＬ２の放電を開始すると同時に、選択ビット線ＢＬａのプリチャージ動作を開始する。つまり、ベリファイのための選択ビット線ＢＬａのプリチャージ動作は、選択ワード線ＷＬ２の放電動作と共に行われる。

このシーケンス制御では、選択ワード線ＷＬ２に書き込み電圧Ｖｐｇｍが与えられておりかつ、ビット線ＢＬａ，ＢＬｂの電圧がリセットされているという期間は、殆どないと見なすことができる。従って、選択ゲートトランジスタのカットオフ特性が多少劣化していても、非選択セルや“１”書き込みセルで誤書き込みが生じることはない。また、ビット線プリチャージ動作は、実質的な書き込み動作が終了した後に開始しているが、その開始時刻ｔ５は、シーケンス制御上の書き込み動作の終了時刻ｔｐ７よりは前であるから、従来に比べて実質的に書き込みベリファイの時間短縮が図られ、従って全体のデータ書き込み時間の短縮が可能となる。

この発明の一実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。 同フラッシュメモリのメモリセルアレイの構成を示す図である。 同フラッシュメモリでの好ましいビット線構成を示す図である。 同フラッシュメモリのセンスアンプ構成を示す図である。 同フラッシュメモリの２値データしきい値電圧分布を示す図である。 同フラッシュメモリの４値データしきい値電圧分布を示す図である。 同フラッシュメモリのデータ書き込みシーケンスを示す図である。 同フラッシュメモリのデータ書き込みの制御フローチャートである。 同フラッシュメモリのデータ書き込みのタイミング図である。 同フラッシュメモリの他のデータ書き込みのタイミング図である。

符号の説明

１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、５…Ｉ／Ｏバッファ、６…アドレスレジスタ、７…コントローラ、８…内部電圧発生回路、９…ステータスレジスタ、１０…データバス、ＮＵ…ＮＡＮＤセルユニット、Ｍ０−Ｍ１５…メモリセル、Ｓ１，Ｓ２…選択ゲートトランジスタ、ＢＬ（ＢＬａ，ＢＬｂ）…ビット線、ＷＬ０−１５…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線。

Claims (4)

1. 互いに交差する複数本ずつのワード線とビット線、及びそれらの交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
   前記メモリセルアレイの選択ワード線に書き込み電圧を印加して選択メモリセルにデータ書き込みを行い、選択ビット線を所定電圧にプリチャージした後、その選択ビット線の放電状態を検出して前記選択メモリセルのデータ読み出しを行う読み出し／書き込み回路と、
   前記読み出し／書き込み回路を制御して選択メモリセルに対する書き込み動作とベリファイ読み出し動作を繰り返す書き込みシーケンス制御を行い、そのシーケンス制御において、ベリファイ読み出しのための選択ビット線のプリチャージ動作を書き込み動作の終了時刻前に開始するようにしたコントローラとを有し、
   前記メモリセルアレイは、前記メモリセルを対応するビット線に接続するための選択ゲートトランジスタを有し、
   前記選択メモリセルに対する書き込み動作は、前記選択ゲートトランジスタをオンにし、選択ワード線に書き込み電圧を印加して行われ、
   ベリファイ読み出しのための前記選択ビット線のプリチャージ動作は、前記選択ワード線に書き込み電圧が印加されている間に、前記選択ゲートトランジスタをオフにした後開始する
   ことを特徴とする半導体記憶装置。
2. 互いに交差する複数本ずつのワード線とビット線、及びそれらの交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
   前記メモリセルアレイの選択ワード線に書き込み電圧を印加して選択メモリセルにデータ書き込みを行い、選択ビット線を所定電圧にプリチャージした後、その選択ビット線の放電状態を検出して前記選択メモリセルのデータ読み出しを行う読み出し／書き込み回路と、
   前記読み出し／書き込み回路を制御して選択メモリセルに対する書き込み動作とベリファイ読み出し動作を繰り返す書き込みシーケンス制御を行い、そのシーケンス制御において、ベリファイ読み出しのための選択ビット線のプリチャージ動作を書き込み動作の終了時刻前に開始するようにしたコントローラとを有し、
   前記メモリセルアレイは、前記メモリセルを対応するビット線に接続するための選択ゲートトランジスタを有し、
   前記選択メモリセルに対する書き込み動作は、選択ビット線に書き込みデータに応じて書き込み許可電圧又は書き込み禁止電圧を、非選択ビット線には書き込み禁止電圧を印加し、前記選択ゲートトランジスタをオンにし、選択ワード線に書き込み電圧を印加して行われ、
   ベリファイ読み出しのための前記選択ビット線のプリチャージ動作は、前記選択ワード線に書き込み電圧が印加されている間に、前記選択ゲートトランジスタをオフにすると同時に前記選択ビット線及び非選択ビット線を放電させた後開始する
   ことを特徴とする半導体記憶装置。
3. 互いに交差する複数本ずつのワード線とビット線、及びそれらの交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
   前記メモリセルアレイの選択ワード線に書き込み電圧を印加して選択メモリセルにデータ書き込みを行い、選択ビット線を所定電圧にプリチャージした後、その選択ビット線の放電状態を検出して前記選択メモリセルのデータ読み出しを行う読み出し／書き込み回路と、
   前記読み出し／書き込み回路を制御して選択メモリセルに対する書き込み動作とベリファイ読み出し動作を繰り返す書き込みシーケンス制御を行い、そのシーケンス制御において、ベリファイ読み出しのための選択ビット線のプリチャージ動作を書き込み動作の終了時刻前に開始するようにしたコントローラとを有し、
   前記メモリセルアレイは、前記メモリセルを対応するビット線に接続するための選択ゲートトランジスタを有し、
   前記選択メモリセルに対する書き込み動作は、前記選択ゲートトランジスタをオンにし、選択ワード線に書き込み電圧を印加して行われ、
   ベリファイ読み出しのための前記選択ビット線のプリチャージ動作は、前記選択ゲートトランジスタをオフにした後、前記選択ワード線の放電開始と同時に開始する
   ことを特徴とする半導体記憶装置。
4. 互いに交差する複数本ずつのワード線とビット線、及びそれらの交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
   前記メモリセルアレイの選択ワード線に書き込み電圧を印加して選択メモリセルにデータ書き込みを行い、選択ビット線を所定電圧にプリチャージした後、その選択ビット線の放電状態を検出して前記選択メモリセルのデータ読み出しを行う読み出し／書き込み回路と、
   前記読み出し／書き込み回路を制御して選択メモリセルに対する書き込み動作とベリファイ読み出し動作を繰り返す書き込みシーケンス制御を行い、そのシーケンス制御において、ベリファイ読み出しのための選択ビット線のプリチャージ動作を書き込み動作の終了時刻前に開始するようにしたコントローラとを有し、
   前記メモリセルアレイは、前記メモリセルを対応するビット線に接続するための選択ゲートトランジスタを有し、
   前記選択メモリセルに対する書き込み動作は、選択ビット線に書き込みデータに応じて書き込み許可電圧又は書き込み禁止電圧を、非選択ビット線には書き込み禁止電圧を印加し、前記選択ゲートトランジスタをオンにし、選択ワード線に書き込み電圧を印加して行われ、
   ベリファイ読み出しのための前記選択ビット線のプリチャージ動作は、前記選択ワード線の放電開始前に前記選択ゲートトランジスタをオフにしかつ、前記選択ワード線の放電開始直前に前記選択ビット線及び非選択ビット線を放電させた後に前記選択ワード線の放電開始と同時に開始する
   ことを特徴とする半導体記憶装置。

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