JP2002319286A - 不揮発性記憶装置および記憶システム - Google Patents

Abstract

(57)【要約】 【課題】 従来一定電圧によるベリファイ方式では、書
込みや消去がなかなか収束しないという課題があった。 【解決手段】 書込みまたは消去後にメモリセルのしき
い値電圧が所定のしきい値電圧分布に含まれるか否かを
確認するためのベリファイ動作において、ベリファイ電
圧が３段階以上で判定条件が緩くなる方へ変化させるこ
とにより、書込みや消去動作が収束しなくなるのを回避
して短時間で書込みや消去を終了できるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書込み消
去可能な不揮発性半導体メモリにおける書込みまたは消
去動作後のベリファイ方式および書込みまたは消去のパ
ルス印加方式に適用して有効な技術に関し、例えばブロ
ック単位で一括してデータの消去が可能なフラッシュメ
モリチップおよびそれを内蔵したマイクロコンピュータ
に利用して有効な技術に関する。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する２層ゲート構造
のＭＯＳＦＥＴからなる不揮発性記憶素子をメモリセル
に使用している。かかるフラッシュメモリにおいては、
コントロールゲートと基板（もしくはウェル領域）との
間またはコントロールゲートとソースまたはドレインと
の間に電圧を印加してフローティングゲートに電荷を注
入または放出してしきい値電圧を変化させることでデー
タを記憶させる。

【０００３】なお、フラッシュメモリにおけるデータの
書込み、消去には、しきい値電圧を高くする場合を書込
みとしその逆を消去とするものと、しきい値電圧を低く
する場合を書込みとしその逆を消去とするものとがある
が、いずれの場合にも書込みはワード線単位（セクタ単
位とも称する）またはワード線を分割した１バイトから
数百バイトの単位で行ない、消去はブロック単位すなわ
ちウェル領域やソース線を共通にする複数のセクタに対
して同時に行なわれるように構成されることが多い。

【０００４】

【発明が解決しようとする課題】本発明者らは、ホット
エレクトロンによる書込み方式を採用したフラッシュメ
モリにおいて、書込み所要時間を短縮する技術について
詳しく検討した。従来、フラッシュメモリにおける書込
みおよび消去動作の際には、書込みまたは消去のための
電圧印加後にメモリセルのしきい値電圧が所望のレベル
まで変化したか否か判定するベリファイ読出し動作が行
なわれ、しきい値電圧の変化が充分でないものには再度
書込みまたは消去のための電圧が印加される。そして、
上記動作を繰り返すことでしきい値電圧分布が所望の電
圧値以下または所望の電圧以上になるように制御が行な
われる。

【０００５】しかしながら、しきい値電圧の許容レベル
の近傍にあるメモリセルはベリファイ動作を繰り返すう
ちに、センスアンプに入るノイズや動作条件の僅かな差
によって異なる判定結果をもたらすことがある。また、
フローティングゲートに完全に電荷が注入されておら
ず、絶縁膜の界面にトラップされていた不安定な電荷に
より見かけ上、しきい値電圧が所望のレベルに達したと
判定された後に、ベリファイ動作の繰返しにより絶縁膜
の界面の電荷が抜けてしきい値電圧が変化することもあ
る。そのため、一旦書込み終了もしくは消去終了と判定
されたメモリセルであっても次のベリファイ動作のとき
に書込み未終了もしくは消去未終了と判定されることが
あり、その結果トータルの書込み、消去回数が多くなっ
て書込み、消去所要時間が増大したり収束すなわち終了
しなくなるおそれがある。

【０００６】そこで、上記課題を解決するため、同一記
憶素子に対する書込み電圧の印加回数に応じてベリファ
イの条件を緩くした電圧で読出しを行なって書込みの終
了を判定するようにした発明が、本出願によって提案さ
れている（特願平１０−２５２６４８号）。この先願に
おいては、その実施例で、ベリファイ電圧レベルを２段
階用意しておいて、交互に電圧レベルを切り替えてベリ
ファイ読出しを行なう方法と、最後のｎ回目（例えば５
回目）のときに条件を緩くした電圧レベルでベリファイ
読出しを行なう方法を開示している。

【０００７】しかしながら、本発明者らがさらに詳しく
検討した結果、上記２段階のベリファイ電圧レベルの切
替えのみでは書込み動作や消去動作を速やかに収束させ
ることができない場合があることが明らかとなった。ま
た、せっかく緩くした電圧レベルでベリファイを行なっ
てもそれに引っ掛かって再書込みもしくは再消去が行な
われることにより、メモリセルのしきい値電圧が反対側
の許容電圧レベルを超えてしまう現象（以下、Ｖｔｈの
突き抜けと称する）が発生することがあることも明らか
となった。

【０００８】ここで、上記Ｖｔｈの突き抜け現象につい
て図２４を用いて詳しく説明する。図２４は、特に制限
されるものでないが、データ“０”をメモリセルのしき
い値電圧の高い状態に対応させ、データ“１”をメモリ
セルのしきい値電圧の低い状態に対応させるとともに、
メモリセルをしきい値電圧の高い状態にさせる動作を書
込みと称し、メモリセルをしきい値電圧の低い状態にさ
せる動作を消去と称する場合を示しており、本発明の実
施例では、特に言及しない限りこの定義に従うものとす
る。また、しきい値電圧が高い書込み状態のメモリセル
のしきい値電圧を下げる消去動作を行なった後に、しき
い値電圧の下がり過ぎたメモリセルのしきい値電圧を少
し上げる動作をポスト消去（書き戻しと呼んでいる文献
もあるが同義である）と称する。また、ポスト消去の前
に行なうしきい値電圧を下げる動作を消去と称する。

【０００９】図２４に示されているように、データ
“１”を記憶するメモリセルのしきい値電圧はＶｅ１と
Ｖｅ２との間に入る必要がある場合を考える。本発明者
らは、フラッシュメモリにおけるデータ“０”から
“１”への書換えで、しきい値電圧の高い状態にあるメ
モリセルのしきい値電圧を消去動作によって高い側の許
容電圧レベルＶｅ２よりも低くさせた後、しきい値電圧
が低い側の許容電圧レベルＶｅ１よりも低くなってしま
ったメモリセルに対して比較的短い書込みパルスを印加
または比較的低い電圧で書込みをしてしきい値電圧を高
くするポスト消去動作を繰返し行なって、データ“１”
を記憶すべきメモリセルのしきい値電圧が最終的にＶｅ
１とＶｅ２との間に入るようにする方式について詳しく
検討した。

【００１０】その結果、ポスト消去後のベリファイを同
一の電圧レベル（Ｖｅ１）で行なうと、一度「良」と判
定されたメモリセルであっても何度かベリファイを行な
ううちに「不良」と判定されてしまうことがある。そし
て、この「不良」と判定されたメモリセルはポスト消去
の対象となるため、次の動作でしきい値電圧が高くされ
ることとなる。その結果、逆にしきい値電圧が高くなり
過ぎて高い側の許容電圧レベルＶｅ２を越えてしまう突
き抜けを起こすことがあり、これによって消去動作が収
束しなくなることを見出した。

【００１１】図１０に、本発明者らが行なった実験の結
果を示す。図１０のグラフは、横軸にポスト消去の繰返
し数、縦軸に消去対象の全ビット数に対する累積ビット
数をとって示したもので、図２４に対応して●印はしき
い値電圧が許容範囲内に入ったビット、■印は低い側の
許容電圧レベルＶｅ１よりも低いビットつまりポスト消
去の対象となるビット、▲印は高い側の許容電圧レベル
Ｖｅ２よりも高いビットつまり突き抜けを起こしたビッ
トを示す。図１０より、同一電圧レベルでベリファイを
行なうと、ポスト消去の繰返し回数が１４回を越えるあ
たりから突き抜けを起こすビットが急激に増加すること
が分かる。

【００１２】そして、この時点では、未だしきい値電圧
許容範囲の低い側の許容電圧レベルＶｅ１よりも低いビ
ットが０．０１％程度（例えば全ビット数を１Ｍビット
とすると１００ビット程度）存在しているため、ここで
ポスト消去を終了させることできない。このようなビッ
トを放置しておくと、非選択のメモリセルに電流が流れ
ることにより、読出しデータとして誤りとなる。また、
書込み動作を行なうときにもこのビットにより電流が流
れて正しい書込みができないためである。また、１つの
メモリセルで２ビットのデータを記憶するような多値の
フラッシュメモリにあっては、図２５に示すように、各
記憶データに対応したしきい値電圧の分布範囲を比較的
狭い範囲に精度良く入れてやる必要があるので、ベリフ
ァイの判定は２値の場合よりも厳しくなる。

【００１３】この発明の目的は、トータルの消去所要時
間または書込み所要時間を短縮可能なフラッシュメモリ
のような不揮発性記憶回路およびそれを内蔵したマイク
ロコンピュータ等の半導体集積回路を提供することにあ
る。

【００１４】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００１６】すなわち、制御部とメモリアレイ部を有
し、上記メモリアレイ部は複数のワード線と、それぞれ
のワード線に接続される複数のメモリセルを有し、それ
ぞれのメモリセルは、２以上のしきい値電圧分布の内、
少なくとも一部のメモリセルは第１のしきい値電圧分布
に含まれるしきい値電圧を有し、上記制御部は、上記複
数のワード線から所定のワード線を選択し、選択された
ワード線に接続される複数のメモリセルのしきい値電圧
を、上記第１のしきい値電圧分布から第２のしきい値電
圧分布へ変化させる第１動作と、それぞれのメモリセル
のしきい値電圧が上記第２のしきい値電圧分布に含まれ
るか否かを確認する第２動作を行う。この第２動作にお
いて複数のメモリセルの内、しきい値電圧が上記第２の
しきい値電圧分布に含まれないメモリセルに対しては、
再度上記第１動作と第２動作を行う。上記第２動作で
は、それぞれのメモリセルに対し、メモリセルのしきい
値電圧が上記第２のしきい値電圧分布に含まれるか否か
を確認するための所定の電圧が印加され、上記所定の電
圧は３レベル以上用意される。先に行なった第２動作に
おいてメモリセルに印加される上記所定の電圧は、後に
行なった第２動作においてメモリセルに印加される上記
所定の電圧と異なるようにしたものである。

【００１７】上記手段によれば、メモリセルのしきい値
電圧が所定のしきい値電圧分布に含まれるか否かを確認
するための所定の電圧が３段階以上で判定条件が緩くな
る方へ変化されることにより、書込みや消去動作が収束
しなくなるのを回避して短時間で書込みや消去を終了で
きるようになる。

【００１８】また、望ましくは、メモリセルのしきい値
電圧が所定のしきい値電圧分布に含まれるか否かを確認
するための判定動作（第２動作）においてメモリセルに
印加される上記所定の電圧はしきい値電圧を変化させた
方向と逆の方向へ段階的に変化させるように構成する。
これによって、メモリセルのしきい値電圧が所定のしき
い値電圧分布に含まれるか否かを確認するための判定に
おいて、判定条件が次第に緩くなるようにされ、書込み
や消去動作の収束が速くなる。

【００１９】さらに、望ましくは、第１のしきい値電圧
分布から第２のしきい値電圧分布へ変化させる動作（第
１動作）はメモリセルに対して所定の電圧を印加するこ
とで行い、後に行う第１動作においてメモリセルに印加
する電圧は、先に行なった第１動作においてメモリセル
に印加された電圧と異なるようにする。あるいは、後に
行う第１動作におけるメモリセルへの電圧印加時間は、
先に行なった第１動作においてメモリセルにおけるメモ
リセルへの電圧印加時間と異なるようにする。これによ
り、効率良くメモリセルのしきい値電圧を変化させ、短
時間で書込みや消去を終了できるようになる。

【００２０】本出願の第２の発明に係る不揮発性記憶装
置は、制御部とメモリアレイ部を有し、上記メモリアレ
イ部は複数のワード線と、それぞれのワード線に接続さ
れる複数のメモリセルを有し、それぞれのメモリセル
は、２以上のしきい値電圧分布の内、第１のしきい値電
圧分布に含まれるしきい値電圧を有する。上記制御部
は、上記第１のしきい値電圧分布が上記第２のしきい値
電圧分布よりも高い場合に、上記第１動作で上記第２の
しきい値電圧分布の上限よりも低いしきい値電圧へ変化
させた後、上記第２動作で検出された第２のしきい値電
圧分布の下限よりも低いしきい値電圧のメモリセルに対
して上記下限よりも高いしきい値電圧へ変化させる第３
動作と、それぞれのメモリセルのしきい値電圧が上記下
限よりも高いか否かを確認する第４動作を複数回繰返し
行う。この第４動作では、それぞれのメモリセルに対
し、メモリセルのしきい値電圧が上記下限よりも高いか
否かを確認するための所定の電圧が印加され、先に行な
った第４動作においてメモリセルに印加される上記所定
の電圧は、上記第２のしきい値電圧分布の下限に相当す
る電圧よりも高くなるようにする。あるいは、上記第１
のしきい値電圧分布が上記第２のしきい値電圧分布より
も低い場合に、上記第４動作では、先に行なった第４動
作においてメモリセルに印加される上記所定の電圧は、
上記第２のしきい値電圧分布の上限に相当する電圧より
も低いようにする。これにより、書込みや消去動作が収
束しなくなるのを回避して短時間で書込みや消去を終了
できるとともに、しきい値電圧分布の幅を狭くして読出
し時のマージンを大きくすることができるようになる。

【００２１】本出願の第３の発明に係る不揮発性記憶シ
ステムは、制御装置と１以上の不揮発性記憶装置を有
し、上記制御装置は、上記１以上の不揮発性記憶装置に
第１動作モードと第２動作モードのいずれかを設定可能
であり、上記不揮発性記憶装置は、制御部とメモリアレ
イ部を有し、上記メモリアレイ部は複数のワード線と、
それぞれのワード線に接続される複数のメモリセルを有
し、それぞれのメモリセルは、２以上のしきい値電圧分
布の内、第１のしきい値電圧分布に含まれるしきい値電
圧を有する。上記制御部は、上記複数のワード線から所
定のワード線を選択し、選択されたワード線に接続され
る複数のメモリセルのしきい値電圧を、上記第１のしき
い値電圧分布から第２のしきい値電圧分布へ変化させる
第１動作と、それぞれのメモリセルのしきい値電圧が上
記第２のしきい値電圧分布に含まれるか否かを確認する
第２動作を行い、上記第２動作において複数のメモリセ
ルの内、しきい値電圧が上記第２の閉債電圧分布に含ま
れないメモリセルに対しては、再度第１動作と第２動作
を行う。上記第２動作では、それぞれのメモリセルに対
し、メモリセルのしきい値電圧が上記第２のしきい値電
圧分布に含まれるか否かを確認するための所定の電圧が
印加され、上記所定の電圧は３レベル以上用意され、上
記第１動作モードでは、先に行なった第２動作において
メモリセルに印加される上記所定の電圧は、後に行なっ
た第２動作においてメモリセルに印加される上記所定の
電圧と異なるようにしたものである。

【００２２】上記手段によれば、メモリセルのしきい値
電圧が所定のしきい値電圧分布に含まれるか否かを確認
するための所定の電圧が３段階以上で判定条件が緩くな
る方へ変化されることにより、書込みや消去動作が収束
しなくなるのを回避して短時間で書込みや消去を終了さ
せることができ、スループットの高いシステムを実現す
ることができるようになる。

【００２３】

【発明の実施の形態】以下、本発明の実施例を、図面を
参照しながら説明する。

【００２４】図１は、本発明の第１の実施形態に係るベ
リファイ方式の概略を示すもので、図１（Ａ）は第１の
実施例、図１（Ｂ）は第２の実施例、図１（Ｃ）は第３
の実施例をそれぞれ示す。なお、この実施形態で使用さ
れる不揮発性記憶素子は、特に制限されるものでない
が、図３に示すように、半導体基板ＳＵＢ上に絶縁膜を
介して形成されたコントロールゲートＣＧおよびフロー
ティングゲートＦＧを有する２層ゲート構造のＭＯＳＦ
ＥＴとする。この記憶素子を用いてメモリアレイを構成
する場合、一般にはコントロールゲートＣＧがワード線
に接続され、ドレインＤがビット線に、またソースＳが
例えば接地電位が印加される共通のソース線に接続され
る。

【００２５】図１（Ａ）〜（Ｂ）のうち、図１（Ａ）
は、例えば図４（Ａ）に示されているように、データ
“０”が記憶素子のしきい値電圧の高い状態に対応さ
れ、データ“１”が記憶素子のしきい値電圧の低い状態
に対応されている不揮発性メモリにおいて、データ
“０”のビットを“１”へ書き換える場合に、しきい値
電圧の高い状態にある記憶素子のしきい値電圧を消去動
作によって高い側の許容電圧レベルＶｅ２よりも低くさ
せた後、しきい値電圧が低い側の許容電圧レベルＶｅ１
よりも低くなってしまった記憶素子に対して比較的短い
書込みパルスを印加または比較的低い電圧で書込みをし
てしきい値電圧を高くするポスト消去動作を繰返し行な
うとともに、そのベリファイ電圧Ｖｖを、繰返し回数が
増加するに従って判定条件が徐々に緩くなる方へ変化す
なわち徐々に低くさせるようにしたものである。

【００２６】なお、特に制限されるものでないが、最初
のベリファイ電圧は目標とするしきい値電圧分布の下限
値よりも予め少し高めに設定しておいて、その後少しず
つ段階的に低くしてすべてのメモリセルの判定結果がパ
スする頃に目標とする下限値となるように制御するのが
望ましい。

【００２７】図１（Ｂ）は上記と同様の不揮発性メモリ
において、ポスト消去動作を繰返し行なう際のベリファ
イ電圧Ｖｖを、２回目は１回目よりも低くし、それ以降
は、前回よりは高いが前々回よりは低くさせるようにし
たものである。また、図１（Ｃ）は図１（Ａ）における
奇数回目のベリファイ動作を同一のベリファイ電圧で複
数回（例えば２回）行なうようにしたものである。な
お、この第１の実施形態は、データの書換えで、しきい
値電圧の低い状態にある記憶素子のしきい値電圧を、書
込み動作によって低い側の許容電圧レベルＶｗ１よりも
高くさせる際の方式としても適用することができる。

【００２８】前述先願（特願平１０−２５２６４８号）
の発明においては、最終回だけベリファイの条件を緩く
するものと、２段階のベリファイ電圧を用意しておいて
交互に使用してベリファイを行なう実施例が開示されて
いる。これに対し、本実施形態においては、ベリファイ
の条件を３段階以上に亘って次第に緩くさせるようにし
ており、前記先願発明よりもさらにベリファイの条件が
大きく緩くされる点において異なっている。

【００２９】また、上記先願の発明においては、しきい
値電圧を一方向へ少しずつずらして行く場合のベリファ
イ動作における条件の緩和について開示しているのに対
し、本発明においては、消去もしくは書込みによりしき
い値電圧をずらした後、ポスト消去もしくはポスト書込
みによってしきい値電圧を逆の方向へ少し戻してやるこ
とでしきい値電圧分布の広がりを狭くする方式における
しきい値電圧の突き抜けすなわち戻し過ぎについても考
慮している点においても相違している。

【００３０】図９は、第１の実施形態（図１）における
第１の実施例の方式に従いかつ同一電圧によるベリファ
イを２回ずつ行なって、例えば１．５８Ｖ，１．５６
Ｖ，１．５４Ｖ，１．５２Ｖ，１．５Ｖのように段階的
にベリファイ電圧を下げながらポスト消去を行なった場
合における結果を、横軸にポスト消去の繰返し数、縦軸
に消去対象の全ビット数に対する累積ビット数をとって
示したもので、●印はしきい値電圧が許容範囲内に入っ
たビット、■印は低い側の許容電圧レベルＶｅ１よりも
低いビットつまりポスト消去の対象となるビット、▲印
は高い側の許容電圧レベルＶｅ２よりも高いビットつま
り突き抜けを起こしたビットを示す。

【００３１】図９より、ベリファイ電圧を判定条件が次
第に緩くなる方へ変更しながらポスト消去を繰り返す
と、ポスト消去の繰返し回数が１０回目あたりで許容範
囲内に入るビットは９９．９９９９％（全ビット数１Ｍ
ビット）に達し、逆に低い側の許容電圧レベルＶｅ１よ
りも低いビットは０．０００１％（ビット数０ビット）
以下になるとともに、その間に突き抜けを起こすビット
はほとんど増加していないことが分かる。この図９と、
従来方式で同一電圧によるベリファイを繰り返した場合
の結果を示す図１０とを比較すると明らかなように、同
一電圧によるベリファイを繰り返す場合には消去回数が
増えるに従って突き抜けを起こすビットが増加して消去
動作が収束しないのに対し、ベリファイ電圧を次第に緩
やかにしてポスト消去を行なう本発明方式では、繰返し
回数が１０回目あたりで消去動作を終了できることが分
かる。

【００３２】図２は、本発明の第２の実施形態に係るベ
リファイ方式の概略を示すもので、図２（Ａ）は第１の
実施例、図２（Ｂ）は第２の実施例、図２（Ｃ）は第３
の実施例をそれぞれ示す。

【００３３】このうち、図２（Ａ）は、例えば図４
（Ｂ）に示されているように、データ“０”が記憶素子
のしきい値電圧の高い状態に対応され、データ“１”が
記憶素子のしきい値電圧の低い状態に対応されている不
揮発性メモリにおいて、データの“１”から“０”への
書換えで、しきい値電圧の低い状態にある記憶素子のし
きい値電圧を書込み動作によって低い側の許容電圧レベ
ルＶｗ１よりも高くさせた後、しきい値電圧が高い側の
許容電圧レベルＶｗ２よりも高くなってしまった記憶素
子に対して比較的短い消去パルスを印加してしきい値電
圧を低くするポスト書込み動作を繰返し行なう際のベリ
ファイ電圧を、回数が増加するに従って判定条件が徐々
に緩くなる方へ変化すなわち徐々に高くさせるようにし
たものである。

【００３４】なお、特に制限されるものでないが、最初
のベリファイ電圧は目標とするしきい値電圧分布の上限
値よりも予め少し低めに設定しておいて、その後少しず
つ段階的に高くしてすべてのメモリセルの判定結果がパ
スする頃に目標とする上限値となるように制御するのが
望ましい。

【００３５】図２（Ｂ）は上記と同様の不揮発性メモリ
において、ポスト書込み動作を繰返し行なう際のベリフ
ァイ電圧Ｖを、２回目は１回目よりも高くし、それ以降
は、前回よりは低いが前々回よりは高くさせるようにし
たものである。また、図２（Ｃ）は図２（Ａ）における
奇数回目のベリファイ動作を同一のベリファイ電圧で複
数回（例えば２回）行なうようにしたものである。な
お、この第２の実施形態は、データの書換えで、しきい
値電圧の高い状態にある記憶素子のしきい値電圧を、消
去動作によって高い側の許容電圧レベルＶｅ２よりも低
くさせる際の方式としても適用することができる。

【００３６】次に、本発明の第３の実施形態を、図５お
よび図６を用いて説明する。この第３の実施形態は、前
記第１および第２の実施形態におけるベリファイ電圧を
判定条件が徐々に緩くなる方へ変更しながらポスト消去
もしくはポスト書込みを繰り返す動作において、記憶素
子への印加電圧をも変化させるようにしたものである。
図５にはこのうち消去動作の手順を示す。

【００３７】図５に示すように、本実施形態では、消去
（ステップＳ１）が終了すると先ず予め決められている
所定のワード線電圧でベリファイ読出し（ステップＳ
２）を行なう。なお、消去動作を消去とＶｅ２電圧でベ
リファイする消去ベリファイを複数回繰返し、対象ビッ
トのしきい値をＶｅ２電圧以下にする手順であってもよ
い。ステップＳ３で全ビットが所定のしきい値電圧Ｖｅ
１を越えているか判定し、越えていれば消去を終了す
る。１ビットでも越えていないものがあるときはステッ
プＳ４へ進んで予め決められた所定のパルス幅の電圧を
記憶素子に印加してポスト消去を行なう。

【００３８】その後、ステップＳ５で再びベリファイ読
出しを行ない、ステップＳ６で全ビットが所定のしきい
値電圧Ｖｅ１を越えているか判定し、越えていれば消去
を終了する。越えていないビットがあるときはステップ
Ｓ７へ進んでパルス幅を変更する。そして、次のステッ
プＳ８で変更されたパルス幅によるポスト消去を実行し
た後、ベリファイ電圧を変更する（ステップＳ９）。そ
れから、ステップＳ５へ戻ってベリファイ読出しを行な
い、ステップＳ６で全ビットが所定のしきい値電圧Ｖｅ
１を越えているか判定する。

【００３９】上記動作を繰り返してパルス幅を変更しな
がらベリファイ電圧を徐々に緩くするしたポスト消去を
行ない、全ビットが所定のしきい値電圧Ｖｅ１を越えた
時点で消去を終了する。なお、前記第１および第２の実
施形態は、図５のフローチャートのステップＳ７におけ
るパルス幅の変更を省略してポスト消去を行なった後、
ステップＳ９でベリファイ電圧を変更するようにしたも
のとみることができる。

【００４０】次に、ステップＳ７におけるパルス幅の変
更について説明する。この実施例においては、図６
（Ａ）に示すように、ポスト消去の際のベリファイ電圧
を１．６０Ｖから順に１．５８Ｖ，１．５６Ｖ，１．５
４Ｖ，１．５２Ｖ，１．５０Ｖと変更するのに合わせ
て、最初は例えば０．２５μｓに設定されていたワード
線印加電圧およびドレイン印加電圧のパルス幅を、０．
５μｓ，１．０μｓ，２．０μｓ，４．０μｓ，８．０
μｓのように順に大きくするようにしている。ただし、
ポスト消去の電圧の大きさは一定（４Ｖと６Ｖ）にして
いる。

【００４１】図７（Ａ）にはワード線印加電圧およびド
レイン印加電圧のパルス幅を一定（０．５μｓ）にして
しきい値電圧が低い状態の記憶素子をしきい値電圧の高
い状態に書き換えた場合のしきい値電圧の変化と書換え
時間との関係を、また図７（Ｂ）にはワード線印加電圧
およびドレイン印加電圧のパルス幅を上記実施例のよう
に順に変化させてしきい値電圧が低い状態の記憶素子を
しきい値電圧の高い状態に書き換えた場合のしきい値電
圧の変化と書換え時間との関係をそれぞれ示す。

【００４２】図７において、●印はある書換え回数での
記憶素子のしきい値電圧とそれまでに要したトータルの
書換え時間を、シミュレーションにより調べてプロット
したものである。（Ａ）と（Ｂ）を比較すると明らかな
ように、パルス幅を一定にした場合には（Ａ）のように
書換え回数を増やしてもなかなかしきい値電圧が高くな
らないが、パルス幅を順に広くするようにした場合には
（Ｂ）のようにしきい値電圧が（Ａ）に比べて大きく
（しきい値変化量は一定）変化する。つまり、パルス幅
を順に広くすることにより書換え回数が少なくても所望
のしきい値電圧に変化させることができることが分か
る。ベリファイ電圧の変更およびパルス幅の変更をしな
い従来の方式でポスト消去を繰り返すと、図１０からも
分かるように繰返し回数が多くなるとしきい値電圧の突
き抜けを起こす記憶素子が多数発生して書換えが収束し
なくなるおそれがあったが、ベリファイ電圧を変更しつ
つパルス幅も変更することで、上記のような突き抜けを
回避しかつ少ない繰返し数で書換えを収束させることが
できる。

【００４３】なお、上記実施例ではパルス幅のみ変更し
ているが、書換え回数に応じて順にポスト消去のワード
線印加電圧およびポスト消去のドレイン印加電圧のパル
ス幅を変更するとともに、図６（Ｂ）に示すように、ワ
ード線の電圧レベルを２．５Ｖ，２．６Ｖ，２．７Ｖ…
…４Ｖと、順次上げて行くようにしても良い。ドレイン
印加電圧に関しても、書換え回数に応じて順に電圧レベ
ルを上げて行くように制御することも有効である。

【００４４】次に、本発明の第４の実施形態を説明す
る。この第４の実施形態は、前記第１および第２の実施
形態におけるベリファイ電圧を判定条件が徐々に緩くな
る方へ変化させる代わりに、センスアンプにおける弁別
レベルを判定条件が徐々に緩くなる方へ変化させながら
ポスト消去もしくはポスト書込みを繰り返すようにした
ものである。図８にはこのうち消去動作の手順を示す。
特に制限されるものでないが、このフローチャートにお
いても、ポスト消去を繰り返す度にパルス幅を変更する
ようにしている。第１および第２の実施形態と同様にパ
ルス幅を変更しないで、センスアンプにおける弁別レベ
ルのみを変更するようにしても良い。

【００４５】図８に示すように、本実施形態では、消去
（ステップＳ１１）が終了すると先ずセンスアンプの弁
別レベルを予め決められている所定の電圧レベルに設定
してベリファイ読出し（ステップＳ１２）を行なって、
ステップＳ１３で全ビットが所定のしきい値電圧Ｖｅ１
を越えているか判定し、越えていれば消去を終了する。
１ビットでも越えていないものがあるときはステップＳ
１４へ進んで予め決められた所定のパルス幅の電圧を記
憶素子に印加してポスト消去を行なう。

【００４６】その後、ステップＳ１５で再びベリファイ
読出しを行ない、ステップＳ１６で全ビットが所定のし
きい値電圧Ｖｅ１を越えているか判定し、越えていれば
消去を終了する。越えていないビットがあるときはステ
ップＳ１７へ進んでパルス幅を変更する。そして、次の
ステップＳ１８で変更されたパルス幅によるポスト消去
を実行した後、センスアンプの弁別レベルを変更する
（ステップＳ１９）。それから、ステップＳ１５へ戻っ
て変更された弁別レベルのセンスアンプでベリファイ読
出しを行ない、ステップＳ１６で全ビットが所定のしき
い値電圧Ｖｅ１を越えているか判定する。

【００４７】上記動作を繰り返してパルス幅を変更しな
がらセンスアンプの弁別レベルを徐々に判定レベルが緩
くなるように変更してポスト消去を行ない、全ビットが
所定のしきい値電圧Ｖｅ１を越えた時点で消去を終了す
る。なお、この実施例においても、ステップＳ１７にお
けるパルス幅の変更を省略しても良いし、パルス幅の変
更と同時に印加電圧のレベルも繰返し回数に応じて徐々
に高くするようにしても良い。また、しきい値電圧を低
くする消去動作のみでなく、しきい値電圧を高くする書
込み動作についても図８のフローチャートに準じた手順
で実現することができる。

【００４８】次に、本発明をシングルチップマイクロコ
ンピュータに内蔵されるフラッシュメモリに適用する場
合の実施例について説明する。

【００４９】図１１にはフラッシュ内蔵マイコンの概略
構成が示されている。特に制限されないが、図１１に示
されている各回路ブロックは、単結晶シリコンのような
１個の半導体チップ上に形成される。

【００５０】図１１において、符号ＦＬＡＳＨで示され
ているのは不揮発性素子からなるメモリアレイを備えた
フラッシュメモリ部、ＦＬＣは該フラッシュメモリ部に
対する書込みや消去などの指示を与えるフラッシュ制御
部、ＣＰＵはチップ全体の制御を司る中央処理ユニッ
ト、ＲＡＭはデータを一時記憶したり中央処理ユニット
ＣＰＵの作業領域を提供するランダムアクセスメモリ、
ＰＲＰは各種タイマ回路やＡ／Ｄ変換回路、システム監
視用のウォッチドッグタイマなどの周辺回路、ＢＵＳは
上記中央処理ユニットＣＰＵとフラッシュメモリ部ＦＬ
ＡＳＨ、フラッシュ制御部ＦＬＣ、ＲＡＭ間を接続する
内部バス、Ｉ／Ｏは内部バスＢＵＳ上の信号を外部バス
へ出力したり外部バス上の信号を取り込んだりする入出
力バッファや外部装置との間でシリアル通信を行なうシ
リアル通信ポートなどの入出力ポートを含むインタフェ
ース回路、ＢＳＣは内部バスＢＵＳのバス占有権の制御
等を行なうバスコントローラである。

【００５１】図１１には示されていないが、上記回路ブ
ロックの他に、ＣＰＵに対する割込み要求の発生および
優先度を判定して割込みをかける割込み制御回路や、Ｒ
ＡＭと周辺回路ＰＲＰやフラッシュメモリ部ＦＬＡＳＨ
等との間のＤＭＡ（ダイレクト・メモリ・アクセス）転
送を制御するＤＭＡ転送制御回路、システムの動作に必
要なクロック信号を発生する発振器などが必要に応じて
設けられることもある。

【００５２】図１２には、上記フラッシュメモリ部ＦＬ
ＡＳＨの概略構成が示されている。図１２において、１
１はコントロールゲートとフローティングゲートを有す
るＭＯＳＦＥＴからなる不揮発性記憶素子としてのメモ
リセルがマトリックス状に配置されたメモリアレイ、１
２は外部から入力された書込みデータに基づいて上記メ
モリアレイ１１に対して書込みを行なう書込みラッチ制
御回路である。この書込みラッチ制御回路１２は、例え
ば１２８バイトのような１ワード線に接続されたメモリ
セルの数に対応したビット数のデータを保持するデータ
ラッチ１２Ａと、このデータラッチ１２Ａに保持された
データに基づいてメモリアレイ１１内のビット線に書込
みパルスを印加する書込み制御回路１３とから構成され
ている。なお、上記データラッチ１２Ａは、ワード線方
向のメモリセルの数すなわちメモリアレイ１１内のビッ
ト線の数に対応したビット数でなくてもよく、その整数
分の１のビット数とし、これをセレクタ（マルチプレク
サ）等を介して対応する複数のビット線の中のいずれか
に供給できるように構成してもよい。

【００５３】また、この実施例のメモリアレイ１１は、
列方向に階層的に構成されており、各列のメモリセルは
例えば６４個のような単位でそれぞれドレインが共通の
副ビット線ＳＢに接続され、副ビット線ＳＢは選択スイ
ッチＭＯＳＦＥＴ Ｚ−ＳＷを介して主ビット線ＭＢに
接続されるようにされる。そして、同一の副ビット線に
接続された例えば６４個のメモリセルとこれらとワード
線を共通にするメモリセルは、そのソースが共通ソース
線ＳＬに接続されている。ソースを共通にするこれらの
メモリセルは、半導体基板表面に形成された同一のウェ
ル領域上に形成され、一括消去の単位とされる。以下、
これをブロックと称する。なお、複数のブロックを一括
消去の単位としても良い。

【００５４】一方、横方向すなわち行方向に並んだメモ
リセルＭＣのコントロールゲートは、行単位で共通のワ
ード線ＷＬにそれぞれ接続され、１本のワード線に共通
に接続された例えば１２８×８個のメモリセルが１セク
タを構成し、書込みの単位とされる。なお、図１２にお
いて、ＳＢ，ＭＢ等に付記されているｋ−１，ｋ，ｋ＋
１なる符号は、各ビットを区別するための符号で、０〜
１０２３のような正の整数をとる。また、本明細書にお
いて、単にビット線と記すときは、主ビット線ＭＢを意
味する。なお、メモリセルの接続の仕方は上記に限定さ
れない。

【００５５】１４はアドレスバスＡＢより取り込まれた
Ｘ系アドレス信号をデコードしてメモリアレイ１１内の
ワード線の中からＸ系アドレスに対応した１本のワード
線ＷＬを選択するＸデコーダ回路、１５はブロックを選
択するＺ系アドレス信号をデコードして上記副ビット線
ＳＢを主ビット線ＭＢに接続する選択スイッチＭＯＳＦ
ＥＴ Ｚ−ＳＷをオン、オフ制御するＺデコーダ回路、
１６はアドレスバスより取り込まれたＹ系アドレス信号
をデコードして１セクタ内の１バイト（あるいは１ワー
ド）のデータを選択するＹデコーダ回路、１７はアドレ
スバスを介してＣＰＵより供給されるアドレス信号を取
り込むアドレスバッファ回路（ＡＤＢ）、１８はメモリ
セルアレイ１１の主ビット線ＭＢに読み出されたデータ
信号を増幅して出力するセンスアンプ回路である。

【００５６】さらに、この実施例のフラッシュメモリ部
には、上記各回路の他、センスアンプ１８とデータバス
ＤＢとの間にあってデータ信号の入出力を行なうＩ／Ｏ
バッファ回路１９、外部からの制御信号に基づいてフラ
ッシュメモリ内の各回路へ供給される制御信号を生成す
る制御回路２０、外部から供給される電源電圧Ｖccに基
づいて書込み電圧、消去電圧、読出し電圧、ベリファイ
電圧等チップ内部で必要とされる電圧を生成しメモリの
動作状態に応じてこれらの電圧の中から所望の電圧を選
択して前記書込み制御回路１３やＸデコーダ回路１４等
に供給する電源回路（ＶＳ）３０、消去時に共通ソース
線ＳＬをオープン状態にしウェル領域ＷＥＬＬに昇圧電
圧を印加したり書込み時および読出し時にソース線およ
びウェル領域に接地電位を印加するなどソース線とウェ
ル領域の電圧を切り替えるウェル・ソース電源切替え回
路４０、昇圧動作等に必要とされるクロック信号を発生
する発振回路５０等が設けられている。

【００５７】一方、フラッシュ制御部ＦＬＣは、例えば
コントロールレジスタＣＲＧを主体としこのレジスタの
周辺に若干の回路を付加した回路で構成されており、Ｃ
ＰＵがフラッシュメモリやＲＡＭ内に格納されたプログ
ラムに従って動作し、上記コントロールレジスタＣＲＧ
に書込みを行なうとフラッシュ制御部ＦＬＣがコントロ
ールレジスタＣＲＧの各ビットの状態に応じてフラッシ
ュメモリ部ＦＬＡＳＨ内の制御回路２０や電源回路３０
に起動信号を送って書込みや消去、読出し、ベリファイ
等の動作を行なわせるように構成される。

【００５８】フラッシュ制御部ＦＬＣには、上記書込み
消去制御用のコントロールレジスタＣＲＧの他に、電圧
トリミング用の値を設定するレジスタ、メモリアレイ内
の欠陥ビットを含むメモリ列を予備のメモリ列に置き換
えるための救済情報を保持するレジスタが設けてもよ
い。なお、特に制限されないが、トリミング用レジスタ
の値はフラッシュメモリ部ＦＬＡＳＨのメモリアレイ１
１内の所定のエリアに記憶され、リセット時にフラッシ
ュメモリ部から読み出してトリミング用レジスタに設定
するように構成することができる。

【００５９】図１３（Ａ）〜（Ｃ）には、前述した消去
時とポスト消去時と書込み時のそれぞれにおけるワード
線ＷＬ、ビット線ＭＢおよび共通ソース線ＳＬとウェル
ＷＥＬＬに対する印加電圧の例を示す。また、図１４
（Ａ）〜（Ｃ）には消去ベリファイ時とポスト消去ベリ
ファイ時と書込みベリファイ時のそれぞれにおけるワー
ド線ＷＬ、ビット線ＭＢおよび共通ソース線ＳＬとウェ
ルＷＥＬＬに対する印加電圧の例を示す。これらの動作
においては、前述したようにベリファイの繰返し回数に
応じてワード線ＷＬの電位が条件が緩くなる方向へ段階
的に変更される。なお、通常の読出し時におけるワード
線ＷＬ、ビット線ＭＢおよび共通ソース線ＳＬとウェル
ＷＥＬＬに対する印加電圧は、書込みベリファイの印加
電圧を示す図１４（Ｃ）におけるワード線ＷＬの電位を
５Ｖでなく３Ｖにして、それ以外は同じになるようにす
ればよい。

【００６０】この実施例においては、消去動作でメモリ
セルのしきい値電圧を高い状態から低い状態にする際
に、ウェルを共通にするブロック全体のメモリセルに対
して一括して図１３（Ａ）のような電圧を印加してフロ
ーティングゲートから電荷の引き抜きを行なうため、も
ともとしきい値電圧の低いメモリセルは、しきい値電圧
が下がり過ぎることがある。そして、メモリセルのしき
い値電圧が０Ｖ以下に下がるとワード線を非選択レベル
（０Ｖ）にしている状態でもメモリセルにドレイン電流
が流れてしまい、副ビット線ＳＢを共通にする選択メモ
リセルからの正確なデータの読出し動作を行なうことが
できない。そこで、しきい値電圧が下がり過ぎたメモリ
セルのしきい値電圧を少しだけ上げてやるポスト消去と
いう動作を行なうことにより、しきい値電圧の分布を所
望の範囲に制限することができる。

【００６１】消去時には、図１３（Ａ）に示すように、
選択ブロック（図１３では上下対象の２つのブロックが
選択される）内のビット線ＭＢおよび共通ソース線ＳＬ
はオープンすなわち電位的にフローティングの状態とさ
れ、ワード線ＷＬに−１１Ｖが、またウェルには１０Ｖ
の電圧が印加される。これによって、メモリセルのフロ
ーティングゲートから負電荷（電子）が引き抜かれて、
しきい値電圧が低くされる。

【００６２】書込み時には、図１３（Ｃ）に示すよう
に、選択メモリセルのワード線ＷＬすなわちコントロー
ルゲートに１０Ｖ、ビット線すなわちドレインに６Ｖ、
共通ソース線ＳＬとウェルにそれぞれ接地電位がそれぞ
れ印加されて、選択メモリセルにドレイン電流が流れ発
生したホットエレクトロンがフローティングゲートに注
入されてしきい値電圧が高くされる。また、このとき選
択メモリセルが接続された副ビット線ＳＢと主ビット線
ＭＢとの間の選択ＭＯＳＦＥＴ Ｚ−ＳＷのゲートには
１１Ｖの高電圧が印加されてオン状態とされ、主ビット
線ＭＢの電位を副ビット線ＳＢに伝えるとともに、選択
メモリセルと副ビット線ＳＢを共通にする非選択のメモ
リセルのワード線ＷＬには−２Ｖの電圧が印加され、デ
ィスターブによる誤書込みが禁止される。図１３（Ｃ）
において、符号ＭＣｗが付されているセルが書込み対象
のメモリセルである。

【００６３】ポスト消去時には、図１３（Ｂ）に示すよ
うに、選択メモリセルのワード線ＷＬすなわちコントロ
ールゲートに４Ｖ、ビット線すなわちドレインに６Ｖ、
共通ソース線ＳＬとウェルにそれぞれ接地電位がそれぞ
れ印加される。図１３（Ｃ）において、符号ＭＣｐが付
されているセルがポスト消去対象のメモリセルである。
このポスト消去においては、前記第３の実施形態で説明
したように、印加電圧のパルス幅やワード線のレベルを
繰返し回数に応じて変化させるようにすると一層望まし
い結果が得られる。また、書込みおよびポスト消去のホ
ットエレクトロン注入において、メモリセルに対してバ
ックバイアスとなる電圧印加方式を採用しても良い。

【００６４】図１３（Ｃ）と比較すると明らかなよう
に、図１３（Ｂ）のポスト消去時のバイアス関係は、書
込み時と同じであり、電圧の大小はポスト消去の方が書
込みよりも小さくなっている。このように選択メモリセ
ルが弱い書込み状態とされることにより、そのフローテ
ィングゲートにホットエレクトロンが注入されてしきい
値電圧が若干高くされる。また、このとき選択メモリセ
ルが接続された副ビット線ＳＢと主ビット線ＭＢとの間
の選択ＭＯＳＦＥＴ Ｚ−ＳＷのゲートには１１Ｖの高
電圧が印加されてオン状態とされ主ビット線ＭＢの電位
を副ビット線ＳＢに伝えるとともに、選択メモリセルと
副ビット線ＳＢを共通にする非選択のメモリセルのワー
ド線ＷＬには−５Ｖの電圧が印加され、ディスターブに
よる誤書込みが禁止される。

【００６５】なお、データ読出し時には、全てのビット
線ＭＢが１．０Ｖのような電位Ｖｐｃにプリチャージさ
れた後、供給されたアドレスに対応した１本のワード線
ＷＬが選択されて例えば３Ｖのような電圧が印加され
る。また、各メモリセルのソースには、共通ソース線Ｓ
Ｌを介して接値電位（０Ｖ）が印加される。これによっ
て、選択されたワード線ＷＬに接続されたメモリセル
は、そのしきい値電圧に応じてしきい値電圧が低いとき
は電流が流れてビット線ＭＢの電位が下がり、しきい値
電圧が高いときは電流が流れないためビット線ＭＢの電
位がプリチャージレベルに維持される。そして、この電
位がセンスアンプ１８によって増幅、検出される。

【００６６】図１５には、フラッシュ制御部ＦＬＣ内の
制御レジスタＣＲＧの構成例と、図１２の実施例のフラ
ッシュメモリ部ＦＬＡＳＨのより具体的な構成例を示
す。

【００６７】図１５に示されているように、フラッシュ
制御部ＦＬＣ内の制御レジスタＣＲＧは、書換えモード
に入ることを指示する書換え許可ビットＳＷＥと、消去
期間を指示する消去モード設定ビットＥと、書込み期間
を指示する書込みモード設定ビットＰと、ポスト消去の
期間を指示するポスト消去モード設定ビットＰＯＳＴＥ
と、消去ベリファイの期間を指示する消去ベリファイモ
ード設定ビットＥＶと、書込みベリファイの期間を指示
する書込みベリファイモード設定ビットＰＶとを含んで
いる。そして、上記制御レジスタＣＲＧの各ビットは、
ＣＰＵがバスＢＵＳを介してセットおよびリセットでき
るように構成されている。

【００６８】本実施例のフラッシュメモリ部ＦＬＡＳＨ
においては、データを書き換える場合には一旦メモリセ
ルを消去してから書込みを行ないさらにベリファイ読出
しを行なうので、上記書換え許可ビットＳＷＥにより書
換えモードに入ることを宣言してフラッシュメモリ部Ｆ
ＬＡＳＨ内の回路を書込み消去の準備状態に移行させて
から消去や書込み、ベリファイの開始を指令すること
で、次の動作への移行が円滑に行なえるようになる。

【００６９】フラッシュメモリ部ＦＬＡＳＨの電源回路
３０は、チャージポンプなどの昇圧回路３１と、昇圧回
路３１において昇圧電圧が目標とする電圧に到達したか
否かを検知する電圧到達検知回路３２と、昇圧終了後に
電圧が所定の電圧以下に下がったか否か検知する放電電
圧到達検知回路３３とから構成される。昇圧回路３１
は、上記制御レジスタＣＲＧの書込みモード設定ビット
Ｐまたは消去モード設定ビットＥがセットされると自動
的に昇圧を開始するように構成されている。

【００７０】制御回路２０は、上記電圧検知到達回路３
２の検知信号を遅延する遅延回路もしくは該検知信号に
基づいてクロック信号を計数するカウンタ回路からなり
電圧印加時間を制御する印加時間制御回路２１や、該印
加時間制御回路２１からの信号に基づいて消去終了を検
知する消去終了検知回路２２等から構成される。消去終
了検知回路２２の検知信号VRESETにより放電＆電圧到達
検知回路３３が昇圧回路３１の放電を開始し放電が終了
したか否かを検知して消去終了を知らせる。

【００７１】また、到達電圧検知回路３２からの検知信
号を受けて書込みパルスを生成し書込み制御回路１３に
供給する書込みパルス発生回路３４が設けられていると
ともに、書込みラッチ制御回路１２には書込み制御回路
１３による書込みの終了を検知する書込み終了検知回路
３５が設けられている。この書込み終了検知回路３５
は、例えば後述のように書込み制御回路１３において書
込みパルスが最後のビット線に到達したことを検出する
ことで１セクタ（ワード線単位）の書込みの終了を検知
するように構成される。

【００７２】上記書込み終了検知回路３５の検知信号VR
ESETにより放電＆電圧到達検知回路３３が昇圧回路３１
の放電を開始させ、昇圧回路３１での放電が終了したか
否かを検知する。そして、放電終了を検知すると放電＆
電圧到達検知回路３３がＣＰＵに書込みまたは消去が終
了したことを知らせるようになっている。さらに、この
実施例のフラッシュメモリ部ＦＬＡＳＨには、前記昇圧
回路３１における昇圧レベルをＣＰＵからの指示により
調整するための昇圧レベル指定コードを設定する昇圧レ
ベル設定レジスタＲＥＧ１と、ワード線の印加パルスの
パルス幅をＣＰＵからの指示により調整するためのパル
ス幅指定コードを設定するパルス幅設定レジスタＲＥＧ
２が設けられている。

【００７３】以上のように、この実施例においては、Ｃ
ＰＵはフラッシュ制御部ＦＬＣの制御レジスタＣＲＧの
各ビットのセットまたはリセットおよびフラッシュメモ
リ部ＦＬＡＳＨのレジスタＲＥＧ１、ＲＥＧ２等への設
定を行なうのみでよく、書込みや消去動作に伴なう時間
管理を行なう必要がない。書込みや消去における昇圧回
路３１の制御や昇圧電圧の印加開始、印加終了および昇
圧回路の放電等の動作の制御はすべてフラッシュメモリ
部ＦＬＡＳＨ内の制御回路２０等により自動的に行なわ
れる。また、ベリファイ電圧の切替えも、フラッシュ制
御部ＦＬＣまたはＣＰＵが電源回路３０に対して指令を
与えることで行なわれるように構成される。なお、上記
フラッシュメモリ部ＦＬＡＳＨのレジスタＲＥＧ１、Ｒ
ＥＧ２の設定は、ＣＰＵでなくフラッシュ制御部ＦＬＣ
が行なうように構成することも可能である。

【００７４】次に、実施例のフラッシュメモリ部におけ
る消去動作の手順を、図１６を用いて説明する。

【００７５】消去動作が開始されると、先ずＣＰＵによ
り制御レジスタＣＲＧの書換え許可ビットＳＷＥが
“１”にセットされる（ステップＳ３１）。次に、ＣＰ
Ｕからアドレスバスを介して消去対象ブロックを指定す
るアドレス（Ｚアドレス）がフラッシュメモリ部に供給
され、アドレスバッファ１７に取り込まれることにより
消去ブロックが指定される（ステップＳ３２）。また、
消去ブロック指定は、制御レジスタＣＲＧ内に設けられ
た消去ブロックレジスタを設定することで行なっても良
い。それから、ＣＰＵにより制御レジスタＣＲＧのポス
ト消去モード設定ビットＰＯＳＴＥが“０”にリセット
され（ステップＳ３３）、さらに消去ベリファイモード
設定ビットＥＶが“１”にセットされる（ステップＳ３
４）。これによって、フラッシュメモリ部ではステップ
Ｓ３２で指定されたブロックのデータがメモリアレイか
ら読み出される。

【００７６】ＥＶビットが“１”にセットされることに
よりフラッシュメモリ部から読み出されたデータは、Ｃ
ＰＵによりオール“１”かどうかすなちわ消去が終了し
たか判定が行なわれる（ステップＳ３５）。このように
先ずベリファイを行なうのは、ベリファイせずにいきな
り消去を行なうと既に消去状態のメモリセルのしきい値
電圧が変化してしまうためである。ステップＳ３５のデ
ータ判定で消去未終了と判定されると、次のステップＳ
３６で消去ベリファイモード設定ビットＥＶが“０”に
リセットされてから、ステップＳ３７で消去モード設定
ビットＥが“１”にセットされる。

【００７７】これによって、フラッシュメモリ部では昇
圧回路３１による昇圧を開始して電圧到達検知回路３２
が昇圧電圧が目標電圧に到達したと検知した時点で消去
が開始され、消去終了検知回路２２により消去終了が検
知されると放電＆電圧到達検知回路３３により昇圧回路
３１の放電が開始される。

【００７８】ＣＰＵはステップＳ３７で消去モード設定
ビットＥを“１”にセットした後、所定時間経過する
と、ステップＳ３９で消去モード設定ビットＥを“０”
にリセットした後、ステップＳ３４へ戻って再び制御レ
ジスタＣＲＧの消去ベリファイモード設定ビットＥＶを
“１”にセットしてベリファイ読出しを行なう。

【００７９】そして、次のステップＳ３５で読出しデー
タを判定して消去終了と判定すると、ステップＳ３９へ
移行して制御レジスタＣＲＧの消去ベリファイモード設
定ビットＥＶを“０”にリセットして一連の消去処理を
終了し、ステップＳ４１以降のポスト消去動作へ移行す
る。

【００８０】ステップＳ４１ではＣＰＵによりポスト消
去モード設定ビットＰＯＳＴＥを“１”にセットして、
ポスト消去動作を開始する。次に、ＣＰＵからアドレス
バスを介してポスト消去対象のメモリセル（セクタ）を
指定するアドレスがフラッシュメモリ部に供給され、ア
ドレスバッファ１７に取り込まれることによりポスト消
去対象が指定される（ステップＳ４２）。それから、Ｃ
ＰＵにより制御レジスタＣＲＧの消去ベリファイモード
設定ビットＥＶが“１”にセットされる（ステップＳ４
３）。これによって、フラッシュメモリ部ではステップ
Ｓ４２で指定されたメモリセル（セクタ）のデータがメ
モリアレイから読み出される。

【００８１】ＥＶビットが“１”にセットされることに
よりフラッシュメモリ部から読み出されたデータは、Ｃ
ＰＵによりオール“０”かどうかすなちわポスト消去が
終了したか判定が行なわれる（ステップＳ４４）。ステ
ップＳ４４のデータ判定で消去未終了と判定されると、
次のステップＳ４５で消去ベリファイモード設定ビット
ＥＶが“０”にリセットされてから、ステップＳ４６で
消去モード設定ビットＥが“１”にセットされる。

【００８２】これによって、フラッシュメモリ部では昇
圧回路３１による昇圧を開始して電圧到達検知回路３２
が昇圧電圧が目標電圧に到達したと検知した時点でポス
ト消去が開始され、書込み終了検知回路３５によりポス
ト消去終了が検知されると放電＆電圧到達検知回路３３
により昇圧回路３１の放電が開始される。

【００８３】ＣＰＵはステップＳ４６で消去モード設定
ビットＥを“１”にセットした後、所定時間経過する
と、ステップＳ４７で消去モード設定ビットＥを“０”
にリセットした後、ステップＳ４３へ戻って再び制御レ
ジスタＣＲＧの消去ベリファイモード設定ビットＥＶを
“１”にセットしてベリファイ読出しを行なう。そし
て、上記ＥＶビットを“１”にセットするときにＣＰＵ
が直接、あるいはＥＶビットが“１”にセットされたの
を受けてフラッシュ制御部ＦＬＣが、フラッシュメモリ
部内の電源回路３０を制御して、ベリファイ電圧を条件
を緩くする方向に変化させるようにされる。

【００８４】そして、次のステップＳ４４で読出しデー
タを判定して消去終了と判定すると、ステップＳ４８へ
移行して制御レジスタＣＲＧの消去ベリファイモード設
定ビットＥＶを“０”にリセットし、次のステップＳ４
９でポスト消去モード設定ビットＰＯＳＴＥを“１”に
セットし、さらにステップＳ５０で書換え許可ビットＳ
ＷＥを“０”にリセットして消去動作を終了する。

【００８５】次に、上記フラッシュメモリ部ＦＬＡＳＨ
における書込みの手順を、図１７を用いて説明する。

【００８６】書込み動作が開始されると、先ずＣＰＵに
より制御レジスタＣＲＧの書換え許可ビットＳＷＥが
“１”にセットされる（ステップＳ２１）。次に、ＣＰ
Ｕからアドレスバスを介して書込みアドレス（Ｘアドレ
ス）がフラッシュメモリ部に供給され、アドレスバッフ
ァ１７に取り込まれることにより書込みアドレスが指定
される（ステップＳ２２）。それから、ＣＰＵにより制
御レジスタＣＲＧの書込みベリファイモード設定ビット
ＰＶが“１”にセットされる（ステップＳ２３）。これ
によって、フラッシュメモリ部ではステップＳ２２で指
定されたアドレスのデータがメモリアレイから読み出さ
れる。

【００８７】読み出されたデータはＣＰＵにより書込み
データと比較されて書込みが終了したか判定が行なわれ
る（ステップＳ２４）。このように先ずベリファイを行
なうのは、ベリファイせずにいきなり書込みを行なうと
既に書込み状態のメモリセルのしきい値電圧が変化して
しまうためである。ステップＳ２４のデータ判定で書込
み未終了と判定されると、次のステップＳ２５で書込み
ベリファイモード設定ビットＰＶが“０”にリセットさ
れた後、書込みモード設定ビットＰが“１”にセットさ
れるとともに、書込み１ワード線分の書込みデータがＣ
ＰＵからデータバスを介してフラッシュメモリ部に供給
され、データラッチ１２Ａにセットされる（ステップＳ
２６）。

【００８８】これによって、フラッシュメモリ部では昇
圧回路３１による昇圧を開始して電圧到達検知回路３２
が昇圧電圧が目標電圧に到達したと検知した時点で書込
みが開始され、書込み終了検知回路３５により書込み終
了が検知されると放電＆電圧到達検知回路３３により昇
圧回路３１の放電が開始される。

【００８９】ＣＰＵはステップＳ２６で書込みデータを
設定した後、所定時間経過すると、制御レジスタＣＲＧ
の書込みモード設定ビットＰを“０”にリセット（ステ
ップＳ２７）してから、ステップＳ２３へ戻って再び書
込みベリファイモード設定ビットＰＶを“１”にセット
して、ベリファイ読出しを行なう。このとき、ＣＰＵが
直接あるいはフラッシュ制御部ＦＬＣがフラッシュメモ
リ部内の電源回路３０を制御して、ベリファイ電圧を条
件を緩くする方向に変化させるようにしてもよい。

【００９０】そして、次のステップＳ２４で読出しデー
タを判定して書込み終了と判定すると、ステップＳ２８
へ移行して制御レジスタＣＲＧの書込みベリファイモー
ド設定ビットＰＶを“０”にリセットしし、さらにステ
ップＳ２９で書換え許可ビットＳＷＥを“０”にリセッ
トして一連の書込み処理を終了する。

【００９１】次に、ベリファイ時のワード線のレベルを
可変にしたり、前記第３の実施形態で述べたポスト消去
時のワード線の電圧レベルを可変にする回路の具体例に
ついて、図１８を用いて説明する。なお、この回路は、
例えば図１５の実施例に示されている電源回路３０に設
けられる。

【００９２】図１８において、ＣＧＰは正の昇圧電圧を
発生するチャージポンプ回路である。このチャージポン
プ回路ＣＧＰとしては、クロックによって容量をたたい
て順次電荷を転送することで昇圧する公知のチャージポ
ンプを使用することができる。

【００９３】図１８の回路は、チャージポンプＣＧＰの
出力端子と接地電位との間に接続されたラダー抵抗ＲＤ
Ｒと、該ラダー抵抗ＲＤＲにより分圧された電圧Ｖａ，
Ｖｂ，Ｖｃ，Ｖｄ……のいずれかを選択して通過させる
スイッチＭＯＳＦＥＴ Ｑｓ１、Ｑｓ２、Ｑｓ３、Ｑｓ
４……と、選択された電圧と基準電圧ＶCCFとを比較す
ることにより昇圧電圧が所定のレベルに達したか否かを
検出する到達検知用比較回路ＣＭＰと、該比較回路ＣＭ
Ｐの出力に基づいて前記チャージポンプＣＧＰを制御す
る信号を生成する電圧発生制御回路ＶＧＣと、上記選択
用スイッチＭＯＳＦＥＴ Ｑｓ１、Ｑｓ２、Ｑｓ３、Ｑ
ｓ４……のいずれを導通させる指定するコードを設定す
るためのレジスタＲＥＧ１と、該レジスタＲＥＧ１の設
定コードをデコードしてスイッチＭＯＳＦＥＴ Ｑｓ
１、Ｑｓ２、Ｑｓ３、Ｑｓ４……をオン、オフ制御する
信号を生成するデコーダＤＥＣ１などから構成されてい
る。

【００９４】なお、上記レジスタＲＥＧ１は、ＣＰＵも
しくはフラッシュ制御部ＦＬＣがバスＢＵＳを介して制
御コードを設定するように構成される。上記チャージポ
ンプＣＧＰで昇圧された電圧は、Ｘデコーダ１４のレベ
ル変換回路ＶＳＦおよびワードドライバＷＤＲに電源電
圧として供給され、ワード線ＷＬが所望の電圧レベルに
駆動される。

【００９５】次に、ワード線の印加パルス幅を繰返し回
数に応じて変化させるようにした書込みパルス発生回路
３４の具体例について、図１９を用いて説明する。

【００９６】この実施例の書込みパルス発生回路３４
は、発振回路ＯＳＣの発振信号φ０を例えば１／２分周
する分周回路ＤＶＤ１と、その出力を次々と１／２分周
して行く複数段の分周回路ＤＶＤ２……ＤＶＤｎと、各
段の分周回路の出力を選択して伝送するセレクタ回路Ｓ
ＥＬと、このセレクタ回路ＳＥＬにより選択する分周出
力を決定する制御コードを設定するためのレジスタＲＥ
Ｇ２と、該レジスタＲＥＧ２の設定コードをデコードし
てセレクタＳＥＬの選択制御信号を生成するデコーダＤ
ＥＣ２と、セレクタ回路ＳＥＬの各出力の論理和をとる
多入力ノアゲート回路ＮＯＲと、消去モード設定ビット
ＰＯＳＴＥおよび消去モード設定ビットＥに基づいて分
周回路ＤＶＤ１〜ＤＶＤｎのリセットを解除して分周動
作を行なわせる信号を生成するナンドゲートＮＡＮＤと
から構成されている。上記レジスタＲＥＧ２は、ＣＰＵ
もしくはフラッシュ制御部ＦＬＣがバスＢＵＳを介して
制御コードを設定するように構成される。

【００９７】上記デコーダＤＥＣ２が分周回路ＤＶＤ１
の出力を選択させるような信号をセレクタＳＥＬに供給
するとノアゲートＮＯＲからは発振信号φ０の２倍のパ
ルス幅の書込みパルスＰｗが出力される。また、上記デ
コーダＤＥＣ２が分周回路ＤＶＤ２の出力を選択させる
ような信号をセレクタＳＥＬに供給するとノアゲートＮ
ＯＲからは発振信号φ０の４倍のパルス幅の書込みパル
スＰｗが出力される。さらに、上記デコーダＤＥＣ２が
分周回路ＤＶＤｎの出力を選択させるような信号をセレ
クタＳＥＬに供給するとノアゲートＮＯＲからは発振信
号φ０の２ｎ倍のパルス幅の書込みパルスＰｗが出力さ
れる。従って、ポスト消去（弱い書込み）を開始する前
にレジスタＲＥＧ２に印加したいパルス幅を指定する制
御コードを設定してから、フラッシュ制御部内の制御レ
ジスタの消去モード設定ビットＰＯＳＴＥおよび消去モ
ード設定ビットＥに順次“１”をセットすることでパル
ス幅を繰返し回数に応じて変化させたポスト消去を実行
することができる。

【００９８】次に、前記書込みラッチ制御回路１２およ
び書込み終了検知回路３５の具体例を、図２０を用いて
説明する。なお、この実施例のフラッシュメモリ部にお
いては、データ“１”に対応したビットを飛ばしてデー
タ“０”に対応するビット線に対してのみ順に書込みパ
ルスを印加して行くように構成されている。

【００９９】図２０に示されているように、データラッ
チ１２Ａは、バスより入力された書込みデータの各ビッ
トを、ビット線ＭＢを介してを取り込むための伝送ＭＯ
ＳＦＥＴ ＴＭ１，ＴＭ２，ＴＭ３……と、互いに入出
力端子が結合された一対のインバータからなるラッチ回
路ＬＴ１，ＬＴ２，ＬＴ３……とにより構成されてい
る。また、書込み制御回路１３は、書込み制御用のシフ
トレジスタ１３１と、上記データラッチ１２Ａにラッチ
された書込みデータの各ビットが“１”か“０”かを判
定してそれに応じて上記シフトレジスタ１３１の各段の
シフト動作を制御するデータ判定＆シフト制御回路１３
２と、該データ判定＆シフト制御回路１３２からのシフ
トクロックと上記データラッチ１２Ａの各ラッチ回路Ｌ
Ｔ１，ＬＴ２，ＬＴ３……の保持データとをそれぞれ入
力とするＡＮＤゲートＧ１，Ｇ２，Ｇ３……と、１０Ｖ
のような書込み電圧Ｖｐｐを電源電圧とし上記ＡＮＤゲ
ートＧ１，Ｇ２，Ｇ３……の出力を受けてそれぞれ対応
するビット線ＭＢを駆動するライトアンプＷＡ１，ＷＡ
２，ＷＡ３……とから構成されている。

【０１００】上記データ判定＆シフト制御回路１３２
は、上記データラッチ１２Ａの各ラッチ回路ＬＴ１，Ｌ
Ｔ２，ＬＴ３……の保持データを一方の入力とし前段の
出力を他方の入力とするイクスクルーシブＯＲゲートＥ
ＯＲｉと、該イクスクルーシブＯＲゲートＥＯＲｉの出
力を反転するインバータＩＮＶｉと、クロックφ１，φ
２によって該インバータＩＮＶｉの出力または上記イク
スクルーシブＯＲゲートＥＯＲｉの出力を択一的に選択
して上記シフトレジスタ３１の各段にシフトクロックと
して供給する伝送ＭＯＳＦＥＴ Ｔｉ１，Ｔｉ２とから
構成されている。

【０１０１】なお、上記各段のイクスクルーシブＯＲゲ
ートＥＯＲｉのうち初段のイクスクルーシブＯＲゲート
ＥＯＲ１は、一方の入力端子に前段のイクスクルーシブ
ＯＲゲートＥＯＲ(i-1)の出力が入力される代わりに、
接地電位が印加されている。これによって、初段のイク
スクルーシブＯＲゲートＥＯＲ１は、データラッチ１２
Ａのラッチ回路ＬＴ１の保持データが“０”のときは出
力信号が“１”となり、ラッチ回路ＬＴ１の保持データ
が“１”のときは出力信号が“０”となる。また、２段
目以降のイクスクルーシブＯＲゲートＥＯＲｉは、対応
するラッチ回路ＬＴｉの保持データが“０”のときは前
段のイクスクルーシブＯＲゲートＥＯＲ(i-1)の出力を
反転して出力し、ラッチ回路ＬＴ１の保持データが
“１”のときは前段のイクスクルーシブＯＲゲートＥＯ
Ｒ(i-1)の出力をそのまま出力するように動作する。

【０１０２】データ判定＆シフト制御回路１３２のクロ
ック伝送ＭＯＳＦＥＴ Ｔｉ１，Ｔｉ２を制御するクロ
ックφ１，φ２は、図２１に示すように、互いにハイレ
ベルの期間が重ならないようにされ位相が１８０°ずれ
たクロックである。これによって、書込み制御用のシフ
トレジスタ１３１の各段には、対応するイクスクルーシ
ブＯＲゲートＥＯＲｉの出力がハイレベルのときはクロ
ックφ１の立上がりに同期してハイレベルに変化し、φ
２の立上がりに同期してロウレベルに変化するクロック
（例えば図２０のφａ，φｅ）が供給される。対応する
イクスクルーシブＯＲゲートＥＯＲｉの出力がロウレベ
ルのときはクロックφ２の立上がりに同期してハイレベ
ルに変化し、φ１の立上がりに同期してロウレベルに変
化するクロック（例えば図２０のφｂ，φｃ，φｄ）が
供給される。

【０１０３】また、書込み制御用のシフトレジスタ１３
１の初段には、図２１に示すように例えばクロックφ１
のほぼ１周期分のパルス幅Ｔｄを有するマスタ書込みパ
ルスＰｗが入力されており、上記データ判定＆シフト制
御回路１３２からのクロックφａ，φｂ，φｃ，φｄ，
φｅ……によって、前段から後段へ書込みパルスＰｗを
順次伝達して行くように動作される。また、同じタイミ
ングで変化するクロックが連続しているところ（例えば
φｂ，φｃ，φｄ）では、書込み制御用のシフトレジス
タ１３１の各段の間でレーシングを起こして最初の段の
入力パルスがその後ろのすべての段にラッチされるよう
に動作する。図２１の符号ｄ１〜ｄｎの波形は書込み制
御シフトレジスタ１３１の各段の出力、符号Ｄ１〜Ｄｎ
の波形はビット線ＭＢに印加される書込みパルスであ
る。なお、ビット線ＭＢに印加された書込みパルスは選
択スイッチＭＯＳＦＥＴ Ｚ−ＳＷを介して副ビット線
ＳＢに印加される。

【０１０４】図２１に符号ｄ１〜ｄｎで示す波形のよう
に、書込みデータのうち“０”のビットのところでは、
伝達書込みパルスがクロックφ１（φ２）の半周期だけ
遅れ、書込みデータのうち“１”のビットのところで
は、伝達書込みパルスは遅れを持たずにそれぞれ伝達さ
れる。その結果、図２０に符号Ｄ１〜Ｄｎで示す波形の
ように、ビット線に印加される書込みパルスは順次クロ
ックφ１（φ２）の半周期だけずれたパルスとなる。

【０１０５】上記のようにデータ“１”に対応したビッ
トを飛ばしてデータ“０”に対応するビット線に対して
のみ順に書込みパルスを印加して行くことにより、デー
タ“１”に対応したビットを飛ばさないで書込みを行な
っていく従来方式に比べてトータルの書込み時間がデー
タ“１”のビット数の分だけ短くなる。また、それに応
じて書込み電流の総和Ｉｗの変動も従来方式に比べて小
さくなる。その結果、昇圧回路に対する負担が均一にな
って昇圧電圧の変動が少なくなって安定した書込みが行
なえるようになるとともに、書込み電流の変動が大きい
とそれに対応できるように予め昇圧回路を設計しておく
必要があるが、書込み電流の変動が少ないと昇圧回路の
設計も容易となる。

【０１０６】図２０に示されている書込み終了検知回路
３５は、書込み制御用のシフトレジスタ１３１の最終段
に到達した書込みパルスと、前述の電圧到達検知回路３
２から供給される書換えイネーブル信号ＥＰＯＫとを入
力とするラッチ回路により構成されている。そして、書
込み終了検知回路３５は、書換えイネーブル信号ＥＰＯ
Ｋがハイレベルに変化するとその出力がロウレベルに変
化し、書込み制御用のシフトレジスタ１３１の最終段に
書込みパルスが到達すると、これをトリガ信号として書
換えイネーブル信号ＥＰＯＫをラッチして出力が反転す
ることにより出力がハイレベルに変化するように動作す
る。これにより、図２０の書込み終了検知回路３５から
は、書込み開始から終了までの間ロウレベルとなる書込
み終了検知信号ＥＰＥＮＤが出力される。

【０１０７】次に、センスアンプにおける弁別レベルを
判定条件が徐々に緩くなる方へ変化させるようにした前
記第４の実施形態に用いられる弁別レベルが可変なセン
スアンプ回路の具体例について、図２２を用いて説明す
る。なお、この回路が適用される場合は、図１２の実施
例に示されているセンスアンプ回路１８としてである。
図において、ＭＯＳＦＥＴを現わす記号のゲート端子の
部位に○印が付されているのは、ｐチャネルＭＯＳＦＥ
Ｔであり、○印が付されていないｎチャネルＭＯＳＦＥ
Ｔと区別される。

【０１０８】図２２のセンスアンプ回路１８は、主ビッ
ト線ＭＢにソース端子が接続されたＭＯＳＦＥＴ Ｑｎ
１のドレイン端子（ノードｎ１）と電源電圧ＶDDとの間
に並列形態で接続された負荷ＭＯＳＦＥＴ Ｑｐ１、Ｑ
ｐ２、Ｑｐ３、Ｑｐ４と、これらのうちいずれか１つを
選択的にオン状態にさせる制御コードを設定するための
レジスタＲＥＧ３と、該レジスタＲＥＧ３の設定コード
をデコードして負荷ＭＯＳＦＥＴ Ｑｐ１、Ｑｐ２、Ｑ
ｐ３、Ｑｐ４をオン、オフ状態に制御する信号を生成す
るデコーダＤＥＣ３と、デコーダＤＥＣ３の出力信号を
反転して上記負荷ＭＯＳＦＥＴ Ｑｐ１、Ｑｐ２、Ｑｐ
３、Ｑｐ４のゲート端子に印加するインバータＩＮＶ１
〜ＩＮＶ４と、ＭＯＳＦＥＴ Ｑｎ１のドレイン電圧を
検出して出力する２段のＣＭＯＳインバータＩＮＶ１
１，ＩＮＶ１２と、主ビット線ＭＢの電位に応じて上記
ＭＯＳＦＥＴ Ｑｎ１を制御するインバータＩＮＶ１０
などから構成されている。

【０１０９】インバータＩＮＶ１０は、ソース端子が接
地点に接続され主ビット線ＭＢの電位がゲート端子に印
加されているｎチャネルＭＯＳＦＥＴ Ｑｎ１０と、該
ＭＯＳＦＥＴ Ｑｎ１０のドレイン端子と電源電圧端子
ＶDDとの間に接続されゲート端子に接地電位が印加され
て常時オン状態されているｐチャネルＭＯＳＦＥＴＱｐ
１０とから構成されている。このインバータＩＮＶ１０
のｎチャネルＭＯＳＦＥＴ Ｑｎ１０は、主ビット線Ｍ
Ｂがプリチャージされるとオン状態にされてＭＯＳＦＥ
Ｔ Ｑｎ１をオフさせることにより、ノードｎ１の電位
をＶDDに固定させる。つまり、センスアンプ回路は動作
しない。

【０１１０】ワード線の電位が立ち上げられてメモリセ
ルの読み出し動作が行なわれることにより、しきい値電
圧の低いメモリセルがオンされ、このメモリセルが接続
されている主ビット線ＢＬに電流が流れると、主ビット
線の電位が下がってＭＯＳＦＥＴ Ｑｎ１０がオフさ
れ、Ｑｎ１がオンされることにより負荷ＭＯＳＦＥＴＱ
ｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４のいずれかを介して主ビ
ット線ＢＬに電流が流れ込むことによって、ノードｎ１
の電位が変化する。そして、このノードｎ１の電位がＣ
ＭＯＳインバータＩＮＶ１１の論理しきい値電圧よりも
低くなると、センスアンプ回路１８の出力が変化する。
これにより、選択されたメモリセルのデータの読み出し
が行なわれる。

【０１１１】この実施例のセンスアンプ回路において
は、上記負荷ＭＯＳＦＥＴ Ｑｐ１、Ｑｐ２、Ｑｐ３、
Ｑｐ４のＷ／Ｌ比（ゲート幅Ｗとゲート長Ｌとの比）
が、例えば４．６／５，４．８／５，５．０／５，５．
２／５のように設定されることで、オン抵抗が異なるよ
うに設計されている。そのため、デコーダＤＥＣ３の設
定コードによってオン状態にされる負荷ＭＯＳＦＥＴ
Ｑｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４が切り替えられると抵
抗値も変化される。その結果、主ビット線ＢＬに向かっ
て負荷ＭＯＳＦＥＴ Ｑｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４
のいずれかから電流が流れ込むときのノードｎ１の電位
が、オン状態にされている負荷ＭＯＳＦＥＴＱｐ１、Ｑ
ｐ２、Ｑｐ３、Ｑｐ４に応じて異なるようにされる。つ
まり、デコーダＤＥＣ２の設定コードによってセンスア
ンプ回路１８の弁別レベルが切り替えられることとな
る。上記レジスタＲＥＧ３は、ＣＰＵもしくはフラッシ
ュ制御部ＦＬＣがバスＢＵＳを介して制御コードを設定
するように構成される。

【０１１２】なお、図２２の実施例においては、読出し
時に主ビット線ＢＬへ向かって流される電流の経路上に
設けられる負荷ＭＯＳＦＥＴをＱｐ１〜Ｑｐ４のように
複数個並列に設けておいて、オンされるＭＯＳＦＥＴを
レジスタの値で変えて負荷の大きさを変えることでセン
スアンプ回路の弁別レベルを切り替えるようしている
が、センス電流が流れるノードｎ１に接続されたＣＭＯ
ＳインバータＩＮＶ１１の論理しきい値電圧を可変に構
成しておいて、それをデコーダＤＥＣ３の設定コードに
よって選択することでセンスアンプ回路１８の弁別レベ
ルを切り替えるようにすることも可能である。

【０１１３】図２３には、本発明を適用して有効な他の
実施例を示す。この実施例は、ＣＰＵとは別個の半導体
基板に半導体集積回路として構成されるいわゆるフラッ
シュメモリチップに適用したものである。図２３に示さ
れているフラッシュメモリチップは、マイクロコンピュ
ータチップに内蔵された前記実施例（図１５）のフラッ
シュメモリ部と類似の構成を有している。図２３におい
て、図１５に示されている回路ブロックと同一若しくは
類似の機能を有する回路ブロックには同一の符号を付し
て重複した説明は省略する。

【０１１４】図２３の実施例と図１５の実施例との大き
な差異は、図１５の実施例ではＣＰＵが制御レジスタＣ
ＲＧの各ビットをセットすることでフラッシュメモリに
対する動作を指示するように構成されているのに対し、
図２３の実施例では、フラッシュメモリチップは内部に
コマンドレジスタＣＭＤとシーケンサ（制御回路）２
０’が設けられていて、コマンドレジスタＣＭＤに外部
のＣＰＵがコマンドを設定するとシーケンサ２０’がそ
のコマンドを解釈することによりフラッシュメモリの動
作を制御するように構成されている点にある。

【０１１５】また、図１５の実施例においてフラッシュ
制御部ＦＬＣに設けられている制御レジスタＣＲＧ’と
類似の制御レジスタＣＲＧ’が設けられ、この制御レジ
スタＣＲＧは外部のＣＰＵからはセット、リセット不能
で上記シーケンサ２０’がセット、リセットできるよう
に構成されている点でも異なる。さらに、この実施例に
おいては、制御レジスタＣＲＧ’に、書込みや消去、読
出し等の各動作が終了したときにそれを外部に知らせる
ための終了フラグＦＬＡＧが設けられている。それ以外
の構成は図１５の実施例とほぼ同様である。なお、図２
３における電圧到達検知回路３２には、図１５における
放電&電圧到達検知回路３３が含まれている。

【０１１６】また、図２３は図１５に対応させて簡略化
して示しているが、実際には図１２に示されているフラ
ッシュメモリ部ＦＬＡＳＨと同様に、アドレスデコーダ
やセンスアンプなどのメモリ周辺回路が設けられる。上
記コマンドレジスタＣＭＤは、特に制限されるものでな
いが、この実施例においては、外部のデータバスを介し
てＣＰＵから書込みや消去などの指令を意味するコマン
ドコードが設定可能に構成され、このコマンドレジスタ
ＣＭＤにコマンドコードが設定されると、シーケンサ２
０’がコマンドを解釈して対応する制御動作を開始する
ように構成されている。

【０１１７】上記制御レジスタＣＲＧ’は、図１５の実
施例における制御レジスタと同様に、書換えモードに入
ることを宣言する書換え許可ビットＳＷＥと、消去期間
を指示する消去モード設定ビットＥと、書込み期間を指
示する書込みモード設定ビットＰと、ポスト消去の期間
を指示するポスト消去モード設定ビットＰＯＳＴＥと、
消去ベリファイの期間を指示する消去ベリファイモード
設定ビットＥＶと、書込みベリファイの期間を指示する
書込みベリファイモード設定ビットＰＶと、書込みおよ
び消去の終了を示す終了フラグＦＬＡＧとを含んで構成
される。

【０１１８】この実施例においては、上記制御レジスタ
ＣＲＧの終了フラグＦＬＡＧを除く各ビットはＣＰＵか
らセット、リセット不能であるが、終了フラグＦＬＡＧ
は、ＣＰＵがデータバスＤＢＳを介してリセットを行な
えるとともに読出しも行なえるように構成されている。
ただし、直接書込み消去終了フラグＦＬＡＧの状態をＣ
ＰＵへ知らせるための端子を設けても良い。

【０１１９】この実施例のフラッシュメモリチップにお
いては、上記シーケンサ２０’が、制御レジスタＣＲＧ
のビットをセット、リセットしながらそのビットの設定
状態に応じてチップ内部の電源回路３０や書込みパルス
発生回路３４、図示しないアドレスデコーダなどに対す
る内部制御信号を生成することで、書込みや消去、読出
しなどの動作を行なうように構成されている。このシー
ケンサ２０’は、例えばコマンドを実行するのに必要な
一連のマイクロ命令群が格納されたＲＯＭ（リード・オ
ンリ・メモリ）を備え、コマンドデコーダがコマンドに
対応したマイクロ命令群の先頭アドレスを生成して制御
回路２０’に与えることにより、マイクロ命令が順次実
行されてチップ内部の各回路に対する制御信号が形成さ
れるように構成することできる。

【０１２０】ＣＰＵからコマンドコードが与えられた場
合における上記シーケンサ２０’によるフラッシュメモ
リチップ内部における書込みや消去の手順は、前記フラ
ッシュ内蔵マイコンにおける書込みや消去の手順に類似
しているので、説明は省略する。フラッシュメモリチッ
プには、実施態様において説明したように、ポスト消去
等でのベリファイ動作時にしきい値電圧を変化させる動
作モードと、変化させない動作モードを選択可能とし、
ＣＰＵからのコマンドによって動作モードを選択または
チップに接続される端子の接続をチップの利用者が変更
することで選択可能とするようにしても良い。

【０１２１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、複数のメモリセルのドレインがそれぞれ副
ビット線に接続され、副ビット線は選択スイッチを介し
て主ビット線に接続されるように構成されたいわゆるＤ
ｉＮＯＲ型のフラッシュメモリに適用した場合について
説明したが、複数のメモリセルが直列に接続されてなる
いわゆるＮＯＲ型のフラッシュメモリや複数のメモリセ
ルのソース、ドレインがそれぞれローカルソース線とロ
ーカルドレイン線に接続されたいわゆるＡＮＤ型のフラ
ッシュメモリなどにも適用することができ、同様の効果
を得ることができる。

【０１２２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリおよびそれを内蔵したマイクロコンピュータ
に適用した場合について説明したが、この発明はそれに
限定されるものでなく、ＥＥＰＲＯＭなどの不揮発性記
憶メモリやそれを内蔵したマイクロコンピュータその他
の半導体集積回路に利用することができる。

【０１２３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【０１２４】すなわち、本発明に従うと、メモリセルの
しきい値電圧が所定のしきい値電圧分布に含まれるか否
かを確認するための所定の電圧が３段階以上で判定条件
が緩くなる方へ変化されることにより、書込みや消去動
作が収束しなくなるのを回避できるようになり、トータ
ルの書込み所要時間を短縮可能な不揮発性メモリおよび
それを内蔵したマイクロコンピュータを実現することが
できる。

【０１２５】また、繰返し行なうポスト書込みやポスト
消去において後に行うメモリセルへの電圧印加時間は、
先に行なったメモリセルにおけるメモリセルへの電圧印
加時間と異なるようにすることにより、効率良くメモリ
セルのしきい値電圧を変化させ、短時間で書込みや消去
を終了できるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るベリファイ方式
の概略を示す説明図である。

【図２】本発明の第２の実施形態に係るベリファイ方式
の概略を示す説明図である。

【図３】本発明を適用して有効なフラッシュメモリを構
成する記憶素子の構造を示す断面図である。

【図４】本発明を適用して有効なフラッシュメモリにお
ける書込みと消去後のしきい値電圧の分布を示すしきい
値電圧分布図である。

【図５】本発明の第３の実施形態に係るベリファイ方式
の手順を示すフローチャートである。

【図６】本発明の第３の実施形態に係るベリファイ方式
における印加電圧の変化の様子を示すフローチャートで
ある。

【図７】ワード線印加電圧およびドレイン印加電圧のパ
ルス幅を一定にしてしきい値電圧が低い状態の記憶素子
をしきい値電圧の低い状態に書き換えた場合のしきい値
電圧の変化と書換え時間との関係と、パルス幅を変えて
書換えを行なった場合のしきい値電圧の変化と書換え時
間との関係を示すグラフである。

【図８】本発明の第４の実施形態に係るベリファイ方式
の手順を示すフローチャートである。

【図９】第１の実施形態における第１の実施例の方式に
従いポスト消去を行なった場合におけるポスト消去の繰
返し数と、消去後の許容範囲にあるビットと許容範囲を
越えたビットの全ビット数に対する累積ビット数との関
係を示すグラフである。

【図１０】従来方式によりポスト消去を行なった場合に
おけるポスト消去の繰返し数と、消去後の許容範囲にあ
るビットと許容範囲を越えたビットの全ビット数に対す
る累積ビット数との関係を示すグラフである。

【図１１】本発明を適用したフラッシュ内蔵マイコンの
一実施例の概略を示す全体ブロック図である。

【図１２】本発明を適用したフラッシュメモリ部の構成
例を示すブロック図である。

【図１３】フラッシュメモリ回路のメモリアレイの具体
的な構成例と、消去、ポスト消去および書込み時のバイ
アス電圧の例を示す回路説明図である。

【図１４】実施例のフラッシュメモリ回路における消去
ベリファイ、ポスト消去ベリファイおよび書込みベリフ
ァイ時のバイアス電圧の例を示す回路説明図である。

【図１５】本発明を適用したフラッシュ内蔵マイコンの
一実施例におけるフラッシュメモリ部の構成をより詳細
に示すブロック図である。

【図１６】実施例のフラッシュ内蔵マイコンにおける消
去動作の手順を示すフローチャートである。

【図１７】実施例のフラッシュ内蔵マイコンにおける書
込み動作の手順を示すフローチャートである。

【図１８】実施例のフラッシュメモリ部における電源回
路の具体的な構成例を示す回路構成図である。

【図１９】実施例のフラッシュメモリ部における書込み
パルス発生回路の具体的な構成例を示す回路構成図であ
る。

【図２０】実施例のフラッシュメモリ部における書込み
制御回路および書込み終了検知回路の具体例を示す回路
図である。

【図２１】図２０の書込み制御回路における各信号のタ
イミングを示すタイミングチャートである。

【図２２】第４の実施形態を適用したフラッシュメモリ
におけるセンスアンプ回路の具体的な構成例を示す回路
構成図である。

【図２３】本発明を適用したフラッシュメモリチップの
一実施例の概略を示すブロック図である。

【図２４】ポスト消去におけるしきい値電圧の突き抜け
現象を説明するためのしきい値電圧分布図である。

【図２５】多値のフラッシュメモリの一例として１つの
記憶素子に２ビットのデータを記憶させる場合のしきい
値電圧分布図である。

【符号の説明】

１１ メモリアレイ １２ 書込みラッチ制御回路 １２Ａ データラッチ １３ 書込み制御回路 １４ Ｘデコーダ １５ Ｚデコーダ １６ Ｙデコーダ １７ アドレスバッファ回路 １８ センスアンプ １９ データ入出力回路 ２０ フラッシュメモリの内部制御回路 ２１ 電圧印加時間制御回路（遅延回路，カウンタ回
路） ２２ 消去終了検知回路 ３０ 電源回路 ３１ 昇圧回路 ３２ 電圧到達検知回路 ３３ 放電＆電圧到達検知回路 ３４ 書込みパルス発生回路 ３５ 書込み終了検知回路

フロントページの続き (72)発明者 谷川 博之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 中野 真吉 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 御座 則男 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 渡邉 幸己 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 品川 裕 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD04 AD05 AD08 AD09 AE08

Claims (19)

【特許請求の範囲】
1. 【請求項１】 制御部とメモリアレイ部を有し、 上記メモリアレイ部は複数のワード線と、それぞれのワ
   ード線に接続される複数のメモリセルを有し、 それぞれのメモリセルは、２以上のしきい値電圧分布の
   内、第１のしきい値電圧分布に含まれるしきい値電圧を
   有し、 上記制御部は、上記複数のワード線から所定のワード線
   を選択し、選択されたワード線に接続される複数のメモ
   リセルのしきい値電圧を、上記第１のしきい値電圧分布
   から第２のしきい値電圧分布へ変化させる第１動作と、
   それぞれのメモリセルのしきい値電圧が上記第２のしき
   い値電圧分布に含まれるか否かを確認する第２動作を行
   い、 上記第２動作において複数のメモリセルの内、しきい値
   電圧が上記第２のしきい値電圧分布に含まれないメモリ
   セルに対しては、再度上記第１動作と第２動作を行い、 上記第２動作では、それぞれのメモリセルに対し、メモ
   リセルのしきい値電圧が上記第２のしきい値電圧分布に
   含まれるか否かを確認するための所定の電圧が印加さ
   れ、 上記所定の電圧は３レベル以上用意され、 先に行なった第２動作においてメモリセルに印加される
   上記所定の電圧は、後に行なった第２動作においてメモ
   リセルに印加される上記所定の電圧と異なることを特徴
   とする不揮発性記憶装置。
2. 【請求項２】 制御部とメモリアレイ部を有し、 上記メモリアレイ部は複数のワード線と、それぞれのワ
   ード線に接続される複数のメモリセルを有し、 それぞれのメモリセルは、２以上のしきい値電圧分布の
   内、第１のしきい値電圧分布に含まれるしきい値電圧を
   有し、 上記制御部は、上記複数のワード線から所定のワード線
   を選択し、選択されたワード線に接続される複数のメモ
   リセルのしきい値電圧を、上記第１のしきい値電圧分布
   から第２のしきい値電圧分布へ変化させる第１動作と、
   それぞれのメモリセルのしきい値電圧が上記第２のしき
   い値電圧分布に含まれるか否かを確認する第２動作を行
   い、 上記第２動作において複数のメモリセルの内、しきい値
   電圧が上記第２のしきい値電圧分布に含まれないメモリ
   セルに対しては、再度第１動作と第２動作を行い、 上記第２動作では、それぞれのメモリセルに対し、メモ
   リセルのしきい値電圧が上記第２のしきい値電圧分布に
   含まれるか否かを確認するための所定の電圧が印加さ
   れ、 上記所定の電圧は３レベル以上用意され、 先に行なった第２動作においてメモリセルに印加される
   上記所定の電圧は、上記第２のしきい値電圧分布の上限
   又は下限に相当する電圧と異なることを特徴とする不揮
   発性記憶装置。
3. 【請求項３】 制御部とメモリアレイ部を有し、 上記メモリアレイ部は複数のワード線と、それぞれのワ
   ード線に接続される複数のメモリセルを有し、 それぞれのメモリセルは、２以上のしきい値電圧分布の
   内、第１のしきい値電圧分布に含まれるしきい値電圧を
   有し、 上記制御部は、上記複数のワード線から所定のワード線
   を選択し、選択されたワード線に接続される複数のメモ
   リセルのときい値電圧を、上記第１のしきい値電圧分布
   からより高い電圧の第２のしきい値電圧分布へ変化させ
   る第１動作と、それぞれのメモリセルのしきい値電圧が
   上記第２のしきい値電圧分布に含まれるか否かを確認す
   る第２動作を行い、 上記第２動作において複数のメモリセルの内、しきい値
   電圧が上記第２のしきい値電圧分布に含まれないメモリ
   セルに対しては、再度第１動作と第２動作を行い、 上記第２動作では、それぞれのメモリセルに対し、メモ
   リセルのしきい値電圧が上記第２のしきい値電圧分布に
   含まれるか否かを確認するための所定の電圧が印加さ
   れ、 上記所定の電圧は３レベル以上用意され、 先に行なった第２動作においてメモリセルに印加される
   上記所定の電圧は、上記第２のしきい値電圧分布の下限
   に相当する電圧よりも高い電圧であることを特徴とする
   不揮発性記憶装置。
4. 【請求項４】 制御部とメモリアレイ部を有し、 上記メモリアレイ部は複数のワード線と、それぞれのワ
   ード線に接続される複数のメモリセルを有し、 それぞれのメモリセルは、２以上のしきい値電圧分布の
   内、第１のしきい値電圧分布に含まれるしきい値電圧を
   有し、 上記制御部は、上記複数のワード線から所定のワード線
   を選択し、選択されたワード線に接続される複数のメモ
   リセルのしきい値電圧を、上記第１のしきい値電圧分布
   からより低い第２のしきい値電圧分布へ変化させる第１
   動作と、それぞれのメモリセルのしきい値電圧が上記第
   ２のしきい値電圧分布に含まれるか否かを確認する第２
   動作を行い、 上記第２動作において複数のメモリセルの内、しきい値
   電圧が上記第２のしきい値電圧分布に含まれないメモリ
   セルに対しては、再度第１動作と第２動作を行い、 上記第２動作では、それぞれのメモリセルに対し、メモ
   リセルのしきい値電圧が上記第２のしきい値電圧分布に
   含まれるか否かを確認するための所定の電圧が印加さ
   れ、 上記所定の電圧は３レベル以上用意され、 先に行なった第２動作においてメモリセルに印加される
   上記所定の電圧は、上記第２のしきい値電圧分布の上限
   に相当する電圧よりも低い電圧であることを特徴とする
   不揮発性記憶装置。
5. 【請求項５】 上記第１動作はメモリセルに対して所定
   の電圧を印加することで行い、後に行う第１動作におい
   てメモリセルに印加する電圧は、先に行なった第１動作
   においてメモリセルに印加された電圧と異なることを特
   徴とする請求項１〜４のいずれかに記載の不揮発性記憶
   装置。
6. 【請求項６】 上記第１動作はメモリセルに対して所定
   の電圧を印加することで行い、後に行う第１動作におけ
   るメモリセルへの電圧印加時間は、先に行なった第１動
   作においてメモリセルにおけるメモリセルへの電圧印加
   時間と異なることを特徴とする請求項１〜４のいずれか
   に記載の不揮発性記憶装置。
7. 【請求項７】 制御部とメモリアレイ部を有し、 上記メモリアレイ部は複数のワード線と、それぞれのワ
   ード線に接続される複数のメモリセルを有し、 それぞれのメモリセルは、２以上のしきい値電圧分布の
   内、第１のしきい値電圧分布に含まれるしきい値電圧を
   有し、 上記制御部は、上記第１のしきい値電圧分布が上記第２
   のしきい値電圧分布よりも高い場合に、上記第１動作で
   上記第２のしきい値電圧分布の上限よりも低いしきい値
   電圧へ変化させた後、 上記第２動作で検出された第２のしきい値電圧分布の下
   限よりも低いしきい値電圧のメモリセルに対して上記下
   限よりも高いしきい値電圧へ変化させる第３動作と、そ
   れぞれのメモリセルのしきい値電圧が上記下限よりも高
   いか否かを確認する第４動作を複数回繰返し行い、 上記第４動作では、それぞれのメモリセルに対し、メモ
   リセルのしきい値電圧が上記下限よりも高いか否かを確
   認するための所定の電圧が印加され、 先に行なった第４動作においてメモリセルに印加される
   上記所定の電圧は、上記第２のしきい値電圧分布の下限
   に相当する電圧よりも高いことを特徴とする不揮発性記
   憶装置。
8. 【請求項８】 制御部とメモリアレイ部を有し、 上記メモリアレイ部は複数のワード線と、それぞれのワ
   ード線に接続される複数のメモリセルを有し、 それぞれのメモリセルは、２以上のしきい値電圧分布の
   内、第１のしきい値電圧分布に含まれるしきい値電圧を
   有し、 上記制御部は、上記第１のしきい値電圧分布が上記第２
   のしきい値電圧分布よりも低い場合に、上記第１動作で
   上記第２のしきい値電圧分布の下限よりも高いしきい値
   電圧へ変化させた後、 上記第２動作で検出された第２のしきい値電圧分布の上
   限よりも低いしきい値電圧のメモリセルに対して上記上
   限よりも低いしきい値電圧へ変化させる第３動作と、そ
   れぞれのメモリセルのしきい値電圧が上記上限よりも低
   いか否かを確認する第４動作を複数回繰返し行い、 上記第４動作では、それぞれのメモリセルに対し、メモ
   リセルのしきい値電圧が上記上限よりも低いか否かを確
   認するための所定の電圧が印加され、 先に行なった第４動作においてメモリセルに印加される
   上記所定の電圧は、上記第２のしきい値電圧分布の上限
   に相当する電圧よりも低いことを特徴とする不揮発性記
   憶装置。
9. 【請求項９】 上記第１動作はメモリセルに対して所定
   の電圧を印加することで行い、後に行う第１動作におい
   てメモリセルに印加する電圧は、先に行なった第１動作
   においてメモリセルに印加された電圧と異なることを特
   徴とする請求項７または８に記載の不揮発性記憶装置。
10. 【請求項１０】 上記第１動作はメモリセルに対して所
    定の電圧を印加することで行い、後に行う第１動作にお
    けるメモリセルへの電圧印加時間は、先に行なった第１
    動作においてメモリセルにおけるメモリセルへの電圧印
    加時間と異なることを特徴とする請求項７または８に記
    載の不揮発性記憶装置。
11. 【請求項１１】 制御装置と１以上の不揮発性記憶装置
    を有し、 上記制御装置は、上記１以上の不揮発性記憶装置に第１
    動作モードと第２動作モードのいずれかを設定可能であ
    り、 上記不揮発性記憶装置は、制御部とメモリアレイ部を有
    し、 上記メモリアレイ部は複数のワード線と、それぞれのワ
    ード線に接続される複数のメモリセルを有し、 それぞれのメモリセルは、２以上のしきい値電圧分布の
    内、第１のしきい値電圧分布に含まれるしきい値電圧を
    有し、 上記制御部は、上記複数のワード線から所定のワード線
    を選択し、選択されたワード線に接続される複数のメモ
    リセルのしきい値電圧を、上記第１のしきい値電圧分布
    から第２のしきい値電圧分布へ変化させる第１動作と、
    それぞれのメモリセルのしきい値電圧が上記第２のしき
    い値電圧分布に含まれるか否かを確認する第２動作を行
    い、 上記第２動作において複数のメモリセルの内、しきい値
    電圧が上記第２の閉債電圧分布に含まれないメモリセル
    に対しては、再度第１動作と第２動作を行い、 上記第２動作では、それぞれのメモリセルに対し、メモ
    リセルのしきい値電圧が上記第２のしきい値電圧分布に
    含まれるか否かを確認するための所定の電圧が印加さ
    れ、 上記所定の電圧は３レベル以上用意され、 上記第１動作モードでは、先に行なった第２動作におい
    てメモリセルに印加される上記所定の電圧は、後に行な
    った第２動作においてメモリセルに印加される上記所定
    の電圧と異なることを特徴とする不揮発性記憶システ
    ム。
12. 【請求項１２】 制御部とメモリアレイ部を有し、 上記メモリアレイ部は複数のワード線と、それぞれのワ
    ード線に接続される複数のメモリセルを有し、 それぞれのメモリセルは、２以上のしきい値電圧分布の
    うち、いずれかのしきい値電圧分布に含まれるしきい値
    電圧を有し、 上記制御部は、上記複数のワード線から所定のワード線
    を選択する選択動作と、選択されたワ一ド線に接続され
    る複数のメモリセルのしきい値電圧を第1の方向に変化
    させ、上記複数のメモリセルの全てのしきい値電圧が、
    第１の電庄から第１の方向に変化していることを確認す
    る第１の動作と、上記複数のメモリセルのしきい値電圧
    を、上記第１の電圧と上記第１の電圧よりも第１の方向
    にある第２の電圧との間に変化させる第２の動作を行
    い、 上記第２の動作では、上記複数のメモリセルのしきい値
    電圧の全てが、上記第１の電圧と上記第２の電圧との間
    に含まれるか否かを確認するための確認動作が行われ、
    上記複数のメモリセルのしきい値電圧が上記第１の電圧
    と上記第２の電圧との間に合まれるまで、上記第２の動
    作が繰り返され、 上記確認動作では、上記複数のメモリセルに第３の電圧
    が印加され、 上記第３の電圧は３レベル以上用意され、 後に行われる第２の動作中の確認動作において、メモリ
    セルに印加する上記第３の電圧は、先に行われる第２の
    動作中の確認動作においてメモリセルに印加する上記第
    ３の電圧とは異なることを特徴とする不揮発性記憶装
    置。
13. 【請求項１３】 上記後に行われる第２の動作中の確認
    動作においてメモリセルに印加する上記第３の電圧は、
    先に行われる第２の動作中の確認動作においてメモリセ
    ルに印加する上記第３の電圧よりも第１の方向にあるこ
    とを特徴とする請求項１２記載の不揮発性記憶装置。
14. 【請求項１４】 上記先に行われる第２の動作中の確認
    動作においてメモリセルに印加する上記第３の電圧は、
    上記第２の電圧よりも上記第１の電圧側であることを特
    徴とする請求項１３記載の不揮発性記憶装置。
15. 【請求項１５】 上記第１の動作では、上記複数のメモ
    リセルのしきい値電圧の全てが上記第１の電圧よりも第
    １の方向に変化しているか否かを確認する確認動作が行
    われ、上記複数のメモリセルのしきい値電圧が上記第１
    の電圧よりも第１の方向に変化するまで上記第１の動作
    が繰り返され、 上記第１の動作中の確認動作では、上記複数のメモリセ
    ルに第４の電圧が印加され、 上記第４の電圧は３レベル以上用意され、 先に行われる第１の動作中の確認動作において、メモリ
    セルに印加する上記第４の電圧は、後に行われる第１の
    動作中の確認動作においてメモリセルに印加する上記第
    ４の電圧とは異なることを特徴とする請求項１２記載の
    不揮発性記憶装置。
16. 【請求項１６】 上記先に行われる第１の動作中の確認
    動作において、メモリセルに印加する上記第４の電圧
    は、後に行われる第１の動作中の確認動作においてメモ
    リセルに印加する上記第４の電圧よりも第１の方向にあ
    ることを特徴とする請求項１５記載の不挿発性記憶装
    置。
17. 【請求項１７】 上記先に行われる第１の動作中の確認
    動作においてメモリセルに印加する上記第４の電圧は、
    上記第１の電圧よりも上記第２の電圧側であることを特
    徴とする請求項１６記載の不揮発性記憶装置。
18. 【請求項１８】 上記２以上のしきい値電圧分布は、最
    も第１の方向にある第１のしきい値電圧分布を有し、 上記第１の動作の前において、上記複数のメモリセルの
    うち一部のメモリセルのしきい値電圧が上記第１のしき
    い値電圧分布にあっても良いことを特徴とする請求項１
    ２記載の不揮発性記憶装置。
19. 【請求項１９】 上記第１のしきい値電圧分布の上限電
    圧又は下限電圧の一方が上記第１の電圧であり、上限電
    圧又は下限電圧の他方は上記第２の電庄であることを特
    徴とする請求項１８記載の不揮発性記憶装置。