JPH11250672A

JPH11250672A - 不揮発性半導体記憶装置

Info

Publication number: JPH11250672A
Application number: JP5367898A
Authority: JP
Inventors: Takuji Yoshida; 拓司吉田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-03-05
Filing date: 1998-03-05
Publication date: 1999-09-17

Abstract

(57)【要約】【課題】データ書き換え時間を短縮し、不揮発性メモ
リセルの寿命を延ばす。【解決手段】メモリセルアレイ１は、複数の不揮発性
メモリセルを配置したものであり、これらの不揮発性メ
モリセルのデータ消去はブロック単位で実行される。ブ
ロックサイズレジスタ１４は、外部から入力されたブロ
ックサイズデータを記憶する。ブロックサイズデータは
１個のブロックのサイズ（不揮発性メモリセルの個数）
を設定するためのデータである。従って、ブロックサイ
ズを外部から所望のサイズに設定することが可能であ
る。アドレスレジスタ８は上記のブロックサイズデータ
に基づいてブロックの大きさを設定し、また外部から入
力されるアドレスデータに基づいて複数のブロックから
消去対象ブロックを指定する内部アドレスデータを生成
する。ローデコーダ２およびカラムデコーダ６は内部ア
ドレスデータに基づいて消去対象ブロックを選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気的にデータ
の書き換えが可能な不揮発性メモリセルを複数配置した
メモリセルアレイを備えた、フラッシュメモリやＥＥＰ
ＲＯＭ等の不揮発性半導体記憶装置に関するものであ
る。

【０００２】

【従来の技術】不揮発性半導体記憶装置（不揮発性半導
体メモリ）においては、バイト単位で、あるいは複数バ
イトからなるブロック単位で、あるいはチップ（メモリ
セルアレイ全体）単位で不揮発性メモリセルのデータを
消去し、またバイト単位で不揮発性メモリセルにデータ
を書き込む。そして、メモリセルアレイ内の不揮発性メ
モリセルのデータを書き換えるには、まず上記のデータ
消去を実行して、同一消去単位内の全ての不揮発性メモ
リセルのデータを消去し、続いて所定の不揮発性メモリ
セルのデータを書き込む。従って、１ビットのデータの
書き換えの場合であっても、同一消去単位内の全ビット
を消去し、そのあと新しいデータを同一消去単位内の全
ビットに書き込む必要があった。また、複数のブロック
内の不揮発性メモリセルを同時に消去できる不揮発性半
導体メモリもある。

【０００３】図１４は従来の複数ブロックの同時消去
（マルチブロック消去）が可能な不揮発性半導体メモリ
の構成を示すブロック図である。図１４の不揮発性半導
体メモリは、メモリセルアレイ１と、ローデコーダ２
と、データ入出力回路５と、カラムデコーダ６と、入出
力回路９と、電圧発生回路１０と、コマンドレジスタ１
２と、制御回路１０１と、アドレスレジスタ１０２とを
有する。制御回路１０１には、ＣＬＥ，ＡＬＥ，／ＷＥ
等の制御信号が外部から入力される。制御回路１０１
は、上記の制御信号と、外部から入出力回路９に入力さ
れ、コマンドレジスタ１２に保持されるコマンドコード
とに基づいて、ローデコーダ２、データ入出力回路５、
カラムデコーダ６、電圧発生回路１０と、コマンドレジ
スタ１２、およびアドレスレジスタ１０２の動作を制御
する。アドレスレジスタ１０２は外部から入出力回路に
入力されるアドレスデータ（外部アドレスデータ）に基
づいて、データ消去が実行されるブロック（消去対象ブ
ロック）、データが書き込まれるバイト、あるいはデー
タが読み出されるバイトを選択するためのアドレスデー
タ（内部アドレスデータ）を生成し、これをローデコー
ダ２およびカラムデコーダ６に与える。ブロックのサイ
ズは、製造時に予め設定されたものである。図１４の不
揮発性半導体メモリにおいては、データ消去、データ書
き込み、データ読み出し等の各動作を実行させる前に、
外部からコマンドコードを入力することにより、各動作
がセットアップされる。

【０００４】図１５は図１４の不揮発性半導体メモリに
おけるデータ消去動作（マルチブロック消去動作）のタ
イミングチャートである。図１５において、６０Ｈはブ
ロック消去のセットアップコマンドであり、Ａ8 〜Ａ20
は消去対象ブロックを指定する外部アドレスデータ（ブ
ロックアドレスデータ）である。外部から入出力回路９
にブロック消去セットアップコマンド６０Ｈおよびブロ
ックアドレスデータＡ8 〜Ａ20が入力されると、ブロッ
ク消去セットアップコマンド６０Ｈはコマンドレジスタ
１２に、またブロックアドレスデータＡ8 〜Ａ20はアド
レスレジスタ１０２にそれぞれ転送される。消去対象ブ
ロックの個数分だけ、セットアップコマンドとブロック
アドレスデータの入力が繰り返される。このあと、ブロ
ック消去実行コマンドＤ０Ｈが外部から入力されると、
上記のブロックアドレスデータにより指定された複数の
消去対象ブロック内の全ての不揮発性メモリセルのデー
タが、アドレスレジスタ１０２、ローデコーダ２、およ
びカラムデコーダ６により同時に消去される。

【０００５】

【発明が解決しようとする課題】しかしながら上記従来
の不揮発性半導体記憶装置においては、マルチブロック
消去ができるようにすると、制御が複雑になるという問
題があり、またブロックのビット容量よりも大きなビッ
ト容量をデータ書き換えの最小単位とする場合には、書
き換えを実行するごとに、ブロックアドレスデータを複
数回入力しなければならず、ブロックアドレスデータの
入力時間が長くなり、単位時間当たりのデータ書き換え
量が少なくなるという問題があった。

【０００６】また、制御を簡単にするため、チップ一括
消去を用いると、データ書き換えが不要な不揮発性メモ
リセルに対してもデータ消去およびデータ書き込みが実
施さる。しかし、不揮発性メモリセルはデータ書き換え
ののべ回数が所定回数を越えると劣化するので、チップ
一括消去を用いると不揮発性メモリセルの寿命が短くな
ってしまうという問題があった。

【０００７】本発明はこのような従来の問題を解決する
ためになされたものであり、データ書き換え時間を短縮
することができ、不揮発性メモリセルの寿命を延ばすこ
とができる不揮発性半導体記憶装置を提供することを目
的とするものである。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに本発明の代表的な不揮発性半導体記憶装置は、電気
的にデータの書き換えが可能な複数の不揮発性メモリセ
ルを配置したメモリセルアレイを複数のブロックに分割
し、前記不揮発性メモリセルのデータ消去をブロック単
位で実行する不揮発性半導体記憶装置において、前記ブ
ロックの大きさを設定するためのブロックサイズデータ
を予め記憶しているブロックサイズ記憶手段と、前記ブ
ロックサイズデータに基づいて前記ブロックの大きさを
設定するブロック設定手段とを有することを特徴とする
ものである。

【０００９】

【発明の実施の形態】実施の形態１図１は本発明の実施の形態１の不揮発性半導体メモリの
構成を示すブロック図である。図１の不揮発性半導体メ
モリは、メモリセルアレイ１と、ローデコーダ２と、デ
ータ入出力回路５と、カラムデコーダ６と、アドレスレ
ジスタ８（ブロック設定手段）と、入出力回路９と、高
電圧発生回路１０と、コマンドレジスタ１２と、制御回
路１３と、ブロックサイズレジスタ１４（ブロックサイ
ズ記憶手段）とを有する。

【００１０】メモリセルアレイ１は、不揮発性メモリセ
ルをアレイ状に複数配置したものである。ローデコーダ
２は、アドレスレジスタ８から入力されるローアドレス
データに基づいて、メモリセルアレイ１上のデータ消去
が実行されるブロック（消去対象ブロック）あるいはデ
ータ書き込みが実行されるメモリセルユニット（書き込
み対象メモリセルユニット）のロー（列）を選択する。
データ入出力回路５は、センスアンプ等を有し、入出力
回路９を介して入力された書き換えデータを格納し、ま
たメモリセルアレイ１から読み出したデータを入出力回
路９に転送する。カラムデコーダ６は、アドレスレジス
タ８から入力されるカラムアドレスデータに基づいて、
メモリセルアレイ１上の消去対象ブロックあるいは書き
込み対象メモリセルユニットのカラム（行）を選択す
る。ローデコーダ２およびカラムデコーダ６は選択手段
を構成する。

【００１１】入出力回路９は、外部から入力されたコマ
ンドコードをコマンドレジスタ１２に転送し、外部から
入力されたブロックサイズデータをブロックレジスタ１
４に転送し、入力された外部アドレスデータをアドレス
レジスタ８に転送し、外部から入力された書き換えデー
タをデータ入出力回路５に転送し、またデータ入出力回
路５から転送された読み出しデータを外部に出力する。
電圧発生回路１０は、外部から供給される電源電圧から
データ消去およびデータ書き込み用の高電圧ＶＰＰ１
（例えば２０［Ｖ］）およびセンス電圧ＶＰＰ２（例え
ば２［Ｖ］を発生し、これをローデコーダ２およびデー
タ入出力回路５に供給する。コマンドレジスタ１２は、
入出力回路９を介して入力された動作コマンドを保持
し、この動作コマンドを制御回路１３に与える。

【００１２】ブロックサイズレジスタ１４は、入出力回
路９を介して入力されたブロックサイズデータを不揮発
に記憶し、このブロックサイズデータをアドレスレジス
タ８に出力する。ブロックサイズデータは、ブロックサ
イズを設定するためのデータである。アドレスレジスタ
８は、入出力回路９を介して外部から入力されたアドレ
スデータ（外部アドレスデータと称する）と、ブロック
サイズレジスタ１４から入力されたブロックサイズデー
タとに基づいて、ローアドレスデータおよびカラムアド
レスデータからなる内部アドレスデータを生成し、ロー
アドレスデータをローデコーダ２に転送し、またカラム
アドレスデータをカラムデコーダ６に転送する。制御回
路１３は、外部から入力されるＢＬＥ（ブロックライン
イネーブル）、ＣＬＥ（コマンドラインイネーブル）、
ＡＬＥ（アドレスラインイネーブル）、／ＷＥ（ライト
イネーブルバー）、等の制御信号、および外部から入出
力回路９に入力されるコマンドコードに基づいて、ロー
デコーダ２、データ入出力回路５、カラムデコーダ６、
アドレスレジスタ８、入出力回路９、電圧発生回路１
０、コマンドレジスタ１２、およびブロックサイズレジ
スタ１４を制御する。この制御回路１３と入出力回路９
とは、ブロックサイズレジスタ１４のブロックサイズデ
ータを外部から入力されたブロックサイズデータに更新
する、すなわち外部から入力されたブロックサイズデー
タをブロックサイズレジスタ１４に記憶させる更新手段
を構成する。

【００１３】外部アドレスデータは、ここでは２１ビッ
トであるものとする。また、ブロックサイズデータも２
１ビットであるものとする。ブロックサイズデータのビ
ットデータをＢ0 ，Ｂ1 …Ｂ20と表記し、また外部アド
レスデータのビットデータをＡ0 ，Ａ1 …Ａ20と表記す
る。なお、ブロックサイズデータは、ブロックサイズの
設定のときに外部から入力されるデータであり、外部ア
ドレスデータはメモリセルアレイ１のデータを書き換え
るとき（データ消去およびデータ書き込みのとき）、お
よびメモリセルアレイ１からデータを読み出すときに外
部から入力されるデータである。

【００１４】また、内部アドレスデータは、１ビットの
外部アドレスデータに対し、２ビット生成される。内部
アドレスデータのビットデータをＥ0 ，Ｅ1 …Ｅ20，Ｅ
Ｂ0，ＥＢ1 …ＥＢ20と表記する。内部アドレスデータ
Ｅn （ｎは０から２０までの任意の整数）とＥＢn と
は、データ消去時にはブロックサイズデータＢn および
外部アドレスデータＡn に基づいて生成され、またデー
タ書き込み時には外部アドレスデータＡn に基づいて生
成される。内部アドレスデータＥ0 〜Ｅ11，ＥＢ0 〜Ｅ
Ｂ11はカラムアドレスデータを構成し、また内部アドレ
スデータＥ12〜Ｅ20，ＥＢ12〜ＥＢ20はローアドレスデ
ータを構成する。内部アドレスデータＥnを外部アドレ
スデータＡn と同じデータとし、ＥＢn をＡn の反転デ
ータとすれば、メモリセルアレイ１の１個のカラム
（列）と１個のロー（行）が選択され、従って１バイト
のデータ記憶容量を有するメモリセルユニットが１個選
択される。また、ブロックサイズデータＢn が論理レベ
ル”０”の場合にＥＢn をＥn の反転データとし、ブロ
ックサイズデータＢn が論理レベル”１”の場合に、内
部アドレスデータＥn とＥＢn とを、ともに論理レベ
ル”１”とすれば、複数のカラムまたは／および複数の
ローを同時選択でき、複数のメモリセルユニットを１個
の消去対象ブロックとして同時選択できる。ブロックサ
イズデータＢ0 〜Ｂ11はカラム側のブロックサイズを設
定するためのデータであり、ブロックサイズデータＢ12
〜Ｂ20はロー側のブロックサイズを設定するためのデー
タである。

【００１５】図２はメモリセルアレイ１の内部構成を示
すブロック図である。図２において、メモリセルアレイ
１は、カラム方向にＰ列、ロー方向にＱ列配置されたＰ
×Ｑ（Ｐ、Ｑは任意の自然数）個のメモリセルユニット
ＭＵ（0,0)…ＭＵ（i,j)…ＭＵ（P,Q)を有する。ここ
で、ｉは０からＰまでの任意の整数、ｊは０からＱまで
の任意の整数である。メモリセルユニットＭＵ（i,j)
は、８個の不揮発性メモリセルを備え、１バイトのデー
タ記憶容量を有する。メモリセルアレイ１は、Ｐ×Ｑ個
のメモリセルユニットを備え、Ｐ×Ｑバイトのデータ記
憶容量を有する。ここでは、Ｐ＝２¹²（＝４０９６）、
Ｑ＝２⁹（＝５１２）とし、メモリセルアレイ１はおよ
そ２メガバイトのデータ記憶容量を有する。

【００１６】メモリセルユニットＭＵ(i,0) 〜ＭＵ(i,
Q) には、センスラインＳＬi と、接地制御ラインＧＬi
と、８本のビットラインからなるビットライン群ＢＧi
とに接続している。また、メモリセルユニットＭＵ(0,
j) 〜ＭＵ(P,j) は、ワードラインＷＬj に接続してい
る。センスラインＳＬi およびビットライン群ＢＧ0 〜
ＢＧP は、データ入出力回路５およびカラムデコーダ６
に接続している。また、ワードラインＷＬj はローデコ
ーダ２に接続している。

【００１７】図３はメモリセルユニットＭＵ(i,j) の内
部構成を示す回路図である。図３において、メモリセル
ユニットＭＵ(i,j) は、セル選択トランジスタＴＷ0 ，
ＴＷ1 …ＴＷ7 （ＴＷ1 〜ＴＷ6 は図示省略）と、不揮
発性メモリトランジスタＴＭ0 ，ＴＭ1 …ＴＭ7 （ＴＭ
1 〜ＴＭ6 は図示省略）と、センス選択トランジスタＴ
Ｓと、接地選択トランジスタＴＧとを有する。不揮発性
メモリトランジスタＴＭk （ｋは０から７までの任意の
整数）は、フローティングゲートとコントロールゲート
とを有し、フローティングゲートに電荷を注入し、ある
いはフローティングゲートから電荷を引き抜くことによ
り、１ビットのデータを不揮発に記憶するトランジスタ
である。セル選択トランジスタＴＷk 、センス選択トラ
ンジスタＴＳ、およびは接地選択トランジスタＴＧは、
ｎＭＯＳトランジスタである。対となるセル選択トラン
ジスタＴＷk と不揮発性メモリトランジスタＴＭｋと
は、不揮発性メモリセルを構成する。ビットライン群Ｂ
ＬＧi は、８本のビットラインＢＬ0 ，ＢＬ1 …ＢＬ7
により構成される。

【００１８】セル選択トランジスタＴＷ0 〜ＴＭ7 およ
びセンス選択トランジスタＴＳのゲート電極はいずれも
ワードラインＷＬj に接続されている。セル選択トラン
ジスタＴＷk のドレイン電極はビットラインＢＬk に接
続されており、またセル選択トランジスタＴＷk のソー
ス電極は不揮発性メモリトランジスタＴＭk のドレイン
電極に接続されている。センス選択トランジスタＴＳの
ドレイン電極はセンスラインＳＬi に接続されており、
またセンス選択トランジスタＴＳのソース電極は不揮発
性メモリトランジスタＴＭ0 〜ＴＭ7 のコントロールゲ
ート電極に接続されている。接地選択トランジスタＴＧ
のゲート電極は接地制御ラインＧＬi に接続されてお
り、ドレイン電極は不揮発性メモリトランジスタＴＭ０
〜ＴＭ７のソース電極に接続されており、またソース電
極は接地電源ＧＮＤされている。

【００１９】図４は図３の不揮発性メモリトランジスタ
ＴＭk の動作を説明するための図である。図４におい
て、不揮発性メモリトランジスタＴＭ（図３のＴＭk ）
は、フローティングゲート７１と、センス選択トランジ
スタ（図３のＴＳ、図４では図示省略）を介してセンス
ラインＳＬ（図３のＳＬi ）に接続されるコントロール
ゲート７２と、セル選択トランジスタＴＷ（図３のＴＷ
k ）のソース電極６３に接続されるドレイン電極７３
と、接地選択トランジスタＴＧのドレイン電極６４に接
続されるソース電極７４とを有する。セル選択トランジ
スタＴＷのゲート電極はワードラインＷＬ（図３のＷＬ
j ）に接続され、ドレイン電極はビットラインＢＬ（図
３のＢＬk ）に接続されている。接地選択トランジスタ
ＴＧのゲート電極は接地制御ラインＧＬ（図３のＧＬi
）に接続され、ソース電極は接地電源ＧＮＤに接続さ
れている。

【００２０】不揮発性メモリトランジスタＴＭは、フロ
ーティングゲート７１に電荷を注入し、あるいはフロー
ティングゲート７１から電荷を引き抜くことにより、１
ビットのデータを不揮発に記憶するトランジスタであ
り、電気的に記憶データの書き換えが可能なトランジス
タである。不揮発性メモリトランジスタＴＭにおいて、
フローティングゲート７１に電荷を注入することを「デ
ータを消去する」と称し、フローティングゲート７１か
ら電荷を引き抜くことを「データを書き込む」と称す
る。

【００２１】不揮発性メモリトランジスタＴＭのデータ
を消去するときには、コントロールゲート７２に高電圧
（例えば２０［Ｖ］）を印加し、ドレイン電極７３およ
びソース電極７４を０［Ｖ］（ＧＮＤレベル）にする。
これにより、不揮発性メモリトランジスタＴＭのソース
およびドレインからフローティングゲート７１に電荷が
注入される。上記データの消去を実施するには、センス
ラインＳＬに上記の高電圧を印加し、ワードラインＷＬ
および接地制御ラインＧＬを例えば２０［Ｖ］としてセ
ル選択トランジスタＴＷおよび接地選択トランジスタＴ
ＧをＯＮさせ、ビットラインＢＬを０［Ｖ］にすれば良
い。

【００２２】また、不揮発性メモリトランジスタＴＭに
データを書き込むときには、コントロールゲート７２を
０［Ｖ］とし、ドレイン電極７３に高電圧（例えば２０
［Ｖ］）を印加し、ソース電極７４を開放する。これに
より、フローティングゲート７１からドレインに電荷が
引き抜かれる。上記データの書き込みを実施するには、
センスラインＳＬを０［Ｖ］とし、ワードラインＷＬを
例えば２０［Ｖ］としてセル選択トランジスタＴＷをＯ
Ｎさせ、ビットラインＢＬに上記の高電圧を印加し、接
地制御ラインＧＬを０［Ｖ］として接地選択トランジス
タＴＧをＯＦＦさせれば良い。

【００２３】不揮発性メモリトランジスタＴＭは、ソー
ス電極７４が０［Ｖ］であるときに、コントロールゲー
ト７２に印加される電圧がしきい値電圧以上であればＯ
Ｎし、しきい値電圧以下であればＯＦＦする。不揮発性
メモリトランジスタＴＭにおいては、データが書き込ま
れたときのしきい値電圧Ｖtwは、データが消去されたと
きのしきい値電圧Ｖteに比べて低くなるため、このしき
い値電圧の違いを利用して記憶されているデータを読み
出す。すなわち、コントロールゲート７２に上記のしき
い値電圧ＶtwとＶteの間の電圧（センス電圧と称する）
を印加し、このとき不揮発性メモリトランジスタＴＭが
ＯＮであるかＯＦＦであるかを検出することにより、記
憶されているデータを読み出す。上記データの読み出し
を実施するにはセンスラインＳＬにセンス電圧、例えば
２［Ｖ］を印加し、ワードラインＷＬおよび接地制御ラ
インＧＬを例えば２０［Ｖ］としてセル選択トランジス
タＴＷおよび接地選択トランジスタＴＧをＯＮさせ、ビ
ットラインＢＬを、例えばプルアップ抵抗を介して正電
源に接続し、このとき、ビットラインＢＬの電位レベル
がＧＮＤレベルであるか正電源レベルであるかを検出す
れば良い。ビットラインＢＬがＧＮＤレベルであれば、
不揮発性メモリトランジスタＴＭはＯＮしており、従っ
てデータが書き込まれている。また、ビットラインＢＬ
が正電源レベルであれば、不揮発性メモリトランジスタ
ＴＭはＯＦＦしており、従ってデータが消去されてい
る。

【００２４】図５はブロックサイズレジスタ１４および
アドレスレジスタ８の内部構成および接続関係を示すブ
ロック図である。図５において、ブロックサイズレジス
タ１４は、２１個のブロックサイズビットレジスタＢＳ
0 〜ＢＳ20により構成される。ブロックサイズビットレ
ジスタＢＳn （ｎは０から２１までの任意の整数）は、
入出力回路９から入力されたブロックサイズビットデー
タＢn をそれぞれ不揮発に記憶する。また、アドレスレ
ジスタ８は、２１個のアドレスビットレジスタＡＲ0 〜
ＡＲ20により構成される。アドレスビットレジスタＡＲ
n は、消去動作時に、入出力回路９から入力された外部
アドレスデータＡn とブロックサイズレジスタ１４から
入力されたブロックサイズデータＢn とに基づいて内部
アドレスデータＥn ，ＥＢn を生成し、またデータ書き
込み動作時に、外部アドレスデータＡn のみに基づいて
内部アドレスデータＥn ，ＥＢn を生成する。ブロック
サイズビットレジスタＢＳ0 〜ＢＳ20の内部構成は同一
であり、またアドレスビットレジスタＡＲ0 〜ＡＲ20の
内部構成も同一である。

【００２５】ブロックサイズビットレジスタＢＳn （ｎ
は０から２０までの任意の整数）は、ブロックサイズの
設定動作時に入力されたブロックサイズデータＢn を不
揮発に記憶し、このブロックサイズデータＢn をデータ
消去動作時にアドレスビットレジスタＡＲn に出力す
る。また、アドレスビットレジスタＡＲn はブロックサ
イズデータＢn と外部アドレスデータＡn から内部アド
レスデータＥn およびＥＢn を生成する。アドレスビッ
トレジスタＡＲ0 〜ＡＲ11は、カラムアドレスデータを
生成するものであり、内部アドレスデータＥ0 〜Ｅ11，
ＥＢ0 〜ＥＢ11はカラムデコーダ６に出力される。ま
た、アドレスビットレジスタＡＲ12〜ＡＲ20は、ローア
ドレスデータを生成するものであり、内部アドレスデー
タＥ12〜Ｅ20，ＥＢ12〜ＥＢ20はローデコーダ２に出力
される。

【００２６】図６はブロックサイズレジスタ１４のブロ
ックサイズビットレジスタＢＳn の内部構成を示す回路
図である。ブロックサイズビットレジスタＢＳn は、Ｎ
ＯＲゲート１０１，１０２と、ＮＡＮＤゲート１０３，
１１９と、インバータ１０４，１０５，１０６，１１
７，１１８，１２０と、ブロックサイズバッファ１０７
と、ｐＭＯＳトランジスタ１０８，１０９，１１３，１
１４と、ｎＭＯＳトランジスタ１１０，１１１，１１
５、１１６と、不揮発性メモリセルトランジスタ１１２
とを有する。ブロックサイズバッファ１０７の入力端子
には、入出力回路９からブロックサイズデータＢn が入
力され、ラッチ制御端子には制御回路１３から制御信号
／ＷＥが入力される。ブロックサイズバッファ１０７は
制御信号／ＷＥの立ち下がりでブロックサイズデータＢ
n をラッチし、これを一時的に保持する。

【００２７】ＮＯＲゲート１０１の第１入力端子にはブ
ロックサイズバッファ１０７からブロックサイズデータ
Ｂn が入力され、またＮＯＲゲート１０１の第２入力端
子には制御回路１３からの内部信号ＳＥＴＢが入力され
る。また、インバータ１０４の入力端子はＮＯＲゲート
１０１の出力端子に接続され、インバータ１０４の出力
端子はノードＡに接続され、またインバータ１０４の電
源端子には高電圧ＶＰＰ１が印加される。高電圧ＶＰＰ
１は、例えば２０［Ｖ］である。また、ＮＡＮＤゲート
１１９の第１入力端子はノードＡに接続され、ＮＡＮＤ
ゲート１１９の第２入力端子には制御回路１３からの内
部信号ＳＥＴが入力され、ＮＡＮＤゲート１１９の出力
端子インバータは１２０の入力端子に接続されている。
また、ＮＯＲゲート１０２の第１入力端子はインバータ
１２０の出力端子に接続され、ＮＯＲゲート１０２の第
２入力端子には制御回路１３からの内部信号ＥＮが入力
され、またＮＯＲゲート１０２の出力端子はインバータ
１０５の入力端子に接続されている。

【００２８】ｎＭＯＳ１１５のゲート電極には内部信号
ＳＥＴが入力され、ｎＭＯＳ１１５のドレイン電極はノ
ードＡに接続され、ｎＭＯＳ１１５のソース電極はノー
ドＣに接続されている。また、ｐＭＯＳ１１３のゲート
電極には制御回路１３からの内部信号ＳＥＴＢが入力さ
れ、ｐＭＯＳ１１３のソース電極はノードＡに接続さ
れ、ｐＭＯＳ１１３のドレイン電極はノードＣに接続さ
れている。また、ｎＭＯＳ１１６のゲート電極には制御
回路１３からの内部信号ＥＮが入力され、ｎＭＯＳ１１
６のドレイン電極にはセンス電圧ＶＰＰ２が印加され、
ｎＭＯＳ１１６のソース電極はノードＣに接続されてい
る。また、ｐＭＯＳ１１４のゲート電極には制御回路１
３からの内部信号ＥＮＢが入力され、ｐＭＯＳ１１４の
ソース電極にはセンス電圧ＶＰＰ２が印加され、ｐＭＯ
Ｓ１１４のドレイン電極はノードＣに接続されている。
センス電圧ＶＰＰ２は、例えば２［Ｖ］である。

【００２９】ｐＭＯＳ１０８のゲート電極はノードＡに
接続され、ソース電極には電源電圧ＶＰＰ１が印加さ
れ、ドレイン電極はノードＢに接続されている。また、
ｎＭＯＳ１１０のゲート電極はインバータ１０５の出力
端子に接続され、ソース電極は接地電源ＧＮＤに接続さ
れている。また、不揮発性メモリトランジスタ１１２の
コントロールゲート電極はノードＣに接続され、ソース
電極はｎＭＯＳ１１０のドレイン電極に接続され、ドレ
イン電極はノードＢに接続されている。不揮発性メモリ
トランジスタ１１２は、図４に示す不揮発性メモリトラ
ンジスタＴＭと同様の機能を有するものである。

【００３０】ＮＡＮＤゲート１０３の第１入力端子には
ブロックサイズバッファ１０７からブロックサイズデー
タＢn が入力され、ＮＡＮＤゲート１０３の第２入力端
子には内部信号ＳＥＴが入力され、ＮＡＮＤゲート１０
３の第３入力端子には内部信号ＥＮＢが入力されまたＮ
ＡＮＤゲート１０３の出力端子はインバータ１０６の入
力端子に接続されている。また、ｐＭＯＳ１０９のゲー
ト電極には内部信号ＥＮＢが入力され、ｐＭＯＳ１０９
のソース電極は正電源ＶＣＣ（例えば５［Ｖ］）に接続
され、ドレイン電極はノードＢに接続されている。ま
た、ｎＭＯＳ１１１のゲート電極は、インバータ１０６
の出力端子に接続され、ソース電極は接地電源ＧＮＤに
接続され、ドレイン電極はノードＢに接続されている。
また、インバータ１１７および１１８は直列接続されて
おり、インバータ１１７の入力端子はノードＢに接続さ
れ、インバータ１１８の出力端子はブロックサイズデー
タＢn の出力端子となる。

【００３１】図７はアドレスレジスタ８のアドレスビッ
トレジスタＡＲn の内部構成を示す回路図である。アド
レスビットレジスタＡＲn は、ＡＮＤゲート２０１，２
０５，２０６と、アドレスバッファ２０２と、ＯＲゲー
ト２０３，２０４と、インバータ２０７とを有する。

【００３２】ＡＮＤゲート２０１の第１入力端子にはブ
ロックサイズビットレジスタＢＳnからブロックサイズ
データＢn が入力され、またＡＮＤゲート２０１の第２
入力端子には制御回路１３からの内部信号ＥＥＮが入力
される。また、アドレスバッファ２０２の入力端子に
は、入出力回路９から外部アドレスビットデータＡn が
入力され、ラッチ制御端子には制御回路１３から制御信
号／ＷＥが入力される。アドレスバッファ２０２は制御
信号／ＷＥの立ち下がりで外部アドレスデータＡn をラ
ッチし、これを一時的に保持する。

【００３３】ＯＲゲート２０３の第１入力端子はＡＮＤ
ゲート２０１の出力端子に接続され、第２入力端子はア
ドレスバッファ２０２の出力端子に接続されている。ま
た、ＡＮＤゲート２０５の第１入力端子はＯＲゲート２
０３の出力端子に接続され、ＡＮＤゲート２０５の第２
入力端子には制御回路１３からの内部信号ＩＷＥが入力
され、ＡＮＤゲート２０５の出力端子は内部アドレスデ
ータＥn の出力端子となる。

【００３４】また、ＯＲゲート２０４の第１入力端子は
ＡＮＤゲート２０１の出力端子に接続され、第２入力端
子はインバータ２０７を介してアドレスバッファ２０２
の出力端子に接続されている。また、ＡＮＤゲート２０
６の第１入力端子はＯＲゲート２０４の出力端子に接続
され、ＡＮＤゲート２０６の第２入力端子には制御回路
１３からの内部信号ＩＷＥが入力され、ＡＮＤゲート２
０５の出力端子は内部アドレスデータＥＢn の出力端子
となる。

【００３５】図１に示すローデコーダ２は、メモリセル
アレイ１のロー数Ｑ（ここではＱ＝２⁹）と同数の第１
ないし第Ｑの図示しない論理ゲート（ここではＡＮＤゲ
ートとする）を備えている。それぞれのＡＮＤゲートは
９個の入力端子を有する。第１の入力端子はローアドレ
スデータＥ12の出力ライン（図７のＡＮＤゲート２０５
の出力端子）またはＥＢ12の出力ライン（図７のＡＮＤ
ゲート２０６の出力端子）のいずれかに接続されてい
る。同様に、第２の入力端子はローアドレスデータＥ13
の出力ラインまたはＥＢ13の出力ラインのいずれかに接
続され、第９の入力端子はローアドレスデータＥ20の出
力ラインまたはＥＢ20の出力ラインのいずれかに接続さ
れる。Ｑ個のＡＮＤゲートの入力端子は、アドレスレジ
スタ８からの内部アドレスデータ出力ラインに互いに排
他的に接続されている。例えば、第１のＡＮＤゲートで
は、第１ないし第９の入力端子はＥ12〜Ｅ20の出力ライ
ンに接続され、また第２のＡＮＤゲートでは、第１の入
力端子はＥＢ12の出力ラインに接続され、第２ないし第
９の入力端子はＥ13〜Ｅ20の出力ラインに接続され、ま
た第ＱのＡＮＤゲートでは、第１ないし第９の入力端子
はＥＢ12〜ＥＢ20の出力ラインに接続される。第ｊのＡ
ＮＤゲートの出力端子はワードラインＷＬj （図２参
照）に対応し、第ｊのＡＮＤゲートは、メモリセルアレ
イ１の第ｊのローを選択するためのものである。

【００３６】上記のローデコーダ２と同様に、カラムデ
コーダ６は、メモリセルアレイ１のカラム数Ｐ（ここで
はＰ＝２¹²）と同数の第１ないし第Ｐの図示しない論理
ゲート（ここではＡＮＤゲートとする）を備えている。
それぞれのＡＮＤゲートは１２個の入力端子を有する。
Ｐ個のＡＮＤゲートの入力端子は、アドレスレジスタ８
からのカラムアドレスデータＥ0 〜Ｅ11，ＥＢ0 〜ＥＢ
11の出力ラインに互いに排他的に接続されている。第ｉ
のＡＮＤゲートの出力端子はビットライン群ＢＬＧi
（図２参照）に対応し、第ｉのＡＮＤゲートは、メモリ
セルアレイ１の第ｉのカラムを選択するためのものであ
る。

【００３７】次に、図１の不揮発性半導体メモリの動作
を説明する。図１の不揮発性半導体メモリの動作として
は、ブロックサイズ設定動作、データ書き換え動作（デ
ータ消去動作およびデータ書き込み動作）、およびデー
タ読み出し動作がある。ブロックサイズ設定セットアッ
プコマンド、データ書き換えセットアップコマンド（デ
ータ消去セットアップコマンド、データ書き込みセット
アップコマンド）等のコマンドコードを外部から入力す
ることにより、図１の不揮発性半導体メモリにおいてそ
れぞれの動作がセットアップされ、次に外部から動作実
行コマンドを入力することにより、それぞれの動作が実
行される。それぞれの動作のセットアップは、コマンド
コードがコマンドレジスタ１２に格納され、制御回路１
３がこのコマンドコードを認識することにより開始され
る。ここでは、ブロックサイズ設定動作およびデータ書
き換え動作について説明する。なお、データ書き込み動
作およびデータ読み出し動作は、従来の不揮発性半導体
メモリと同様であるので、データ書き込み動作のみ簡単
に説明することとし、データ読み出し動作の説明は省略
する。

【００３８】まず、ブロックサイズ設定動作について説
明する。図８は図１に示す不揮発性半導体メモリにおけ
るブロックサイズ設定動作のタイミングチャートであ
る。図８において、６６Ｈは外部から入出力回路９を介
してコマンドレジスタ１２に入力されるブロックサイズ
設定セットアップコマンドである。また、Ｄ１Ｈはブロ
ックサイズ設定実行コマンドである。図８に示すよう
に、外部から制御回路１３に入力される制御信号ＣＬＥ
がローレベル（”Ｌ”レベル）からハイレベル（”Ｈ”
レベル）になるとともに、ブロックサイズ設定セットア
ップコマンド６６Ｈが入出力回路９に入力される。制御
回路１３は、制御信号ＣＬＥが”Ｈ”レベルになると、
入出力回路９およびコマンドレジスタ１２を制御し、入
出力回路９に入力されたコマンドコード（ブロックサイ
ズ設定セットアップコマンド６６Ｈ）をコマンドレジス
タ１２に格納させる。コマンドコードは、制御信号ＣＬ
Ｅが”Ｈ”レベルの期間において、外部から入力される
制御信号／ＷＥの立ち上がりでコマンドレジスタ１２に
格納される。

【００３９】次に制御信号ＣＬＥが”Ｌ”レベルに戻
り、外部から制御回路１３に入力される制御信号ＢＬＥ
が”Ｈ”レベルになるとともに、入出力回路９にブロッ
クサイズデータＢ0 〜Ｂ7 ，Ｂ8 〜Ｂ15，Ｂ16〜Ｂ20が
順次入力される。制御回路１３は、コマンドレジスタ１
２に格納されたコマンドコードがブロックサイズ設定セ
ットアップコマンド６６Ｈであることを認識すると、入
出力回路９およびブロックサイズレジスタ１４を制御
し、入出力回路９に入力されたブロックサイズデータを
ブロックサイズレジスタ１４のブロックサイズビットレ
ジスタＢＳ0 〜ＢＳ20（図５参照）のブロックサイズバ
ッファ１０７（図６参照）にそれぞれ格納させる。ブロ
ックサイズデータは、制御信号ＢＬＥが”Ｈ”レベルの
期間において、制御信号／ＷＥの立ち上がりでブロック
サイズ１４のブロックサイズバッファ１０７にそれぞれ
格納される。このとき制御回路１３は、ブロックサイズ
データＢ0 〜Ｂ7 が入力されている期間では制御信号／
ＷＥをブロックサイズビットレジスタＢＳ0 〜ＢＳ7 に
与え、Ｂ8 〜Ｂ15が入力されている期間では制御信号／
ＷＥをＢＳ8 〜ＢＳ15に与え、またＢ16〜Ｂ20が入力さ
れている期間では制御信号／ＷＥをＢＳ16〜ＢＳ20に与
える。

【００４０】次に制御信号ＢＬＥが”Ｌ”レベルに戻
り、制御信号ＣＬＥが”Ｈ”レベルになるとともに、入
出力回路９にブロックサイズ設定実行コマンドＤ１Ｈが
入力される。このブロックサイズ設定実行コマンドＤ１
Ｈは、制御信号／Ｗの立ち上がりでコマンドレジスタ１
２に格納される。制御回路１３は、ブロックサイズ設定
実行コマンドＤ１Ｈを認識すると、ブロックサイズレジ
スタ１４のブロックサイズビットレジスタＢＳn を内部
信号ＳＥＴ，ＳＥＴＢ，ＥＮ，ＥＮＢにより制御し、ブ
ロックサイズデータＢn をブロックサイズビットレジス
タＢＳn に不揮発に記憶させる。

【００４１】以下に、上記のブロックサイズ設定の実行
におけるブロックサイズビットレジスタＢＳn の動作を
図６を用いて説明する。ブロックサイズデータＢn をブ
ロックサイズビットレジスタＢＳn に不揮発に記憶させ
るときには、制御回路１３は、内部信号ＳＥＴを”Ｌ”
レベル（ＧＮＤレベル）から”Ｈ”レベル（ＶＣＣレベ
ル）に変化させ、内部信号ＳＥＴＢを”Ｈ”レベルか
ら”Ｌ”レベルに変化させる。なお、内部信号ＥＮは”
Ｌ”レベルのまま変化させず、内部信号ＥＮＢは”Ｈ”
レベルのまま変化させない。

【００４２】内部信号ＳＥＴＢが”Ｌ”レベルなので、
ＮＯＲゲート１０１の出力、従ってノードＡの電位レベ
ルは、入力されるブロックサイズデータＢn のレベルに
より決定される。Ｂn が”Ｈ”レベルの場合は、ＮＯＲ
ゲート１０１の出力は”Ｌ”レベルとなり、インバータ
１０４の出力はＶＰＰ１レベル（２０［Ｖ］）となるの
で、ノードＡはＶＰＰ１レベルとなる。従って、ｐＭＯ
Ｓ１０８はＯＦＦする。一方、Ｂn が”Ｌ”レベルの場
合は、ＮＯＲゲート１０１の出力は”Ｈ”レベルとな
り、インバータ１０４の出力はＧＮＤレベル（０
［Ｖ］）となるので、ノードＡはＧＮＤレベルとなる。
従って、ｐＭＯＳ１０８はＯＮする。

【００４３】また、内部信号ＳＥＴが”Ｈ”レベル、内
部信号ＥＮが”Ｌ”レベルなので、ＮＡＤ１１９の出
力、従ってＮＯＲゲート１０２の出力、従ってｎＭＯＳ
１１０のゲート電極の電位レベル（インバータ１０５の
出力レベル）は、ノードＡのレベルにより決定される。
ノードＡがＶＰＰ１レベル（このときＢn は”Ｈ”レベ
ル）の場合には、ＮＡＮＤ１１９の出力およびＮＯＲゲ
ート１０２の出力は”Ｈ”レベルとなり、インバータ１
０５の出力は”Ｌ”レベルとなるので、ｎＭＯＳ１１０
はＯＦＦし、これにより不揮発性メモリトランジスタ１
１２のソース電極は開放となる。一方、ノードＡがＧＮ
Ｄレベル（このときＢn は”Ｌ”レベル）の場合には、
ＮＡＮＤ１１９の出力およびＮＯＲゲート１０２の出力
は”Ｌ”レベルとなり、インバータ１０５の出力は”
Ｈ”レベルとなるので、ｎＭＯＳ１１０はＯＮし、これ
により不揮発性トランジスタ１１２のソース電極はＧＮ
Ｄレベルとなる。

【００４４】また、内部信号ＳＥＴが”Ｈ”レベル、Ｓ
ＥＴＢが”Ｌ”レベルなので、ｐＭＯＳ１１３およびｎ
ＭＯＳ１１５はＯＮする。また、内部信号ＥＮが”Ｌ”
レベル、内部信号ＥＮＢが”Ｈ”レベルなので、ｐＭＯ
Ｓ１１４およびｎＭＯＳ１１６はＯＦＦする。従って、
ノードＣはノードＡに接続され、ノードＣに接続された
不揮発性メモリトランジスタ１１２のコントロールゲー
ト電極の電位レベルは、ノードＡのレベルと等しくな
る。ビットデータＢn が”Ｈ”レベルの場合には、上述
したようにノードＡはＶＰＰ１レベルとなるので、不揮
発性メモリトランジスタ１１２のコントロールゲート電
極もＶＰＰ１レベルとなる。一方、ビットデータＢn
が”Ｌ”レベルの場合には、上述したようにノードＡは
ＧＮＤレベルとなるので、セルトランジスタ１１２のコ
ントロールゲート電極もＧＮＤレベルとなる。

【００４５】また、内部信号ＳＥＴおよびＥＮＢがとも
に”Ｈ”レベルなので、ＮＡＮＤゲート１０３の出力、
従ってｎＭＯＳ１１１のゲート電極の電位レベル（イン
バータ１０６の出力レベル）は、Ｂn のレベルにより決
定される。また、内部信号ＥＮＢが”Ｈ”レベルなの
で、ｐＭＯＳ１０９は、ビットデータＢn のレベルに関
わらず、常にＯＦＦしている。Ｂn が”Ｈ”レベルの場
合は、ＮＡＮＤゲート１０３の出力は”Ｌ”レベルとな
り、インバータ１０６の出力は”Ｈ”レベルとなるの
で、ｎＭＯＳ１１１はＯＮする。また、上述したよう
に、ノードＡはＶＰＰ１レベルなのでｐＭＯＳ１０８は
ＯＦＦである。ｐＭＯＳ１０８および１０９がＯＦＦ、
ｎＭＯＳ１１１がＯＮなので、ノードＢ、従って不揮発
性メモリトランジスタ１１２のドレイン電極はＧＮＤレ
ベルとなる。一方、ビットデータＢn が”Ｌ”レベルの
場合は、ＮＡＮＤゲート１０３の出力は”Ｈ”レベルと
なり、インバータ１０６の出力は”Ｌ”レベルとなるの
で、ｎＭＯＳ１１１はＯＦＦする。また、上述したよう
に、ノードＡはＧＮＤレベルなのでｐＭＯＳ１０８はＯ
Ｎである。ｐＭＯＳ１０８がＯＮ、ｐＭＯＳ１０９およ
びｎＭＯＳ１１０がＯＦＦなので、ノードＢ、従って不
揮発性メモリトランジスタ１１２のドレイン電極はＶＰ
Ｐ１レベルとなる。

【００４６】このように、ブロックサイズ設定動作時に
おいて、入力されたブロックサイズデータＢn が”Ｈ”
レベルの場合には、不揮発性メモリトランジスタ１１２
のソース電極およびドレイン電極はＧＮＤレベル（０
［Ｖ］）、コントロールゲート電極はＶＰＰ１レベル
（２０［Ｖ］）となるので、不揮発性メモリトランジス
タ１１２のデータが消去され、すなわち不揮発性メモリ
トランジスタ１１２のフローティングゲートに電荷が注
入され、不揮発性メモリトランジスタ１１２のしきい値
電圧はデータ消去時のしきい値Ｖteとなる。

【００４７】また、入力されたブロックサイズデータＢ
n が”Ｌ”レベルの場合には、不揮発性メモリトランジ
スタ１１２のソース電極が開放、コントロールゲート電
極がＧＮＤレベル（０［Ｖ］）、ドレイン電極がＶＰＰ
１レベル（２０［Ｖ］）となるので、不揮発性メモリト
ランジスタ１１２にデータが書き込まれ、すなわち不揮
発性メモリトランジスタ１１２のフローティングゲート
から電子が引き抜かれ、不揮発性メモリトランジスタ１
１２のしきい値電圧はデータ書き込み時のしきい値Ｖtw
（＜Ｖte）となる。以上により、ブロックサイズ設定動
作を終了し、ブロックサイズレジスタ１４のブロックサ
イズビットレジスタＢＳn にブロックサイズデータＢn
が不揮発に記憶される。

【００４８】次に、データ書き換え動作（データ消去動
作およびデータ書き込み動作）を説明する。メモリセル
アレイ１のデータを書き換えるには、まず消去対象ブロ
ック内の全ての不揮発性メモリセルのデータを消去し
（ブロック消去動作）、次に外部から入力された書き換
えデータに応じて所定のメモリセルにデータを書き込
む。例えば、論理レベル”１”の書き換えデータとデー
タ消去された不揮発性メモリセルとを対応させ、論理レ
ベル”０”の書き換えデータに対応する不揮発性メモリ
セルにデータを書き込む。

【００４９】まず、データ消去動作（ブロック消去動
作）を説明する。図９は図１に示す不揮発性半導体メモ
リにおけるデータ消去動作のタイミングチャートであ
る。図９において、６０Ｈは外部から入出力回路９を介
してコマンドレジスタ１２に入力されるブロック消去の
セットアップコマンドである。また、Ｄ０Ｈはブロック
消去の実行コマンドである。図９に示すように、制御信
号ＣＬＥが”Ｈ”レベルになるとともに、ブロック消去
セットアップコマンド６０Ｈが入出力回路９に入力され
る。制御回路１３は、制御信号ＣＬＥが”Ｈ”レベルに
なると、入出力回路９およびコマンドレジスタ１２を制
御し、入出力回路９に入力されたブロック消去セットア
ップコマンド６０Ｈを制御信号／ＷＥの立ち上がりでコ
マンドレジスタ１２に格納させる。

【００５０】次に制御信号ＣＬＥが”Ｌ”レベルに戻
り、外部から制御回路１３に入力される制御信号ＡＬＥ
が”Ｈ”レベルになるとともに、入出力回路９に外部ア
ドレスデータＡ0 〜Ａ7 ，Ａ8 〜Ａ15，Ａ16〜Ａ20が順
次入力される。制御回路１３は、コマンドレジスタ１２
に格納されたブロック消去セットアップコマンド６０Ｈ
を認識すると、入出力回路９およびアドレスレジスタ８
を制御し、入出力回路９に入力された外部アドレスデー
タを制御信号／ＷＥの立ち上がりでアドレスレジスタ８
のアドレスビットレジスタＡＲ0 〜ＡＲ20（図５参照）
のアドレスバッファ２０２（図７参照）にそれぞれ格納
させる。このとき制御回路１３は、外部アドレスデータ
Ａ0 〜Ａ7 が入力されている期間では制御信号／ＷＥを
アドレスビットレジスタＡＲ0 〜ＡＲ7 に与え、Ａ8 〜
Ａ15が入力されている期間では制御信号／ＷＥをＡＲ8
〜ＡＲ15に与え、またＡ16〜Ａ20が入力されている期間
では制御信号／ＷＥをＡＲ16〜ＡＲ20に与える。

【００５１】次に制御信号ＡＬＥが”Ｌ”レベルに戻
り、制御信号ＣＬＥが”Ｈ”レベルになるとともに、入
出力回路９にブロック消去実行コマンドＤ０Ｈが入力さ
れる。このブロック消去実行コマンドＤ０Ｈは、制御信
号／Ｗの立ち上がりでコマンドレジスタ１２に格納され
る。制御回路１３は、ブロック消去実行コマンドＤ０Ｈ
を認識すると、ブロックサイズレジスタ１４のブロック
サイズビットレジスタＢＳn を内部信号ＳＥＴ，ＳＥＴ
Ｂ，ＥＮ，ＥＮＢにより制御し、ブロックサイズデータ
Ｂn をアドレスレジスタ８のアドレスビットレジスタＡ
Ｒn に出力させるとともに、アドレスビットレジスタＡ
Ｒn を内部信号ＥＥＮ，ＥＮにより制御し、内部アドレ
スデータＥn およびＥＢn を生成させる。

【００５２】以下に、上記のブロック消去の実行におけ
るブロックサイズビットレジスタＢＳn およびアドレス
ビットレジスタＡＲn の動作を図６、図７を用いて説明
する。図６のブロックサイズビットレジスタＢＳn から
ブロックサイズデータＢn を出力させるときには、制御
回路１３は、内部信号ＥＮを”Ｌ”レベルから”Ｈ”レ
ベルに変化させ、内部信号ＥＮＢを”Ｈ”レベルから”
Ｌ”レベルに変化させる。なお、内部信号ＳＥＴは”
Ｌ”レベルのまま変化させず、内部信号ＳＥＴＢは”
Ｈ”レベルのまま変化させない。

【００５３】図６において、内部信号ＳＥＴＢが”Ｈ”
レベルなので、ＮＯＲゲート１０１の出力は”Ｌ”レベ
ル、ノードＡはＶＰＰ１レベルとなり、ｐＭＯＳトラン
ジスタ１８はＯＦＦしている。また、内部信号ＥＮが”
Ｈ”レベルなので、ＮＯＲゲート１０２の出力が”Ｌ”
レベル、インバータ１０５の出力が”Ｈ”レベルとな
り、ｎＭＯＳトランジスタ１１０はＯＮしている。従っ
て、不揮発性メモリトランジスタ１１２のソース電極は
ＧＮＤレベルとなる。

【００５４】また、内部信号ＳＥＴが”Ｌ”レベル、Ｓ
ＥＴＢが”Ｈ”レベルなので、ｐＭＯＳ１１３およびｎ
ＭＯＳ１１５はＯＦＦする。また、内部信号ＥＮが”
Ｈ”レベル、内部信号ＥＮＢが”Ｌ”レベルなので、ｐ
ＭＯＳ１１４およびｎＭＯＳ１１６はＯＮする。従っ
て、ノードＣに接続する不揮発性メモリトランジスタ１
１２のコントロールゲート電極には、センス電圧ＶＰＰ
２（例えば２［Ｖ］）が印加される。

【００５５】また、内部信号ＳＥＴおよびＥＮＢがとも
に”Ｌ”レベルになので、ＮＡＮＤゲート１０３の出力
は”Ｈ”レベルとなり、インバータ１０６の出力は”
Ｌ”レベルとなるので、ｎＭＯＳ１１１はＯＦＦしてい
る。またｐＭＯＳトランジスタ１０９はＯＮしており、
不揮発性メモリトランジスタ１１２に対する負荷トラン
ジスタ（プルアップトランジスタ）となる。

【００５６】このようにブロックサイズデータＢn の出
力時においては、不揮発性メモリトランジスタ１１２の
ソース電極はＧＮＤレベル（０［Ｖ］）となり、コント
ロールゲート電極はセンス電圧ＶＰＰ２レベル（２
［Ｖ］）となる。不揮発性メモリトランジスタ１１２に
は、上記ブロックサイズ設定動作において、入力された
ブロックサイズデータＢn が記憶されている。上記ブロ
ックサイズ設定動作のときに、”Ｈ”レベルのＢn を記
憶した不揮発性メモリトランジスタ１１２のしきい値電
圧は、センス電圧ＶＰＰ２よりも大きいＶteとなってい
る。また、上記ブロックサイズ設定動作のときに、”
Ｌ”レベルのＢn を記憶した不揮発性メモリトランジス
タ１１２のしきい値電圧は、センス電圧ＶＰＰ２よりも
小さいＶtwとなっている。従って、ブロックサイズ設定
動作時に”Ｈ”レベルのＢn を記憶した不揮発性メモリ
トランジスタ１１２は、ブロックサイズデータの出力時
にＯＦＦし、またブロックサイズ設定動作時に”Ｌ”レ
ベルのＢn を記憶した不揮発性メモリトランジスタ１１
２は、ブロックサイズデータの出力時にＯＮする。

【００５７】ノードＢの電位は不揮発性メモリトランジ
スタ１１２がＯＦＦであるかＯＮであるかにより決定さ
れる。不揮発性メモリトランジスタ１１２がＯＦＦの場
合は、ノードＢは”Ｈ”レベルとなり、インバータ１１
８が出力するブロックサイズデータＢn は”Ｌ”レベル
となる。また、不揮発性メモリトランジスタ１１２がＯ
Ｎの場合は、ノードＢは”Ｌ”レベルとなり、インバー
タ１１８が出力するブロックサイズデータＢn は”Ｈ”
レベルとなる。

【００５８】なお、図６に示すブロックサイズレジスタ
ＢＳn は、内部信号ＳＥＴおよびＥＮがともに”Ｌ”レ
ベルであり、内部信号ＳＥＴＢおよびＥＮＢがともに”
Ｈ”レベルのときには、出力停止となり、インバータ１
１８の出力端子は、不揮発性メモリトランジスタ１１２
のしきい値電圧に関わらず”Ｌ”レベルとなる。

【００５９】図７のアドレスビットレジスタＡＲn によ
りブロック消去のための内部アドレスデータＥn および
ＥＢn を生成させるときには、制御回路１３は、内部信
号ＥＥＮおよびＥＮをともに”Ｌ”レベルから”Ｈ”レ
ベルに変化させる。図７において、ブロックサイズビッ
トレジスタＢＳn から出力されたブロックサイズデータ
Ｂn は、アドレスビットレジスタＡＲn のＡＮＤゲート
２０１に入力される。このとき、アドレスバッファ２０
２には、既に外部アドレスデータＡn が格納されてお
り、アドレスバッファ２０２は外部アドレスデータＡn
をＯＲゲート２０３およびインバータ２０７に出力して
いる。

【００６０】内部信号ＥＥＮが”Ｈ”レベルなので、Ａ
ＮＤゲート２０１の出力レベルは、入力されるブロック
サイズデータＢn のレベルにより決定される。Ｂn が”
Ｈ”レベルの場合は、ＡＮＤゲート２０１の出力は”
Ｈ”レベルとなり、またＢn が”Ｌ”レベルの場合は、
ＡＮＤゲート２０１の出力は”Ｌ”レベルとなる。

【００６１】また、ＯＲゲート２０３の出力レベルは、
ＡＮＤゲート２０１の出力が”Ｈ”レベルであれば、外
部アドレスデータＡn に関わらず”Ｈ”レベルとなり、
またＡＮＤゲート２０１の出力が”Ｌ”レベルであれ
ば、外部アドレスデータＡn と同じになる。また、ＯＲ
ゲート２０４の出力レベルは、ＡＮＤゲート２０１の出
力が”Ｈ”レベルであれば、外部アドレスデータＡn に
関わらず”Ｈ”レベルとなり、またＡＮＤゲート２０１
の出力が”Ｌ”レベルであれば、インバータ２０７によ
り外部アドレスデータＡn の反転レベルとなる。

【００６２】また、内部信号ＥＮが”Ｈ”レベルなの
で、ＡＮＤゲート２０５はＯＲゲート２０３の出力レベ
ルを内部アドレスデータＥn として出力し、またＡＮＤ
ゲート２０６はＯＲゲート２０４の出力レベルを内部ア
ドレスデータＥＢn として出力する。

【００６３】このように、アドレスビットレジスタＡＲ
n は、ブロック消去動作においては、ブロックサイズデ
ータＢn が”Ｌ”レベルの場合には、外部アドレスデー
タＡn と同じレベルの内部アドレスデータＥn 、および
外部アドレスデータＡn の反転レベルの内部アドレスデ
ータＥＢn を出力する。また、アドレスビットレジスタ
ＡＲn は、ブロックサイズデータＢn が”Ｈ”レベルの
場合には、外部アドレスデータＡn のレベルに関わら
ず、”Ｈ”レベルの内部アドレスデータＥn およびＥＢ
n を出力する。内部アドレスデータＥ0 〜Ｅ11，ＥＢ0
〜ＥＢ11はメモリセルアレイ１のカラム側を選択するた
めのカラムアドレスデータとしてカラムデコーダ６に転
送され、また内部アドレスデータＥ12〜Ｅ20，ＥＢ12〜
ＥＢ20はメモリセルアレイ１のロー側を選択するための
ローアドレスデータとしてローデコーダ２に転送され
る。

【００６４】ローデコーダ２に入力される同じ添え字の
カラムアドレスデータＥとＥＢからなる９個のビットペ
アにおいて、ＥＢがＥの反転データであるものを排他的
ビットペア、ＥおよびＥＢがともに論理レベル”１”
（ここでは”Ｈ”レベル）であるものを非排他的ビット
ペアと称するもとすると、ローデコーダ２は、入力され
たビットペアが全て排他的ビットペアである場合には、
メモリセルアレイ１のＱ個のロー（行）から、ローアド
レスデータに対応する１個のロー（行）を選択する。こ
れにより、データ消去動作においてメモリセルアレイ１
はロー側でＱ分割されることとなり、ブロックのロー側
サイズは１行となる、また、９個のビットペアの中に非
排他的ビットペアが１個ある場合には、ローアドレスデ
ータに対応する２個のロー（行）を同時選択する。これ
により、メモリセルアレイ１はロー側でＱ／２分割され
ることとなり、ブロックのロー側サイズは２行となる。
同様に、９個のビットデータペアが全て非排他的ビット
ペアである場合には、メモリセルアレイ１のＱ個のロー
（行）を全て同時選択する。これにより、メモリセルア
レイ１はロー側では分割されず、ブロックのロー側サイ
ズはＱ行となる。

【００６５】すなわち、ローデコーダ２に入力されるロ
ーアドレスデータの中にｙ個の非排他的ビットペアがあ
る場合には、メモリセルアレイ１はロー側でＱ／２
^y（＝２⁽ ^9-y)）分割され、ブロックのロー側サイズは２
^y行となる。また、ローデコーダ２と同様に、カラムデ
コーダ６に入力されるカラムアドレスデータの２１個の
ビットペアの中にｘ個の非排他的ビットペアがある場合
には、カラムデコーダ６はメモリセルアレイ１のＰ個の
カラム（列）から、カラムアドレスデータに対応する２
^x個の列を同時選択し、これによりメモリセルアレイ１
はカラム側でＰ／２^x（＝２^(12-x)）分割され、ブロッ
クのカラム側サイズは２^x列となる。従って、カラムア
ドレスデータおよびローアドレスデータにおける非排他
的ビットペアの個数がそれぞれｘ個、ｙ個である場合に
は、メモリセルアレイ１は（Ｐ×Ｑ）／２^(x+y)分割さ
れ、ブロックのサイズは、２^y行、２^x列の２^(x+y)個の
メモリセルユニットＭＵ（図２参照）となり、従って２
^(x+y)バイトとなる。ローアドレスデータおよびカラム
アドレスデータにおける非排他的ビットペアの個数は、
ブロックサイズレジスタ１４がアドレスレジスタ８に出
力するブロックサイズデータにおける論理レベル”１”
（”Ｈ”レベル）のビット個数により決まる。

【００６６】カラムデコーダ６は、入力されたカラムア
ドレスデータＥ0 〜Ｅ11，ＥＢ0 〜ＥＢ11に基づいて選
択した２^y個のカラム（列）に対応するビットライン群
ＢＬＧ、センスラインＳＬ、接地制御ラインＧＬ（それ
ぞれ図２および図３参照）に対し、ビットライン群ＢＬ
ＧのビットラインＢＬ0 〜ＢＬ7 （図３参照）を接地電
源ＧＮＤに接続し、センスラインＳＬおよび接地制御ラ
インＧＬに高電圧ＶＰＰ１（２０［Ｖ］）を印加する。
また、ローデコーダ２は、入力されたローアドレスデー
タＥ12〜Ｅ20，ＥＢ12〜ＥＢ20に基づいて選択した２^x
個のロー（行）に対応するワードラインＷＬ（図２およ
び図３参照）に高電圧ＶＰＰ１（２０［Ｖ］）を印加す
る。これにより、内部アドレスデータＥ0 〜Ｅ20，ＥＢ
0 〜ＥＢ20に基づいて選択された消去ブロック内の２
^(x+y)個のメモリセルユニットＭＵ内の不揮発性メモリ
トランジスタＴＭ0 〜ＴＭ7 （図３参照）は全てデータ
消去される。

【００６７】例えば、ブロックサイズ設定動作時に、カ
ラムアドレスデータに対するブロックサイズデータＢ0
〜Ｂ11が全て論理レベル”１”に設定されており、また
ローアドレスデータに対するブロックサイズデータＢ12
〜Ｂ19が論理レベル”０”、Ｂ20が論理レベル”１”に
設定されている場合には、メモリセルアレイ１は、ロー
側が２５６分割されて２５６個のブロックに分割され、
ブロックのサイズは２×４０９６個のメモリセルユニッ
ト（２×４０９６バイト）となる。そして、ブロック消
去動作時に、外部アドレスデータＡ0 〜Ａ20を１回入力
することにより、２５６個のブロックの中から１個の消
去対象ブロックが選択され、この消去対象ブロック内の
２×４０９６個のメモリセルユニットＭＵのデータが一
括消去される。

【００６８】次に、データ書き込み動作を説明する。デ
ータ書き込み動作時には、制御信号ＣＬＥが”Ｈ”レベ
ルになるとともに、データ書き込みセットアップコマン
ドが入出力回路９に入力される。制御回路１３は、制御
信号ＣＬＥが”Ｈ”レベルになると、入出力回路９およ
びコマンドレジスタ１２を制御し、入出力回路９に入力
されたデータ書き込みセットアップコマンドをコマンド
レジスタ１２に格納させる。

【００６９】次に制御信号ＣＬＥが”Ｌ”レベルに戻
り、外部から制御回路１３に入力される制御信号ＡＬＥ
が”Ｈ”レベルになるとともに、入出力回路９に外部ア
ドレスデータＡ0 〜Ａ20、および１バイトの書き換えデ
ータが入力される。この書き換えデータのビットデータ
をＤ0 〜Ｄ7 と表記する。制御回路１３は、コマンドレ
ジスタ１２に格納されたデータ書き込みセットアップコ
マンドを認識すると、入出力回路９、アドレスレジスタ
８、およびデータ入出力回路５を制御し、入出力回路９
に入力された外部アドレスデータをアドレスレジスタ８
のアドレスビットレジスタＡＲ0 〜ＡＲ20（図５参照）
のアドレスバッファ２０２（図７参照）にそれぞれ格納
させ、また入出力回路９に入力された書き換えデータＤ
0 〜Ｄ7 をデータ入出力回路５に転送させる。

【００７０】次に制御信号ＣＬＥが”Ｈ”レベルになる
とともに、入出力回路９にデータ書き込み実行コマンド
が入力される。このデータ書き込み実行コマンドはコマ
ンドレジスタ１２に格納される。制御回路１３は、デー
タ書き込み実行コマンドを認識すると、アドレスレジス
タ８のアドレスビットレジスタＡＲn を内部信号ＥＥ
Ｎ，ＥＮにより制御し、データ書き込みのための内部ア
ドレスデータＥn およびＥＢn を生成させる。

【００７１】図７のアドレスビットレジスタＡＲn によ
りデータ書き込みのための内部アドレスデータＥn およ
びＥＢn を生成させるときには、制御回路１３は、内部
信号ＥＮを”Ｌ”レベルから”Ｈ”レベルに変化させ、
内部信号ＥＥＮを”Ｌ”レベルのまま変化させない。こ
のとき、アドレスバッファ２０２には、既に外部アドレ
スデータＡn が格納されており、アドレスバッファ２０
２は外部アドレスデータＡn をＯＲゲート２０３および
インバータ２０７に出力している。また、内部信号ＥＥ
Ｎが”Ｌ”レベルなので、ＡＮＤゲート２０１の出力レ
ベルは”Ｌ”レベルとなる。従って、ＯＲゲート２０３
の出力レベルは、外部アドレスデータＡn と同じレベル
となり、またＯＲゲート２０４の出力レベルは、外部ア
ドレスデータＡn の反転レベルとなる。

【００７２】また、内部信号ＥＮが”Ｈ”レベルなの
で、ＡＮＤゲート２０５はＯＲゲート２０３の出力レベ
ルを内部アドレスデータＥn として出力し、またＡＮＤ
ゲート２０６はＯＲゲート２０４の出力レベルを内部ア
ドレスデータＥＢn として出力する。

【００７３】このように、アドレスビットレジスタＡＲ
n は、ブロックサイズデータＢn に関わらず、データ書
き込み動作においては、外部アドレスデータＡn と同じ
レベルの内部アドレスデータＥn 、および外部アドレス
データＡn の反転レベルの内部アドレスデータＥＢn を
出力する。従って、生成された内部アドレスデータの２
１個のビットペア（同じ添え字のＥとＥＢからなるペ
ア）は、全て排他的ビットペアとなり、ローデコーダ２
およびカラムデコーダ６はメモリセルアレイ１の１個の
メモリセルユニットＭＵ（図２参照）を選択する。

【００７４】カラムデコーダ６は、入力されたカラムア
ドレスデータＥ0 〜Ｅ11，ＥＢ0 〜ＥＢ11に基づいて選
択した１個のカラム（列）に対応するセンスラインＳ
Ｌ、接地制御ラインＧＬ（それぞれ図２および図３参
照）に対し、センスラインＳＬおよび接地制御ラインＧ
Ｌを接地電源ＧＮＤに接続する。また、上記選択した１
個のカラム（列）に対応するビットライン群ＢＬＧのビ
ットラインＢＬ0 〜ＢＬ7において、入出力回路９を介
してデータ入出力回路５に入力された書き換えデータＤ
0 〜Ｄ7 の論理レベル”０”のビットに対応するビット
ラインＢＬに高電圧ＶＰＰ１（２０［Ｖ］）を印加す
る。また、ローデコーダ２は、入力されたローアドレス
データＥ12〜Ｅ20，ＥＢ12〜ＥＢ20に基づいて選択した
１個のロー（行）に対応するワードラインＷＬ（図２お
よび図３参照）に高電圧ＶＰＰ１（２０［Ｖ］）を印加
する。これにより、内部アドレスデータＥ0 〜Ｅ20，Ｅ
Ｂ0 〜ＥＢ20に基づいて選択された１個のメモリセルユ
ニットＭＵ内の不揮発性メモリトランジスタＴＭ0 〜Ｔ
Ｍ7 （図３参照）の中の、書き換えデータの論理レベ
ル”０”のビットに対応する不揮発性メモリトランジス
タＴＭにデータが書き込まれる。このようにしてメモリ
セルユニット（１バイト）ごとに順次データを書き込
む。

【００７５】以上のように本発明の実施の形態１の不揮
発性半導体メモリによれば、ブロックサイズデータをブ
ロックサイズレジスタ１４（ブロックサイズ記憶手段）
に予め記憶しておき、アドレスレジスタ８（ブロック設
定手段）により、上記のブロックサイズデータに基づい
てブロックサイズを設定するとともに、外部アドレスデ
ータに基づいて消去対象ブロックを指定し、さらに更新
手段（入出力回路９および制御回路１３）により、外部
から入力されたブロックサイズデータをブロックサイズ
レジスタ１４に記憶させるようにしたことにより、取り
扱うデータのサイズに合わせてデータ消去動作時のブロ
ックサイズを外部から設定することができ、これにより
１度の入力でデータ消去が可能となるので、データ入力
時間を短縮できる。また、消去対象ブロック外の不揮発
性メモリセルを書き換えないので、不揮発性メモリセル
の寿命を長くすることができる。

【００７６】なお、ブロックサイズビットレジスタＢＳ
n は、必ずしも全てのアドレスビットレジスタＡＲ12〜
ＡＲ20に対して設けなくても良い。例えば、カラムアド
レスデータを生成するアドレスビットレジスタＡＲ0 〜
ＡＲ11に対するブロックサイズビットレジスタＢＳ0 〜
ＢＳ11を削除し、ブロックサイズデータをＢ12〜Ｂ20か
らなる９ビットデータとし、さらにアドレスビットレジ
スタＡＲ0 〜ＡＲ11として、図１０に示す内部構成のア
ドレスビットレジスタを用いれば良い。図１０に示すア
ドレスビットレジスタは、図７において、ＡＮＤゲート
２０１を削除し、内部信号ＥＥＮを直接ＯＲゲート２０
３および２０４の第２入力端子に入力するようにしたも
のである。この場合には、メモリセルアレイ１のカラム
側はブロック分割されることはなく、メモリセルアレイ
１は最大で５１２分割される。

【００７７】また、上記実施の形態１においては、アド
レスレジスタの出力をブロックサイズデータに基づいて
制御したが、ローデコーダ２およびカラムデコーダ６の
出力をブロックサイズデータに基づいて制御するように
しても良い。

【００７８】また、上記実施の形態１においてはブロッ
クサイズビットレジスタを不揮発性の記憶素子により構
成したが、揮発性の記憶素子を用いても良い。この場合
には、電源投入時にブロックサイズ設定動作を実行する
か、あるいはブロック消去動作の実行前にブロックサイ
ズ設定動作を実行するようにすれば良い。

【００７９】実施の形態２図１１は本発明の実施の形態２の不揮発性半導体メモリ
の構成を示すブロック図である。図１１の不揮発性半導
体メモリは、メモリセルアレイ１と、ローデコーダ２
と、データ入出力回路５と、カラムデコーダ６と、アド
レスレジスタ２１（ブロック設定手段）と、入出力回路
９と、高電圧発生回路１０と、コマンドレジスタ１２
と、制御回路１３と、ブロックサイズレジスタ１４（ブ
ロックサイズ記憶手段）とを有する。すなわち、実施の
形態２の不揮発性半導体メモリは、上記実施の形態１の
不揮発性半導体において、メモリアドレスレジスタ８を
アドレスレジスタ２１としたものである。アドレスレジ
スタ２１は、２１個のアドレスビットレジスタＡＷ0 〜
ＡＷ20により構成される。アドレスビットレジスタＡＷ
n （ｎは０から２０までの任意の整数）は、内部アドレ
スデータＥn ，ＥＢn を生成する。アドレスビットレジ
スタＡＷ0 〜ＡＷ20の内部構成は同一である。また、ブ
ロックサイズレジスタ１４とアドレスレジスタ２１の接
続関係は、図５において、アドレスビットレジスタＡＲ
0 〜ＡＲ20をアドレスビットレジスタＡＷ0 〜ＡＷ20と
したものである。

【００８０】図１２はアドレスレジスタ２１のアドレス
ビットレジスタＡＷn の内部構成を示す回路図である。
アドレスビットレジスタＡＷn は、アドレスバッファ２
０２と、ラッチ回路３０１と、ＮＡＮＤゲート３０２
と、インバータ３０３，３０４，３０５と、ＡＮＤゲー
ト３０６、３０７，３０８，３０９と、ＯＲゲート３１
０，３１１，３１２、３１３とを有する。

【００８１】ＯＲゲート３１０の第１入力端子はアドレ
スバッファ２０２の出力端子に接続されており、第２入
力端子にはブロックサイズビットレジスタＢＳn からブ
ロックサイズデータＢn が入力される。また、ＯＲゲー
ト３１１の第１入力端子はインバータ３０４を介してア
ドレスバッファ２０２の出力端子に接続されており、第
２入力端子にはブロックサイズデータＢn が入力され
る。また、ＡＮＤゲート３０６の第１入力端子はＯＲゲ
ート３１０の出力端子に接続され、第２入力端子には制
御回路１３から内部信号ＥＥＮが入力される。また、Ａ
ＮＤゲート３０７の第１入力端子はＯＲゲート３１１の
出力端子に接続され、第２入力端子には内部信号ＥＥＮ
が入力される。

【００８２】ＮＡＮＤゲート３０２の第１入力端子に
は、インバータ３０３を介してブロックサイズデータＢ
n が入力され、またＮＡＮＤゲート３０２の第２入力端
子には制御回路１３からの内部信号ＬＡＴが入力され
る。また、ラッチ回路３０１は、アドレスバッファ２０
２の出力端子に接続さた入力端子ＩＮと、ＮＡＮＤゲー
ト３０２の出力端子に接続されたラッチ制御端子ＣＯＮ
Ｔと、内部信号ＥＮが入力されるラッチイネーブル端子
ＬＥＮと、出力端子ＯＵＴとを有する。また、ＡＮＤゲ
ート３０８の第１入力端子はラッチ回路３０１の出力端
子ＯＵＴに接続され、第２入力端子には制御回路１３か
ら内部信号ＷＥＮが入力される。また、ＡＮＤゲート３
０９の第１入力端子はインバータ３０５を介してラッチ
回路３０１の出力端子ＯＵＴに接続され、第２入力端子
には内部信号ＷＥＮが入力される。

【００８３】ＯＲゲート３１２の第１入力端子はＡＮＤ
ゲート３０６の出力端子に接続され、ＯＲゲート３１２
の第２入力端子はＡＮＤゲート３０８の出力端子に接続
され、ＯＲゲート３１２の出力端子は内部アドレスデー
タＥn の出力端子となる。また、ＯＲゲート３１３の第
１入力端子はＡＮＤゲート３０７の出力端子に接続さ
れ、ＯＲゲート３１３の第２入力端子はＡＮＤゲート３
０９の出力端子に接続され、ＯＲゲート３１３の出力端
子は内部アドレスデータＥn の出力端子となる。

【００８４】図１３はラッチ回路３０１の内部構成を示
す回路図である。図１３においてラッチ回路３０１は、
ｎＭＯＳトランジスタ３５１，３５２と、ｐＭＯＳトラ
ンジスタ３５３，３５４と、インバータ３５５，３５
６，３５７と、ＮＡＮＤゲート３５８とを有する。ｎＭ
ＯＳ３５１およびｐＭＯＳ３５４のゲート電極は端子Ｃ
ＯＮＴに接続され、またｎＭＯＳ３５２およびｐＭＯＳ
３５３のゲート電極はインバータ３５５を介して端子Ｃ
ＯＮＴに接続されている。ｎＭＯＳ３５１のドレイン電
極およびｐＭＯＳ３５３のソース電極は端子ＩＮに接続
されている。ｎＭＯＳ３５２のドレイン電極およびｐＭ
ＯＳ３５４のソース電極はＮＡＮＤゲート３５８の出力
端子に接続されている。ｎＭＯＳ３５１および３５３の
ソース電極と、ｐＭＯＳ３５３および３５４のドレイン
電極と、インバータ３５６の入力端子とは、ともにノー
ドＤに接続されている。インバータ３５６の出力端子
と、インバータ３５７の入力端子と、ＮＡＮＤゲート３
５８の第１入力端子とは、ともにノードＥに接続されて
いる。ＮＡＮＤゲート３５８の第２入力端子は、内部信
号ＥＮが入力される端子ＬＥＮに接続されている。イン
バータ３５７の出力端子は端子ＯＵＴに接続されてい
る。

【００８５】次に、図１１の不揮発性半導体メモリの動
作を説明する。図１１の不揮発性半導体メモリの動作と
しては、ブロックサイズ設定動作、データ消去動作およ
びデータ書き込み動作からなるデータ書き換え動作、お
よびデータ読み出し動作がある。ブロックサイズ設定動
作およびデータ読み出し動作は上記実施の形態１と同様
なので説明を省略し、ここではデータ書き換え動作を説
明する。図１１の不揮発性半導体メモリは、データ書き
換えをブロック単位で実施する。すなわち、上記実施の
形態１と同様に消去対象ブロックを選択し、ブロック単
位でデータを消去し（ブロック消去動作）、そのあとこ
の消去対象ブロックを書き込み対象ブロックとして選択
し、ブロック単位でデータを書き込む（ブロック書き込
み動作）。従ってデータ書き換え動作において、消去対
象ブロックと書き込み対象ブロックとは同一ブロックが
選択される。書き換え動作において選択されるブロック
を書き換え対象ブロックと称する。ブロック書き込み動
作においては、ここでは、書き換え対象ブロック内のメ
モリセルユニットを選択するためのアドレスデータと、
このアドレスデータにより選択されるメモリセルユニッ
トに対する書き換えデータとを、実行コマンドで区切ら
ずに連続的に外部から順次に入力し、消去対象ブロック
内の全てのメモリセルユニットに順次データを書き込む
ものとする。また、図１１の不揮発性半導体メモリは、
書き換え対象ブロック以外に誤ってデータ書き込みをし
ないように、誤書き込みを防止する機能を有する。

【００８６】以下に、データ書き換え動作（データ消去
動作およびデータ書き込み動作）を説明する。まず、デ
ータ消去動作（ブロック消去動作）を説明する。上記実
施の形態１と同様に、制御回路１３は、入出力回路９お
よびコマンドレジスタ１２を制御し、入出力回路９に入
力されたブロック消去セットアップコマンドをコマンド
レジスタ１２に格納させ、このブロック消去セットアッ
プコマンド６６Ｈを認識すると、入出力回路９およびア
ドレスレジスタ８を制御し、入出力回路９に入力された
外部アドレスデータをアドレスレジスタ２１のアドレス
ビットレジスタＡＷ0 〜ＡＷ20のアドレスバッファ２０
２（図１２参照）にそれぞれ格納させる。

【００８７】次に制御回路１３は、入出力回路９に入力
されたブロック消去実行コマンドをコマンドレジスタ１
２に格納させ、このブロック消去実行コマンドを認識す
ると、ブロックサイズレジスタ１４のブロックサイズビ
ットレジスタＢＳn を内部信号ＳＥＴ，ＳＥＴＢ，Ｅ
Ｎ，ＥＮＢにより制御し、ブロックサイズデータＢn を
アドレスレジスタ２１のアドレスビットレジスタＡＷn
に出力させるとともに、アドレスビットレジスタＡＷn
を内部信号ＥＥＮ，ＷＥＮ，ＥＮ，ＬＡＴにより制御
し、消去ブロックを選択するための内部アドレスデータ
Ｅn およびＥＢn を生成させる。

【００８８】以下に、上記のブロック消去の実行におけ
るアドレスビットレジスタＡＲn の動作を図１２、図１
３を用いて説明する。ブロックサイズビットレジスタＢ
Ｓn（図６参照）からブロックサイズデータＢn を出力
させ、図１２のアドレスビットレジスタＡＷn によりブ
ロック消去のための内部アドレスデータＥn およびＥＢ
n を生成させるときには、制御回路１３は、内部信号Ｅ
ＮおよびＥＥＮを”Ｌ”レベルから”Ｈ”レベルに変化
させ、内部信号ＥＮＢを”Ｈ”レベルから”Ｌ”レベル
に変化させる。また、内部信号ＥＮを”Ｈ”レベルに変
化させ、ブロックサイズビットレジスタＢＳn からブロ
ックサイズデータＢn が出力されてから、内部信号ＬＡ
Ｔを”Ｌ”レベルから”Ｈ”レベルに変化させる。な
お、内部信号ＥＮおよびＬＡＴはブロック消去動作が終
了し、そのあとにブロック書き込み動作が終了するま
で、”Ｈ”に保持される。また、このブロック消去動作
においては、内部信号ＳＥＴおよびＷＥＮは、”Ｌ”レ
ベルのままであり、内部信号ＳＥＴＢは”Ｈ”レベルの
ままである。

【００８９】図１２において、内部信号ＥＮが”Ｈ”レ
ベルとなることによりブロックサイズビットレジスタＢ
Ｓn から出力されたブロックサイズデータＢn は、アド
レスビットレジスタＡＷn のＯＲゲート３１０および３
１１に入力され、またインバータ３０３を介してＮＡＮ
Ｄゲート３０２に入力される。このとき、アドレスバッ
ファ２０２には、既に外部アドレスデータＡn が格納さ
れており、この外部アドレスデータＡn はＯＲゲート３
１０に入力され、またインバータ３０４を介してＯＲゲ
ート３１１に入力される。

【００９０】ＯＲゲート３１０および３１１は、入力さ
れるブロックサイズデータＢn が”Ｈ”レベルの場合
は、ともに”Ｈ”レベルを出力し、またＢn が”Ｌ”レ
ベルの場合は、ＯＲゲート３１０の出力レベルは外部ア
ドレスデータＡn と同じレベルとなり、ＯＲゲート３１
１の出力レベルはＡn の反転レベルとなる。

【００９１】また、内部信号ＥＥＮが”Ｈ”レベルなの
で、ＡＮＤゲート３０６の出力レベルはＯＲゲート３１
０の出力レベルと同じは、ＡＮＤゲート２０１の出力
が”Ｈ”レベルであれば、外部アドレスデータＡn に関
わらず”Ｈ”レベルとなり、またＡＮＤゲート２０１の
出力が”Ｌ”レベルであれば、Ａn と同じになる。ま
た、ＯＲゲート２０４の出力レベルは、ＡＮＤゲート２
０１の出力が”Ｈ”レベルであれば、外部アドレスデー
タＡn に関わらず”Ｈ”レベルとなり、またＡＮＤゲー
ト２０１の出力が”Ｌ”レベルであれば、インバータ２
０７によりＡn の反転レベルとなる。

【００９２】また、内部信号ＥＥＮが”Ｈ”レベルなの
で、ＡＮＤゲート３０６はＯＲゲート３１０からの入力
レベルをそのまま出力し、ＡＮＤゲート３０７はＯＲゲ
ート３１１からの入力レベルをそのまま出力する。ま
た、内部信号ＷＥＮが”Ｌ”レベルなので、ＡＮＤゲー
ト３０８および３０９の出力は”Ｌ”レベルとなる。こ
れにより、ＯＲゲート３１２はＡＮＤゲート３０６の出
力レベルを内部アドレスデータＥn として出力し、また
ＯＲゲート３１３はＡＮＤゲート３０７の出力レベルを
内部アドレスデータＥＢn として出力する。従って、ア
ドレスビットレジスタＡＷn は、ブロックサイズデータ
Ｂn が”Ｈ”レベルの場合には、内部アドレスデータＥ
n およびＥＢn をともに”Ｈ”レベルとし、またブロッ
クサイズデータＢn が”Ｌ”レベルの場合には、内部ア
ドレスデータＥn を外部アドレスデータＡn と同じレベ
ル、ＥＢn をＡn の反転レベルとする。

【００９３】また、内部信号ＬＡＴが”Ｌ”であるとき
には、ＮＡＮＤゲート３０２の出力は”Ｈ”レベルであ
り、従って図１３に内部構成を示すラッチ回路３０１の
端子ＣＯＮＴは”Ｈ”レベルである。このとき、ラッチ
回路３０１において、ｎＭＯＳ３５１およびｐＭＯＳ３
５３はＯＮしており、ｎＭＯＳ３５２およびｐＭＯＳ３
５４はＯＦＦしている。従ってラッチ回路３０１は、ア
ドレスバッファ２０２から端子ＩＮに入力されるデータ
をインバータ３５６および３５７を介して端子ＯＵＴに
出力する。また、内部信号ＥＮが”Ｈ”レベルなので、
ＮＡＮＤゲート３５８はノードＥの反転レベルを出力し
ている。

【００９４】制御回路１３は、上記のブロック消去動作
において、ＮＡＮＤゲート３０２にインバータ３０３を
介してブロックサイズデータＢn が入力されたあとに、
内部信号ＬＡＴを”Ｌ”レベルから”Ｈ”レベルに変化
させる。内部信号ＬＡＴが”Ｈ”レベルに変化すると、
ＮＡＮＤゲート３０２の出力従ってラッチ回路３０１の
端子ＣＯＮＴはブロックサイズデータＢn と同じレベル
となる。ラッチ回路３０１は、ブロックサイズデータＢ
n が”Ｈ”レベルの場合には、内部信号ＬＡＴが”Ｌ”
レベルであったときのままであるが、ブロックサイズデ
ータＢn が”Ｌ”レベルの場合には（端子ＣＮＴが”
Ｌ”に変化した場合には）、端子ＩＮに入力されている
ブロック消去のための外部アドレスデータＡn をラッチ
する。すなわち、ラッチ回路３０１において、端子ＣＯ
ＮＴが”Ｌ”レベルになると、ｎＭＯＳ３５１およびｐ
ＭＯＳ３５３はＯＦＦし、ｎＭＯＳ３５２およびｐＭＯ
Ｓ３５４はＯＮする。これにより、ノードＤは、端子Ｉ
Ｎから切り離され、ＮＡＮＤゲート３０２の出力端子に
接続される。従って、ノードＥは外部アドレスデータＡ
n の反転レベルに固定され、ノードＤおよび端子ＯＵＴ
はＡn と同じレベルに固定される。内部信号ＥＮおよび
ＬＡＴは、ブロック書き込み動作が終了するまで”Ｈ”
レベルに保持されるので、ブロックサイズデータＢn
が”Ｌ”レベルの場合には、ラッチ回路３０１の出力端
子ＯＵＴは、ブロック書き込み動作が終了するまで、ブ
ロック消去のための外部アドレスデータＡn に固定され
る。

【００９５】ローデコーダ２およびカラムデコーダ６
は、上記実施の形態１と同様に、アドレスレジスタ２１
により生成された内部アドレスデータＥ0 〜Ｅ20，ＥＢ
0 〜ＥＢ20によりそのサイズおよび不揮発性メモリセル
１における位置が指定されたブロックを選択し、選択し
たブロック内の全ての不揮発性メモリトランジスタのデ
ータを消去する。

【００９６】次に、データ書き込み動作を説明する。デ
ータ書き込み動作時には、まず制御信号ＣＬＥが”Ｈ”
レベルになるとともに、データ書き込み開始コマンドが
入出力回路９に入力される。制御回路１３は、制御信号
ＣＬＥが”Ｈ”レベルになると、入出力回路９およびコ
マンドレジスタ１２を制御し、入出力回路９に入力され
たデータ書き込みセットアップコマンドをコマンドレジ
スタ１２に格納させる。制御回路１３は、コマンドレジ
スタ１２に格納されたデータ書き込みセットアップコマ
ンドを認識すると、入出力回路９、ブロックサイズレジ
スタ１４、アドレスレジスタ２１、およびデータ入出力
回路５の制御を開始する。

【００９７】次に制御信号ＣＬＥが”Ｌ”レベルに戻
り、制御信号ＡＬＥが”Ｈ”レベルになるとともに、入
出力回路９に、書き換え対象ブロック内のメモリセルユ
ニットＭＵを選択するための外部アドレスデータＡ0 〜
Ａ20と、このメモリセルユニットＭＵに対する１バイト
の書き換えデータＤ0 〜Ｄ7 とが交互に、ブロック内の
メモリセルユニットＭＵの個数分だけ連続的に順次入力
される。ブロックサイズが２^(x+y)バイト（２^(x+y)個の
メモリセルユニットＭＵ）であり、書き換え対象ブロッ
クが、メモリセルユニットＭＵ(0,0) とＭＵ(2^x,2^y) を
対角とする方形領域であるものとすると、例えば、まず
メモリセルユニットＭＵ(0,0) を選択するためのアドレ
スデータが入力され、続いてメモリセルユニットＭＵ
(0,0) に対する書き換えデータが入力され、以下それぞ
れのメモリセルユニットＭＵに対するアドレスデータと
書き換えデータとが交互に入力され、最後にＭＵ(2^x,
2^y) に対する書き換えデータが入力され、合計で２
^(x+y)個の外部アドレスデータと、２⁽ ^x+y)バイトの書き
換えデータとが連続的に入力される。

【００９８】制御回路１３は、入出力回路９、アドレス
レジスタ２１、およびデータ入出力回路５を制御し、入
出力回路９に入力された外部アドレスデータＡ0 〜Ａ20
をアドレスレジスタ２１のアドレスビットレジスタＡＷ
0 〜ＡＷ20 のアドレスバッファ２０２（図１２参照）
に順次格納させ、また書き換えデータＤ0 〜Ｄ7 をデー
タ入出力回路５に転送させる。さらに、ローデコーダ２
およびカラムデコーダ６を制御し、書き換えた対象ブロ
ック内のメモリセルユニットＭＵに順次データを書き込
ませる。

【００９９】図１２のアドレスビットレジスタＡＷn に
よりデータ書き込みのための内部アドレスデータＥn お
よびＥＢn を生成させるときには、制御回路１３は、内
部信号ＷＥＮを”Ｌ”レベルから”Ｈ”レベルに変化さ
せる。なお、内部信号ＥＥＮはブロック消去動作の終了
とともに”Ｌ”レベルに戻り、ブロック書き込み動作に
おいては”Ｌ”レベルのままである。また、内部信号Ｅ
ＮおよびＬＡＴは、ブロック消去動作時から引き続
き、”Ｈ”に保持される。

【０１００】内部信号ＥＥＮが”Ｌ”レベルなので、Ａ
ＮＤゲート３０６および３０７の出力は、ともに”Ｌ”
レベルである。また、内部信号ＷＥＮが”Ｈ”レベルな
ので、ＡＮＤゲート３０８はラッチ回路３０１の出力と
同じレベルを出力し、ＡＮＤゲート３０８はラッチ回路
３０１の出力の反転レベルを出力する。従って、ＯＲゲ
ート３１２はラッチ回路３０１の出力レベルを内部アド
レスデータＥn として出力し、またＯＲゲート３１２は
ラッチ回路３０１の出力の反転レベルを内部アドレスデ
ータＥＢn として出力する。

【０１０１】ところで、対応するブロックサイズデータ
Ｂn が”Ｌ”であるアドレスビットレジスタＡＷn （Ｌ
ＡＷn と表記する）のラッチ回路３０１は、先のブロッ
ク消去動作時にアドレスバッファ２０２から端子ＩＮに
入力された、データ消去のための外部アドレスデータＡ
n （ｅＡn と表記する）をラッチし、これを端子ＯＵＴ
に出力している。また、対応するブロックサイズデータ
Ｂn が”Ｈ”レベルであるアドレスビットレジスタＡＷ
n （ＨＡＷn と表記する）のラッチ回路３０１は、アド
レスバッファ２０２から端子ＩＮに入力される、データ
書き込みのための外部アドレスデータＡn （ｗＡn と表
記する）を端子ＯＵＴに出力する。

【０１０２】従って、アドレスビットレジスタＨＡＷn
は、入出力回路９を介して外部から順次入力され、アド
レスバッファ２０２に順次保持される外部アドレスデー
タｗＡn を内部アドレスデータｗＥn （データ書き込み
のためのＥn ）として出力し、ｗＡn の反転レベルを内
部アドレスデータwＥＢn （データ書き込みのためのＥ
Ｂn ）として出力する。一方、アドレスビットレジスタ
ＬＡＷn は、アドレスバッファ２０２に順次保持される
外部アドレスデータｗＡn に関わらず、ブロック消去動
作時にラッチした外部アドレスデータｅＡn を内部アド
レスデータｗＥn として出力し、ＡＰn の反転レベルを
内部アドレスデータｗＥＢn として出力する。アドレス
ビットレジスタＬＡＷn から出力される内部アドレスデ
ータｗＥn およびｗＥＢn のレベルは固定され、ブロッ
ク消去動作時と同じものとなる。すなわち、ブロックサ
イズレジスタ２１は消去対象ブロックとして設定したブ
ロックを一時的に記憶し、このブロックを書き込み対象
ブロックとして設定することにより、書き換え対象ブロ
ックを設定し、アドレスビットレジスタＨＡＷn から出
力される内部アドレスデータｗＥn およびｗＥＢn のレ
ベルのみが、外部アドレスデータｗＡn のレベル変化に
応じて変化する。

【０１０３】ブロック消去動作において”Ｌ”レベルで
あった内部アドレスデータは、ブロック書き込み動作に
おいて”Ｌ”レベルに固定されるので、ブロック書き込
み動作においては、データ書き換え対象ブロック内のメ
モリセルユニットＭＵのみが選択され、もしもデータ書
き換え対象ブロック外のメモリセルユニットＭＵを指定
する誤った外部アドレスデータｗＡ0 〜ｗＡ20が入力さ
れた場合にも、データ書き換え対象ブロック外のメモリ
セルユニットＭＵが選択されることはなく、従ってデー
タ書き換え対象ブロック外のメモリセルユニットＭＵに
誤ってデータが書き込まれることはない。

【０１０４】以上のように本発明の実施の形態２の不揮
発性半導体メモリによれば、ブロックサイズデータをブ
ロックサイズレジスタ２１（ブロックサイズ記憶手段）
に予め記憶しておき、アドレスレジスタ１２（ブロック
設定手段）により、上記のブロックサイズデータに基づ
いてブロックサイズを設定するとともに、外部アドレス
データに基づいて書き換え対象ブロックを指定し、さら
に更新手段（入出力回路９および制御回路１３）によ
り、外部から入力されたブロックサイズデータをブロッ
クサイズレジスタ１４に記憶させるようにしたことによ
り、取り扱うデータのサイズに合わせてデータ書き換え
動作時のブロックサイズを外部から設定することがで
き、これにより簡単な入力でデータ書き換えが可能とな
るので、データ入力時間をさらに短縮できる。また、書
き換え対象ブロック外の不揮発性メモリセルを書き換え
ないので、不揮発性メモリセルの寿命を長くすることが
できる。さらに、消去対象ブロックを指定した内部アド
レスデータをアドレスレジスタ８に一時的に記憶し、デ
ータ書き込み動作時に誤った外部アドレスデータが入力
されても、書き込み対象ブロック内のメモリセルユニッ
トを指定するようにしたことにより、書き換え対象ブロ
ック以外のブロックにデータが誤書き込みされることを
防止できる。

【０１０５】

【発明の効果】以上説明したように本発明の不揮発性半
導体記憶装置によれば、ブロックサイズデータをブロッ
クサイズ記憶手段に予め記憶しておき、ブロック設定手
段により、上記のブロックサイズデータに基づいてブロ
ックサイズを設定するようにしたことにより、簡単な入
力でデータ書き換えが可能となるので、データ入力時間
を短縮できることができるという効果がある。また、対
象ブロック外の不揮発性メモリセルを書き換えないの
で、不揮発性メモリセルの寿命を長くすることができる
という効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１の不揮発性半導体メモリ
の構成を示すブロック図である。

【図２】本発明の実施の形態１におけるメモリセルアレ
イの内部構成を示すブロック図である。

【図３】本発明の実施の形態１におけるメモリセルアレ
イを構成するメモリセルユニットの内部構成を示す回路
図である。

【図４】本発明の実施の形態１におけるメモリセルユニ
ットを構成する不揮発性メモリトランジスタの動作を説
明するための図である。

【図５】本発明の実施の形態１におけるブロックサイズ
レジスタおよびアドレスレジスタの内部構成および接続
関係を示すブロック図である。

【図６】本発明の実施の形態１におけるブロックサイズ
レジスタを構成するブロックサイズビットレジスタの内
部構成を示す回路図である。

【図７】本発明の実施の形態１におけるアドレスレジス
タを構成するアドレスビットレジスタの内部構成を示す
回路図である。

【図８】本発明の実施の形態１におけるブロックサイズ
設定動作のタイミングチャートである。

【図９】本発明の実施の形態１におけるブロック消去動
作のタイミングチャートである。

【図１０】本発明の実施の形態１における他のアドレス
ビットレジスタの内部構成を示す回路図である。

【図１１】本発明の実施の形態２の不揮発性半導体メモ
リの構成を示すブロック図である。

【図１２】本発明の実施の形態２におけるアドレスレジ
スタを構成するアドレスビットレジスタの内部構成を示
す回路図である。

【図１３】本発明の実施の形態２におけるアドレスビッ
トレジスタを構成するラッチ回路の内部構成を示す回路
図である。

【図１４】従来の不揮発性半導体メモリの構成を示すブ
ロック図である。

【図１５】従来の不揮発性半導体メモリにおけるマルチ
ブロック消去動作のタイミングチャートである。

【符号の説明】

１メモリセルアレイ、２ローデコーダ、６カ
ラムデコーダ、８，２１アドレスレジスタ、９
入出力回路、１３制御回路、１４ブロックサイ
ズレジスタ、１１２，ＴＭ0 〜ＴＭ7 不揮発性メモ
リトランジスタ。

Claims

【特許請求の範囲】

【請求項１】電気的にデータの書き換えが可能な複数
の不揮発性メモリセルを配置したメモリセルアレイを複
数のブロックに分割し、前記不揮発性メモリセルのデー
タ消去をブロック単位で実行する不揮発性半導体記憶装
置において、前記ブロックの大きさを設定するためのブロックサイズ
データを予め記憶しているブロックサイズ記憶手段と、前記ブロックサイズデータに基づいて前記ブロックの大
きさを設定するブロック設定手段とを有することを特徴
とする不揮発性半導体記憶装置。
【請求項２】さらに、前記ブロックサイズ記憶手段に
記憶されている前記ブロックサイズデータを外部から入
力されたブロックサイズデータに更新する更新手段を有
し、前記ブロックサイズ記憶手段は、記憶データの更新が可
能なものであることを特徴とする請求項１記載の不揮発
性半導体記憶装置。
【請求項３】さらに、選択手段を有し、前記ブロック設定手段は、前記ブロックの大きさと、デ
ータ消去が実行される消去対象ブロックのメモリセルア
レイ上の位置とを指定する内部アドレスデータを生成
し、前記選択手段は、前記内部アドレスデータに基づいて前
記複数のブロックの中から前記消去対象ブロックを選択
することを特徴とする請求項２記載の不揮発性半導体記
憶装置。
【請求項４】電気的にデータの書き換えが可能な複数
の不揮発性メモリセルを配置したメモリセルアレイを複
数のブロックに分割し、前記不揮発性メモリセルのデー
タ書き込みをブロック単位で実行する不揮発性半導体記
憶装置において、前記ブロックの大きさを設定するためのブロックサイズ
データを予め記憶しているブロックサイズ記憶手段と、前記ブロックサイズデータに基づいて前記ブロックの大
きさを設定するブロック設定手段とを有することを特徴
とする不揮発性半導体記憶装置。
【請求項５】さらに、前記ブロックサイズ記憶手段に
記憶されている前記ブロックサイズデータを外部から入
力されたブロックサイズデータに更新する更新手段を有
し、前記ブロックサイズ記憶手段は、記憶データの更新が可
能なものであることを特徴とする請求項４記載の不揮発
性半導体記憶装置。
【請求項６】さらに、選択手段を有し、前記ブロック設定手段は、前記ブロックの大きさと、デ
ータ書き込みが実行される書き込み対象ブロックのメモ
リセルアレイ上の位置とを指定する内部アドレスデータ
を生成し、前記選択手段は、前記内部アドレスデータに基づいて、
前記書き込み対象ブロック内の全ての不揮発性メモリセ
ルを選択することを特徴とする請求項５記載の不揮発性
半導体記憶装置。
【請求項７】前記ブロック設定手段は、前記書き込み
対象ブロック内の不揮発性メモリセルを連続的に順次指
定する内部アドレスデータを生成し、前記選択手段は、前記書き込み対象ブロック内の不揮発
性メモリセルを連続的に順次選択することを特徴とする
請求項６記載の不揮発性半導体記憶装置。
【請求項８】電気的にデータの書き換えが可能な複数
の不揮発性メモリセルを配置したメモリセルアレイを備
えた不揮発性半導体記憶装置において、前記メモリセルアレイを複数のブロックに分割し、前記
不揮発性メモリセルのデータ書き換えをブロック単位で
実行することを特徴とする不揮発性半導体記憶装置。
【請求項９】前記ブロックの大きさを設定するための
ブロックサイズデータを予め記憶しているブロックサイ
ズ記憶手段と、前記ブロックサイズデータに基づいて前記ブロックの大
きさを設定するブロック設定手段とを有することを特徴
とする請求項８記載の不揮発性半導体記憶装置。
【請求項１０】さらに、前記ブロックサイズ記憶手段
に記憶されている前記ブロックサイズデータを外部から
入力されたブロックサイズデータに更新する更新手段を
有し、前記ブロックサイズ記憶手段は、記憶データの更新が可
能なものであることを特徴とする請求項９記載の不揮発
性半導体記憶装置。
【請求項１１】前記データ書き換えは、データ消去と
そのあとのデータ書き込みからなる一連動作により実行
されるものであり、前記ブロック設定手段は、消去対象ブロックとして指定
したブロックがどれであるかを一時的に記憶し、この記
憶したブロックを書き込み対象ブロックとして指定する
ことを特徴とする請求項１０記載の不揮発性半導体記憶
装置。
【請求項１２】さらに、選択手段を有し、前記ブロック設定手段は、前記ブロックの大きさと、デ
ータ書き換えが実行される書き換え対象ブロックのメモ
リセルアレイ上の位置とを指定する内部アドレスデータ
を生成し、前記選択手段は、前記内部アドレスデータに基づいて、
前記書き換え対象ブロック内の全ての不揮発性メモリセ
ルを選択することを特徴とする請求項１０記載の不揮発
性半導体記憶装置。
【請求項１３】前記ブロック設定手段は、データ書き
込み時に、前記記憶したブロック内の不揮発性メモリセ
ルを連続的に順次指定する内部アドレスデータを生成
し、前記選択手段は、前記記憶されたブロック内の不揮発性
メモリセルを連続的に順次選択することを特徴とする請
求項１２記載の不揮発性半導体記憶装置。
【請求項１４】前記ブロックを構成する不揮発性メモ
リセルの個数が、前記ブロックサイズデータの値によ
り、２の累乗単位で変化することを特徴とする請求項
１、４、または８に記載の不揮発性半導体記憶装置。
【請求項１５】前記ブロックサイズ記憶手段は、前記
ブロックサイズデータを不揮発に記憶することを特徴と
する請求項１、４、または８に記載の不揮発性半導体記
憶装置。
【請求項１６】前記ブロックサイズ記憶手段は、電気
的に書き換えが可能な不揮発性記憶素子により構成され
ていることを特徴とする請求項１、４、または８に記載
の不揮発性半導体記憶装置。