JP2012169020A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】消去状態の閾値電圧分布を適正に制御してデータの信頼性を高める。
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、データが消去された消去状態、及びデータが書き込まれた書込み状態を記憶可能に構成された複数のメモリセル直列接続してなるＮＡＮＤセルユニットを複数配列して構成される。制御回路は、消去パルス印加動作、及び消去ベリファイ動作を含む消去動作を実行する。消去パルス印加動作は、メモリセルに消去パルス電圧を印加してメモリセルを書込み状態から消去状態に変化させる。消去ベリファイ動作は、メモリセルに消去ベリファイ電圧を印加して複数のメモリセルが消去状態にあるか否かを判定する。制御回路は、１つの消去動作における消去パルス印加動作の実行回数が所定回数に達した場合に消去ベリファイ動作の実行条件を変化させる。
【選択図】図６

Description

本明細書に記載の実施形態は、電気的に書き換え可能な不揮発性半導体記憶装置に関する。

従来、不揮発性半導体記憶装置の一例として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのメモリセルアレイは、複数のメモリセルを直列接続した複数のＮＡＮＤセルユニットを複数配列して構成される。１つのＮＡＮＤセルユニットは、直列接続された複数のメモリセルからなるメモリストリングと、その両端に接続された選択ゲートトランジスタを備えている。各ＮＡＮＤセルユニットの両端は、ビット線とソース線に接続される。ＮＡＮＤセルユニット内の複数のメモリセルの制御ゲートはそれぞれ異なるワード線に接続される。

ＮＡＮＤ型フラッシュメモリにおいて、１つのＮＡＮＤセルユニット内の複数のメモリセルはそれらのソース及びドレインを共有して直列接続されている。また、選択ゲートトランジスタやそれらのビット線コンタクトやソース線コンタクトは、１つのＮＡＮＤストリング中の複数のメモリセルで共有されている。また、ワード線やメモリセルの素子領域の形状が単純なストライプ状に近いため微細化に向いており、大容量のフラッシュメモリが実現されている。

しかしながら、上記のＮＡＮＤ型フラッシュメモリにおいては、消去状態を示す閾値電圧分布が徐々に負の方向に移動してしまう過消去状態が生ずるという問題がある。このような過消去状態が生ずると、消去対象のメモリセル自体へのストレスが増大し、メモリセルのゲート絶縁膜（トンネル絶縁膜と称する場合もある）の劣化を早めてしまう。

特開２０００−２３６０３１号公報

この発明は、消去状態の閾値電圧分布を適正に制御してデータの信頼性を高めることができる不揮発性半導体記憶装置を提供する。

以下に説明する実施形態の不揮発性半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、ＮＡＮＤセルユニットを複数配列して構成されている。ＮＡＮＤセルユニットは、複数のメモリセルを直列接続してなる。複数のメモリセルは、データが消去された消去状態、及びデータが書き込まれた書込み状態を記憶可能に構成されている。制御回路は、消去パルス印加動作、及び消去ベリファイ動作を含む消去動作を実行する。消去パルス印加動作は、メモリセルに消去パルス電圧を印加してメモリセルを書込み状態から消去状態に変化させる。消去ベリファイ動作は、メモリセルに消去ベリファイ電圧を印加して複数のメモリセルが消去状態にあるか否かを判定する。制御回路は、１つの消去動作における消去パルス印加動作の実行回数が所定回数に達した場合に消去ベリファイ動作の実行条件を変化させるように構成されている。

第１実施形態に係る不揮発性半導体記憶装置のブロック図である。 第１実施形態に係るメモリセルＭＣに記憶するデータと閾値電圧の関係を示す図である。 第１実施形態において、１つのＮＡＮＤセルユニット１０に着目した消去パルス印加動作時の電位関係の一例を示す図である。 第１実施形態において、消去ベリファイ動作時にＮＡＮＤセルユニット１０に印加される電圧関係の一例を示す図である。 比較例における消去動作の実行手順を示す概念図である。 第１実施形態に係る消去動作の概要を示す。 第１実施形態に係る消去動作の実行手順を具体的に示すフローチャートである。 第１実施形態の効果を示す図である。 第２実施形態に係る消去動作の概要を示す。 第２実施形態に係る消去動作の実行手順を具体的に示すフローチャートである。 第３実施形態に係る消去動作の概要を示す。 第３実施形態に係る消去動作の実行手順を具体的に示すフローチャートである。 第３実施形態の第１変形例に係る消去動作の概要を示す。 第３実施形態の第１変形例に係る消去動作の実行手順を具体的に示すフローチャートである。 第３実施形態の第２変形例に係る消去動作の概要を示す。 第４実施形態に係る消去動作の概要を示す。 第４実施形態に係る消去動作の実行手順を具体的に示すフローチャートである。 第５実施形態に係る消去動作の概要を示す。 第５実施形態に係る消去動作の実行手順を具体的に示すフローチャートである。 第６実施形態に係る消去動作の概要を示す。 第６実施形態に係る消去動作の実行手順を具体的に示すフローチャートである。 第７実施形態に係る消去動作の概要を示す。 第７実施形態に係る消去動作の実行手順を具体的に示すフローチャートである。 第８実施形態に係る消去動作の概要を示す。 第８実施形態に係る消去動作の実行手順を具体的に示すフローチャートである。 第９実施形態に係る消去動作の概要を示す。 第９実施形態に係る消去動作の実行手順を具体的に示すフローチャートである。 第１０実施形態に係る消去動作の概要を示す。 第１１実施形態に係る消去動作の概要を示す。 第１１実施形態に係る消去動作の実行手順を具体的に示すフローチャートである。 第１１実施形態の変形例に係る消去動作の概要を示す。 第１１実施形態の他の変形例に係る消去動作の概要を示す。 第１２実施形態に係る消去動作の概要を示す。 他の実施形態に係る消去ベリファイ動作時にＮＡＮＤセルユニット１０に印加される電圧関係を示す図である。 図３３の消去ベリファイ動作を用いた消去動作の概要を示す。 他の実施形態に係る消去ベリファイ動作時にＮＡＮＤセルユニット１０に印加される電圧関係を示す図である。 図３５の消去ベリファイ動作を用いた消去動作の概要を示す。

以下、図面を参照して、不揮発性半導体記憶装置の実施形態について説明する。

［第１実施形態］
［概略構成］
図１は、第１実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）のブロック図である。図１に示すように、不揮発性半導体記憶装置は、メモリセルアレイ１、センスアンプ回路２、ロウデコーダ３、コントローラ４、入出力バッファ５、ＲＯＭフューズ６、及び電圧発生回路７を有する。

メモリセルアレイ１は、マトリクス配列された複数のＮＡＮＤセルユニット１０を有する。一つのＮＡＮＤセルユニット１０は、複数個直列に接続されたメモリセルＭＣ（ＭＣ０、ＭＣ１、…、ＭＣ３１）と、その両端に接続される選択ゲートトランジスタＳ１、Ｓ２により構成されている。

図示は省略するが、１つのメモリセルＭＣは、周知の通り、ドレインとソースとの間に形成されたゲート絶縁膜（トンネル絶縁膜）上に電荷蓄積層としてのフローティングゲート電極を有し、そのフローティングゲート電極上に、ゲート間絶縁膜を介してコントロールゲート電極を形成したものとすることができる。コントロールゲートは、ワード線ＷＬの１つに接続される。

選択ゲートトランジスタＳ１のソースはソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続されている。

ＮＡＮＤセルユニット１０内のメモリセルＭＣの制御ゲートはそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、…、ＷＬ３１）に接続されている。選択ゲートトランジスタＳ１、Ｓ２のゲートはワード線ＷＬと並行する選択ゲート線ＳＧ１、ＳＧ２にそれぞれ接続されている。１本のワード線ＷＬを共有する複数のメモリセルＭＣの集合は、１ページ或いは２ページを構成する。ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。

図１に示すように、メモリセルアレイ１は、ビット線ＢＬの延びる方向に配列された複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）を有する。これらの複数のブロックＢＬＫを含むメモリセルアレイ１は、シリコン基板の一つのセルウェルＣＰＷＥＬＬ内に形成されている。

メモリセルアレイ１内の複数のビット線ＢＬには、センスアンプ回路２が接続されている。センスアンプ回路２は、複数のセンスアンプＳＡを有する。各センスアンプＳＡは、各ビット線ＢＬに接続され、読み出しデータをセンスして書込みデータを保持するためのページバッファを構成する。ロウデコーダ３は、ワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を選択して駆動する。

データ入出力バッファ５は、センスアンプ回路２と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ４は、書込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。具体的には、後述する読み出し動作、書込み動作、及び消去動作等の制御を司る。

具体的に、コントローラ４は、コマンドインタフェースやアドレス保持、転送回路を含み、供給されたデータが書込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ３やセンスアンプ回路２に転送される。また、コントローラ４は、外部制御信号に基づいて、読み出し、書込み・消去のシーケンス制御、印加電圧の制御等を行う。

電圧発生回路７は、複数個の昇圧回路１１、及びパルス発生回路１２を有する。昇圧回路１１は、それぞれ周知のチャージポンプ回路ＣＰ１，ＣＰ２、…ＣＰｎから構成され得る。電圧発生回路７は、コントローラ４からの制御信号に基づいて、駆動される昇圧回路１１の数を切替え、さらにパルス発生回路１２を制御して、所望のパルス電圧を発生させる。

図２は、メモリセルＭＣに記憶するデータと閾値電圧分布の関係を示す。図２は、二値記憶が実行される例を示している。図２に示すように、メモリセルＭＣが有する閾値電圧が負の閾値電圧分布Ｅに含まれる場合、そのメモリセルＭＣは論理“１”データを保持する”１”セル（消去状態）であると定義する。また、メモリセルＭＣが有する閾値電圧が正の閾値電圧分布Ａに含まれる場合、そのメモリセルＭＣは論理“０”データを保持する”０”セル（書込み状態）であると定義する。

メモリセルＭＣを”０”セル（書込み状態）から“１”セル（消去状態）にする動作を、本明細書では消去動作と称する。逆に、メモリセルＭＣを”１”セル（消去状態）から“０”セル（書込み状態）にする動作を書込み動作と称する。また、メモリセルＭＣが有する閾値電圧が、複数の閾値電圧分布のいずれに属しているのかを判定することにより、メモリセルＭＣが記憶するデータを読み出す動作を読出動作と定義する。

本明細書において、「書込動作」とは、閾値電圧を正の方向に増加させるための書き込みパルス電圧を印加する書込みパルス印加動作、及び書込みパルス印加動作により書込み動作が実際に完了したか否かを判定するための書込みベリファイ動作を含む動作を意味する。

また、本明細書において、「消去動作」とは、閾値電圧を変化させるための消去パルス電圧をメモリセルＭＣに印加する消去パルス印加動作、及び消去パルス印加動作により実際に消去動作が完了したか否かを判定するための消去ベリファイ動作を含む動作を意味する。ＮＡＮＤ型フラッシュメモリでは、消去動作は通常ブロックＢＬＫ単位で行われる。

次に、消去動作中で実行される、消去パルス印加動作と消去ベリファイ動作の具体的な方法を、図３及び図４を参照して説明する。

[消去パルス印加動作]
図３は、一つのＮＡＮＤセルユニット１０に着目した消去パルス印加動作時の電位関係の一例を示す。消去パルス印加動作は、ブロックＢＬＫ単位で実行される。メモリセルＭＣのセルウェルＣＰＷＥＬＬの電圧Ｖｐｗｅｌｌは消去パルス電圧Ｖｅｒａ（２０Ｖ〜２５Ｖ程度）に設定され、選択したブロックＢＬＫ（以下、選択ブロックＢＬＫ）内の全てのワード線ＷＬの電圧は０Ｖに設定される。これにより、ＦＮトンネル電流が発生し、各メモリセルＭＣのフローティングゲートの電子はセルウェルＣＰＷＥＬＬ側に引き抜かれ、メモリセルＭＣの閾値電圧は低下する。この時、選択ゲートトランジスタＳ１、Ｓ２のゲート酸化膜が破壊されないようにするため、選択ゲート線ＳＧ１、ＳＧ２はフローティング状態とされる。

また、ビット線ＢＬ及びソース線ＣＥＬＳＲＣもフローティングとされる。なお、後述するように、消去パルス電圧Ｖｅｒａは、消去パルス印加動作後の消去ベリファイ動作の結果に従って、ステップ電圧αずつ上げられる。そして、そのステップアップ後の電圧Ｖｅｒａ＋αを用いて再度の消去パルス印加動作が実行される。

[消去ベリファイ動作]
消去ベリファイ動作時にＮＡＮＤセルユニット１０に印加される電圧関係の一例を図４に示す。ソース線ＣＥＬＳＲＣ、及びセルウェルＣＰＷＥＬＬには電源電圧Ｖｄｄが印加される。また、選択ブロックＢＬＫの全てのワード線ＷＬには消去ベリファイ電圧Ｖｃｇｅｒｖ（０〜１Ｖ）、選択ゲート線ＳＧ１、ＳＧ２には、電源電圧Ｖｄｄより高い中間電圧Ｖｒｅａｄ（約３．０〜４．５Ｖ）が印加される。この状態で、ＮＡＮＤセルユニット１０における全てのメモリセルＭＣが“１”状態に消去されているか否かにより、ビット線ＢＬの電圧は異なる。よって、ＮＡＮＤセルユニット１０に電流が流れるか否かをセンスアンプ回路２で検出して、１つのＮＡＮＤセルユニット中の全てのメモリセルＭＣが消去状態にあるか否かを判定する。消去ベリファイ動作において１つのブロックＢＬＫ中の全てのＮＡＮＤセルユニット１０の消去が完了したことが判定された場合、消去動作は終了する。消去動作の時間を短縮するため、消去ベリファイ動作において、１つのブロック中のＭ個のＮＡＮＤセルユニット１０のうち、消去が完了しないＮＡＮＤセルユニット１０の数Ｎ_ＮＧが所定の許容数Ｎ_ＡＬ以下となったと判定された場合には、消去動作が完了したものとみなして消去動作を終了することもできる（疑似パス方式）。

［一般的な消去動作］
図５は、一般的な消去動作（比較例）の実行手順を示す概念図である。消去動作は通常、上述の消去パルス印加動作と、消去ベリファイ動作とを交互に実行することにより行われる。すなわち、図５に示すように、最初の１回の消去パルス印加動作を時刻ｔ０で行った後、続いて消去ベリファイ動作が行われる。この消去ベリファイ動作で消去動作の完了が検知されたら（選択されたブロックのメモリセル、または、ＮＡＮＤセルユニットが全て消去状態と判定された場合）、消去動作は終了する。消去動作が完了しなかった場合には、時刻ｔ１で消去パルス印加動作が再度実行され、その後消去ベリファイ動作が再度実行される。このようにして、消去パルス印加動作と消去ベリファイ動作とが、消去動作が完了するまで、例えばｎ_ＭＡＸ回を上限の繰り返し回数として繰り返される。

消去パルス印加動作で印加される電圧Ｖｅｒａは、初期値をＶ１とされ、その後、消去パルス印加動作の繰り返し回数が増加するにつれて、徐々に大きな値にステップアップされる（Ｖ１＋α、Ｖ１＋２α・・・）。そして、繰り返し回数が最大値ｎ_ＭＡＸに達し、最大の消去パルス電圧Ｖｅｒａ＝Ｖ１＋（ｎ_ＭＡＸ−１）αによる消去パルス印加動作によっても消去動作が完了しなかったと判定される場合には、その選択ブロックＢＬＫは消去不良と判定され、以後は不良ブロックと取り扱われる。

なお、図５では、ステップアップ値αずつ増加する例を示しているが、ステップアップ値は固定である必要はなく、状況に応じて変動させてもよい。これは、後に説明する実施形態でも同様である。

また、図５では、消去パルス印加動作と消去ベリファイ動作とが１回ずつ交互に実行される例を説明しているが、例えば複数の消去パルス印加動作を複数回連続で行い、その間において消去ベリファイ動作を省略することも可能である。これは、後に説明する実施形態でも同様である。

図５のような消去動作では、以下のような問題が生ずる。すなわち、図５の消去動作では、消去ベリファイ動作においてメモリセルＭＣの制御ゲートに印加する消去ベリファイ電圧Ｖｃｇｅｒｖの電圧値を、消去パルス印加動作の繰り返し回数に拘わらず固定値Ｖ２としている。しかし、この消去ベリファイ電圧Ｖｃｇｅｒｖを固定値とした場合、書き込み動作及び消去動作の実行回数が増加するにつれ、消去状態を示す閾値電圧分布Ｅが徐々に負の方向に移動してしまう過消去状態が生ずる。このような過消去状態のメモリセルの存在は、隣接メモリセルへの干渉による閾値電圧分布の変動を生じさせ、データの信頼性に悪影響を与える。そこで、本実施形態では、この過消去状態の発生を防止するため、図６のような手順で消去動作を実行する。

［第１実施形態の消去動作］
図６を参照して、第１実施形態に係る消去動作の概要を説明する。図６に示すように、コントローラ４は、一例として、消去パルス印加動作と消去ベリファイ動作とを１回ずつ交互に実行し、消去ベリファイ動作により消去動作の完了が検知されるまで消去パルス印加動作と消去ベリファイ動作とを繰り返す。消去パルス印加動作における消去パルス電圧Ｖｅｒａの値は、図５と同様にして徐々に増加する。

ただし、この実施形態では、消去パルス印加動作の実行回数ｉが所定回数ｎに達した場合に、消去ベリファイ電圧Ｖｃｇｅｒｖの値を、それ以前の電圧Ｖ２からＶ２＋βに上昇させる。所定回数ｎは、消去パルス印加動作の最大許容回数ｎ_ＭＡＸよりも小さい。

図７は、図６に示した消去動作の実行手順を具体的に示したフローチャートである。コントローラ４は、最初に消去パルス電圧Ｖｅｒａを電圧Ｖ１に設定する一方、消去ベリファイ電圧Ｖｃｇｅｒｖを電圧Ｖ２に設定し、消去パルス印加動作を実行する（Ｓ１）。

続いて、１つの消去動作中での消去パルス印加動作の実行回数ｉがｎ回に達したか否かを判定する（Ｓ２）。消去パルス印加動作の実行回数ｉがｎ回に達していなければ（Ｓ２のＮ）、消去ベリファイ電圧Ｖｃｇｅｒｖを電圧Ｖ２に設定して消去ベリファイ動作を実行する（Ｓ３）。一方、消去パルス印加動作の実行回数ｉがｎ回に達していれば（Ｓ２のＹ）、消去ベリファイ電圧Ｖｃｇｅｒｖを電圧Ｖ２から電圧Ｖ２＋βに変更して（Ｓ４）、その後ｎ回目の消去ベリファイ動作を実行する（Ｓ３）。ｎ回目の消去ベリファイ動作により消去動作が完了（ＰＡＳＳ）と判断される場合には(Ｓ５のＹ)、消去動作を終了する。一方、消去動作が完了と判断されない場合には(Ｓ５のＮ)、消去パルス電圧Ｖｅｒａをステップアップ値αだけ増加させて（Ｓ６）、再度消去パルス印加動作を実行する（Ｓ１）。以後、実行回数ｉが最大許容回数ｎ_ＭＡＸに達するまで、消去パルス印加動作と消去ベリファイ動作とが繰り返される（Ｓ８のＮ）。実行回数ｉが最大許容回数ｎ_ＭＡＸに達し、消去動作が完了しない場合には（Ｓ８のＹ）、消去動作は失敗（ＮＧ）として終了する。

ここで、消去パルス電圧Ｖｅｒａが高くなった状態でもベリファイ判定が「ＰＡＳＳ」しないメモリセル（「判定緩和対象メモリセル」と称する）は、判定緩和対象メモリセル以外のメモリセルと比べて、動特性におけるＩ−Ｖカーブの傾きが緩やかである可能性が高い。例えば、判定緩和対象メモリセルはプロセスバラツキなどによって発生することが考えられる。すなわち、判定緩和対象メモリセルは、ベリファイ判定は「ＰＡＳＳ」していないが、メモリセルのフローティングゲート電極に存在する電子の数は、ベリファイ判定が「ＰＡＳＳ」しているメモリセルと同程度である。この緩和対象メモリセルを通常のベリファイ電圧を用いて判定してしまうと、隣接メモリセルに対する干渉が大きい過消去のメモリセルとなってしまう。

一方、電圧αの値を小さくしたり、消去パルス電圧を加える時間を短くすることも考えられる。しかし、この方法では、判定基準は緩和されないため、判定緩和対象メモリセルが過消去のメモリセルとなることは回避できない。さらには、消去動作の時間が長くなってしまう。

そこで、第１実施形態では、消去パルス電圧の変化ではなく、消去ベリファイの判断基準を緩和し、過消去のメモリセルが発生することを防止している。また、書込み動作／消去動作の回数が少ない時に、一回の消去パルス電圧を加えることにより消去できるように、消去パルス電圧Ｖ１を調整している場合がある。この場合を、「フレッシュセル１回消去調整」と称する。フレッシュセル１回消去調整を行った場合、消去パルス電圧を印加する回数が２回以上であることは、書込み動作／消去動作によりメモリセルのトンネル絶縁膜に電子がトラップされていることを意味する。

図８は、書込み動作／消去動作の実行回数が増えた場合による本実施形態の効果を説明している。図５の比較例のように消去ベリファイ電圧Ｖｃｇｅｒｖを値Ｖ２に固定していると、消去ベリファイ動作における消去動作完了の判断基準は固定されたままとなる。この場合、消去状態を示す閾値電圧分布Ｅの上限値Ｖｅｖは書込み動作／消去動作の実行回数の増加に伴い実質的に負の方向に移動してしまう。

これは、書込み動作／消去動作の実行回数の増加が増えると、メモリセルのトンネル絶縁膜に電子がトラップされ、メモリセルの動特性におけるＩ−Ｖカーブの傾きが緩やかになることに起因する。すなわち、書込み動作／消去動作の回数が多いメモリセルは過消去のメモリセルとなる可能性が高い。すなわち、フレッシュセル１回消去調整を行った場合で、かつ、消去パルス電圧を印加する回数が２回以上の場合には、過消去のメモリセルが発生する可能性が高い。

そこで、１回の消去動作において実行される消去パルス印加動作の実行回数ｉがｎ回を超えた場合に、消去ベリファイ電圧Ｖｃｇｅｒｖを、例えばそれ以前の電圧Ｖ２からＶ２＋βに上昇させる。すなわち、第１実施形態は、書き込み動作／消去動作の実行回数が増加してメモリセルＭＣの消去がされにくくなり、１回の消去動作において所定数ｎ以上の消去パルス印加動作の回数が必要となった場合に、消去ベリファイ動作における消去ベリファイ電圧Ｖｃｇｅｒｖを（例えばＶ２からＶ２＋βへ）上昇させる。これにより、消去が完了したか否かの判断基準を緩和する。すなわち、実質的に負の方向に移動した消去状態を示す閾値電圧分布Ｅの上限値Ｖｅｖを正の方向に移動させることにより補償するものである。

このため、メモリセルＭＣの過消去を抑制し、消去状態を示す閾値電圧分布Ｅの上限値Ｖｅｖを書込み動作／消去動作の実行回数によらず略一定に保持することができる。

また、書込み動作／消去動作の回数が少ない場合に消去ベリファイの判断基準を緩和しないため、消去状態のメモリセルの閾値分布の上裾が高くなる可能性も小さい。

フレッシュセル１回消去調整を行った場合、メモリセルのトンネル絶縁膜の劣化を消去パルス印加動作の実行回数で判断することができる。その結果、書込み動作／消去動作の回数を保持しておくカウンタを用いることなく、過消去のメモリセルの発生を防止することができる。また、判断基準の緩和を開始する消去パルス印加動作の実行回数（ｎ回）も任意に変更できる。その結果、メモリセルのトンネル絶縁膜が劣化している可能性が高い場合においてのみ判断基準を緩和することができる。その結果、書込み動作／消去動作の回数が少ない場合における消去状態のメモリセルの閾値分布の上裾を高くすることなく、書込み動作／消去動作の回数の多い場合における過消去のメモリセルＭＣの発生を効果的に防止することが出来る。

［第２実施形態］
次に、図９を参照して、第２実施形態の不揮発性半導体記憶装置を説明する。この第２実施形態の不揮発性半導体記憶装置の構成は、第１実施形態と同様でよい。ただし、第２実施形態においては、消去動作の内容が第１実施形態と異なっている。

図９は、第２実施形態の消去動作の概要を示している。本実施形態の不揮発性半導体装置は、消去ベリファイ動作において、１つのブロック中のＭ個のＮＡＮＤセルユニット１０のうち、消去が完了しないＮＡＮＤセルユニット１０の数が所定の許容数Ｎ_ＡＬ以下となったと判定される場合には、消去動作が完了したものとみなす疑似パス方式が採用されている。ここで、許容数Ｎ_ＡＬはＥＣＣで救済できるビット数を元に決定される。すなわち、消去が完了しないＮＡＮＤセルユニット１０は、ＥＣＣにより救済することにより正常なＮＡＮＤセルユニット１０として取り扱うことができると仮定し、消去動作が完了したものとみなしている。

そして、図９に示すように、１回の消去動作における消去パルス印加動作の実行回数ｉが所定回数ｎに達した場合に許容数Ｎ_ＡＬを、例えば初期値Ｎ１からＮ１＋γに増加させる（消去ベリファイ電圧Ｖｃｇｅｒｖは、１回の消去動作中の消去パルス印加動作の回数に拘わらず、一定値Ｖ２に固定されている）。これにより、消去ベリファイ動作における消去動作の完了の判断基準を緩和している。第１実施形態では、消去動作の完了の判断基準を緩和するために、１回の消去動作の中での消去パルス印加動作の実行回数ｉが所定回数ｎに達した場合に、消去ベリファイ電圧Ｖｃｇｅｒｖを上げる動作を行っているが、第２実施形態はこれと同様の効果を得ることが出来る。

この第２実施形態における消去動作の具体的な手順を、図１０のフローチャートを用いて説明する。第２実施形態と第１実施形態との相違点はＳ４’で、許容数Ｎ_ＡＬの大きさを、Ｎ１からＮ１＋γに切り替える点のみである。

第２実施形態では、消去ベリファイの判断基準を緩和に代えて、許容数Ｎ_ＡＬを増やすことによって過消去のメモリセルの発生を防止することができる。すなわち、許容数Ｎ_ＡＬを増やすことによって、次の消去パルス電圧が印加されない。その結果、過消去状態のメモリセルの発生を防止することができる。

また、フレッシュセル１回消去調整を行った場合でも、第１実施形態の説明と同様に、書き込み動作／消去動作の実行回数が増加した場合において、実質的に負の方向に移動した消去状態を示す閾値電圧分布Ｅの上限値Ｖｅｖを正の方向に移動させることにより補償することができる。

［第３実施形態］
次に、図１１を参照して、第３実施形態の不揮発性半導体記憶装置を説明する。この第３実施形態の不揮発性半導体記憶装置の構成は、第１実施形態と同様でよい。ただし、第３実施形態においては、消去動作の内容が第１及び第２の実施形態と異なっている。

図１１は、第２実施形態の消去動作の概要を示している。本実施形態の不揮発性半導体装置は、第１実施形態と第２実施形態の複合型である。すなわち、１回の消去動作における消去パルス印加動作の実行回数ｉが所定回数ｎに達した場合に許容数Ｎ_ＡＬを、初期値Ｎ１からＮ１＋γに増加させると共に、消去ベリファイ電圧Ｖｃｇｅｒｖも、電圧Ｖ２から電圧Ｖ２＋βに上昇させる。これにより、消去ベリファイ動作における消去動作の完了の判断基準を緩和している。これにより、第３実施形態第１、第２実施形態と同様の効果を得ることが出来る。

この第３実施形態における消去動作の具体的な手順を、図１２のフローチャートを用いて説明する。第３実施形態と第１実施形態との相違点は、ステップＳ４’’である。ステップＳ４’’において、許容数Ｎ_ＡＬの大きさを、Ｎ１からＮ１＋γに切り替えると共に、消去ベリファイ電圧Ｖｃｇｅｒｖも、電圧Ｖ２からＶ２＋βに切り換えている。その結果、第１、第２の実施形態を合わせた効果が得られる。

［第３実施形態の第１変形例］
次に、図１３Ａ及び図１３Ｂを参照して、第３実施形態の第１変形例について説明する。上記第３実施形態は、消去パルス印加動作の実行回数ｉが所定回数ｎに達した場合に許容数Ｎ_ＡＬを、初期値Ｎ１からＮ１＋γに増加させると共に、消去ベリファイ電圧Ｖｃｇｅｒｖも、電圧Ｖ２から電圧Ｖ２＋βに上昇させる。これに対して、第３実施形態の第１変形例は、図１３Ａ及び図１３Ｂに示すように、消去パルス印加動作の実行回数ｉが所定回数ｎａに達した場合に、消去ベリファイ電圧Ｖｃｇｅｒｖを電圧Ｖ２から電圧Ｖ２＋βに上昇させる（図１３Ａのｔｎａ、図１３ＢのステップＳ２ａ、Ｓ４ａ”）。その後、第３実施形態の第１変形例は、図１３Ａ及び図１３Ｂに示すように、消去パルス印加動作の実行回数ｉが所定回数ｎｂ（ｎｂ＞ｎａ）に達した場合に許容数Ｎ_ＡＬを、初期値Ｎ１からＮ１＋γに増加させる（図１３Ａのｔｎｂ、図１３ＢのステップＳ２ｂ、Ｓ４ｂ”）。このような第３実施形態の第１変形例であっても、第１、第２の実施形態をあわせた効果が得られる。

［第３実施形態の第２変形例］
次に、図１４を参照して、第３実施形態の第２変形例について説明する。図１４に示すように、第３実施形態の第２変形例は、消去パルス印加動作の実行回数ｉが所定回数ｎａに達した場合に、許容数Ｎ_ＡＬを、初期値Ｎ１からＮ１＋γに増加させる（図１４のｔｎａ）。その後、第３実施形態の第２変形例は、図１４に示すように、消去パルス印加動作の実行回数ｉが所定回数ｎｂ（ｎｂ＞ｎａ）に達した場合に、消去ベリファイ電圧Ｖｃｇｅｒｖを電圧Ｖ２から電圧Ｖ２＋βに上昇させる（図１４のｔｎｂ）。すなわち、第３実施形態の第２変形例は、まず消去スピードが遅いメモリセルに対して、許容数Ｎ_ＡＬを上げて緩和する。それでも、ｎｂ回目の消去ベリファイ動作により消去動作が完了（ＰＡＳＳ）と判断されない場合、第３実施形態の第２変形例は、選択ブロック全体で消去が完了したか否かの判断基準を緩和するベリファイ電圧Ｖｃｇｅｒｖを上げる。すなわち、第３実施形態の第２変形例は、ベリファイ電圧Ｖｃｇｅｒｖの緩和よりも許容数Ｎ_ＡＬの緩和を優先させる。これにより、第３実施形態の第２変形例は、消去動作の回数を効果的に減らすことができ、消去動作の高速化と過消去のメモリセルの発生を効果的に防止することが出来る。

［第４実施形態］
次に、図１５を参照して、第４実施形態の不揮発性半導体記憶装置を説明する。この第４実施形態の不揮発性半導体記憶装置の構成は、第１実施形態と同様でよい。ただし、第４実施形態においては、消去動作の内容が前述の実施形態と異なっている。

図１５は、第４実施形態の消去動作の概要を示している。本実施形態の不揮発性半導体装置は、１回の消去動作における消去パルス印加動作の実行回数ｉが最大許容回数ｎ_ＭＡＸに達した場合にのみ消去ベリファイ電圧Ｖｃｇｅｒｖを、電圧Ｖ２から電圧Ｖ２＋βに上昇させる。これにより、最後の消去パルス印加動作の後の消去ベリファイ動作における消去動作の完了の判断基準のみを緩和している。これにより、第１、第２実施形態と同様の効果を得ることが出来る。

この第４実施形態における消去動作の具体的な手順を、図１６のフローチャートを用いて説明する。第４実施形態と第１実施形態との相違点はステップＳ２’、Ｓ４Ａ、Ｓ５１である。ステップＳ２’では、消去パルス印加動作の実行回数ｉが最大許容回数ｎ_ＭＡＸに達したか否かが判定される。そして、ステップＳ２’での判定がＹＥＳであれば、ステップＳ４Ａにおいて、消去ベリファイ電圧Ｖｃｇｅｒｖを、電圧Ｖ２からＶ２＋βに切り換える。

消去パルス印加動作の実行回数ｉが最大許容回数ｎ_ＭＡＸに達し、その後ステップアップされた消去ベリファイ電圧Ｖｃｇｅｒｖ＝Ｖ２＋βを用いた消去ベリファイ動作によっても消去動作が完了しない場合には、消去動作は失敗であるとして消去動作を終了する（Ｓ２’のＹ、Ｓ４Ａ、Ｓ３、Ｓ５のＮ、Ｓ５１のＹ）。以後、コントローラ４は、選択ブロックＢＬＫを不良ブロックとして取り扱う。このように、判断基準の緩和は、消去パルス印加動作の中間だけでなく、最後の消去パルス印加動作に行うこともできる。

［第５実施形態］
次に、図１７を参照して、第５実施形態の不揮発性半導体記憶装置を説明する。この第５実施形態の不揮発性半導体記憶装置の構成は、第１実施形態と同様でよい。ただし、第５実施形態においては、消去動作の内容が前述の実施形態と異なっている。

図１７は、第５実施形態の消去動作の概要を示している。本実施形態の不揮発性半導体装置は、１回の消去動作における消去パルス印加動作の実行回数ｉが最大許容回数ｎ_ＭＡＸに達した場合に、上述の許容数Ｎ_ＡＬを、例えば初期値Ｎ１からＮ１＋γに増加させる（消去ベリファイ電圧Ｖｃｇｅｒｖは、１回の消去動作中の消去パルス印加動作の回数に拘わらず、一定値Ｖ２に固定されている）。これにより、消去ベリファイ動作における消去動作の完了の判断基準を、最後の消去パルス印加動作後の最後の消去ベリファイ動作においてのみ緩和している。第４実施形態では、消去動作の完了の判断基準を緩和するために、１回の消去動作の中での消去パルス印加動作の回数ｉが最大許容回数ｎ_ＭＡＸに達した場合に、消去ベリファイ電圧ＶｃｇｅｒｖをＶ２からＶ２＋βに上げる動作を行っているが、これと同様の効果を得ることが出来る。

この第５実施形態における消去動作の具体的な手順を、図１８のフローチャートを用いて説明する。第５実施形態と第４実施形態との相違点はＳ４Ａ’で、許容数Ｎ_ＡＬの大きさを、Ｎ１からＮ１＋γに切り替える点のみである。このように許容数Ｎ_ＡＬの大きさの切り替えは、消去パルス印加動作の中間だけでなく、最後の消去パルス印加動作に行うこともできる。

［第６実施形態］
次に、図１９を参照して、第６実施形態の不揮発性半導体記憶装置を説明する。この第６実施形態の不揮発性半導体記憶装置の構成は、第１実施形態と同様でよい。ただし、第６実施形態においては、消去動作の内容が前述の実施形態と異なっている。

図１９は、第６実施形態の消去動作の概要を示している。本実施形態の不揮発性半導体装置は、第４実施形態と第５実施形態の複合型である。すなわち、１回の消去動作における消去パルス印加動作の回数ｉが最大許容回数ｎ_ＭＡＸに達した場合に許容数Ｎ_ＡＬを、初期値Ｎ１からＮ１＋γに増加させると共に、消去ベリファイ電圧Ｖｃｇｅｒｖも、電圧Ｖ２から電圧Ｖ２＋βに上昇させる。これにより、第６実施形態は、最後の消去ベリファイ動作における消去動作の完了の判断基準を緩和する。すなわち、第４、第５実施形態を合わせて行うことも可能である。また、第６実施形態は、第４、第５実施形態を合わせた効果を有する。

この第６実施形態における消去動作の具体的な手順を、図２０のフローチャートを用いて説明する。第６実施形態と第４実施形態との相違点はステップＳ４Ａ’’である。ステップＳ４Ａ’’において、許容数Ｎ_ＡＬの大きさを、Ｎ１からＮ１＋γに切り替えると共に、消去ベリファイ電圧Ｖｃｇｅｒｖも、電圧Ｖ２からＶ２＋βに切り換えている。

［第７実施形態］
次に、図２１を参照して、第７実施形態の不揮発性半導体記憶装置を説明する。この第７実施形態の不揮発性半導体記憶装置の構成は、第１実施形態と同様でよい。ただし、第７実施形態においては、消去動作の内容が前述の実施形態と異なっている。

図２１は、第７実施形態の消去動作の概要を示している。本実施形態の不揮発性半導体装置は、上記の実施形態と同様に、電圧αずつ消去パルス電圧Ｖｅｒａをステップアップさせつつ、「ＰＡＳＳ」となるまで、最大でｎ_ＭＡＸ回の消去パルス印加動作と消去ベリファイ動作を繰り返す。ｎ_ＭＡＸ回目までの消去ベリファイ動作は、消去ベリファイ電圧Ｖｃｇｅｒｖとして一定値Ｖ２を固定的に用いる。

そして、実行回数ｉが最大許容回数ｎ_ＭＡＸに達し、そのｎ_ＭＡＸ回目の消去パルス印加動作及び消去ベリファイ動作によっても消去動作の完了（ＰＡＳＳ）が検知されなかった場合に、再度の、且つ最後の消去ベリファイ動作を実行する。その際、消去ベリファイ電圧Ｖｃｇｅｒｖを初めて電圧Ｖ２からＶ２＋βに切り換える。これにより、第７実施形態は、最後の消去ベリファイ動作において、消去動作の完了の判断基準を初めて緩和する。

すなわち、第７実施形態のような動作では不良ブロックとなるブロックを救済することが出来る。例えば、フレッシュセル１回消去調整を行った場合、実行回数ｉが最大許容回数ｎ_ＭＡＸに達したブロックのメモリセルは書き込み／消去動作の実行回数が多く、そのメモリセルのトンネル絶縁膜に多くの電子がトラップされている。すなわち、消去状態を示す閾値電圧分布Ｅの上限値Ｖｅｖは実質的に負の方向に移動している。通常の消去ベリファイ判定で「ＰＡＳＳ」しなくても、フローティングゲート電極に蓄積された電子の量から判断すると「ＰＡＳＳ」と判断すべきメモリセル（「疑似ＰＡＳＳメモリセル」と称する場合がある）が含まれている。そこで、最後の消去ベリファイ動作において消去動作の完了の判断基準を緩和することにより疑似ＰＡＳＳメモリセルを救済することが出来る。したがって、第７実施形態は、不揮発性半導体記憶装置の製品寿命を延ばすことができる。

この第７実施形態における消去動作の具体的な手順を、図２２のフローチャートを用いて説明する。コントローラ４は、最初に消去パルス電圧Ｖｅｒａを電圧Ｖ１に設定する一方、消去ベリファイ電圧Ｖｃｇｅｒｖを電圧Ｖ２に設定し、消去パルス印加動作、消去ベリファイ動作を実行する（Ｓ１１、Ｓ１２）。消去ベリファイ動作で「ＰＡＳＳ」の判定がされない限りは、実行回数ｉが最大許容回数ｎ_ＭＡＸに達するまで、消去パルス印加動作及び消去ベリファイ動作が繰り返される（Ｓ１３，Ｓ１４）。その間、消去パルス印加動作においては、消去パルス電圧Ｖｅｒａがステップアップ値αでステップアップされる一方（Ｓ１５）、消去ベリファイ動作においては、消去ベリファイ電圧Ｖｃｇｅｒｖは一定値Ｖ２のまま固定される。

一方、ｎ_ＭＡＸ回目の消去パルス印加動作及び消去ベリファイ動作が終わり、そのｎ_ＭＡＸ回目の消去ベリファイ電圧によっても消去完了（ＰＡＳＳ）が検出されない場合には（Ｓ１３のＮ、Ｓ１４のＹ）、初めて消去ベリファイ電圧Ｖｃｇｅｒｖを電圧Ｖ２から電圧Ｖ２＋βに変更して、最後の消去ベリファイ動作を実行する（Ｓ１６）。その最後の消去ベリファイ動作（消去ベリファイ電圧Ｖｃｇｅｒｖ＝Ｖ２＋β）により、消去動作が完了（ＰＡＳＳ）と判断される場合には、消去動作完了（ＯＫ）として消去動作を終了し(Ｓ１７のＹ)、そうでない場合には、消去動作失敗（ＮＧ）として消去動作を終了する（Ｓ１７のＮ）。

［第８実施形態］
次に、図２３を参照して、第８実施形態の不揮発性半導体記憶装置を説明する。この第８実施形態の不揮発性半導体記憶装置の構成は、第１実施形態と同様でよい。ただし、第８実施形態においては、消去動作の内容が前述の実施形態と異なっている。

図２３は、第８実施形態の消去動作の概要を示している。本実施形態の不揮発性半導体装置は、第７実施形態と同様に、電圧αずつ消去パルス電圧Ｖｅｒａをステップアップさせつつ、「ＰＡＳＳ」となるまで、最大でｎ_ＭＡＸ回の消去パルス印加動作と消去ベリファイ動作を繰り返す。ｎ_ＭＡＸ回目までの消去ベリファイ動作は、消去ベリファイ電圧Ｖｃｇｅｒｖとして一定値Ｖ２を固定的に用いる。

そして、実行回数ｉが最大許容回数ｎ_ＭＡＸに達し、そのｎ_ＭＡＸ回目の消去パルス印加動作及び消去ベリファイ動作によっても消去動作の完了（ＰＡＳＳ）が検知されなかった場合に、再度の、且つ最後の消去ベリファイ動作を実行する。その際、消去ベリファイ電圧Ｖｃｇｅｒｖはそれ以前と同様に電圧Ｖ２のままとするが、許容数Ｎ_ＡＬをＮ１からＮ１＋γに上昇させる。これにより、第８実施形態は、最後の消去ベリファイ動作において、消去動作の完了の判断基準を初めて緩和する。したがって、第８実施形態は第１、第２実施形態及び第７実施形態の説明から、第７実施形態と同様の効果を得ることが出来ることが解る。

この第８実施形態における消去動作の具体的な手順を、図２４のフローチャートを用いて説明する。第８実施形態と第７実施形態（図２２）との相違点は、Ｓ１６’において、許容数Ｎ_ＡＬをＮ１からＮ１＋γに変えて実行することである。

［第９実施形態］
次に、図２５を参照して、第９実施形態の不揮発性半導体記憶装置を説明する。この第９実施形態の不揮発性半導体記憶装置の構成は、第１実施形態と同様でよい。ただし、第９実施形態においては、消去動作の内容が前述の実施形態と異なっている。

図２５は、第９実施形態の消去動作の概要を示している。本実施形態の不揮発性半導体装置は、第７実施形態と第８実施形態の複合型である。すなわち、本実施形態の不揮発性半導体装置は、電圧αずつ消去パルス電圧Ｖｅｒａをステップアップさせつつ、「ＰＡＳＳ」となるまで、最大でｎ_ＭＡＸ回の消去パルス印加動作と消去ベリファイ動作を繰り返す。ｎ_ＭＡＸ回目までの消去ベリファイ動作は、消去ベリファイ電圧Ｖｃｇｅｒｖとして一定値Ｖ２を固定的に用いる。

そして、実行回数ｉが最大許容回数ｎ_ＭＡＸに達し、そのｎ_ＭＡＸ回目の消去パルス印加動作及び消去ベリファイ動作によっても消去動作の完了（ＰＡＳＳ）が検知されなかった場合に、再度の、且つ最後の消去ベリファイ動作を実行する。その際、消去ベリファイ電圧Ｖｃｇｅｒｖを初めて電圧Ｖ２からＶ２＋βに切り換えると共に、許容回数Ｎ_ＡＬをＮ１からＮ１＋γに切り替える。これにより、最後の消去ベリファイ動作において、消去動作の完了の判断基準を初めて緩和するものである。これにより、第７、８実施形態を合わせた効果を得ることが出来る。

この第９実施形態における消去動作の具体的な手順を、図２６のフローチャートを用いて説明する。第９実施形態と第７実施形態（図２２）との相違点はステップＳ１６’’である。ステップＳ１６’’において、許容数Ｎ_ＡＬの大きさを、Ｎ１からＮ１＋γに切り替えると共に、消去ベリファイ電圧Ｖｃｇｅｒｖも、電圧Ｖ２からＶ２＋βに切り換えている。

［第１０実施形態］
次に、図２７を参照して、第１０実施形態の不揮発性半導体記憶装置を説明する。この第１０実施形態の不揮発性半導体記憶装置の構成は、第１実施形態と同様でよい。ただし、第１０実施形態においては、消去動作の内容が前述の実施形態と異なっている。

この第１０実施形態では、１つの消去動作が完了するまでの間、消去ベリファイ動作における消去ベリファイ電圧Ｖｃｇｅｒｖは一定値、例えばＶ２のままとされる。ただし、書込み／消去動作が繰り返され、例えば、書込み動作／消去動作の実行回数Ｎ_ＷＥが所定回数を超えた後におけるｎ回目の消去動作以降は、消去ベリファイ電圧Ｖｃｇｅｒｖの値をＶ２＋βに上昇させる。これによっても、上述の実施形態と同様の効果を奏することができる。なお、実行回数Ｎ_ＷＥは、コントローラ４の内部に図示しないカウンタを設け、このカウンタによりカウントすることができる。書込み／消去動作が繰り返されると、メモリセルのトンネル絶縁膜にトラップされた電子の数が多いメモリセルが存在する。すなわち、消去しにくいメモリセルと比較的消去されやすいメモリセルの差が大きくなる。そのため、メモリセルの過消去が発生しやすくなる。

このように、書込み動作／消去動作の実行回数Ｎ_ＷＥによって消去ベリファイ電圧Ｖｃｇｅｒｖの値を変更することにより、書込み／消去動作が少ない場合に消去状態のメモリセルの閾値分布の上裾が浅くなりすぎるのを防止することができる。

［第１１実施形態］
次に、図２８を参照して、第１１実施形態の不揮発性半導体記憶装置を説明する。この第１１実施形態の不揮発性半導体記憶装置の構成は、第１実施形態と同様でよい。ただし、第１１実施形態においては、消去動作の内容が前述の実施形態と異なっている。

この第１１実施形態の消去動作は、消去パルス印加動作に関しては、前述の実施形態と同様に、消去パルス電圧Ｖｅｒａのステップアップ動作（＋α）を行いながら実行される。

また、本実施形態の消去動作では、図２８に示すように消去パルス印加動作の実行回数ｉが所定回数Ｘ未満の場合、上記実施形態と同様に、１つの消去パルス印加動作の後（２つの消去パルス印加動作の間）に、１回の消去ベリファイ動作が実行される。

一方で、本実施形態の消去動作では、図２８に示すように消去パルス印加動作の実行回数ｉが所定回数Ｘ以上の場合、１つの消去パルス印加動作の後（２つの消去パルス印加動作の間）に、複数回の消去ベリファイ動作が実行される。図２８は、１つの消去パルス印加動作１、…Ｘ、Ｘ＋１、Ｘ＋２後に、例えば、最大で３回（（１）〜（３））の消去ベリファイ動作が実行される例を示している。そして、その３回の消去ベリファイ動作（１）〜（３）は、消去ベリファイ電圧Ｖｃｇｅｒｖを段階的に上げながら（例えばＶ２→Ｖ２＋β→Ｖ２＋２βのように）実行される。

そして、消去ベリファイ動作において判定電圧Ｖｅｖ以下のベリファイ電圧Ｖｃｇｅｒｖで「ＰＡＳＳ」と判定されたら、消去動作が完了したと判定する。更に、判定電圧Ｖｅｖより大きいベリファイ電圧Ｖｃｇｅｒｖで「ＰＡＳＳ」と判定されたら、消去動作の完了が近付いていると判定して、判定電圧Ｖｅｖを上げる。図２８に示す例では、初期値として、判定電圧Ｖｅｖは電圧ＶＥに設定されている。

例えば、消去パルス印加動作の実行回数ｉが所定回数Ｘ以上の場合、ベリファイ電圧Ｖｃｇｅｒｖは電圧Ｖ２、電圧Ｖ２＋β、電圧Ｖ２＋２βと順にステップアップされる。ここで、ベリファイ電圧Ｖｃｇｅｒｖ＝Ｖ２＋２βで「ＰＡＳＳ」と判定されたとする。この場合、その後、判定電圧Ｖｅｖ＝ＶＥは判定電圧Ｖｅｖ＝ＶＥ＋γに設定される。その後、例えば、判定電圧ＶＥ＋γを用いてベリファイ電圧Ｖｃｇｅｒｖ＝Ｖ２＋βで「ＰＡＳＳ」と判定されると消去動作を完了する。この実施形態によれば、消去パルス印加動作の実行回数ｉが所定回数Ｘに達したら数種類の消去ベリファイを行う事により、消去動作の完了に近付いている事を確認して、消去判定基準を緩めている。その結果、消去状態の閾値電圧分布を浅くなりすぎないようにすることができる。

また、フレッシュセル１回消去調整を行った場合、上記効果に加えて、消去動作を高速に行うと共に、過消去のメモリセルの発生を防止することができる。

また、上記第１１実施形態においては、判定電圧Ｖｅｖよりも大きい消去ベリファイ電圧Ｖｃｇｅｒｖを用いた消去ベリファイ動作（３）では、２番目の消去ベリファイ動作（２）よりも速い段階で「ＰＡＳＳ」の判定が出る場合があり得る。例えば図２８に示すように、１回目の消去パルス印加動作１の後における３回の消去ベリファイ動作にて、消去ベリファイ動作（１）（２）は「ＦＡＩＬ」であるが消去ベリファイ動作（３）では「ＰＡＳＳ」の判定が出ることがあり得る。その場合、次の２回目以降の消去パルス印加動作２、３・・・の後の消去ベリファイ動作では、消去ベリファイ動作（３）は省略し、消去ベリファイ動作（１）（２）のみを実行する。そして、判定電圧Ｖｅｖ＝ＶＥ＋γを用いた消去ベリファイ動作（２）にて「ＰＡＳＳ」と判定されるまで、消去パルス印加動作及び消去ベリファイ動作を繰り返す。図２８は、３回目の消去パルス印加動作３の後の消去ベリファイ動作（２）にて「ＰＡＳＳ」と判定され、消去動作を終了する例を図示している。このように、判定電圧Ｖｅｖより大きい判定電圧Ｖｅｖ＋γを用いることによって、消去ベリファイ電圧Ｖｃｇｅｒｖ＝Ｖ２＋２βを用いた消去ベリファイ動作を省略することができる。その結果、消去動作の所要時間を短縮することができる。また、消去パルスＶｅｒａは１５Ｖ〜２５Ｖ程度の大きな電圧であり、この消去パルスＶｅｒａを印加する回数を減らすことができる。その結果、不揮発性半導体記憶装置の消費電力を小さくすることができる。

図２９は、図２８に示した消去動作の実行手順を具体的に示したフローチャートである。図２９において、コントローラ４は、最初に消去パルス電圧Ｖｅｒａを電圧Ｖ１に設定し、判定電圧Ｖｅｖを電圧ＶＥに設定している。先ず、コントローラ４は、図２９に示すように、消去パルス印加動作を実行する（Ｓ２０１）。

続いて、消去ベリファイ電圧Ｖｃｇｅｒｖを電圧Ｖ２に設定して消去ベリファイ動作を実行する（Ｓ２０２）。次に、ステップＳ２０２の消去ベリファイ動作により消去動作が完了（ＰＡＳＳ）と判断される場合には（Ｓ２０３のＹ）、消去動作を終了する。一方、ステップＳ２０２の消去ベリファイ動作により消去動作が完了と判断されない場合には（Ｓ２０３のＮ）、次に示すステップＳ２０４が実行される。

ステップＳ２０４においては、１つの消去動作中での消去パルス印加動作の実行回数ｉが所定回数Ｘ回以上であるか否かを判定する。消去パルス印加動作の実行回数ｉがＸ回未満であれば（Ｓ２０４のＮ）、次に示すステップＳ２０６が実行される。一方、消去パルス印加動作の実行回数ｉがＸ回以上であれば（Ｓ２０４のＹ）、以下に示すステップＳ２０７が実行される。

ステップＳ２０６において、消去パルス電圧Ｖｅｒａをステップアップ値αだけ増加させて（Ｓ２０６）、再度消去パルス印加動作を実行する（Ｓ２０１）。

一方、ステップＳ２０７においては、判定電圧Ｖｅｖが電圧ＶＥ＋γであるか否かが判断される。ここで、判定電圧Ｖｅｖが電圧ＶＥであれば（判定電圧Ｖｅｖが電圧ＶＥ＋γでない）（Ｓ２０７のＮ）、次に示すステップＳ２０８が実行される。一方、判定電圧Ｖｅｖが電圧ＶＥ＋γであれば（Ｓ２０７のＹ）、以下に示すステップＳ２１２が実行される。

ステップＳ２０８においては、消去ベリファイ電圧Ｖｃｇｅｒｖを電圧Ｖ２＋β、Ｖ２＋２βと順にステップアップして消去ベリファイ動作を実行する。次に、ステップＳ２０８のいずれかの消去ベリファイ電圧Ｖｃｇｅｒｖでの消去ベリファイ動作により消去動作が完了（ＰＡＳＳ）と判断される場合には（Ｓ２０９のＹ）、判定電圧Ｖｅｖを電圧ＶＥ＋γに設定し（ステップＳ２１０）、その後にステップＳ２０６が実行される。一方、ステップＳ２０８の消去ベリファイ動作により消去動作が完了と判断されない場合には（Ｓ２０９のＮ）、次に示すステップＳ２１１が実行される。

ステップＳ２１１においては、実行回数ｉが最大許容回数ｎ_ＭＡＸに達している場合（Ｓ２１１のＹ）、消去動作は失敗（ＮＧ）として終了する。一方、ステップＳ２１１において、実行回数ｉが最大許容回数ｎ_ＭＡＸに達していない場合（Ｓ２１１のＮ）、ステップＳ２０６が実行される。

ステップＳ２１２においては、消去ベリファイ電圧Ｖｃｇｅｒｖを電圧Ｖ２＋βに設定して消去ベリファイ動作を実行する。次に、ステップＳ２１２における消去ベリファイ動作により消去動作が完了（ＰＡＳＳ）と判断される場合には（Ｓ２１３のＹ）、消去動作を終了する。一方、ステップＳ２１２の消去ベリファイ動作により消去動作が完了と判断されない場合には（Ｓ２１３のＮ）、次に示すステップＳ２１４が実行される。

ステップＳ２１４においては、実行回数ｉが最大許容回数ｎ_ＭＡＸに達している場合（Ｓ２１４のＹ）、消去動作は失敗（ＮＧ）として終了する。一方、ステップＳ２１４において、実行回数ｉが最大許容回数ｎ_ＭＡＸに達していない場合（Ｓ２１４のＮ）、ステップＳ２０６が実行される。

［第１１実施形態の第１変形例］
次に、図３０を参照して、第１１実施形態の第１変形例について説明する。上記図２８及び図２９に示した第１１実施形態は、判定電圧Ｖｅｖを電圧ＶＥから電圧ＶＥ＋γに設定した後であっても、消去ベリファイ電圧Ｖｃｇｅｒｖを電圧Ｖ２に設定した消去ベリファイ動作（１）を実行した後、消去ベリファイ電圧Ｖｃｇｅｒｖを電圧Ｖ２＋βに設定した消去ベリファイ動作（２）を実行する。これに対して、第１１実施形態の第１変形例は、図３０に示すように、判定電圧Ｖｅｖ電圧ＶＥ＋γに設定した後、消去ベリファイ電圧Ｖｃｇｅｒｖを電圧Ｖ２に設定した消去ベリファイ動作を省略して、消去ベリファイ電圧Ｖｃｇｅｒｖを電圧Ｖ２＋βに設定した消去ベリファイ動作（１）を実行する。このような図３０に示す制御によれば、図２８及び図２９に示す制御よりも消去時間を短縮化することができる。

［第１１実施形態の第２変形例］
次に、図３１を参照して、第１１実施形態の第２変形例について説明する。上記図２８及び図２９に示した第１１実施形態は、消去パルス電圧Ｖｅｒａは、回数ｉに応じて一定のαだけステップアップされる。これに対して、図３１に示すように、第１１実施形態の第２変形例において、消去ベリファイ電圧Ｖｃｇｅｒｖ＝Ｖ２＋２βで「ＰＡＳＳ」と判定された後、消去パルス電圧Ｖｅｒａは、電圧α’（α’＜α）だけステップアップされる。

消去ベリファイ電圧Ｖｃｇｅｒｖ＝Ｖ２＋２βによるＰＡＳＳとの判定は、消去動作の完了が近付いていることを意味する。したがって、上記のように消去動作の完了が近付いた段階で消去パルス電圧のステップアップ幅をαからα’に小さくすることにより、過消去状態が発生する虞を小さくすることができる。

［第１２実施形態］
次に、図３２を参照して、第１２実施形態に係る不揮発性半導体記憶装置を説明する。この第１２実施形態の不揮発性半導体記憶装置の構成は、第１実施形態と同様でよい。ただし、第１２実施形態においては、消去動作の内容が前述の実施形態と異なっている。

この第１２実施形態の消去動作は、第１１実施形態と同様に、１つの消去パルス印加動作の後に、複数回の消去ベリファイ動作が実行されるものである。ただし、この第１２実施形態では、判定電圧Ｖｅｖ＝ＶＥよりも大きい消去ベリファイ電圧Ｖｃｇｅｒｖ＝Ｖ２＋２βを用いた消去ベリファイ動作（３）にて「ＰＡＳＳ」と判定した場合には、その後もう一度消去パルス印加動作を実行して、それにより消去動作を終了する。図３２では、消去パルス印加動作Ｘの後における消去ベリファイ動作（３）が「ＰＡＳＳ」と判定されたので、その後に消去パルス印加動作Ｘ＋１を実行し、その後は、消去ベリファイ動作は実行せず（省略）消去動作を終了する例を図示している。消去パルス印加動作Ｘ＋１により、判定電圧Ｖｅｖ＝ＶＥ＋γとして消去ベリファイ電圧Ｖｃｇｅｒｖ＝Ｖ２＋βを用いた消去ベリファイ動作でも「ＰＡＳＳ」になる場合には、このような動作モードが実行可能であり、消去動作に要する時間を短縮することができる。

［他の実施形態］
以上、実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、上記実施形態は、図４に示すように、ブロックＢＬＫ内の全てのワード線ＷＬに消去ベリファイ電圧Ｖｃｇｅｒｖを印加して、消去ベリファイ動作を実行する。しかしながら、消去ベリファイ動作時、図３３〜図３６に示すように、ブロックＢＬＫ内の一部のワード線ＷＬのみに消去ベリファイ電圧Ｖｃｇｅｒｖを印加して消去ベリファイ動作を実行してもよい。

図３３においては、先ず、ビット線ＢＬ側から数えて偶数番目のワード線ＷＬ２ｎ（ｎ＝０，１，２，…）に消去ベリファイ電圧Ｖｃｇｅｒｖが印加され、奇数番目のワード線ＷＬ２ｎ−１（ｎ＝１，２，３，…）に読出電圧Ｖｒｅａｄが印加される。すなわち、偶数番目のメモリセルＭＣだけを対象として、消去ベリファイ動作が実行される。この後、奇数番目のワード線ＷＬ２ｎ−１（ｎ＝１，２，３，…）に消去ベリファイ電圧Ｖｃｇｅｒｖが印加され、偶数番目のワード線ＷＬ２ｎ（ｎ＝１，２，…）に読出電圧Ｖｒｅａｄが印加される。すなわち、奇数番目のメモリセルＭＣだけを対象として、消去ベリファイ動作が実行される。以上のように、図３３に示す例は、２回に分けて、１つのブロックＢＬＫ内のメモリセルＭＣに対して消去ベリファイ動作を実行する。これにより、１つのブロックＢＬＫ内の全てのメモリセルＭＣに対して消去ベリファイ動作を実行する前述の実施形態よりも、図２９に示す例は、正確に消去ベリファイ動作を実行することができる。なお、奇数番目のメモリセルＭＣを対象として消去ベリファイ動作を実行した後、偶数番目のメモリセルＭＣを対象として消去ベリファイ動作を実行してもよい。

図３３に示した消去ベリファイ動作は、図３４に示すように、消去パルス印加動作の実行回数ｉが所定回数Ｘに達した後のみ適用するものとしてもよい。この場合、回数ｉに拘わらず、消去ベリファイ電圧Ｖｃｇｅｒｖを一定の電圧Ｖ２としてもよい。ここで、書込み動作／消去動作後にトンネル絶縁膜にトラップされた電子に起因して、消去ベリファイ動作は「ＰＡＳＳ」と判定されにくくなる（「寄生セル効果」と称する場合がある）。これに対し、奇数番目／偶数番目のメモリセルＭＣに対して交互に消去ベリファイ動作を行う事で、寄生セル効果を低減させることができる。すなわち、消去ベリファイ動作の対象とされるメモリセルに接続された選択ワード線ＷＬは、消去ベリファイ電圧Ｖｃｇｅｒｖを印加される一方、選択ワード線ＷＬに隣接する非選択ワード線ＷＬは、消去ベリファイ電圧Ｖｃｇｅｒｖよりも大きい読出電圧Ｖｒｅａｄを印加されることになる。その結果、寄生セル効果の影響を低減させ、メモリセルＭＣを導通させやすくすることができる。

図３５においては、ソース線ＳＬから最も近いワード線ＷＬ０に消去ベリファイ電圧Ｖｃｇｅｒｖが印加され、それ以外のワード線ＷＬ１，２，…に読出電圧Ｖｒｅａｄが印加される。すなわち、ソース線ＷＬから最も近いメモリセルＭＣ０だけを対象として、消去ベリファイ動作が実行される。ＮＡＮＤ型フラッシュメモリの書込み動作は、一般にソース線ＳＬに最も近いメモリセルＭＣ０から順に開始される。この場合、ワード線ＷＬ０に接続されたメモリセルＭＣ０は、その他のメモリセルＭＣ１〜３１に比べ書込み動作によるストレスを受ける機会が多く、同じデータを保持していても、他のメモリセルに比べトンネル絶縁膜に多くの電子がトラップされている場合が多い。すなわち、メモリセルＭＣ０は他のメモリセルＭＣ１〜３１に比べ深い位置（フローティングゲート電極に存在する電子を他のメモリセルよりも多く引き抜く）まで消去しなくては、消去ベリファイ動作で「ＰＡＳＳ」と判定されない。このような状況において、図３５に示す例のような消去動作を実行すれば、ワード線ＷＬ０に接続されたメモリセルＭＣ０のトンネル絶縁膜に加わるストレスを減らすことができる。

図３５に示した消去ベリファイ動作は、図３６に示すように、消去パルス印加動作の実行回数ｉが所定回数Ｘに達した後のみ適用するものとしてもよい。この場合、回数ｉに拘わらず、消去ベリファイ電圧Ｖｃｇｅｒｖを一定の電圧Ｖ２としてもよい。また、ワード線ＷＬ０に接続されたメモリセルＭＣ０の消去ベリファイが「ＰＡＳＳ」した後、メモリセルＭＣ０も含めメモリセルＭＣ０〜３１に対して消去ベリファイ動作を行うことにより、全てのメモリセルが消去状態となっていることを確認することができる。また、ワード線ＷＬ０に接続されたメモリセルＭＣ０の消去ベリファイ動作により「ＰＡＳＳ」と判定された後、メモリセルＭＣ０に接続されるワード線ＷＬ０に読出電圧Ｖｒｅａｄを印加し、その他のメモリセルＭＣ０〜３１に消去ベリファイ電圧Ｖｃｇｅｒｖを印加して消去ベリファイ動作を行うこともできる。その結果、全てのメモリセルが消去状態となっていることを確認することができる。更に、メモリセルＭＣ０に比較的高い電圧である読出電圧Ｖｒｅａｄが与えられることにより、寄生セル効果の影響を低減させ、メモリセルＭＣを導通させやすくすることができる。

１…メモリセルアレイ、 ２…センスアンプ回路、 ３…ロウデコーダ、 ４…コントローラ、 ５…入出力バッファ、 ６…ＲＯＭフューズ、 ７…電圧発生回路、 １１…昇圧回路、 １２…パルス発生回路。

Claims (6)

1. データが消去された消去状態、及びデータが書き込まれた書込み状態を記憶可能に構成された複数のメモリセルを直列接続してなるＮＡＮＤセルユニットを複数配列して構成されるメモリセルアレイと、
   制御回路とを備え、
   前記制御回路は、
   前記メモリセルに消去パルス電圧を印加して前記メモリセルを前記書込み状態から前記消去状態に変化させる消去パルス印加動作と、前記メモリセルに消去ベリファイ電圧を印加して複数の前記メモリセルが前記消去状態にあるか否かを判定する消去ベリファイ動作とを含む消去動作を実行し、
   前記制御回路は、１つの消去動作における前記消去パルス印加動作の実行回数が所定回数に達した場合に前記消去ベリファイ動作の実行条件を変化させる
   ように構成されたことを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、前記消去ベリファイ動作により前記消去動作の完了が判定されるまで、前記消去パルス電圧の電圧値を増加させつつ複数回の前記消去パルス印加動作を繰り返し実行可能に構成され、
   １つの消去動作における前記消去パルス印加動作の実行回数が前記所定回数に達した場合に、前記消去ベリファイ動作における前記消去ベリファイ電圧の値を上昇させる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御回路は、前記消去ベリファイ動作により前記消去動作の完了が判定されるまで、前記消去パルス電圧の電圧値を増加させつつ複数回の前記消去パルス印加動作を繰り返し実行可能に構成され、
   前記消去ベリファイ動作により前記消去状態でないと判定された前記ＮＡＮＤセルユニットの数が許容数以下となった場合に前記消去動作を終了させ、
   一つの消去動作における前記消去パルス印加動作の実行回数が所定回数に達した場合に前記許容数を増加させるように構成された
   ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
4. 前記所定回数は、前記消去パルス印加動作を繰り返し可能な最大回数である
   ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
5. 前記制御回路は、前記消去ベリファイ動作を実行する際、
   前記ＮＡＮＤセルユニット中の奇数番目の前記メモリセル及び偶数番目の前記メモリセルの一方を対象として第１の消去ベリファイ動作を実行した後、
   他方を対象として第２の記消去ベリファイ動作を実行するよう構成された
   ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
6. 前記制御回路は、前記ＮＡＮＤセルユニット中の特定のメモリセルのみを対象として前記消去ベリファイ動作を実行する
   ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。

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