JP2012069186A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP2012069186A JP2012069186A JP2010211864A JP2010211864A JP2012069186A JP 2012069186 A JP2012069186 A JP 2012069186A JP 2010211864 A JP2010211864 A JP 2010211864A JP 2010211864 A JP2010211864 A JP 2010211864A JP 2012069186 A JP2012069186 A JP 2012069186A
- Authority
- JP
- Japan
- Prior art keywords
- write
- voltage
- pulse voltage
- write pulse
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
【課題】メモリセルに与えられるストレスを緩和し、不揮発性半導体記憶装置の信頼性を高める。
【解決手段】不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、制御部とを備える。制御部は、データ書き込みのため選択メモリセルに対し書き込みパルス電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及びデータ書き込みが完了しなかった場合に書き込みパルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御を司る。制御部は、書き込み動作中、少なくとも最初に発生させる第1の書き込みパルス電圧を第1の傾きで立ち上げた後、第1の書き込みパルス電圧の後に発生させる第2の書き込みパルス電圧を第1の傾きよりも大きい第2の傾きで立ち上げて書き込み動作を実行する。
【選択図】図5
【解決手段】不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、制御部とを備える。制御部は、データ書き込みのため選択メモリセルに対し書き込みパルス電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及びデータ書き込みが完了しなかった場合に書き込みパルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御を司る。制御部は、書き込み動作中、少なくとも最初に発生させる第1の書き込みパルス電圧を第1の傾きで立ち上げた後、第1の書き込みパルス電圧の後に発生させる第2の書き込みパルス電圧を第1の傾きよりも大きい第2の傾きで立ち上げて書き込み動作を実行する。
【選択図】図5
Description
本明細書に記載の実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。
NAND型フラッシュメモリのメモリセルアレイは、複数のメモリセルを直列接続したNANDセルユニットを配列して構成される。各NANDセルユニットの両端は、それぞれ選択ゲートトランジスタを介してビット線とソース線に接続される。NANDセルユニット内のメモリセルの制御ゲート電極はそれぞれ異なるワード線に接続される。NANDセルユニット内では、複数のメモリセルがソース、ドレインを共有して直列接続される。NAND型フラッシュメモリは、選択ゲートトランジスタや、それらのビット線コンタクトやソース線コンタクトを複数のメモリセルで共有するため、単位メモリセルのサイズを小さくすることができる。また、NAND型フラッシュメモリは、ワード線やメモリセルの素子領域の形状が単純なストライプ状に近いため微細化に向いており、大容量のフラッシュメモリが実現されている。
NAND型フラッシュメモリでは、データ書き込みと消去は、多くのメモリセルに対して同時にFNトンネル電流を流すことにより行われる。具体的に、データ書き込みは、1本のワード線を共有するメモリセルの集合を1ページとしてページ単位で行われる。データ書き込み動作後には、メモリセルに対して正確にデータが書き込まれたか否かを確認するベリファイ読み出し(書き込みベリファイ)動作が行われる。書き込みベリファイ動作の結果、メモリセルに十分にデータが書き込まれていないと判断される場合には、書き込みパルス電圧を段階的に上昇させて(ステップアップさせて)同様の書き込み動作、書き込みベリファイ動作が繰り返される。
また、NAND型フラッシュメモリのデータ消去は、ワード線及び選択ゲート線を共有するNANDセルユニットの集合として定義されるブロック単位で行われる。ブロック単位のデータ消去に際しても、メモリセルが消去状態になったか否か、すなわちメモリセルの閾値電圧が一定の閾値電圧範囲に含まれるか否かを確認するためのベリファイ読み出し(消去ベリファイ)動作が必要になる。消去ベリファイ動作の結果、消去が十分になされていないと判断される場合には、消去電圧を段階的に上昇させて(ステップアップさせて)同様の消去動作、消去ベリファイ動作が繰り返される。
ところで、1つのメモリセルに対し書き込み・消去動作が繰り返し行われると、メモリセルのトンネル絶縁膜が徐々に劣化し、NAND型フラッシュメモリの信頼性が低下するという問題がある。このため、書き込み電圧、消去電圧によりメモリセルに与えられるストレスをできるだけ緩和することが望まれている。メモリセルへのストレスを緩和することは、NAND型フラッシュメモリの信頼性を高めるとともに、メモリセルの長寿命化に寄与する。
本発明は、メモリセルに与えられるストレスを緩和し、不揮発性半導体記憶装置の信頼性を高めることを目的とする。
本発明の一の実施の形態に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、制御部とを備える。制御部は、データ書き込みのため選択メモリセルに対し書き込みパルス電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及びデータ書き込みが完了しなかった場合に書き込みパルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御を司る。制御部は、書き込み動作中、少なくとも最初に発生させる第1の書き込みパルス電圧を第1の傾きで立ち上げた後、第1の書き込みパルス電圧の後に発生させる第2の書き込みパルス電圧を第1の傾きよりも大きい第2の傾きで立ち上げて書き込み動作を実行する。
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
[第1の実施の形態]
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の概略構成を示す図である。図1に示すように、NAND型フラッシュメモリ21は、メモリセルアレイ1と、センスアンプ回路2と、ロウデコーダ3と、コントローラ4と、入出力バッファ5と、ROMフューズ6と、電圧発生回路7から構成されている。コントローラ4は、メモリセルアレイ1に対する制御部を構成するものである。
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の概略構成を示す図である。図1に示すように、NAND型フラッシュメモリ21は、メモリセルアレイ1と、センスアンプ回路2と、ロウデコーダ3と、コントローラ4と、入出力バッファ5と、ROMフューズ6と、電圧発生回路7から構成されている。コントローラ4は、メモリセルアレイ1に対する制御部を構成するものである。
メモリセルアレイ1は、NANDセルユニット10がマトリクス配列されて構成されている。一つのNANDセルユニット10は、直列に接続された複数のメモリセルMC(MC0、MC1、・・・、MC31)と、その両端に接続される選択ゲートトランジスタS1、S2により構成されている。
図示は省略するが、1つのメモリセルMCは、周知の積層ゲート型の構造とすることができる。メモリセルMCは、ドレインとソースとの間に形成されたゲート絶縁膜(トンネル絶縁膜)上に形成された電荷蓄積層としての浮遊ゲート電極と、その浮遊ゲート電極上に、ゲート間絶縁膜を介して形成された制御ゲート電極とを有する。NANDセルユニット10内のメモリセルMCの制御ゲート電極はそれぞれ異なるワード線WL(WL0、WL1、・・・、WL31)に接続されている。
選択ゲートトランジスタS1のソースは共通ソース線CELSRCに接続され、選択ゲートトランジスタS2のドレインはビット線BLに接続されている。選択ゲートトランジスタS1、S2のゲートはワード線WLと並行する選択ゲート線SG1、SG2にそれぞれ接続されている。1本のワード線を共有するメモリセルMCの集合は、1ページを構成する。メモリセルMCが多値データを記憶する場合や、偶数番と奇数番のビット線を切り替えて制御する場合は、1本のワード線を共有するメモリセルMCの集合は2ページ以上の複数ページを構成することもある。
図1に示すように、ワード線WLと選択ゲート線SG1、SG2を共有する複数のNANDセルユニット10の集合は、データ消去の単位となるブロックBLKを構成する。メモリセルアレイ1には、ビット線BL方向に複数のブロックBLK(BLK0、BLK1、・・・、BLKn)が構成される。これらの複数のブロックを含むメモリセルアレイ1は、シリコン基板の一つのセルウェル(CPWELL)内に形成されている。
メモリセルアレイ1のビット線BLには、複数のセンスアンプSAを有するセンスアンプ回路2が接続されている。センスアンプSAは、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する。センスアンプ回路2はカラム選択ゲートを有する。ロウデコーダ(ワード線ドライバWDRVを含む)3は、ワード線WL及び選択ゲート線SG1、SG2を選択して駆動する。
データ入出力バッファ5は、センスアンプ回路2と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ4は、書き込みイネーブル信号WEn、読み出しイネーブル信号REn、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の外部制御信号を受けて、メモリ動作の全般の制御を行う。
具体的に、コントローラ4は、コマンドインタフェースやアドレス保持・転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路2に転送され、アドレスデータはロウデコーダ3やセンスアンプ回路2に転送される。またコントローラ4は、外部制御信号に基づいて、読み出し、書き込み、又は消去動作のシーケンス制御、印加電圧の制御等を行う。
電圧発生回路7は、昇圧回路11と、パルス発生回路12とを備えている。昇圧回路11は、周知の複数個のチャージポンプ回路CP(CP1、CP2、・・・、CPn)から構成され得る。電圧発生回路7は、コントローラ4からの制御信号に基づいて、駆動されるチャージポンプ回路CPの数を切り替え、さらにパルス発生回路12を制御して、所望のパルス電圧を発生させる。駆動されるチャージポンプ回路CPの数を切り替えるのは、後述するように、パルス電圧の立ち上がり時間(波形の鈍りの度合)を変化させるためである。
図2は、メモリセルMCに記憶されるデータと閾値電圧の関係を示す図である。二値記憶の場合、メモリセルMCが負の閾値電圧を有している場合を論理“1”データを保持する“1”セル、正の閾値電圧を有している場合を論理“0”データを保持する“0”セルと定義する。メモリセルMCを“1”データ状態にする動作を消去動作、“0”状態にする動作を書き込み動作とする。
[消去動作]
NAND型フラッシュメモリでは、データ消去動作は通常ブロック単位で行われる。データ消去動作では、セルウェル(CPWELL)に消去パルス電圧Vera(10V〜30V程度)が、選択ブロック内の全ワード線WLに0Vが印加される。FNトンネル電流により各メモリセルMCの浮遊ゲート電極の電荷がセルウェル側に引き抜かれ、メモリセルMCの閾値電圧が低下する。この時、選択ゲートトランジスタS1、S2のゲート酸化膜が破壊されないようにするため、選択ゲート線SG1、SG2はフローティング状態とする。
NAND型フラッシュメモリでは、データ消去動作は通常ブロック単位で行われる。データ消去動作では、セルウェル(CPWELL)に消去パルス電圧Vera(10V〜30V程度)が、選択ブロック内の全ワード線WLに0Vが印加される。FNトンネル電流により各メモリセルMCの浮遊ゲート電極の電荷がセルウェル側に引き抜かれ、メモリセルMCの閾値電圧が低下する。この時、選択ゲートトランジスタS1、S2のゲート酸化膜が破壊されないようにするため、選択ゲート線SG1、SG2はフローティング状態とする。
また、ビット線BL及びソース線CELSRCもフローティング状態とする。なお、消去動作後の消去ベリファイ動作の結果に従って、再度の消去動作が実行される。再度の消去動作時には、消去パルス電圧Veraは、電圧ΔVずつステップアップされ、そのステップアップ後の電圧Vera+ΔVを用いて消去動作が実行される。
[書き込み動作]
図3は、書き込み動作時にNANDセルユニットに印加される電圧を説明する図である。書き込み動作は、ページ単位で実行される。書き込み動作中、選択ブロック内の選択されたワード線(WL1)には書き込みパルス電圧Vpgm(約10V〜25V)を印加する。また、非選択ワード線(WL0、WL2、WL3・・・)には書き込み中間電圧Vpass(約5V〜15V)を印加し、選択ゲート線SG2には、Vddを印加する。
図3は、書き込み動作時にNANDセルユニットに印加される電圧を説明する図である。書き込み動作は、ページ単位で実行される。書き込み動作中、選択ブロック内の選択されたワード線(WL1)には書き込みパルス電圧Vpgm(約10V〜25V)を印加する。また、非選択ワード線(WL0、WL2、WL3・・・)には書き込み中間電圧Vpass(約5V〜15V)を印加し、選択ゲート線SG2には、Vddを印加する。
この書き込み動作に先立って、ビット線BL及びNANDセルユニット10は、書き込みデータに応じてプリチャージされる。具体的には、“0”データを書き込む場合には、センスアンプ回路2からビット線BLに0Vが印加される。このビット線電圧は、選択ゲートトランジスタS2及び非選択メモリセルMCを介して選択ワード線WL1に接続されたメモリセルMCのチャネルまで転送される。従って、上述の書き込み動作条件下で選択メモリセルMCのチャネルから浮遊ゲート電極に電荷が注入され、メモリセルMCの閾値電圧が正側にシフトする(“0”セル)。
“1”書き込み(即ち選択メモリセルMCに“0”データを書き込まない、書き込み禁止)の場合は、ビット線BLに電圧Vddが印加される。このビット線電圧Vddが、選択ゲートトランジスタS2の閾値電圧分低下してNANDセルユニットのチャネルに転送された後、チャネルはフローティング状態にされる。これにより、上述した書き込みパルス電圧Vpgmや中間電圧Vpassを印加したとき、チャネル電圧が容量カップリングによって上昇し、浮遊ゲート電極への電荷注入が行われない。従って、メモリセルMCは“1”データを保持する。
消去動作と同様に、後述する書き込みベリファイ動作の結果に従って、再度の書き込み動作が実行される。再度の書き込み動作時には、書き込みパルス電圧Vpgmは、電圧ΔVずつステップアップされ、そのステップアップ後の電圧Vpgm+ΔVを用いて書き込み動作が実行される。また、少なくとも最初に与えられる書き込みパルス電圧Vpgm0は、その後に与えられる書き込みパルス電圧Vpgmよりも立ち上がり時間が長い、いわば鈍った波形を有するパルス電圧とされる。書き込みパルス電圧Vpgmの波形については後に詳述する。
[読み出し動作]
データ読み出し動作は、NANDセルユニット10内の選択メモリセルMCが接続されたワード線WL(選択ワード線WL1)に読み出し電圧0Vを与える。また、非選択メモリセルMCが接続されたワード線WL(非選択ワード線WL0、WL2、WL3・・・)には読み出しパス電圧Vread(約3V〜8V程度)を印加する。このとき、NANDセルユニット10に電流が流れるか否かをセンスアンプ回路2で検出して、データの判定を行う。
データ読み出し動作は、NANDセルユニット10内の選択メモリセルMCが接続されたワード線WL(選択ワード線WL1)に読み出し電圧0Vを与える。また、非選択メモリセルMCが接続されたワード線WL(非選択ワード線WL0、WL2、WL3・・・)には読み出しパス電圧Vread(約3V〜8V程度)を印加する。このとき、NANDセルユニット10に電流が流れるか否かをセンスアンプ回路2で検出して、データの判定を行う。
[書き込みベリファイ動作]
データ読み出し時、設定された閾値電圧状態と読み出し電圧0Vとの間には、データの信頼性を保証するマージンが必要である。従って、データ消去動作及び書き込み動作において、“0”データの閾値電圧分布の下限値Vpv及び“1”データの閾値電圧分布の上限値Vevが、電圧0Vとの間で適切なマージンを有するような制御が必要となる(図2参照)。
データ読み出し時、設定された閾値電圧状態と読み出し電圧0Vとの間には、データの信頼性を保証するマージンが必要である。従って、データ消去動作及び書き込み動作において、“0”データの閾値電圧分布の下限値Vpv及び“1”データの閾値電圧分布の上限値Vevが、電圧0Vとの間で適切なマージンを有するような制御が必要となる(図2参照)。
そのため、前述のような書き込み動作において書き込みパルス電圧Vpgmを印加した後に、選択メモリセルMCの閾値電圧がその下限値Vpv以上になっていることを確認するためのベリファイ読み出し(書き込みベリファイ)動作を行う。消去動作の場合には、前述のような消去パルス電圧印加動作を行った後に、消去メモリセルの閾値電圧がその分布の上限値Vev以下になっていることを確認するためのベリファイ読み出し(消去ベリファイ)動作を行う。
図4は、書き込みベリファイ動作時にNANDセルユニット10に印加される電圧を説明する図である。書き込みベリファイ動作は、上述の読み出し動作とほぼ同様の動作である。すなわち、非選択メモリセルMCが接続されたワード線WL(非選択ワード線WL0、WL2、WL3・・・)及び選択ゲート線SG1、SG2には読み出しパス電圧Vread(約3V〜8V程度)を印加する。また、ビット線BLには電圧Vdd、共通ソース線CELSRCには0Vを印加する。ここで、選択メモリセルMCが接続されたワード線WL(選択ワード線WL1)に書き込みベリファイ電圧Vpvを与える。このとき、NANDセルユニット10に電流が流れるか否かをセンスアンプ回路2で検出して、データの判定を行う。
選択メモリセルMCがデータ“0”状態に書き込まれていれば、上述の書き込みベリファイ動作によっても、NANDセルユニット10内には電流が流れない。一方、選択メモリセルMCの閾値電圧がデータ“0”状態の分布まで到達していないとき、NANDセルユニット10内には電流が流れる。選択メモリセルMCがデータ“0”状態に書き込まれていることが検出されたら、選択メモリセルMCの書き込みが十分に行われたことになり、書き込み動作を終了する。もし選択メモリセルMCがデータ“0”状態に書き込まれていなければ、選択メモリセルに対して、再度書き込み動作を行う。
[ステップアップ動作]
図5は、書き込みベリファイ動作後において再度書き込み動作を行う場合に、書き込みパルス電圧Vpgmがステップアップする様子を示す図である。再度書き込み動作を行う場合、書き込みパルス電圧Vpgmは、初期値Vpgm0よりもステップアップ値ΔV(>0)だけ大きい電圧(Vpgm0+ΔV)に設定される(図5参照)。この再設定後の大きな書き込みパルス電圧Vpgm=Vpgm0+ΔVによっても書き込み不十分のメモリセルMCがある場合、更にステップアップ値ΔVだけ書き込み電圧を大きくするステップアップ動作を行う(Vpgm=Vpgm0+2ΔVとする)。以下、データ書き込みが完了するまで書き込み動作、書き込みベリファイ動作、ステップアップ動作を繰り返す。繰り返し回数が多くなるほど、書き込みパルス電圧VpgmはΔVずつステップアップする。なお、ステップアップ幅は均等にΔVずつ増加させるものに限られず、書き込みパルス電圧Vpgmは1つ前の書き込み電圧より大きくなるような値であればよい。
図5は、書き込みベリファイ動作後において再度書き込み動作を行う場合に、書き込みパルス電圧Vpgmがステップアップする様子を示す図である。再度書き込み動作を行う場合、書き込みパルス電圧Vpgmは、初期値Vpgm0よりもステップアップ値ΔV(>0)だけ大きい電圧(Vpgm0+ΔV)に設定される(図5参照)。この再設定後の大きな書き込みパルス電圧Vpgm=Vpgm0+ΔVによっても書き込み不十分のメモリセルMCがある場合、更にステップアップ値ΔVだけ書き込み電圧を大きくするステップアップ動作を行う(Vpgm=Vpgm0+2ΔVとする)。以下、データ書き込みが完了するまで書き込み動作、書き込みベリファイ動作、ステップアップ動作を繰り返す。繰り返し回数が多くなるほど、書き込みパルス電圧VpgmはΔVずつステップアップする。なお、ステップアップ幅は均等にΔVずつ増加させるものに限られず、書き込みパルス電圧Vpgmは1つ前の書き込み電圧より大きくなるような値であればよい。
[書き込みパルス電圧の立ち上がり時間の制御]
以上説明したように、書き込みパルス電圧Vpgmは、書き込みベリファイ動作の結果に従って電圧ΔVずつステップアップする。そして、図5に示すように、少なくとも最初に与えられる書き込みパルス電圧Vpgm0は、その後に与えられる書き込みパルス電圧Vpgmよりも立ち上がり時間が長い、いわば鈍った波形を有するパルス電圧とされる(図5の符号A)。電圧発生回路7内の昇圧回路11は、前述の通り、複数個のチャージポンプ回路CP1、CP2・・・を有している。駆動させるチャージポンプ回路CPの数を増やすことにより、昇圧パルス電圧Vpgmの立ち上がり時間(電圧変化曲線の傾き)を変化させることができる。例えば、図6の符号Aから符号Dに示すように、4つの異なる昇圧パルス電圧Vpgmの立ち上がり時間(電圧変化曲線の傾き)を選択することができる。
以上説明したように、書き込みパルス電圧Vpgmは、書き込みベリファイ動作の結果に従って電圧ΔVずつステップアップする。そして、図5に示すように、少なくとも最初に与えられる書き込みパルス電圧Vpgm0は、その後に与えられる書き込みパルス電圧Vpgmよりも立ち上がり時間が長い、いわば鈍った波形を有するパルス電圧とされる(図5の符号A)。電圧発生回路7内の昇圧回路11は、前述の通り、複数個のチャージポンプ回路CP1、CP2・・・を有している。駆動させるチャージポンプ回路CPの数を増やすことにより、昇圧パルス電圧Vpgmの立ち上がり時間(電圧変化曲線の傾き)を変化させることができる。例えば、図6の符号Aから符号Dに示すように、4つの異なる昇圧パルス電圧Vpgmの立ち上がり時間(電圧変化曲線の傾き)を選択することができる。
例えば、通常時には符号Dの波形を選択するために多くの数(例えばL個)のチャージポンプ回路CPを駆動させる。一方、最初に与えられる書き込みパルス電圧Vpgm0を印加するときには、通常時よりも少ない数(例えばM個(L>M))のチャージポンプ回路CPを駆動させて、符号Aの波形を選択することができる。これにより、書き込みパルス電圧Vpgm0の波形の立ち上がりを鈍らせることができ、メモリセルMCのトンネル絶縁膜に与えられるストレスを緩和することができる。このストレスの緩和について、図7及び図8を参照して説明する。
図7及び図8は、それぞれ、書き込み動作において最初に印加される書き込みパルス電圧Vpgm0の立ち上がり時間(電圧変化曲線の傾き)の違いによるメモリセルMCへの影響の違いを模式的に示す図である。図7及び図8は、メモリセルMCの断面図を模式的に示している。メモリセルMCは、セルウェルCPWELL、トンネル絶縁膜22、浮遊ゲート電極23、ゲート間絶縁膜24、制御ゲート電極25を有する。
図7に示すように、電圧値Vpgm0への立ち上がり時間が極めて短い場合、電圧値Vpgm0に達した時刻t1において、浮遊ゲート電極23には電荷は、ほとんど蓄積されていない。このため、セルウェルCPWELLと浮遊ゲート電極23との間のトンネル絶縁膜22に対して大きな電界が発生する。一方、図8に示すように、電圧値Vpgm0への立ち上がり時間が長い場合、その立ち上がりの過程において電荷が徐々に浮遊ゲート電極23に蓄積される。電圧値Vpgm0に達した時刻t2においては、図7の例に比して多数の電荷が蓄積されている。従って、セルウェルCPWELLと浮遊ゲート電極23との間のトンネル絶縁膜22に発生する電界は、図7の場合に比べ小さくすることができる。
このように、本実施の形態では、書き込み動作において最初に印加される書き込みパルス電圧Vpgm0の立ち上がり時間を、その後に印加される書き込みパルス電圧Vpgmに比べて長くする。浮遊ゲート電極23への蓄積電荷が少ない書き込み動作の初期段階において、立ち上がり時間の短い書き込みパルス電圧Vpgmを用いると、メモリセルMCのトンネル絶縁膜22へのストレスが大きくなり、メモリセルMCの劣化を早めることになる。メモリセルMCが劣化すると、データ“1”から“0”に変化しやすい(書き込まれ易い)メモリセルMCの割合を増加させ、誤書き込みの虞を大きくする。図8に示すような立ち上がり時間の長い、波形の鈍った書き込みパルス電圧を用いることで、メモリセルMCのトンネル絶縁膜22へのストレスを緩和することができる。
なお、図5に示すように、最初に印加される書き込みパルス電圧Vpgm0のパルス幅がWp、書き込みパルス電圧Vpgm0の所定値(飽和値)までの立ち上がり曲線の部分の幅がtである場合、Wp/3≦tの関係が満たされるようにすることが、ストレス緩和の観点から好適である。ここで、幅tの立ち上がり曲線部分以降の電圧は、一定であってもよいし、徐々に上昇(飽和状態)するのでもよい。この式を満たすような書き込みパルス電圧を加えることにより、書き込み・消去を繰り返した後の“1”セルの閾値分布の上限を低くすることができる。すなわち、“1”セルから“0”セルへの誤書き込みを防止することができる。
最初に印加される書き込みパルス電圧Vpgm0により、多くの電荷が浮遊ゲート電極23へと注入された場合、その後の書き込み動作(電圧Vpgm0+n・ΔV)では、立ち上がり時間の短い通常の書き込みパルス電圧を用いることが、好ましい(図5参照)。すなわち、電圧発生回路7において、すべてのチャージポンプ回路CPを駆動させて書き込みパルス電圧を発生させるのが好ましい。電荷が多く蓄積されているのであれば、立ち上がり時間の短い通常の書き込みパルス電圧を用いたとしても、トンネル絶縁膜22に発生する電界が強くなることはなく、大きなストレスは発生しないからである。むしろ、立ち上がり時間の短い書き込みパルス電圧を用いた方が、書き込み時間の短縮につながる。
なお、書き込み動作の最初の書き込みパルス電圧Vpgm0の印加において、チャージポンプ回路CPのうち何個を駆動させるかは、例えば図1に示すROMフューズ6に、電圧設定データとして格納しておくことができる。コントローラ6は、この電圧設定データに従って、駆動すべきチャージポンプ回路CPの数を決定することができる。
[第2の実施の形態]
次に、本発明の第2の実施の形態を図9を参照して説明する。この実施の形態は、最初の書き込みパルス電圧Vpgm0の印加時だけでなく、2回目の書き込みパルス電圧Vpgm0+ΔVの印加時にも鈍った波形を用いる点で、第1の実施の形態と異なっている(図9の符号B)。このように、鈍った波形の書き込みパルス電圧の回数を増やすことにより、より一層メモリセルMCのトンネル絶縁膜へのストレスを低減することができる。
次に、本発明の第2の実施の形態を図9を参照して説明する。この実施の形態は、最初の書き込みパルス電圧Vpgm0の印加時だけでなく、2回目の書き込みパルス電圧Vpgm0+ΔVの印加時にも鈍った波形を用いる点で、第1の実施の形態と異なっている(図9の符号B)。このように、鈍った波形の書き込みパルス電圧の回数を増やすことにより、より一層メモリセルMCのトンネル絶縁膜へのストレスを低減することができる。
ここで、最初の書き込みパルス電圧Vpgm0と、2回目の書き込みパルス電圧Vpgm0+ΔVとで、駆動するチャージポンプ回路CPの個数を異ならせてもよい。例えば、最初の書き込みパルス電圧Vpgm0はチャージポンプ回路CPを2個駆動させ、2回目の書き込みパルス電圧Vpgm0+ΔVはチャージポンプ回路CPを4個駆動させて、パルス電圧を生成することができる。これにより、最初の書き込みパルス電圧Vpgm0は図6に示す波形Aとし、2回目の書き込みパルス電圧Vpgm0+ΔVを図6に示す波形Bの立ち上がりとすることもできる。
図9では、鈍った波形の書き込みパルス電圧の回数を2回として説明したが、本発明はこれに限定されるものではなく、鈍った波形の書き込みパルス電圧Vpgmの回数は、それ以上であってもかまわない。回数の指定は、上述の通りROMフューズ6に格納された制御データに従って行うことができる。あるいは、コントローラ4が、特定のブロックBLKに対する書き込み/消去回数、書き込み動作時のループ回数(ステップアップ回数)、消去動作時のループ回数(ステップアップ回数)等のデータを記憶しておき、これらのデータに基づいて、鈍った波形の書き込みパルス電圧Vpgmの回数を適宜制御してもよい。また、複数回印加する書き込みパルス電圧Vpgmの波形を図6に示す波形A〜波形Dのいずれの波形とするかも適宜制御することができる。この場合、書き込みパルス電圧Vpgmは、書き込みパルス電圧Vpgmの回数が増えるに従い、波形の立ち上がりが急峻になるように設定する。
[第3の実施の形態]
次に、本発明の第3の実施の形態を図10を参照して説明する。この実施の形態は、書き込みパルス電圧Vpgmに加えて、書き込み動作時に非選択のメモリセルMCに印加する中間電圧Vpassにも鈍った波形を用いる点で、第1の実施の形態と異なっている。例えば、図10に破線で示すように、中間電圧Vpassの立ち上がり時間として、4つの異なる立ち上がり時間(電圧変化曲線の傾き)を選択することができる(符号H〜符号K参照)。中間電圧の立ち上がり時間は、前述の通り、駆動させるチャージポンプ回路CPの数を増やすことにより、制御することができる。
次に、本発明の第3の実施の形態を図10を参照して説明する。この実施の形態は、書き込みパルス電圧Vpgmに加えて、書き込み動作時に非選択のメモリセルMCに印加する中間電圧Vpassにも鈍った波形を用いる点で、第1の実施の形態と異なっている。例えば、図10に破線で示すように、中間電圧Vpassの立ち上がり時間として、4つの異なる立ち上がり時間(電圧変化曲線の傾き)を選択することができる(符号H〜符号K参照)。中間電圧の立ち上がり時間は、前述の通り、駆動させるチャージポンプ回路CPの数を増やすことにより、制御することができる。
中間電圧Vpassの立ち上がり波形は、書き込みパルス電圧の回数に基づいて選択することができる。例えば、最初及び2回目の書き込みパルス電圧Vpgmを印加する際には、符号Hで示される立ち上がりの波形とし、それ以降の書き込みパルス電圧Vpgm印加の際には符号Jで示される立ち上がりの波形とすることができる。また、中間電圧Vpassの立ち上がり波形は、書き込みパルス電圧Vpgmの立ち上がりの波形に対応するように選択することもできる。例えば、書き込みパルス電圧Vpgmの立ち上がりが符号Aで示される波形の場合に符号Hで示される立ち上がりの波形とし、書き込みパルス電圧Vpgmの立ち上がりが符号Bで示される波形の場合に符号Iで示される立ち上がりの波形とし、書き込みパルス電圧Vpgmの立ち上がりが符号Cで示される波形の場合に符号Jで示される立ち上がりの波形とし、書き込みパルス電圧Vpgmの立ち上がりが符号Dで示される波形の場合に符号Kで示される立ち上がりの波形とすることもできる。中間電圧Vpassの波形の立ち上がりを鈍らせることにより、非選択のメモリセルMCのトンネル絶縁膜に与えられるストレスを緩和し、また、非選択のメモリセルMCに対する誤書き込みの発生も抑制することができる。
[第4の実施の形態]
次に、本発明の第4の実施の形態を図11を参照して説明する。この実施の形態は、書き込み動作における鈍った波形の書き込みパルス電圧のパルス幅を、通常の波形鈍りのない書き込みパルス電圧のパルス幅に比べ長くする点で、前述の実施の形態と異なっている。ここで、図11に示す書き込みパルス電圧は、上記の実施の形態と同様、立ち上がりから鈍った波形を有する。一方、時間t3で電圧が飽和し、時刻t3以降の電圧値が一定となる部分が、前記の実施の形態に比べ長くされている。すなわち波形の鈍りを持たせるとともに、時刻t3以降に電圧が飽和する部分を長く設定し、全体としてパルス幅を長くする。その結果、高い電圧で一定時間書き込み動作を行うため、トンネル絶縁膜22へのストレスを緩和しつつ書き込み動作の完了を早めることができる。
次に、本発明の第4の実施の形態を図11を参照して説明する。この実施の形態は、書き込み動作における鈍った波形の書き込みパルス電圧のパルス幅を、通常の波形鈍りのない書き込みパルス電圧のパルス幅に比べ長くする点で、前述の実施の形態と異なっている。ここで、図11に示す書き込みパルス電圧は、上記の実施の形態と同様、立ち上がりから鈍った波形を有する。一方、時間t3で電圧が飽和し、時刻t3以降の電圧値が一定となる部分が、前記の実施の形態に比べ長くされている。すなわち波形の鈍りを持たせるとともに、時刻t3以降に電圧が飽和する部分を長く設定し、全体としてパルス幅を長くする。その結果、高い電圧で一定時間書き込み動作を行うため、トンネル絶縁膜22へのストレスを緩和しつつ書き込み動作の完了を早めることができる。
所定回数の書き込みパルス電圧Vpgmにより、多くの電荷が浮遊ゲート電極23へと注入された場合、その後の書き込み動作(電圧Vpgm0+n・ΔV)では、パルス幅の短い書き込みパルス電圧を用いることが、好ましい(図11参照)。電荷が多く蓄積されているのであれば、パルス幅の短い書き込みパルス電圧を用いた方が、書き込み時間の短縮につながる。パルス幅の指定は、上述の通りROMフューズ6に格納された制御データに従って行うことができる。あるいは、コントローラ4が、特定のブロックBLKに対する書き込み/消去回数、書き込み動作時のループ回数(ステップアップ回数)、消去動作時のループ回数(ステップアップ回数)等のデータを記憶しておき、これらのデータに基づいて、鈍った波形の書き込みパルス電圧Vpgmのパルス幅を適宜制御してもよい。
[第5の実施の形態]
次に、本発明の第5の実施の形態を図12及び図13を参照して説明する。この実施の形態は、最初の書き込みパルス電圧Vpgm0による書き込み動作後の書き込みベリファイ動作を省略している点で、上述の実施の形態と異なっている。図12に示す例では、鈍った波形の最初の書き込みパルス電圧Vpgm0による書き込み動作後、書き込みパルス電圧を立ち下げることなく、直ちにステップアップされた書き込みパルス電圧Vpgm0+ΔVを用いた次の書き込み動作に移行する。図13に示す例では、鈍った波形の最初の書き込みパルス電圧Vpgm0による書き込み動作後、書き込みパルス電圧を立ち下げている。しかし、図13に示す例でも書き込みパルス電圧を立ち下げた後に書き込みベリファイ動作を実行せず、ステップアップされた書き込みパルス電圧Vpgm0+ΔVを用いた次の書き込み動作に移行する。最初の書き込みパルス電圧Vpgm0のみでは、書き込みが完了する可能性は低いため、その後の書き込みベリファイ動作を省略し、これにより書き込み時間の短縮を図るものである。
次に、本発明の第5の実施の形態を図12及び図13を参照して説明する。この実施の形態は、最初の書き込みパルス電圧Vpgm0による書き込み動作後の書き込みベリファイ動作を省略している点で、上述の実施の形態と異なっている。図12に示す例では、鈍った波形の最初の書き込みパルス電圧Vpgm0による書き込み動作後、書き込みパルス電圧を立ち下げることなく、直ちにステップアップされた書き込みパルス電圧Vpgm0+ΔVを用いた次の書き込み動作に移行する。図13に示す例では、鈍った波形の最初の書き込みパルス電圧Vpgm0による書き込み動作後、書き込みパルス電圧を立ち下げている。しかし、図13に示す例でも書き込みパルス電圧を立ち下げた後に書き込みベリファイ動作を実行せず、ステップアップされた書き込みパルス電圧Vpgm0+ΔVを用いた次の書き込み動作に移行する。最初の書き込みパルス電圧Vpgm0のみでは、書き込みが完了する可能性は低いため、その後の書き込みベリファイ動作を省略し、これにより書き込み時間の短縮を図るものである。
なお、図12及び図13に示すように、ステップアップされた書き込みパルス電圧Vpgm0+ΔVへの立ち上がりも鈍りを有するように、パルス電圧の波形を形成することが可能である。このような波形は、複数のチャージポンプ回路CPを適宜組み合わせることにより、容易に発生させることができる。
[第6の実施の形態]
次に、本発明の第6の実施の形態を図14を参照して説明する。この実施の形態は、鈍った波形の最初の書き込みパルス電圧Vpgm0による書き込み動作後、書き込みベリファイ動作を実行し、その後の通常の書き込みパルス電圧Vpgm0+n・ΔVの印加時は、書き込みベリファイ動作は1回おきに行う点で上述の実施の形態と異なっている。これによっても、書き込みベリファイ動作の時間を短縮することにより、書き込み時間の短縮化が可能である。
次に、本発明の第6の実施の形態を図14を参照して説明する。この実施の形態は、鈍った波形の最初の書き込みパルス電圧Vpgm0による書き込み動作後、書き込みベリファイ動作を実行し、その後の通常の書き込みパルス電圧Vpgm0+n・ΔVの印加時は、書き込みベリファイ動作は1回おきに行う点で上述の実施の形態と異なっている。これによっても、書き込みベリファイ動作の時間を短縮することにより、書き込み時間の短縮化が可能である。
[その他]
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の実施の形態において、図6に示す符号A〜Dのような波形は、動作させるチャージポンプ回路の数を、波形の立ち上がりに応じて変更することにより得られると説明した。しかし、書き込み電圧パルスの立ち上がり波形A〜Dは、チャージポンプ回路CPに与えるクロックパルスCLKの波形を、図15のように変更することにより得ることもできる。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の実施の形態において、図6に示す符号A〜Dのような波形は、動作させるチャージポンプ回路の数を、波形の立ち上がりに応じて変更することにより得られると説明した。しかし、書き込み電圧パルスの立ち上がり波形A〜Dは、チャージポンプ回路CPに与えるクロックパルスCLKの波形を、図15のように変更することにより得ることもできる。
まず、波形Aや波形Bのような立ち上がりの鈍った波形を得る場合、チャージポンプ回路CPに与えるクロックパルスCLKとして、パルス間の間隔が広い(クロック周波数の小さい)波形のクロックパルスCLK_1を用いる。クロックパルスCLK_1に基づいてチャージポンプ回路CPを動作させて昇圧動作を継続し、電圧値Vpgmが得られるまで繰り返すことにより、波形Aや波形Bのような鈍った波形を発生させることができる。
一方、波形Cや波形Dのような立ち上がりの急峻な波形を得る場合、チャージポンプ回路CPに与えるクロックパルスCLKとして、パルス間の間隔が狭い(クロック周波数の大きい)波形のクロックパルスCLK_2を用いる。クロックパルスCLK_2に基づいてチャージポンプ回路CPを動作させて昇圧動作を継続し、電圧値Vpgmが得られるまで繰り返すことにより、波形Cや波形Dのような立ち上がりの急峻な波形を発生させることができる。
すなわち、チャージポンプ回路CPの数を減らすことなく、波形A、又は波形Bのような鈍った波形を発生させることができる。そのため、それぞれのチャージポンプ回路CPを構成するトランジスタの特性ばらつきや、チャージポンプから供給される電圧をカットオフするトランジスタの特性ばらつきの影響を受けないようにすることができる。その結果、波形A乃至波形Dの制御性が向上し、これらの波形を安定化することができる。この図15に示した波形の発生方法は第1乃至第6の実施の形態にも適用することができる。
1・・・メモリセルアレイ、 2・・・センスアンプ回路、 3・・・ロウデコーダ、 4・・・コントローラ、 5・・・入出力バッファ、 6・・・ROMフューズ、 7・・・電圧発生回路、 10・・・NANDセルユニット、 11・・・昇圧回路、 12・・・パルス発生回路、 21・・・NAND型フラッシュメモリ。
Claims (5)
- 電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
データ書き込みのため選択メモリセルに対し書き込みパルス電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及びデータ書き込みが完了しなかった場合に前記書き込みパルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御を司る制御部とを備え、
前記制御部は、前記書き込み動作中、少なくとも最初に発生させる第1の書き込みパルス電圧を第1の傾きで立ち上げた後、
前記第1の書き込みパルス電圧の後に発生させる第2の書き込みパルス電圧を第1の傾きよりも大きい第2の傾きで立ち上げて前記書き込み動作を実行する
ことを特徴とする不揮発性半導体記憶装置。 - 昇圧電圧を発生させるN個(N≧2)の昇圧回路と、前記昇圧電圧を用いて前記書き込みパルス電圧を発生させるパルス発生回路とを含む電圧発生回路を更に備え、
前記制御部は、前記第1の書き込みパルス電圧を発生させる場合には、M個の前記昇圧回路(M<N)を駆動させ、前記第2の書き込みパルス電圧を発生させる場合には、L個(N≧L>M)の昇圧回路を駆動させる
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 昇圧電圧を発生させる昇圧回路と、前記昇圧電圧を用いて前記書き込みパルス電圧を発生させるパルス発生回路とを含む電圧発生回路を更に備え、
前記制御部は、前記第1の書き込みパルス電圧を発生させる場合には、第1のクロック周波数の第1のクロックパルス信号に基づいて前記昇圧回路を駆動させ、前記第2の書き込みパルス電圧を発生させる場合には、前記第1のクロック周波数よりも大きい第2のクロック周波数の第2のクロックパルス信号に基づいて前記昇圧回路を駆動させる
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記制御部は、前記書き込み動作時に非選択メモリセルに対し前記書き込みパルス電圧よりも電圧値の小さい中間電圧を印加し、
前記書き込み動作中、少なくとも最初に発生させる第1の中間電圧を第3の傾きで立ち上げた後、前記第1の中間電圧の後に発生させる第2の中間電圧を第3の傾きよりも大きい第4の傾きで立ち上げる制御を行う
ことを特徴とする請求項1乃至3のいずれか記載の不揮発性半導体記憶装置。 - 前記制御部は、所定回の前記書き込み動作の後は、前記書き込みベリファイ動作を実行せずに前記ステップアップ動作及び次の書き込み動作に移行する
ことを特徴とする請求項1乃至4のいずれか記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010211864A JP2012069186A (ja) | 2010-09-22 | 2010-09-22 | 不揮発性半導体記憶装置 |
US13/226,826 US8848447B2 (en) | 2010-09-22 | 2011-09-07 | Nonvolatile semiconductor memory device using write pulses with different voltage gradients |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010211864A JP2012069186A (ja) | 2010-09-22 | 2010-09-22 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012069186A true JP2012069186A (ja) | 2012-04-05 |
Family
ID=45818763
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010211864A Pending JP2012069186A (ja) | 2010-09-22 | 2010-09-22 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8848447B2 (ja) |
JP (1) | JP2012069186A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9070445B2 (en) | 2013-06-11 | 2015-06-30 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of operating the same |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4170952B2 (ja) * | 2004-01-30 | 2008-10-22 | 株式会社東芝 | 半導体記憶装置 |
JP2014225310A (ja) * | 2013-05-16 | 2014-12-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US10352989B2 (en) | 2014-07-01 | 2019-07-16 | Raja Technologies Inc. | System and method of semiconductor characterization |
US9002677B1 (en) * | 2014-07-01 | 2015-04-07 | Raja Technologies | System and method of semiconductor characterization |
US10564215B2 (en) | 2014-07-01 | 2020-02-18 | Raja Technologies Inc. | System and method of semiconductor characterization |
US10446237B1 (en) * | 2018-06-29 | 2019-10-15 | Micron Technology, Inc. | Temperature sensitive NAND programming |
US11386966B2 (en) | 2020-12-04 | 2022-07-12 | Micron Technology, Inc. | Access operations in capacitive sense NAND memory |
US11437106B2 (en) * | 2020-12-04 | 2022-09-06 | Micron Technology, Inc. | Capacitive sense NAND memory |
US11227869B1 (en) | 2020-12-04 | 2022-01-18 | Micron Technology, Inc. | Memory array structures for capacitive sense NAND memory |
US11670379B2 (en) | 2020-12-04 | 2023-06-06 | Micron Technology, Inc. | Sense line structures in capacitive sense NAND memory |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5555204A (en) * | 1993-06-29 | 1996-09-10 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
US6166962A (en) | 1999-06-24 | 2000-12-26 | Amic Technology, Inc. | Circuit and method for conditioning flash memory array |
US6853582B1 (en) | 2000-08-30 | 2005-02-08 | Renesas Technology Corp. | Nonvolatile memory with controlled voltage boosting speed |
US6894931B2 (en) * | 2002-06-20 | 2005-05-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
JP4040405B2 (ja) * | 2002-09-20 | 2008-01-30 | 富士通株式会社 | 不揮発性半導体記憶セルの制御方法、および不揮発性半導体記憶装置 |
US7057931B2 (en) | 2003-11-07 | 2006-06-06 | Sandisk Corporation | Flash memory programming using gate induced junction leakage current |
US7295478B2 (en) * | 2005-05-12 | 2007-11-13 | Sandisk Corporation | Selective application of program inhibit schemes in non-volatile memory |
US7633804B2 (en) * | 2008-03-20 | 2009-12-15 | Micron Technology, Inc. | Adjusting programming or erase voltage pulses in response to the number of programming or erase failures |
US7839690B2 (en) * | 2008-12-11 | 2010-11-23 | Sandisk Corporation | Adaptive erase and soft programming for memory |
JP2011018397A (ja) * | 2009-07-09 | 2011-01-27 | Toshiba Corp | Nand型フラッシュメモリ |
JP5450013B2 (ja) * | 2009-07-15 | 2014-03-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US8134871B2 (en) * | 2009-08-05 | 2012-03-13 | Sandisk Technologies Inc. | Programming memory with reduced pass voltage disturb and floating gate-to-control gate leakage |
US8472257B2 (en) * | 2011-03-24 | 2013-06-25 | Sandisk Technologies Inc. | Nonvolatile memory and method for improved programming with reduced verify |
-
2010
- 2010-09-22 JP JP2010211864A patent/JP2012069186A/ja active Pending
-
2011
- 2011-09-07 US US13/226,826 patent/US8848447B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9070445B2 (en) | 2013-06-11 | 2015-06-30 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of operating the same |
Also Published As
Publication number | Publication date |
---|---|
US8848447B2 (en) | 2014-09-30 |
US20120072648A1 (en) | 2012-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5450013B2 (ja) | 不揮発性半導体記憶装置 | |
US8848447B2 (en) | Nonvolatile semiconductor memory device using write pulses with different voltage gradients | |
JP4902002B1 (ja) | 不揮発性半導体記憶装置 | |
JP5514135B2 (ja) | 不揮発性半導体記憶装置 | |
KR101705294B1 (ko) | 플래시 메모리 및 그 프로그램 방법 | |
JP2009301616A (ja) | 不揮発性半導体記憶装置 | |
JP2016152052A (ja) | 半導体記憶装置 | |
JP2008135100A (ja) | 半導体記憶装置及びそのデータ消去方法 | |
JP2008140488A (ja) | 半導体記憶装置 | |
JP4922464B1 (ja) | 半導体記憶装置 | |
JP2011018397A (ja) | Nand型フラッシュメモリ | |
JP2013200932A (ja) | 不揮発性半導体記憶装置 | |
JP5259667B2 (ja) | 不揮発性半導体記憶装置 | |
JP2012119019A (ja) | 不揮発性半導体記憶装置 | |
US9779830B2 (en) | Non-volatile semiconductor memory device and erase method thereof | |
JP5017480B1 (ja) | 半導体記憶装置 | |
JP2013069363A (ja) | 不揮発性半導体記憶装置 | |
JP2013114711A (ja) | 電圧生成回路 | |
JP5787921B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20130221 |