JP5450013B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したＮＡＮＤセルユニットを配列して構成される。各ＮＡＮＤセルユニットの両端はそれぞれ選択ゲートトランジスタを介してビット線とソース線に接続される。
ＮＡＮＤセルユニット内のメモリセルの制御ゲートはそれぞれ異なるワード線に接続される。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルがソース、ドレインを共有して直列接続され、また選択ゲートトランジスタやそれらのビット線コンタクトやソース線コンタクトを複数のメモリセルで共有するため、単位メモリセルのサイズを小さくすることができ、また、ワード線やメモリセルの素子領域の形状が単純なストライプ状に近いため微細化に向いており、大容量のフラッシュメモリが実現されている。

またＮＡＮＤ型フラッシュメモリでは、データ書き込みと消去は、多くのセルで同時にＦＮトンネル電流を流すことにより行われる。具体的に、１ワード線を共有するメモリセルの集合を１ページ又は２ページとして、データ書き込みはページ単位で行われる。データ消去は、ワード線及び選択ゲート線を共有するＮＡＮＤセルユニットの集合として定義されるブロック単位で行われる。

また、ＮＡＮＤ型フラッシュメモリのブロック単位のデータ消去に際しては、一定の閾値範囲の消去状態が得られたか否かを確認するためのベリファイ読み出し（消去ベリファイ）が必要になる（例えば、特許文献１参照）。消去ベリファイ動作の結果、消去が十分になされていないと判断される場合には、消去電圧を段階的に上昇させて（ステップアップさせて）同様の消去動作、消去ベリファイ動作が繰り返される。

ところで、１つのメモリセルに対し書き込み・消去が繰り返し行われると、メモリセルのトンネル絶縁膜が徐々に劣化し、メモリの信頼性が低下するという問題がある。このため、書き込み電圧、消去電圧によりメモリセルに与えられるストレスをできるだけ緩和することが望まれている。メモリセルへのストレスを緩和することは、メモリの信頼性を高めるとともに、メモリセルの長寿命化に寄与する。

特開２０００−２３６０３１号公報

本発明は、メモリセルへのストレスを緩和し、メモリの信頼性を高めることを目的とする。

本発明の一態様に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、データ消去のため前記メモリセルに対し消去パルス電圧を印加する消去動作、及びデータ消去が完了したか否かを確認する消去ベリファイ動作、及びデータ消去が完了しなかった場合に前記消去パルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御を司る制御部とを備えた不揮発性半導体記憶装置において、前記制御部は、前記消去動作において少なくとも最初に発生する第１の消去パルス電圧が、その後に発生する第２の消去パルス電圧に比べて立ち上がり時間が長くなるよう電圧制御を行うことを特徴とする。

この発明によれば、メモリセルへのストレスを緩和し、メモリの信頼性を高めることができる。

本発明の第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の概略構成を示している。 メモリセルＭＣに記憶するデータと閾値電圧の関係を示す。 一つのＮＡＮＤセルユニットに着目した消去動作時の電位関係を示す。 消去ベリファイ読み出し動作時にＮＡＮＤセルユニット１０に印加される電圧を示す。 消去ベリファイ動作後において再度消去動作を行う場合、消去電圧Ｖｅｒａがステップアップする様子を示す。 電圧発生回路７において、駆動させる昇圧回路１１の数を変化させることにより、消去パルス電圧Ｖｅｒａの立ち上がり時間（電圧変化曲線の傾き）を変化させることを説明したグラフである。 １つの消去パルス電圧Ｖｅｒａにおける傾きを変化させることを説明したグラフである。 本実施の形態の効果を説明する模式図である。 本実施の形態の効果を説明する模式図である。 本発明の第２の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の動作を示している。 本発明の第２の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の動作の変形例を示している。 本発明の第３の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の動作を示している。 本発明の第４の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の動作を示している。 本発明の第５の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の動作を示している。 本発明の第６の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の動作を示している。 本発明の第６の実施の形態の電圧を発生させるための方法の１つを示す概念図である。 本発明の第６の実施の形態の変形例の動作を示している。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

[第１の実施の形態]
図１は、本発明の第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の概略構成を示している。図１に示すように、このＮＡＮＤ型フラッシュメモリ２１は、メモリセルアレイ１と、センスアンプ回路２と、ロウデコーダ３と、コントローラ４と、入出力バッファ５と、ＲＯＭフューズ６と、電圧発生回路７から構成されている。コントローラ４は、メモリセルアレイ１に対する制御部を構成するものである。

メモリセルアレイ１は、ＮＡＮＤセルユニット１０がマトリクス配列されて構成されている。一つのＮＡＮＤセルユニット１０は、複数個直列に接続されたメモリセルＭＣ（ＭＣ０、ＭＣ１、…、ＭＣ３１）と、その両端に接続される選択ゲートトランジスタＳ１、Ｓ２により構成されている。

図示は省略するが、１つのメモリセルＭＣは、周知の通り、ドレインとソースとの間に形成されたゲート絶縁膜（トンネル絶縁膜）上に電荷蓄積層としてのフローティングゲート電極を有し、そのフローティングゲート電極上に、ゲート間絶縁膜を介してコントロールゲート電極を形成したものとすることができる。コントロールゲートは、ワード線の１つに接続される。

選択ゲートトランジスタＳ１のソースは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続されている。
ＮＡＮＤセルユニット１０内のメモリセルＭＣの制御ゲートはそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、…、ＷＬ３１）に接続されている。選択ゲートトランジスタＳ１、Ｓ２のゲートはワード線ＷＬと並行する選択ゲート線ＳＧ１、ＳＧ２にそれぞれ接続されている。１ワード線を共有する複数のメモリセルの集合は、１ページ或いは２ページを構成する。ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。

図１に示すように、メモリセルアレイ１には、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）が構成される。これらの複数ブロックを含むメモリセルアレイ１は、シリコン基板の一つのセルウェル(ＣＰＷＥＬＬ)内に形成されている。

メモリセルアレイ１のビット線ＢＬには、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する、複数のセンスアンプＳＡを有するセンスアンプ回路２が接続されている。センスアンプ回路２はカラム選択ゲートを有する。ロウデコーダ（ワード線ドライバを含む）３は、ワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を選択して駆動する。

データ入出力バッファ５は、センスアンプ回路２と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ４は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。

具体的に、コントローラ４は、コマンドインタフェースやアドレス保持、転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ３やセンスアンプ回路２に転送される。
またコントローラ４は、外部制御信号に基づいて、読み出し、書き込み・消去のシーケンス制御、印加電圧の制御等を行う。

電圧発生回路７は、複数個の昇圧回路１１と、パルス発生回路１２とを備えている。昇圧回路１１は、それぞれ周知のチャージポンプ回路（チャージポンプ回路ＣＰ１，ＣＰ２、・・・ＣＰｎ）から構成され得る。電圧発生回路７は、コントローラ４からの制御信号に基づいて、駆動される昇圧回路１１の数を切替え、さらにパルス発生回路１２を制御して、所望のパルス電圧を発生させる。駆動される昇圧回路１１の数を切り替えるのは、後述するように、パルス電圧の立ち上がり時間（波形の鈍りの度合）を変化させるためである。

図２は、メモリセルＭＣに記憶するデータと閾値電圧の関係を示す。二値記憶の場合、メモリセルＭＣが負の閾値電圧を有している場合を論理“１”データを保持する”１”セル、正の閾値電圧を有している場合を論理“０”データを保持する”０”セルと定義する。メモリセルを“１”データ状態にする動作を消去動作、“０”状態にする動作を狭義の書き込み動作とする。ＮＡＮＤ型フラッシュメモリでは、データ消去は通常ブロック単位で行われる。

[消去動作]
図３は、一つのＮＡＮＤセルユニットに着目した消去動作時の電位関係を示す。消去動作は、ブロック単位で実行される。セルウェル(ＣＰＷＥＬＬ)に消去パルス電圧Ｖｅｒａ（１０Ｖ〜３０Ｖ程度）、選択ブロック内の全ワード線ＷＬに０Ｖを印加して、各メモリセルのフローティングゲートの電子をセルウェル側にＦＮトンネル電流により引き抜いて、メモリセルの閾値電圧を低下させる。この時、選択ゲートトランジスタＳ１、Ｓ２のゲート酸化膜が破壊されないようにするため、選択ゲート線ＳＧ１、ＳＧ２はフローティング状態とする。

また、ビット線ＢＬ及びソース線ＣＥＬＳＲＣもフローティングとする。なお、後述するように、消去パルス電圧Ｖｅｒａは、消去動作後の消去ベリファイ動作の結果に従って、電圧ΔＶずつステップアップされる。そのステップアップ後の電圧Ｖｅｒａ＋ΔＶを用いて再度の消去動作が実行される。また、少なくとも最初に与えられる消去パルス電圧Ｖｅｒａ０は、その後に与えられる消去パルス電圧Ｖｅｒａよりも立ち上がり時間が長い、いわば鈍った波形を有するパルス電圧とされる。

[書き込み動作]
書き込み動作は、ページ単位で実行される。書き込み動作中、選択ブロック内の選択されたワード線には書き込みパルス電圧Ｖｐｇｍ（約１０Ｖ〜２５Ｖ）を印加し、非選択ワード線には書き込み中間電圧Ｖｐａｓｓ（約５Ｖ〜１５Ｖ）を印加し、選択ゲート線ＳＧ２には、Ｖｄｄを印加する。

この書き込み動作に先立って、ビット線及びＮＡＮＤセルユニットは、書き込みデータに応じてプリチャージされる。具体的に“０”データを書き込む場合には、センスアンプ回路２からビット線に０Ｖが印加される。このビット線電圧は、選択ゲートトランジスタＳ２及び非選択メモリセルを介して選択ワード線に接続されたメモリセルのチャネルまで転送される。したがって、上述の書き込み動作条件下で選択メモリセルのチャネルからフローティングゲートに電子が注入され、メモリセルの閾値電圧が正側にシフトする（”０”セル）。

“１”書き込み（即ち選択メモリセルに“０”データを書き込まない、書き込み禁止）の場合は、ビット線にＶｄｄが印加される。このビット線電圧は、選択ゲートトランジスタＳ２の閾値電圧分低下してＮＡＮＤセルユニットのチャネルに転送され、チャネルはフローティングになる。これにより、上述した書き込みパルス電圧Ｖｐｇｍや中間電圧Ｖｐａｓｓを印加したとき、チャネル電圧が容量カップリングによって上昇し、フローティングゲートへの電子注入が行われない。従ってメモリセルは“１”データを保持する。

[読み出し動作]
データ読み出しは、ＮＡＮＤセルユニット１０内の選択メモリセルが接続されたワード線（選択ワード線）に読み出し電圧０Ｖを与える一方、非選択のメモリセルが接続されたワード線（非選択ワード線）には読み出し電圧（約３Ｖ〜８Ｖ程度）を印加する。このとき、ＮＡＮＤせるユニット１０に電流が流れるか否かをセンスアンプ回路２で検出して、データの判定を行う。

[消去ベリファイ動作]
データ読み出し時、設定された閾値状態と読み出し電圧との間には、データの信頼性を保証するマージンが必要である。したがって、データ消去動作においても書き込み動作においても、図３に示すように、“０”データの閾値の下限値Ｖｐｖおよび“１”データの閾値の上限値Ｖｅｖの制御が必要となる。

そのため、データ消去モードにおいては、前述のようなデータ消去動作において消去電圧Ｖｅｒａをパルス電圧として印加した後に、消去セルの閾値電圧がその上限値Ｖｅｖ以下になっていることを確認するためのベリファイ読み出し動作（消去ベリファイ読み出し動作）を行う。書き込み動作の場合には、前述のような書き込みパルス印加動作を行った後に、“０”書き込みセルの閾値がその分布の下限値Ｖｐｖ以上になっていることを確認するためのベリファイ読み出し（書き込みベリファイ）を行う。

消去ベリファイ読み出し動作時にＮＡＮＤセルユニット１０に印加される電圧を図４に示す。セルソース線ＣＥＬＳＲＣには電源電圧Ｖｄｄ、選択ブロックの全ワード線には０Ｖ、選択ゲート線ＳＧ１、ＳＧ２は電源電圧Ｖｄｄより高い中間電圧Ｖｒｅａｄ（約３．０〜４．５Ｖ）を印加する。ビット線ＢＬは、０Ｖにプリチャージしておく。ＮＡＮＤセルユニットにおける全メモリセルが閾値電圧Ｖｔｈ＝−αＶ≦Ｖｅｖ（αは正の値）の“１”状態に消去されていれば、上述のベリファイ読み出しにより、ビット線にはメモリセルによる閾値電圧Ｖｔｈの絶対値に相当するαＶ程度の電圧が出力される。即ち図３に示す“１”データの閾値上限値Ｖｅｖを−αＶとするには、センスアンプ回路２でビット線電圧がαＶ以上であることを検出すればよい。ビット線電圧がαＶ以上であることが検出されたら、ＮＡＮＤセルユニット内の全メモリセルの消去が十分に行われたことになり、消去動作を終了する。もしビット線電圧がαＶ以下であれば、消去不十分のセルがあることを示しており、再度消去動作を行う。

[ステップアップ動作]
再度消去動作を行う場合、消去電圧Ｖｅｒａは、初期値Ｖｅｒａ０よりもステップアップ値ΔＶ（＞０）だけ大きい電圧（Ｖｅｒａ０＋ΔＶ）に設定される（図５参照）。この再設定後の大きな消去電圧Ｖｅｒａ＝Ｖｅｒａ０＋ΔＶによっても消去不十分のセルがある場合、更にステップアップ値ΔＶだけ消去電圧を大きくするステップアップ動作を行い（Ｖｅｒａ＝Ｖｅｒａ０＋２ΔＶとする）、以下、データ消去が完了するまで消去動作、消去ベリファイ動作、ステップアップ動作を繰り返す（繰り返し回数が多くなるほど、消去電圧ＶｅｒａはΔＶずつステップアップする）。なお、ステップアップ幅は均等にΔＶずつに限られず、１つ前の消去電圧より大きい値であればよい。

[消去パルス電圧の立ち上がり時間の制御]
以上説明したように、消去パルス電圧Ｖｅｒａは、消去ベリファイ動作の結果に従って電圧ΔＶずつステップアップする。そして、図５に示すように、少なくとも最初に与えられる消去パルス電圧Ｖｅｒａ０は、その後に与えられる消去パルス電圧Ｖｅｒａよりも立ち上がり時間が長い、いわば鈍った波形を有するパルス電圧とされる（図５の矢印Ａ）。電圧発生回路７は、前述の通り、複数個の昇圧回路１１を有している。駆動させる昇圧回路１１の数を、例えば、図６ＡのＡからＤに示すように徐々に増やすことにより、昇圧パルス電圧Ｖｅｒａの立ち上がり時間（電圧変化曲線の傾き）を変化させることができる。このため、例えば通常時にはＤの波形を示すように多くの数（例えばＬ個）昇圧回路１１を駆動させる一方、最初に与えられる消去パルス電圧Ｖｅｒａ０を印加するときには、Ｄの波形よりも少ない数（例えばＭ個（Ｌ＞Ｍ））の昇圧回路１１を駆動させＡの波形にすることができる。これにより、消去パルス電圧Ｖｅｒａ０の波形の立ち上がりを鈍らせることができ、メモリセルのトンネル絶縁膜に与えられるストレスを緩和することができる。このストレスの緩和について、図７及び図８を参照して説明する。

図７、８は、それぞれ、消去動作において最初に印加される消去パルス電圧Ｖｅｒａ０の立ち上がり時間（電圧変化曲線の傾き）の違いによるメモリセルＭＣへの影響の違いを模式的に示したものである。図７、８では、メモリセルＭＣの断面図を模式的に示しており、符号２１〜２５は、それぞれウエル、トンネル絶縁膜、フローティングゲート電極、ゲート間絶縁膜、コントロールゲート電極を示している。

図７に示すように、電圧値Ｖｅｒａ０への立ち上がり時間が極めて短い場合、電圧値Ｖｅｒａ０に達した時刻ｔ１において、フローティングゲート電極２３に蓄積された電子は、ほとんど排出されず残存している。このため、このような多数残存した電子により、トンネル絶縁膜２２には大きな電界が発生する。一方、図８に示すように、電圧値Ｖｅｒａ０への立ち上がり時間が長い場合、フローティングゲート電極２３に蓄積された電荷は、その立ち上がりの過程においても徐々に排出され、電圧値Ｖｅｒａ０に達した時刻ｔ２においては、その多くが排出済みである。従って、トンネル絶縁膜２２に発生する電界は、図７の場合に比べ小さくすることができる。

このように、本実施の形態では、消去動作において最初に印加される消去パルス電圧Ｖｅｒａ０を、その後に印加される消去パルス電圧Ｖｅｒａに比べ、立ち上がり時間を長くする。フローティングゲート電極２３への蓄積電荷が多い消去動作の初期段階において、立ち上がり時間の短い消去パルス電圧Ｖｅｒａを用いると、メモリセルＭＣのトンネル絶縁膜２２へのストレスが大きくなり、メモリセルＭＣの劣化を早めることになる。メモリセルＭＣが劣化すると、データ”１”から”０”に変化しやすい（書き込まれ易い）メモリセルＭＣの割合を増加させ、誤書込みの虞を大きくする。図８に示すような立ち上がり時間の長い、波形の鈍った消去パルス電圧を用いることで、メモリセルＭＣのトンネル絶縁膜２２へのストレスを緩和することができる。
なお、図５に示すように、最初に印加される消去パルス電圧Ｖｅｒａ０のパルス幅がＷｐ、消去パルス電圧Ｖｅｒａ０の所定値（飽和値）までの立ち上がり曲線の部分の幅がｔである場合、Ｗｐ／３≦ｔの関係が満たされるようにするのが、ストレス緩和の観点から好適である。ここで、幅ｔの立ち上がり曲線部分以降の電圧は、一定であってもよいし、徐々に上昇（飽和状態）するのでもよい。特に、この式を満たすような消去パルスを加えることにより、書き込み・消去を繰り返した後の”１”セルの閾値分布の上限を低くすることができる。すなわち、“１”セルから”０”セルへの誤書き込みを防止することができる。
また、図６Ｂに示すように、消去パルス電圧の立ち上がりは、時間ｔｆまで第１の鈍り(第１の傾き)で立ち上がった後、第１の鈍りよりも鋭い第２の鈍り（第１の傾きより大きい第２の傾き）で時間ｔｓまで立ち上がるように形成することも可能である。ＮＡＮＤ型フラッシュメモリには書き込み電圧、中間電圧等複数の電圧を同時に発生させる必要があるため、それぞれの電圧に応じて別々の電圧発生回路７を有している場合がある。
ここで、第１の鈍りは第１電圧発生回路で形成し、第２の鈍りは第１電圧発生回路に加えて第２電圧発生回路を用いて第１の鈍りより鋭い第２の鈍りで立ち上がるようにすることも可能である。その結果、フローティングゲート電極２３への蓄積電荷が多い消去動作の初期段階において、メモリセルＭＣのトンネル絶縁膜２２へのストレスを緩和しつつ、ある程度フローティングゲート電極２３の蓄積電荷が抜けた時間ｔｆ後においては立ち上がりを鋭くすることで消去時間を短くすることができる。
さらに、複数の電圧発生回路を組み合わせることにより、容易に第２の鈍りを発生させることができる。

一方、最初に印加される消去パルス電圧Ｖｅｒａ０により、大半の蓄積電子がフローティングゲート電極２３から放出された場合には、その後の消去動作（電圧Ｖｅｒａ０＋ｎ・ΔＶ）では、立ち上がり時間の短い通常の消去パルス電圧を用いるのが、むしろ好ましい（図５参照）。すなわち、電圧発生回路７において、すべての昇圧回路１１を駆動させて消去パルス電圧を発生させるのが好ましい。蓄積電子の大半が放出されているのであれば、立ち上がり時間の短い通常の消去パルス電圧を用いたとしても、トンネル絶縁膜２２に発生する電界が強くなることはなく、大きなストレスは発生しないからである。むしろ、立ち上がり時間の短い消去パルス電圧を用いた方が、消去時間の短縮につながる。
なお、消去動作の最初の消去パルス電圧Ｖｅｒａ０の印加において、昇圧回路１１のうち何個を駆動させるかは、例えば図１に示すＲＯＭフューズ６に、電圧設定データとして格納しておくことができる。コントローラ６は、この電圧設定データに従って、駆動すべき昇圧回路１１の数を決定することができる。

[第２の実施の形態]
次に、本発明の第２の実施の形態を図９Ａを参照して説明する。この実施の形態は、最初の消去パルス電圧Ｖｅｒａ０の印加時だけでなく、２回目の消去パルス電圧Ｖｅｒａ０＋ΔＶの印加時にも鈍った波形を用いる点で、第１の実施の形態と異なっている（図９Ａの符号Ｂ）。このように、鈍った波形の消去パルス電圧の回数を増やすことにより、より一層メモリセルＭＣのトンネル絶縁膜へのストレスを低減することができる。図９Ａでは、鈍った波形の消去パルス電圧の回数を２回として説明したが、本発明はこれに限定されるものではなく、鈍った波形の消去パルス電圧Ｖｅｒａの回数は、それ以上であってもかまわない。回数の指定は、上述の通りＲＯＭフューズ６に格納された制御データに従って行うことができる。あるいは、コントローラ４が、特定のブロックＢＬＫに対する書込み／消去回数、書込み動作時のループ回数（ステップアップ回数）。消去動作時のループ回数（ステップアップ回数）等のデータを記憶しておき、これらのデータに基づいて、鈍った波形の消去パルス電圧Ｖｅｒａの回数を適宜制御してもよい。
また、最初の消去パルス電圧Ｖｅｒａ０と、２回目の消去パルス電圧Ｖｅｒａ０＋ΔＶとで、駆動する昇圧回路１１の個数を異ならせてもよい（例えば、前者は２個、後者は４個など）。
また、図９Ｂに示すように、１回目及び２回目の消去パルス電圧を図６Ｂに示すような波形にすることも可能である。すなわち、１つの消去パルス電圧において、２通りの鈍り（Ａ１とＡ２、又はＢ１とＢ２）を有するよう、電圧発生回路を制御してもよい。図９Ｂにおいて、１回目の消去パルス電圧は、最初に第１の鈍りＡ１を有し、時刻ｔｆ１以降は、この第１の鈍りＡ１よりも鋭い鈍りＡ２を有する。同様に、２回目の消去パルス電圧は、最初に第１の鈍りＢ１を有し、時刻ｔｆ２以降は、この第１の鈍りＢ１よりも鋭い鈍りＢ２を有する。この際、１回目の消去パルス電圧の第１の鈍りＡ１を、２回目の消去パルス電圧の第１の鈍りＢ１よりも鈍くすることも可能である。
このとき、１回目の消去パルス電圧の第１の鈍りＡ１は、第１電圧発生回路のうちのＭ個の昇圧回路（Ｍ＜Ｎ）を駆動させることにより発生させる一方、２回目の消去パルス電圧の第１の鈍りＢ１は第１電圧発生回路のうちのＬ個（Ｌ＞Ｍ）の昇圧回路を駆動させることにより発生させることができる。その結果、フローティングゲート電極２３への蓄積電荷が多い消去動作の初期段階において、メモリセルＭＣのトンネル絶縁膜２２へのストレスを緩和しつつ、ある程度フローティングゲート電極２３の蓄積電荷が抜けた時間ｔｆ後においては立ち上がりを鋭くすることで消去時間を短くすることができる。
さらに、複数の電圧発生回路を組み合わせることにより、容易に１回目及び２回目の消去パルス電圧に第２の鈍りを発生させることができる。

[第３の実施の形態]
次に、本発明の第３の実施の形態を図１０を参照して説明する。この実施の形態は、消去動作における鈍った波形の消去パルス電圧のパルス幅を、通常の波形鈍りのない消去パルス電圧のパルス幅に比べ長くする点で、前述の実施の形態と異なっている。
ここで、図１０に示す消去パルス電圧は、上記の実施の形態と同様、立ち上がりから鈍った波形を有する一方、時間ｔ３で電圧が飽和し、電圧値が一定となる部分が、前記の実施の形態に比べ長くされている。すなわち波形の鈍りがある分、電圧が飽和する部分を時刻ｔ３以降にて長く設定し、全体としてパルス幅を長くする。その結果、高い電圧で一定時間消去動作を行うため、トンネル絶縁膜２２へのストレスを緩和しつつ消去動作の完了を早めることができる。パルス幅の指定は、上述の通りＲＯＭフューズ６に格納された制御データに従って行うことができる。あるいは、コントローラ４が、特定のブロックＢＬＫに対する書込み／消去回数、書込み動作時のループ回数（ステップアップ回数）。消去動作時のループ回数（ステップアップ回数）等のデータを記憶しておき、これらのデータに基づいて、鈍った波形の消去パルス電圧Ｖｅｒａのパルス幅を適宜制御してもよい。

[第４の実施の形態]
次に、本発明の第４の実施の形態を図１１を参照して説明する。この実施の形態は、鈍った波形の最初の消去パルス電圧Ｖｅｒａ０による消去動作後、消去ベリファイ動作を実行せず、直ちにステップアップされた消去パルス電圧Ｖｅｒａ０＋ΔＶを用いた次の消去動作に移行する点で、上述の実施の形態と異なっている。最初の消去パルス電圧Ｖｅｒａ０のみでは、消去が完了する可能性は低いため、その後の消去ベリファイ電圧の印加を省略し、これにより消去時間の短縮を図っているものである。

[第５の実施の形態]
次に、本発明の第５の実施の形態を図１２を参照して説明する。この実施の形態は、鈍った波形の最初の消去パルス電圧Ｖｅｒａ０による消去動作後、消去ベリファイ動作を実行し、その後の通常の消去パルス電圧Ｖｅｒａ０＋ｎ・ΔＶの印加時は、消去ベリファイ動作は１回おきに行う点で上述の実施の形態と異なっている。これによっても、消去ベリファイ動作の時間を短縮することにより、消去時間の短縮化が可能である。

[第６の実施の形態]
次に、本発明の第６の実施の形態を図１３を参照して説明する。この実施の形態は、最初の消去パルス電圧Ｖｅｒａ０の印加時（図１３の符号Ａ）だけでなく、２回目以降の消去パルス電圧Ｖｅｒａ０＋ｎΔＶ（ｎは１以上の整数）の印加時にも、矩形パルスではなく波形の一部の立ち上がりを鈍らせている点で、第１の実施の形態と異なっている（図１３の符号Ｂ〜Ｄ：以下、「上部鈍らせパルス波形」と称する場合がある）。ただし、２回目以降の消去パルス電圧Ｖｅｒａ０＋ｎΔＶで波形の立ち上がり（傾き）が鈍っているのは、その電圧レベルがステップアップ値ΔＶに相当する部分まで立ち上がった後（すなわち、ｎを消去パルスの数とした場合、直前において印加済みの消去パルス電圧Ｖｅｒａ０＋（ｎ−１）・ΔＶの電圧値を超える電圧値が印加される段階に達した後）である。換言すれば、ステップアップ値ΔＶに達する前の段階では、波形は鈍らず、矩形パルスと同様の大きな傾きを有している。

例えば、２回目の消去パルス電圧Ｖｅｒａ０＋ΔＶ（符号Ｂ）では、電圧レベルが電圧Ｖｅｒａ０を超えるまでの間は、矩形パルスの如く急峻な立ち上がりとなる（鈍っていない）。
一方、電圧Ｖｅｒａ０を超えた後Ｖｅｒａ０＋ΔＶまで立ち上がるまでの時間帯においては、波形Ｂの波形を鈍らせている（波形の傾きは、それ以前に比べて小さくなる）。このようにするのは、以下の理由からである。

すなわち、１回目の消去パルス電圧Ｖｅｒａ０（符号Ａ）によりデータ消去がされなかったメモリセルは、その後の２回目の消去パルス電圧Ｖｅｒａ０＋ΔＶの印加においても、その電圧レベルがＶｅｒａ０を超えるまでの間は、消去動作への寄与が少ない。すなわち、消去パルス電圧Ｖｅｒａ０の消去パルスでメモリセルＭＣの消去出来なかったからである。そのため、２回目の消去パルスで消去パルス電圧Ｖｅｒａ０より大きい電圧である消去パルス電圧Ｖｅｒａ０＋ΔＶを印加する。
しかし、電圧レベルが電圧Ｖｅｒａ０を超える電圧では、メモリセルのトンネル絶縁膜に比較的大きなストレスを与える場合がある。特に、書き込み・消去動作を複数回繰り返してトンネル絶縁膜が劣化した場合にこのストレスが問題となる。一方、１回目の消去パルス電圧Ｖｅｒａ０を加えることによりメモリセルＭＣのフローティングゲート電極に蓄積された電荷は有る程度排出されている。すなわち、２回目の消去パルスにおいて、電圧レベルが電圧Ｖｅｒａ０を超えない電圧ではトンネル絶縁膜に加わるストレスは小さい。

そこで、２回目の消去パルス電圧Ｖｅｒａ０＋ΔＶの印加において、その電圧レベルが電圧Ｖｅｒａ０を超えステップアップ値ΔＶに相当する部分に達した後は、波形を鈍らせることにより、トンネル絶縁膜に加わるストレスを効果的に緩和することができる。このように、波形を鈍らせる部分をステップアップ値ΔＶに相当する部分に限定することにより、２回目以降の消去パルス電圧のパルス幅を短くすることができ、結果として消去動作に要する時間を短縮することができる。

また、上部鈍らせパルス波形は、トンネル絶縁膜の特性が劣化した場合のみに使用しても良い。例えば、書込み／消去回数が一定回数を超えるまでは２回目以降の消去パルス波形に矩形型の消去パルスを使用し、書込み／消去回数が一定回数を超えた場合に２回目以降の消去パルス波形に上部鈍らせパルス波形を使用する。その結果、トンネル絶縁膜の劣化が少ない状態においては高速に消去動作ができると共に、トンネル絶縁膜の劣化が進んだ状態においてはメモリセルの信頼性を向上することができる。
また、この一定回数の指定は、ＲＯＭフューズ６に格納された制御データに従って行うことができる。あるいは、コントローラ４が、特定のブロックＢＬＫに対する書込み／消去回数、書込み動作時のループ回数（ステップアップ回数）。消去動作時のループ回数（ステップアップ回数）等のデータを記憶しておき、これらのデータに基づいて、２回目の消去パルス波形に上部鈍らせパルス波形を使用するように制御してもよい。

なお、図１３の符号Ｂ〜Ｄのような波形は、一例として、動作させるチャージポンプ回路の数を、波形の立ち上がり当初はｎ個とし、その後ｎ’個（ｎ’＜ｎ）に減少させることにより得ることができる。

或いは、チャージポンプ回路に与えるクロックパルスＣＬＫの波形を、図１４のように変更することにより、このような波形Ｂ〜Ｄを得ることもできる。まず、波形Ａを得る場合には、期間ｔ１ではクロックパルスＣＬＫを連続で発生させてチャージポンプ回路を動作させて昇圧動作を継続し、その後時間ｔ２ではクロックパルスＣＬＫを停止させる。そして、この期間ｔ１とｔ２を波形の立ち上がりの当初から電圧値Ｖｅｒａ０が得られるまで繰り返すことにより、波形Ａのような鈍った波形を発生させることができる。

一方、波形Ｂ〜Ｄを得る場合には、ステップアップ前の電圧Ｖｅｒａ＋（ｎ−１）・ΔＶに達するまでの期間ｔ３（ｔ３＞＞ｔ１）では、連続的にクロックパルスＣＬＫを発生させて電圧を急峻に立ち上げる。一方、ステップアップ前の電圧Ｖｅｒａ＋（ｎ−１）・ΔＶに達した後は、波形Ａの場合と同様に、期間ｔ１とｔ２を繰り返す。
すなわち、チャージポンプの回路数を減らすことなく、波形Ａ、または、波形Ｂ以降のΔＶの部分のような鈍った波形を発生させることができる。ゆえに、それぞれのチャージポンプ回路を構成するトランジスタの特性ばらつきや、チャージポンプから供給される電圧をカットオフするトランジスタの特性ばらつきの影響受けないようにすることができる。その結果、波形Ａ乃至Ｄの制御性が向上し、これらの波形を安定化することができる。
なお、図１３に示した例では、全ての波形Ａ〜Ｄを鈍らせているが、図１５の例の如く、波形Ａ，Ｂのみを鈍らせ、波形Ｃ、Ｄは矩形波としてもよい。

[その他]
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。また、図１４に示した波形の発生方法は第１乃至第５の実施の形態にも適用することができる。

１・・・メモリセルアレイ、 ２・・・センスアンプ回路、 ３・・・ロウデコーダ、 ４・・・コントローラ、 ５・・・入出力バッファ、 ６・・・ＲＯＭフューズ、 ７・・・電圧発生回路、 １１・・・昇圧回路、 １２・・・パルス発生回路。

Claims (7)

1. 電気的書き換え可能な不揮発性のメモリセルが配列されたメモリセルアレイと、
   データ消去のため前記メモリセルに対し消去パルス電圧を印加する消去動作、及びデータ消去が完了したか否かを確認する消去ベリファイ動作、及びデータ消去が完了しなかった場合に前記消去パルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御を司る制御部と
   を備えた不揮発性半導体記憶装置において、
   前記制御部は、前記消去動作、前記消去ベリファイ動作、及び前記ステップアップ動作を繰り返す制御の際、最初の第１の消去動作で第１の消去パルス電圧を発生させ、その後の第２の消去動作で第２の消去パルス電圧を発生させ、
   前記第１の消去パルス電圧が、前記第２の消去パルス電圧に比べて、パルス電圧の飽和値と連続する鈍らせられた波形部分の幅が長くなり、かつ
   少なくとも前記第１の消去パルス電圧において、縦軸を電圧値、横軸を時間としたときの電圧波形が、前記鈍らされた波形部分において１通りの鈍りを有する曲線で立ち上がり、前記第１の消去パルス電圧の飽和値と連続するよう、電圧制御を行う
   ことを特徴とする不揮発性半導体記憶装置。
2. 電気的書き換え可能な不揮発性のメモリセルが配列されたメモリセルアレイと、
   データ消去のため前記メモリセルに対し消去パルス電圧を印加する消去動作、及びデータ消去が完了したか否かを確認する消去ベリファイ動作、及びデータ消去が完了しなかった場合に前記消去パルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御を司る制御部と
   を備えた不揮発性半導体記憶装置において、
   前記制御部は、前記消去動作、前記消去ベリファイ動作、及び前記ステップアップ動作を繰り返す制御の際、最初の第１の消去動作で第１の消去パルス電圧を発生させ、前記第１の消去動作の次の第２の消去動作で第２の消去パルス電圧を発生させ、
   前記第２の消去パルス電圧が前記第１の消去パルス電圧に比べて、飽和状態における電圧値が大きく、かつ
   前記制御部は、前記第１の消去パルス電圧が前記第２の消去パルス電圧に比べて、前記飽和状態における電圧値と連続する鈍らせられた波形部分の曲線の幅が長くなるよう電圧制御を行う
   ことを特徴とする不揮発性半導体記憶装置。
3. 前記制御部は、前記第１の消去パルス電圧のパルス幅をＷｐとし、前記第１の消去パルス電圧の所定値までの立ち上がり曲線の部分の幅をｔとする場合、Ｗｐ／３≦ｔの関係を満たすよう電圧制御を行う
   ことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 電源電圧に基づいて昇圧電圧を発生させるＮ個（Ｎ≧２）の昇圧回路と、前記昇圧電圧を用いて前記消去パルス電圧を発生させるパルス発生回路とを含む電圧発生回路を更に備え、
   前記制御部は、前記第１の消去パルス電圧を発生させる場合には、Ｍ個の前記昇圧回路（Ｍ＜Ｎ）を駆動させ、前記第２の消去パルス電圧を発生させる場合には、Ｌ個（Ｌ＞Ｍ）の昇圧回路を駆動させる
   ことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記制御部は、前記第２の消去パルス電圧を用いた消去動作の後、データ消去が完了したか否かを確認する消去ベリファイ動作を実行する一方、
   前記第１の消去パルス電圧を用いた消去動作の後、前記消去ベリファイ動作を実行せずに次の消去動作に移行する
   ことを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
6. 前記制御部は、前記第１の消去パルス電圧の後に発生する第２の消去パルス電圧が、その立ち上がりから直前に印加された消去パルス電圧の電圧値に達するまでの間は第３の傾きを有し、その後直前に印加された消去パルス電圧の電圧値を超えた後は前記第３の傾きより小さい第４の傾きを有するよう電圧制御を行う
   ことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
7. 電気的書き換え可能な不揮発性のメモリセルが配列されたメモリセルアレイと、
   データ消去のため前記メモリセルに対し消去パルス電圧を印加する消去動作、及びデータ消去が完了したか否かを確認する消去ベリファイ動作、及びデータ消去が完了しなかった場合に前記消去パルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御を司る制御部と、
   電源電圧に基づいて昇圧電圧を発生させるＮ個（Ｎ≧２）の昇圧回路と、
   前記昇圧電圧を用いて前記消去パルス電圧を発生させるパルス発生回路とを含む電圧発生回路と、
   を備え、
   前記制御部は、前記消去動作において少なくとも最初に発生する第１の消去パルス電圧のパルス幅をＷｐとし、前記第１の消去パルス電圧の所定値までの立ち上がり曲線の部分の幅をｔとする場合、Ｗｐ／３≦ｔの関係を満たし、
   前記第１の消去パルス電圧が、その後に発生する第２の消去パルス電圧に比べて立ち上がり時間が長くなり、
   前記第１の消去パルス電圧は、第１の傾きで立ち上がった後、この第１の傾きよりも大きい第２の傾きで立ち上がり、前記第２の消去パルス電圧は、第３の傾きで立ち上がった後、この第３の傾きよりも大きい第４の傾きで立ち上がるよう、電圧制御を行うと共に、
   前記第１の消去パルス電圧において前記第１の傾きを発生させる場合には、Ｍ個の前記昇圧回路（Ｍ＜Ｎ）を駆動させ、前記第２の消去パルス電圧において前記第３の傾きを発生させる場合には、Ｌ個（Ｌ＞Ｍ）の昇圧回路を駆動させる
   ことを特徴とする不揮発性半導体記憶装置。

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