JP2011154762A - 半導体記憶装置 - Google Patents

Abstract

【課題】セル特性劣化を抑制したデータ消去モードを持つ半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ消去を行なうための消去電圧を発生する消去電圧発生回路とを備え、前記メモリセルアレイの選択領域に複数の消去サイクルで消去電圧を印加するデータ消去モードにおいて、前記複数の消去サイクルの初期段階での消去電圧の立ち上がり波形を後続サイクルのそれに比べて鈍らせる。
【選択図】図１３

Description

この発明は、不揮発性メモリセルを持つ半導体記憶装置に係り、特にそのデータ消去動作の改良に関する。

不揮発性半導体記憶装置の１つであるＮＡＮＤ型フラッシュメモリは、フローティングゲートＦＧを持つＭＯＳトランジスタ構造のメモリセルを用いて構成される。フローティングゲートＦＧはトンネル絶縁膜を介してチャネル領域上に配置され、フローティングゲートＦＧ上に更にゲート間絶縁膜を介してコントロールゲートＣＧが積層される。コントロールゲートＣＧは、セルアレイ内で一方向にワード線に共通接続される。

このフラッシュメモリでは、トンネル絶縁膜を介してフローティングゲートＦＧに電子を注入することでデータの書込みを行い、その電子を放出させることでデータの消去を行う。例えばフローティングゲートが電子を放出した負しきい値状態（消去状態）をデータ“１”、フローティングゲートに電子を注入した正しきい値状態（書き込み状態）をデータ“０”として、２値データ記憶を行う。書き込みのしきい値状態を複数レベル設定すれば、多値データ記憶が可能になる。

近年、ＮＡＮＤ型フラッシュメモリの微細化、高集積化が進むにつれて、メモリセルのデータ保持特性や、書き込みや消去の繰り返しによるメモリセル特性の劣化が問題になっている。例えばデータ消去法として、消去電圧印加動作と消去状態を確認するベリファイ動作とを複数回繰り返す方法が知られている。この方法で繰り返しデータ消去を行なうと、トンネル絶縁膜に形成される界面準位に電子がトラップされてセル特性が劣化する（セル電流が減少する）ことが指摘されている（例えば、特許文献１或いは非特許文献１参照）。

特開２００９−２６６３４９

Ｇ．Ｓｅｒｖａｌｌｉ， ｅｔ ａｌ， "Ａ ６５ｎｍ ＮＯＲ Ｆｌａｓｈ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ ０．０４２μｍ２ Ｃｅｌｌ Ｓｉｚｅ ｆｏｒ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｍｕｌｔｉｌｅｖｅｌ Ａｐｐｌｉｃａｔｉｏｎ"，ＩＥＤＭ０５−８６９

この発明は、セル特性劣化を抑制したデータ消去モードを持つ半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、
不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイのデータ消去を行なうための消去電圧を発生する消去電圧発生回路とを備え、
前記メモリセルアレイの選択領域に複数の消去サイクルで消去電圧を印加するデータ消去モードにおいて、前記複数の消去サイクルの初期段階での消去電圧の立ち上がり波形を後続サイクルのそれに比べて鈍らせる
ことを特徴とする。

この発明によれば、セル特性劣化を抑制したデータ消去モードを持つ半導体記憶装置を提供することができる。

この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図である。 同フラッシュメモリのメモリセルアレイの等価回路図である。 同フラッシュメモリにおける消去電圧発生回路の構成を示す図である。 同消去電圧発生回路におけるＶＰＰ用チャージポンプの構成を示す図である。 同消去電圧発生回路におけるＶＰＰ用クロック生成回路の構成を示す図である。 同消去電圧発生回路におけるＶＰＰ用電圧検知回路の構成を示す図である。 ＶＰＰ用チャージポンプの動作波形を示す図である。 ＶＭＭ用チャージポンプの構成を示す図である。 ＶＭＭ用クロック生成回路の構成を示す図である。 ＶＭＭ用電圧検知回路の構成を示す図である。 ＶＭＭ用ポンプの動作波形を示す図である。 ＶＰＰ用ポンプとＶＭＭ用ポンプの能力を比較して示す図である。 実施の形態１による消去動作波形を示す図である。 実施の形態２による消去動作波形を示す図である。 実施の形態３に用いられる消去電圧発生回路の構成を示す図である。 同消去電圧発生回路におけるクロック分周回路の構成を示す図である。 同消去電圧発生回路におけるクロック選択回路の構成を示す図である。 クロック分周回路の動作波形を示す図である。 ＶＭＭ用チャージポンプの分周した場合としない場合の昇圧能力を示す図である。 実施の形態３による消去動作波形を示す図である。 実施の形態４による消去動作波形を示す図である。 実施の形態５に用いられる消去電圧発生回路の構成を示す図である。 同消去電圧発生回路に用いられるＶＭＭ１，ＶＭＭ２用チャージポンプの構成を示す図である。 同チャージポンプの昇圧能力を示す図である。 実施の形態５による消去動作波形を示す図である。 実施の形態６による消去動作波形を示す図である。 比較例の消去動作波形を示す図である。 １回目の消去動作（Ｌｏｏｐ１）でのメモリセルの状態とウェル電位を示す図である ４回目の消去動作（Ｌｏｏｐ４）でのメモリセルの状態とウェル電位を示す図である。

以下、図面を参照して、この発明の実施の形態のＮＡＮＤ型フラッシュメモリを説明する。

フラッシュメモリ構成
図１は、ＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図である。このＮＡＮＤ型フラッシュメモリは、不揮発性メモリセルが配列されたメモリセルアレイ１１、ワード線ドライバを含むロウデコーダ１２、カラムデコーダ１３及びデータ制御回路１４を有する。

アドレスＡｄｄは、入出力バッファ１５を介してアドレスバッファ１７に取り込まれ、ロウアドレス及びカラムアドレスがそれぞれロウデコーダ１２及びカラムデコーダ１３に転送される。コマンドＣｍｄは、入出力バッファ１５を介してコマンドデコーダ１６によりデコードされてコントローラ１９に送られ、動作制御に供される。データＤａｔａは、入出力バッファ１５を介しデータバス２０を介して、データ制御回路１４との外部との間で転送される。

コントローラ１９は、メモリセルアレイ１１の読み出し制御、書き込み及び消去のシーケンス制御を行なう。読み出し、書き込み及び消去の動作モードに応じて種々の内部電圧を発生するために、内部電圧発生回路１８が設けられている。

具体的に内部電圧発生回路１８は、消去電圧発生回路１８ａ、書込み電圧発生回路１８ｂその他の各種昇圧回路を含む。内部発生回路１８は、コマンドＣｍｄに従ってコントローラ１９により制御されて、セルアレイのＰ型ウェルに与えられる消去電圧Ｖｅｉ、選択ワード線に与えられる書込み電圧Ｖｐｇｍ等を生成する。

メモリセルアレイ１１には不揮発性メモリセルがマトリクス状に配置される。メモリセルは、チャネル領域上にトンネル絶縁膜を介してフローティングゲートが形成され、フローティングゲート上にゲート間絶縁膜を介してコントロールゲートが積層されたＭＯＳトランジスタ構造を有する。

データ制御回路１４は、メモリセルアレイ１１内のメモリセルから読み出したデータを検知、増幅するセンスアンプ回路を備え、書き込み時はデータ入出力バッファ１５から供給される書き込みデータを一時記憶してビット線電圧制御を行なう。ロウデコーダ１２はアドレスバッファ１７から供給されるロウアドレス信号をデコードしてメモリセルアレイ１１のワード線の選択駆動を行う。カラムデコーダ１３はアドレスバッファ１７から供給されるカラムアドレス信号をデコードしてメモリセルアレイ１１のビット線選択を行う。

図２は、メモリセルアレイ１１の等価回路を示している。制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８、選択ゲート線ＳＧ１，ＳＧ２及びソース線ＳＬはそれぞれ行方向に配置され、ビット線ＢＬ１，ＢＬ２，…，ＢＬｍは列方向に配置される。各制御ゲート線とビット線の交差部にメモリセルＭ１，Ｍ２，…，Ｍ８と選択ゲートトランジスタＳ１，Ｓ２が配置される。

ここでは、８個のメモリセルＭ１〜Ｍ８がソース、ドレインを共有して直列接続されて、ＮＡＮＤストリングＮＵを構成する例を示している。ＮＡＮＤストリングＮＵの一端は選択ゲートトランジスタＳ１を介してビット線に、他端は選択ゲートトランジスタＳ２を介してソース線ＳＬに接続される。

ＮＡＮＤストリングＮＵの各セルＭ１，Ｍ２，…，Ｍ８のコントロールゲートが制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８に、選択ゲートトランジスタＳ１，Ｓ２のゲートが選択ゲート線ＳＧ１，ＳＧ２にそれぞれ接続される。制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８は、ワード線ＷＬ１，ＷＬ２，…，ＷＬ８となる。

ワード線方向に並ぶＮＡＮＤストリングＮＵの集合が、データ消去の単位となるブロックであり、ビット線方向に複数のブロックＢＬＫ０〜ＢＬＫｎが配置される。これらのブロックは一つのＰ型ウェル内に形成される。ソース線ＳＬは、周辺回路(図示せず)にて生成される共通ソース電位Ｖｓに接続される。

図３は、消去電圧発生回路１８ａの構成を示す。消去電圧発生回路１８ａには、能力の異なるＶＰＰ用昇圧ポンプ回路３１と、ＶＭＭ用昇圧ポンプ回路３２とが併設されている。即ち、ＶＰＰ用ポンプ回路３１とＶＭＭ用ポンプ回路３２は、ＶＰＰ＞ＶＭＭを満たす昇圧電位ＶＰＰとＶＭＭをそれぞれ発生するものである。

ＶＰＰ用ポンプ回路３１は、ＶＰＰを生成するチャージポンプＰＭＰ１、これを駆動するクロック生成回路ＣＬＫ１及び電圧検知回路ＤＥＴ１を有する。また、ＶＰＰをメモリセルの形成されているＰ型ウェルの端子ＣＰＷＥＬＬに供給するＮＭＯＳトランジスタＭＮ１１のゲートを昇圧するために、ローカルポンプＬＰＭＰ１がある。

ＶＭＭ用ポンプ回路３２は同様に、ＶＭＭを生成するチャージポンプＰＭＰ２、これを駆動するクロック生成回路ＣＬＫ２、電圧検知回路ＤＥＴ２を有し、ＮＭＯＳトランジスタＭＮ１２のゲートを昇圧するためのローカルポンプＬＰＭＰ２を有する。

ＮＭＯＳトランジスタＮＭ１３は、消去動作時以外に端子ＣＰＷＥＬＬをＶｓｓにショートするためのリセット用であり、そのゲートを制御するＮＯＲロジック回路Ｇ１１が設けられている。

図４は、ＶＰＰ用チャージポンプ回路ＰＭＰ１の構成を示す。チャージポンプＰＭＰ１は、電源電圧ＶｃｃとＶＰＰ端子の間に、ダイオード接続したＮＭＯＳトランジスタを複数段直列接続し、各接続ノードにポンピング用キャパシタＣを接続して構成される。各キャパシタＣの端子には、交互に相補クロックＰＣＬＫ，ＰＣＬＫｂが与えられる。

ＮＭＯＳトランジスタＭＮ２２，ＭＮ２３を一つの昇圧ユニット（転送段）“Ｓｔａｇｅ１”として、続くＮＭＯＳトランジスタＭＮ２４，ＮＭ２５を昇圧ユニット“Ｓｔａｇｅ２”とし、以下同様にして例えばＮ段の昇圧ユニットが直列接続される。

図５は、ＶＰＰ用クロック生成回路ＣＬＫ１の構成を示す。ＶＰＰ用ポンプ起動信号ＶＰＰ_ＥＮ、ＶＰＰ用電圧検知回路ＤＥＴ１からの検知信号ＶＰＰ_ＦＬＧ、ＶＰＰ用ポンプクロックＰＣＬＫの反転信号ＰＣＬＫｂを入力とするＮＡＮＤゲートＧ１２、その出力を入力としてＰＣＫを出力するインバータＧ１３、ＰＣＬＫを入力としてＰＣＬＫｂを出力するインバータＧ１４を備えて構成される。

図６は、ＶＰＰ用電圧検知回路ＤＥＴ１の構成を示す。電圧検知回路ＤＥＴ１は、チャージポンプＰＭＰ１の出力ＶＰＰとＶｓｓの間にＮＭＯＳトランジスタＮＭ３３を介して直列接続された抵抗Ｒ１〜Ｒ５により構成される抵抗分圧回路６１と、この抵抗分圧回路６１の出力モニター電圧ＰＭＯＮを基準電圧ＶＲＥＦと比較する差動アンプ６２を有する。差動アンプ６２は、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２からなるカレントミラー負荷と、ＮＭＯＳトランジスタＭＮ３８，ＭＮ３９からなるドライバとにより構成される。

消去ループに応じてモニター電圧ＰＭＯＮを切り換えるために、切り換え制御回路６３が設けられている。即ち切り換え制御回路６３は、分圧抵抗回路６１のノードｎａ，ｎｂ，ｎｃ，ｎｄをそれぞれＶｓｓに設定するための短絡用ＮＭＯＳトランジスタＭＮ３３，ＭＮ３４，ＭＮ３５，ＭＮ３６及びこれらのトランジスタをそれぞれ、消去回数を示すループ信号Ｌｏｏｐ１，Ｌｏｏｐ２，Ｌｏｏｐ３，Ｌｏｏｐ４により選択的に駆動するためのＮＡＮＤゲートＧ１５，Ｇ１６，Ｇ１７，Ｇ１８を有する。

分圧抵抗回路６１のＶｓｓ端に介在させたＮＭＯＳトランジスタＭＮ３３のゲートは、ループ信号Ｌｏｏｐ１が入るＮＡＮＤゲートＧ１５により駆動される。ＮＡＮＤゲートＧ１５〜Ｇ１８には、それぞれにループ信号Ｌｏｏｐ１〜Ｌｏｏｐ４と共に、共通にモニター起動信号ＶＰＰ_ＥＮが入る。

このような構成により、消去サイクルに応じてＶＰＰの設定電圧値を変えることができる。即ち、消去回数が1回目の場合、Ｌｏｏｐ１＝“Ｈ”により、ＮＭＯＳトランジスタＭＮ３３がオンになり、抵抗Ｒ１とＮＭＯＳトランジスタＭＮ３３の接続ノードｎａがＶｓｓに設定されて、モニター電圧は、ＰＭＯＮ＝ＶＰＰ×Ｒ５／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）となる。２回目は、Ｌｏｏｐ２＝“Ｈ”により、抵抗Ｒ１，Ｒ２の接続ノードｎｂがＶｓｓに設定されて、モニタ電圧ＰＭＯＮは、ＶＰＰ×Ｒ５／（Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）となる。以下同様にして、消去回数が増えるごとに抵抗分圧比が下がり、モニター電圧ＰＭＯＮは低くなる。

モニター電圧ＰＭＯＮが参照電圧ＶＲＥＦより低いと、差動アンプ出力がＶｏｕｔ＝“Ｈ”、高いとＶｏｕｔ＝“Ｌ”となる。出力電圧Ｖｏｕｔは、出力ゲート６４を介して検知信号ＶＰＰ_ＦＬＧとして取り出される。

図７は、ＶＰＰ用ポンプの動作とＶＰＰ電圧の波形図を示す。起動信号ＶＰＰ_ＥＮが“Ｌ”の間、ＶＰＰ用ポンプは動作しない。ＶＰＰ_ＥＮ＝“Ｈ”になるとＶＰＰ用電圧検知回路ＤＥＴ１が動作する。モニター電圧ＰＭＯＮが参照電圧ＶＲＥＦより低い場合、検知信号ＶＰＰ_ＦＬＧ＝“Ｈ”を出力する。これによりＶＰＰ用クロック生成回路ＣＬＫ１が動作して相補のクロック信号ＰＣＬＫ／ＰＣＬＫｂを出力する。

このクロック信号ＰＣＬＫ／ＰＣＬＫｂを受けてＶＰＰ用チャージポンプＰＭＰ１が昇圧動作を行い、ＶＰＰ電圧が上昇する。ＶＰＰ電圧が設定電位を超えると、モニター電圧ＰＭＯＮが参照電圧ＶＲＥＦより高くなり、検知信号ＶＰＰ_ＦＬＧが“Ｌ”に遷移する。

この状態ではＰＣＫ／ＰＣＫｂが“Ｌ”／“Ｈ”の固定値となり、チャージポンプは昇圧動作を停止する。ＶＰＰ電圧はリーク電流等により徐々に低下し、ＶＰＰ電圧が設定電位より低下すると、検知信号ＶＰＰ_ＦＬＧが“Ｈ”となり、ＶＰＰ用チャージポンプＰＭＰ１が再度昇圧動作を開始する。

このように、ＶＰＰ_ＥＮが“Ｈ”の期間はチャージポンプが動作と停止を繰り返してＶＰＰを設定電圧に保ち、ＶＰＰ_ＥＮが“Ｌ”に遷移すると昇圧動作を止める。

図８は、ＶＭＭ用チャージポンプＰＭＰ２の構成を示す。基本的な構成は、図４に示したＶＰＰ用チャージポンプＰＭＰ１と同様であるが、直列に接続される昇圧ユニットの段数Ｍが小さい（Ｍ＜Ｎ）点が異なる。

図９は、ＶＭＭ用クロック生成回路ＣＬＫ２の構成を示す。この回路は、図５に示したＶＰＰ用クロック生成回路ＣＬＫ１と同じである。

図１０は、ＶＭＭ用電圧検知回路ＤＥＴ２の構成を示す。基本構成は、図６に示したＶＰＰ用電圧検知回路ＤＥＴ１と同様であり、モニター電圧ＭＭＯＮを出力する抵抗分圧回路１０１と、そのモニター電圧を参照電圧ＶＲＥＦと比較する差動アンプ１０２及び出力ゲート１０３を有する。差動アンプ１０２は、図６における差動アンプ６２と同じである。

モニター電圧ＭＭＯＮは、消去回数によらずＶＭＭ電圧を一定にするので、抵抗分圧回路１０１は、ＶＭＭとＶｓｓの間に直列接続される二つの抵抗Ｒ６，Ｒ７とＮＭＯＳトランジスタＭＮ５３により構成される。モニター電圧切り換え制御回路はない。

図１１は、ＶＭＭ用ポンプの動作とＶＭＭ電圧の波形図を示す。ＶＭＭ用ポンプＰＭＰ２の動作自体はＶＰＰ用ポンプＰＭＰ１の動作と同じであるため、詳細な説明は省略する。

図１２は、ＶＰＰ用チャージポンプＰＭＰ１とＶＭＭ用チャージポンプＰＭＰ２の出力電圧に対する供給電流能力を示す。昇圧ユニットの段数がＶＰＰ用チャージポンプＰＭＰ１はＮ個、ＶＭＭ用チャージポンプＰＭＰ２はＭ(M＜N)個であるため、出力電圧が低い場合はＶＭＭ用ポンプの方が供給電流が大きいが、出力電圧が高くなるとＶＰＰ用ポンプのみが電流を供給でき、ＶＭＭ用ポンプはほとんど電流供給能力がなくなる。即ち、昇圧動作の初期は、ＶＭＭ用ポンプにより高速の昇圧が行なわれ、電圧が高くなるにつれてＶＭＭポンプの昇圧能力が低下し、ＶＰＰに近いところでは、ＶＰＰポンプのみが働くことになる。

基本的なデータ消去モード（比較例）
以上のような消去電圧発生回路を備えて、基本的なデータ消去動作を比較例として説明する。図１２で説明した能力の異なる二組の昇圧ポンプ回路を利用して、一般的に消去電圧が低い範囲では主にＶＭＭ用チャージポンプＰＭＰ２が消去電圧を昇圧し、消去電圧が高い範囲になるとＶＰＰ用チャージポンプＰＭＰ１により昇圧する、ということが行われる。このような昇圧動作を利用することにより、消去電圧の立ち上がり時間を短縮して、消去時間を短くすることができる。

この消去電圧発生の様子を図２７に示す。ここでは消去電圧印加動作が４サイクル（４ループＬｏｏｐ１〜Ｌｏｏｐ４）で完了する例を示している。各回の消去動作開始時ｔ０には、コントローラ１９から出力される起動信号ＶＰＰ_ＥＮ及びＶＭＭ_ＥＮが“Ｈ”になり、ＶＰＰ用チャージポンプＰＭＰ１とＶＭＭ用チャージポンプＰＭＰ２は共に動作開始する。メモリセルが形成されているＰウェルの端子ＣＰＷＥＬＬの電位がある設定電圧Ｖｅｍを超えると、ＶＭＭ用検知回路ＤＥＴ２の検知信号ＶＭＭ_ＦＬＧが“Ｌ”に遷移する。そのタイミングｔ１でＶＭＭ用チャージポンプＰＭＰ２は停止し、そこから各消去回数に応じた設定電圧(Ｖｅｉ，Ｖｅｉ＋ΔＶｅ，Ｖｅｉ＋ΔＶｅ×２，Ｖｅｉ＋ΔＶｅ×３)までは、ＶＰＰ用チャージポンプＰＭＰ１のみで昇圧する。

ＣＰＷＥＬＬ電位が設定電圧を超えると（タイミングｔ２）、ＶＰＰ用電圧検知回路ＤＥＴ１の検知信号ＶＰＰ_ＦＬＧが“Ｌ”に遷移して、ＶＰＰ用チャージポンプＰＭＰ１も停止する。このような動作により、ＣＰＷＥＬＬには消去サイクル数に従ってステップアップされる消去電圧(Ｖｅｉ，Ｖｅｉ＋ΔＶｅ，Ｖｅｉ＋ΔＶｅ×２，Ｖｅｉ＋ΔＶｅ×３）が与えられる。

一方消去対象の選択ブロック内の全コントロールゲートＣＧ（全ワード線ＷＬ）にはＶｓｓが印加される。コントロールゲートＣＧのＶｓｓ電位とＰウェルの消去電圧の差により、書込み時にフローティングゲートＦＧに注入された電子がトンネル絶縁膜を介して放出される。

なお、各消去ループの間には、通常消去状態を確認する消去ベリファイ動作が行われる。但し、消去動作の高速性を重視して、消去ベリファイ動作の少なくとも一部を省略する、といったシーケンス制御もあり得る。例えば消去シーケンスの初期段階での消去ベリファイ動作を省くこともある。

このような通常のデータ消去モードでのメモリセルの消去動作の問題点を、図２８及び図２９を用いて説明する。図２８及び図２９はそれぞれ、第１ループＬｏｏｐ１及び第４ループＬｏｏｐ４でのセル消去動作を模式的に示している。

第１ループＬｏｏｐ１では、メモリセルにデータが書き込まれた状態、即ちフローティングゲート（ＦＧ）４３に多くの電子４８が注入された状態での消去になる。このため、コントロールゲート（ＣＧ）４１にＶｓｓ、Ｐウェル端子ＣＰＷＥＬＬに消去電圧Ｖｅｉを与えると、トンネル絶縁膜４４に大きな電界がかかり、フローティングゲート４３からＰウェル４７のドレイン／ソース４５／４６間のチャネル領域にトンネル絶縁膜４４を介して大きなトンネル電流（消去電流）が流れる。

消去ループが進むにつれて、ＣＰＷＥＬＬに印加される消去電圧が高くなっていき、フローティングゲート４３から電子は放出されていく。消去動作の４ループ目Ｌｏｏｐ４では、ＣＰＷＥＬＬに与えられる消去電圧はＶｅｉ＋ΔＶｅ×３であり、１〜３ループ目よりも高い電圧である。しかし、フローティングゲート４３に残っている電子４８は、図２９では模式的に示しているが、当初（図２８）より少なくなっている。このため、トンネル絶縁膜４４を通過する電子量は少なくなる。

以上のように、複数サイクルに分けて行う消去電圧印加動作の１ループ目においては大きな消去電流が流れ、これが消去動作によるトンネル絶縁膜劣化の主要因になると思われる。即ち、消去動作の第１ループにおいて、トンネル絶縁膜に界面準位が形成されて、これに電子がトラップされ、これがその後の消去電流を流れにくくし、また消去状態でのメモリセルのしきい値が十分低下しないというセル特性劣化の原因となる。

以下には、消去動作の高速性を損なうことなく、消去動作でのメモリセル特性劣化を抑制することを可能とした実施の形態を説明する。

実施の形態１
図１３は、実施の形態１によるデータ消去モードでの消去電圧発生の様子を、図２７と対応させて示している。消去電圧発生回路１８ａは、上に説明したとおりであり、図２７の消去モードの場合とはその制御法が異なる。図１３では、図２７と対応させて消去ループ数が４（Ｌｏｏｐ１〜Ｌｏｏｐ４）で消去する場合を示している。

消去回数を示す信号Ｌｏｏｐ１〜Ｌｏｏｐ４、ＶＰＰポンプ起動信号ＶＰＰ_ＥＮ、ＶＭＭポンプ起動信号ＶＭＭ_ＥＮはコントローラ１９にて生成されるものとする。

消去動作前はＶＰＰポンプ起動信号ＶＰＰ_ＥＮ及びＶＭＭポンプ起動信号ＶＭＭ_ＥＮは共に“Ｌ”であり、ＣＰＷＥＬＬはＯＲゲートＧ１１及びトランジスタＭＮ１３によりＶｓｓに接続されている。1回目の消去動作が開始されると、ＶＰＰポンプ起動信号ＶＰＰ_ＥＮが“Ｈ”となるのでＭＯＳトランジスタＭＮ１３はオフになり、ＶＰＰポンプＰＭＰ１が昇圧動作を開始する（タイミングｔ００）。

一方、１回目の消去動作が開始されても、ＶＭＭポンプ起動信号ＶＭＭ_ＥＮは“Ｌ”を保持しており、ＶＭＭポンプＰＭＰ２は停止したままである。即ち１回目の消去動作は、ＶＰＰポンプＰＭＰ１のみにより行なわれる。また1回目の消去動作においては、ループ信号は、Ｌｏｏｐ１のみが“Ｈ”、残りＬｏｏｐ２〜Ｌｏｏｐ４は“Ｌ”である。ＶＰＰ電圧検知回路ＤＥＴ１においては、ＶＰＰ_ＥＮとＬｏｏｐ１を入力とするＮＡＮＤゲートＧ１５及びインバータＧ１９によってＮＭＯＳトランジスタＭＮ３３がオンする。またＮＭＯＳトランジスタＭＮ３７がオンする。

これにより検知回路ＤＥＴ１は設定電圧に達するまでＶＰＰを昇圧するよう検知信号ＶＰＰ_ＦＬＧ＝“Ｈ”を出力する。昇圧電位ＶＰＰはローカルポンプＬＰＭＰ１によりゲートに昇圧電位を与えられたＮＭＯＳトランジスタＭＮ１１を経由してメモリセルの形成されるＰウェル端子ＣＰＷＥＬＬへと供給される。ＶＰＰ及びＣＰＷＥＬＬが設定電位Ｖｅｉに到達すると、ＶＰＰ電圧検知回路ＤＥＴ１の動作によりＶＰＰ_ＦＬＧ＝“Ｌ”となって昇圧動作を停止する（タイミングｔ０１）。

図１２に示したように出力電圧が低い間は、ＶＰＰ用ポンプＰＭＰ１の供給電流はＶＭＭ用ポンプＰＭＰ２の供給電流に比較して少ない。従って図１３に示すように、1回目の消去動作においてＣＰＷＥＬＬ電位の立ち上がり波形は、図２７に示す比較例より鈍く、緩くなる。この結果、消去動作時にセルのフローティングゲートからの電子放出が抑制される。つまり消去動作初期のトンネル絶縁膜を通過する電流量（消去電流量）が少なくなり、トンネル絶縁膜の劣化を抑えることができる。

２回目以降の消去動作においては、トンネル絶縁膜を通過する電流量は１回目の消去動作より少ない。従って消去電圧の昇圧スピードを抑える必要はなく、従来通りの立ち上がり波形の鈍化がない昇圧動作となる。具体的に２回目の消去動作を説明する。消去動作前はＣＰＷＥＬＬはＶｓｓに接続されている。

２回目の消去動作が開始されると、ＶＰＰポンプ起動信号ＶＰＰ_ＥＮが“Ｈ”となるので、ＭＯＳトランジスタＭＮ１３はオフし、ＶＰＰポンプＰＭＰ１が昇圧動作を開始する（タイミングｔ１０）。同時に、ＶＭＭポンプ起動信号ＶＭＭ_ＥＮも“Ｈ”となり、ＶＭＭポンプＰＭＰ２も昇圧動作を開始する。

ＶＭＭ電圧検知回路ＤＥＴ２において、ＶＭＭ_ＥＮが“Ｈ”となることにより、ＮＭＯＳトランジスタＭＮ５３，ＭＮ５４がオンする。これにより電圧検知回路ＤＥＴ２は活性になり、設定電圧Ｖｅｍに達するまでＶＭＭを昇圧するよう検知信号ＶＭＭ_ＦＬＧ＝“Ｈ”を出力する。

昇圧電位ＶＭＭはローカルポンプＬＰＭＰ２によりゲートに昇圧電位を与えられたＮＭＯＳトランジスタＭＮ１２を経由してＣＰＷＥＬＬへ供給される。ＶＭＭがＶｅｍに到達すると、ＶＭＭ電圧検知回路ＤＥＴ２によりＶＭＭ_ＦＬＧ＝“Ｌ”となって、ＶＭＭ用ポンプＰＭＰ２は昇圧動作を停止する（タイミングｔ１１）。

但し消去電圧は設定電圧Ｖｅｉ＋ΔＶｅより低いため、ＶＰＰ電圧検知回路ＤＥＴ１の出力ＶＰＰ_ＦＬＧは“Ｈ”を保っている。よってＶＭＭポンプＰＭＰ２が停止した後はＶＰＰポンプＰＭＰ１のみで消去電圧が設定電圧Ｖｅｉ＋ΔＶｅに達するまで昇圧される。昇圧電位ＶＰＰはローカルポンプＬＰＭＰ１によりゲートに昇圧電位を与えられたＮＭＯＳトランジスタＭＮ１１を経由してＣＰＷＥＬＬへ供給される。

消去電圧が設定電圧Ｖｅｉ＋ΔＶｅに達すると、ＶＰＰ_ＦＬＧ＝“Ｌ”となり、ＶＰＰポンプＰＭＰ１の昇圧動作が停止する（タイミングｔ１２）。

図１２に示したように、出力電圧が低い場合はＶＭＭ用ポンプＰＭＰ２の供給電流はＶＰＰ用ポンプＰＭＰ１の供給電流に比較して大きい。従って図１３に示したように、２回目の消去動作においてＣＰＷＥＬＬ電位の設定電位Ｖｅｍまでの昇圧スピードは1回目の消去動作より速くなる。２回目の消去動作では1回目の消去動作で放出されなかった電子を放出させるため、ＣＰＷＥＬＬの電位は1回目より高いＶｅｉ＋ΔＶｅまで昇圧させる必要がある。

昇圧動作に掛かる時間は1回目の消去動作より長くなる可能性があるが、本実施形態によればその時間の延びを抑制することができる。３，４回目の消去動作は、２回目と同様である。

このような動作により、この実施形態によれば、最もトンネル絶縁膜を劣化させる1回目の消去動作時にはフローティングゲートの電子を時間を掛けて放出させる。これによりトンネル絶縁膜を通過する電流量を少なく保ち、トンネル絶縁膜の劣化を最小限にすることができる。一方２回目以降の消去動作時間の延びを抑制し、消去に掛かる時間は従来と同等に保つことが可能である。即ち消去動作の高速性を損なうことなく、消去動作に伴うセル特性の劣化を抑制することが可能になる。

実施の形態２
1回目の消去動作における消去電圧Ｖｅｉを低く設定した場合や消去時間が短い場合、フローティングゲートＦＧ内の電子が殆ど放出されないことがある。２回目の消去動作時は、消去電圧が1回目の電圧Ｖｅｉよりも高い電圧Ｖｅｉ＋ΔＶｅに設定されるため、より電子は放出され易い。従って２回目の消去動作時にトンネル絶縁膜を通過する電流量が多くなり、トンネル絶縁膜が劣化する可能性がある。

図１４は、この点を考慮した実施の形態２のデータ消去モードの動作波形を、図１３の実施の形態１と対応させて示している。実施の形態１との相違は、２回目の消去動作にある。

回路構成及び１，３，４回目の消去動作に関しては、先の実施の形態１と同様であるため説明は省略し、２回目の消去動作について説明する。２回目の消去動作では、ループ信号は、Ｌｏｏｐ２が“Ｈ”、Ｌｏｏｐ１，Ｌｏｏｐ３，Ｌｏｏｐ４は“Ｌ”である。

ＶＰＰ電圧検知回路ＤＥＴ１において、ＶＰＰ_ＥＮとＬｏｏｐ２を入力とするＮＡＮＤゲートＧ１６及びインバータＧ２０によってＮＭＯＳトランジスタＭＮ３４がオンする。またＮＭＯＳトランジスタＭＮ３７がオンする。

ＶＭＭポンプ起動信号ＶＭＭ_ＥＮは、２回目の消去動作が開始しても“Ｌ”を保持し、２回目の昇圧動作もＶＰＰポンプＰＭＰ１のみにより行なわれる（タイミングｔ１０）。ＶＰＰ電圧検知回路ＤＥＴ１は設定電圧に達するまでＶＰＰを昇圧するよう検知信号ＶＰＰ_ＦＬＧ＝“Ｈ”を出力する。

昇圧電位ＶＰＰはローカルポンプＬＰＭＰ１によりゲートに昇圧電位を与えられたＮＭＯＳトランジスタＭＮ１１を経由してＣＰＷＥＬＬへ供給される。ＶＰＰ及びＣＰＷＥＬＬが設定電位Ｖｅｉ＋ΔＶｅに到達すると、ＶＰＰ_ＦＬＧ＝“Ｌ”となって昇圧動作を停止する（タイミングｔ１１）。

従って実施の形態１における1回目の消去動作と同様に２回目の消去動作においてＣＰＷＥＬＬ電位の立ち上がり波形は比較例より鈍く、昇圧時間も長くなる。これにより、２回目の消去動作時においてもフローティングゲートＦＧから電子が時間を掛けて放出される。つまりトンネル絶縁膜を通過する電流量を少なく保ち、トンネル絶縁膜の劣化を抑えることができる。

３回目以降の消去動作は、先の実施の形態の２回目以降と同じになる。即ち、ＶＰＰ用ポンプＰＭＰ１とＶＭＭ用ポンプＰＭＰ２が共に動作開始し（タイミングｔ２０）、高速昇圧を行なって、昇圧電位がＶｅｍに達するとＶＭＭ_ＦＬＧ＝“Ｌ”によりＶＭＭ用ポンプＰＭＰ２が動作停止し（タイミングｔ２１）、Ｖｅｉ＋ΔＶｅ×２になると、ＶＰＰ用ポンプＰＭＰ１が動作停止する（タイミングｔ２２）。

このようにこの実施の形態２では、最もトンネル絶縁膜を劣化させる１，２回目の消去動作時にフローティングゲートＦＧから電子を時間を掛けて放出させる。これによりトンネル絶縁膜を通過する電流量を少なく保ち、トンネル絶縁膜の劣化を最小限にすることができる。それと同時に３回目以降の消去動作時間の延びを抑制し、消去に掛かる時間は従来と同等にすることが可能である。

実施の形態３
ここまでの実施の形態では、消去サイクルの初期段階で、２系統のポンプ回路のうち、電流供給能力は低いが高電圧を生成可能な方のみを動作させるという制御により、消去電流を抑制してセル特性劣化を防止した。これに対し、２系統のポンプ回路を共に駆動しながら、同様の効果を得ることも可能である。そのためには、ポンプ回路の電流供給能力自体を切り換え可能に設定し、消去サイクルに応じてポンプ能力切り換えを行なうようにすればよい。

図１５は、そのような実施の形態３に用いられる消去電圧発生回路１８ａの構成を、図３と対応させて示している。図３に示した消去電圧発生回路１８ａとの相違は、ＶＭＭ用ポンプ回路３２内にその駆動クロック周波数を切り換えるためのクロック分周選択回路ＤＩＶ１が追加されている点である。

図１６は、クロック分周選択回路ＤＩＶ１のクロック分周回路の構成を示し、図１７は同じくクロック分周選択回路ＤＩＶ１のうちクロック選択回路の構成を示している。

クロック分周回路は、相補クロックＭＣＬＫ／ＭＣＬＫｂが入力されるＣＭＯＳインバータ１６１と、その出力ノードＡを共有し、インバータ１６１とは逆相入力されて、ＮＯＲゲートＧ３２の出力に応じて出力ノードＡを制御するためのＣＭＯＳインバータ１６２を有する。

更に、ＮＯＲゲートＧ３２により制御されて相補クロックＭＣＬＫ／ＭＣＬＫｂが入力されるＣＭＯＳインバータ１６３と、その出力ノードＣの状態をＮＯＲゲートＧ３３の出力に応じて制御するための、インバータ１６３とは逆相入力されるＣＭＯＳインバータ１６４を有する。

ＮＯＲゲートＧ３３の出力ノードＤは、インバータＧ３４を介してクロックＭＣＬＫ２の出力ノードにつながり、その出力はＣＭＯＳインバータ１６１の制御信号となる。

ＮＯＲゲートＧ３２，Ｇ３３は、ＶＭＭ_ＥＮ及びＶＭＭ_ＦＬＧが共に“Ｈ”のときに、これを検出するＮＡＮＤゲートＧ３１の出力“Ｌ”により活性化され、インバータとして動作する。即ち、ＶＭＭ_ＥＮ及びＶＭＭ_ＦＬＧが共に“Ｈ”のときにＮＯＲゲートＧ３２，Ｇ３３が活性になって分周回路が動作し、クロックＭＣＫＬを分周したクロックＭＣＬＫ２を出力する。ＶＭＭ_ＥＮ，ＶＭＭ_ＦＬＧのいずれか一方でも“Ｌ”のときは、ＮＯＲゲートＧ３２，Ｇ３３の出力は“Ｌ”固定となって、分周回路は動作しない。

クロック選択回路は、コントローラ１９から発生される選択信号ＳＬＯＷに基づいて、分周したクロックＭＣＬＫ２又は分周しないクロックＭＣＬＫを選択する回路である。即ち、クロックＭＣＬＫ，ＭＣＬＫ２が入力されるＮＡＮＤゲートＧ３７，Ｇ３５を有し、これが選択信号ＳＬＯＷにより選択的に活性化される。ＮＡＮＤゲートＧ３７，Ｇ３５の出力に基づいて、ＮＡＮＤゲートＧ３８とインバータＧ３９により、相補信号ＭＣＬＫＡ，ＭＣＬＫＡｂが生成される。

クロック分周選択回路の動作を、具体的に図１８を参照して説明する。

ＶＭＭ_ＥＮとＶＭＭ_ＦＬＧが共に“Ｈ”のときに、ＮＯＲゲートＧ３２，Ｇ３３が活性になり分周回路が動作する。このとき、ＶＭＭ用クロック生成回路ＣＬＫ２も動作を開始し、相補信号ＭＣＬＫ／ＭＣＬＫｂが発生される。分周動作は次の通りである。

ＭＣＬＫが“Ｌ”から“Ｈ”になると、ＭＣＬＫ＝“Ｈ”，ＭＣＬＫｂ＝“Ｌ”がそれぞれＮＭＯＳトランジスタＭＮ６１，ＰＭＯＳトランジスタＭＰ６２に入力されてインバータ１６１の出力ノードＡは“Ｌ”になる。このとき、インバータ１６３は逆入力となり、出力ノードＣの電位は決まらない。

一方このとき、インバータ１６４では、ノードＤの初期状態“Ｌ”によりＰＭＯＳトランジスタＭＰ６７がオン、ＮＭＯＳトランジスタＭＮ６８がオフであり、ＰＭＯＳトランジスタＭＰ６８がＭＣＬＫｂ＝“Ｌ”によりオンであるから、このインバータ１６４によりノードＣは“Ｈ”に設定される。

次に、ＭＣＬＫが“Ｌ”、ＭＣＬＫｂが“Ｈ”に遷移すると、インバータ１６２により出力ノードＡは“Ｌ”の状態を保ち、インバータ１６３によりその出力ノードＣは“Ｌ”になる。ＮＯＲゲートＧ３３の入力は共に“Ｌ”であるので、ノードＤは“Ｈ”、従ってＭＣＬＫ２は“Ｌ”に遷移する。

次に、ＭＣＬＫが“Ｈ”になると、インバータ１６４によりノードＣは“Ｌ”状態を保ち、ＮＯＲゲートＧ３３の入力が共に“Ｌ”のままなのでノードＤは“Ｈ”、ＭＣＬＫ２は“Ｌ”を保持する。一方インバータ１６１では、ＮＭＯＳトランジスタＭＮ６１，ＭＮ６２がオンになり、これにより出力ノードＡは“Ｌ”に、ＢはノードＢは“Ｈ”に遷移する。

再度ＭＣＬＫが“Ｌ”になると、インバータ１６３でＰＭＯＳトランジスタＭＰ６５，ＭＰ６６がオンになり、その出力ノードＣが“Ｈ”、ノードＤが“Ｌ”になり、ＭＣＬＫ２が“Ｈ”となる。

このような動作の繰り返しにより、クロックＭＣＬＫを分周した２倍周期のクロックＭＣＬＫ２が得られることになる。

次にクロック選択回路の動作について説明すると、消去電圧制御回路にて生成される選択信号ＳＬＯＷが“Ｈ”のとき、ＮＡＮＤゲートＧ３５が活性化されて、ＳＬＯＷ＝“Ｌ”のときはＮＡＮＤゲートＧ３７が活性化される。

ＮＡＮＤゲートＧ３７の入力はＳＬＯＷｂとＭＣＬＫであるので、ＳＬＯＷｂ＝“Ｌ”の場合はＭＣＬＫによらず、出力Ｆは“Ｈ”を保持する。一方ＮＡＮＤゲートＧ３８の入力はＳＬＯＷとＭＣＬＫ２であるので、ＳＬＯＷ＝“Ｈ”の場合はＧ３５の出力ＥはＭＣＬＫ２の反転信号となる。

ＮＡＮＤゲートＧ３８はＥ，Ｆを入力とするので、Ｆが“Ｈ”の場合Ｅの反転信号すなわちＭＣＬＫ２と同相の信号をＭＣＬＫＡｂとして出力する。インバータＧ３９は、ＭＣＬＫＡｂを入力として、その反転信号ＭＣＬＫＡを出力する。

よって、ＳＬＯＷ＝“Ｈ”の場合、ＭＣＬＫの２倍周期の信号ＭＣＬＫ２を相補信号ＭＣＬＫＡ／ＭＣＬＫＡｂとして出力する。ＳＬＯＷ＝“Ｌ”の場合は、ＮＡＮＤゲートＧ３７が、ＭＣＬＫの反転信号を出力する。

相補信号ＭＣＬＫＡ／ＭＣＬＫＡｂは、ＶＭＭ用チャージポンプＰＭＰ２に入力される。即ちＳＬＯＷ信号に従って、分周しないクロックによるポンプ駆動と分周クロックによるポンプ駆動とを選択することが可能になる。

図１９は、ＶＭＭ用ポンプＰＭＰ２について、クロックを分周しない場合と分周した場合の電流供給能力を比較して示したものである。チャージポンプの基本動作は、クロック周波数によらない。但しある単位時間当りに昇圧動作を行う回数は分周しない場合と比較して分周した場合は１／２になる。従って同じ出力電圧に対する電流供給能力も、分周クロックを用いた場合は１／２になる。

このようにポンプ駆動のクロック周波数制御を行なうことによって、ポンプの電流供給能力を制御することができ、消去電圧の立ち上がり波形を選択的に緩やかにする、或いは鈍くするという制御が可能になる。

図２０は、実施の形態３のデータ消去モードの動作波形を、図１３及び図１４の実施の形態と対応させて示している。基本動作は実施の形態１と同様であるため詳細説明は省略するが、1回目の消去動作における消去電圧立ち上がり波形が異なる。図２７の比較例と比較すると、消去電圧立ち上がり波形が緩やかになり、Ｖｅｍまでの到達時間ｔ１−ｔ０が異なる。

具体的に説明する。1回目の消去動作が開始すると（タイミングｔ０）、Ｌｏｏｐ１，ＶＰＰ_ＥＮ，ＶＭＭ_ＥＮ，ＳＬＯＷが“Ｈ”になる。このとき、二つのポンプＰＭＰ１，ＰＭＰ２が同時に動作開始する。但し、ＳＬＯＷ＝“Ｈ”により、クロック分周選択回路ＤＩＶ１はポンプ用クロックＭＣＬＫを分周したクロック信号ＭＣＬＫ２を相補信号ＭＣＬＫＡ／ＭＣＬＫＡｂとして出力する。従ってＶＭＭ用チャージポンプＰＭＰ２は、ＭＣＬＫＡ／ＭＣＬＫＡｂにより昇圧動作を行う。

図１９に示したように、この場合ポンプの出力電圧に対する電流供給能力は通常の１／２に設定されているため、ＶＭＭ及びＣＰＷＥＬＬが設定電位Ｖｅｍまで昇圧される時間ｔ０−ｔ１は、通常より２倍以上長くなる。即ち、初回の消去電圧の立ち上がり波形が鈍くなる。

このような動作制御により、1回目の消去動作時でのトンネル絶縁膜の劣化を抑えることができる。

２，３，４回目の消去動作では、ＳＬＯＷ＝“Ｌ”であり、クロック分周選択回路ＤＩＶ１はポンプクロックＭＣＬＫを相補信号ＭＣＬＫＡ／ＭＣＬＫＡｂとしてＶＭＭ用チャージポンプＰＭＰ２へ出力する。このときポンプ能力は、先の実施の形態１の場合と同じであり、ＣＰＷＥＬＬ電位の昇圧時間ｔ１−ｔ０は短縮され、昇圧スピードは1回目の消去動作より速くなる。

２回目の消去動作では1回目の消去動作で放出されなかった電子を放出させるため、ＣＰＷＥＬＬの電位は1回目より高いＶｅｉ＋ΔＶｅまで昇圧させる。昇圧動作に掛かる時間は1回目の消去動作より長くなる可能性があるが、本実施の形態によればその時間の延びを抑制することができる。３，４回目の消去動作に関しても同様に消去動作の時間が延びることを抑えることができる。

以上のような動作により、消去の高速性を損なうことなく、トンネル絶縁膜の劣化を最小限にすることができる。

実施の形態４
1回目の消去動作における消去電圧Ｖｅｉを低く設定した場合や消去時間が短い場合、フローティングゲートＦＧ内の電子が殆ど放出されないことがある。２回目の消去動作時は、消去電圧が1回目の電圧Ｖｅｉよりも高い電圧Ｖｅｉ＋ΔＶｅに設定されるため、より電子は放出され易い。従って２回目の消去動作時にトンネル絶縁膜を通過する電流量が多くなり、トンネル絶縁膜が劣化する可能性がある。

図２１は、この点を考慮して、実施の形態３をわずかに変形した実施の形態４の動作電圧波形を示している。実施の形態３との相違は２回目の消去動作である。

回路構成及び１，３，４回目の消去動作は、先の実施の形態３と同じであるため説明は省略する。この実施の形態４では、２回目の消去動作においても、ＳＬＯＷ＝“Ｈ”として、ＶＭＭポンプＰＭＰ２について分周クロックが与えられるようにしている。

即ち、ＶＭＭ用チャージポンプＰＭＰ２は、１回目と同様、２回目も相補クロックＭＣＬＫＡ／ＭＣＬＫＡｂにより昇圧動作を行い、昇圧電圧の立ち上がりを緩やかにしている。即ち、Ｖｍへの昇圧時間ｔ１−ｔ０は１，２回目とも通常より長く設定され、３回目からこれが短縮されている。

これにより、２回目の消去動作でのトンネル絶縁膜の劣化を抑えることができる。消去に掛かる総時間の延びは問題にならない程度に抑制することができる。

実施の形態５
図２２は、実施の形態５に用いられる消去電圧生成回路１８ａの構成を示す。この実施の形態５では、ここまでの実施の形態で説明したＶＭＭ用チャージポンプ回路３２の部分に、二つのポンプ回路即ち、ＶＭＭ１用ポンプ回路３２ａと、ＶＭＭ２用ポンプ回路３２ｂとを併設している。

ＶＭＭ１用ポンプ回路３２ａは、チャージポンプＰＭＰ３、クロック生成回路ＣＬＫ３及び電圧検知回路ＤＥＴ３を有する。ＶＭＭ２用ポンプ回路３２ｂは同様に、チャージポンプＰＭＰ４、クロック生成回路ＣＬＫ４及び電圧検知回路ＤＥＴ４を有する。またそれぞれにローカルポンプＬＰＭＰ３，ＬＰＭＰ４が付属し、出力はＣＰＷＥＬＬに共通接続されている。

これら二つのポンプ回路３２ａ，３２ｂは、活性化信号ＶＭＭ１_ＥＮ，ＶＭＭ２_ＥＮにより別々に活性化制御される点を除き、構成及び能力が同じものである。

図２３は、チャージポンプ回路ＰＭＰ３，ＰＭＰ４の構成を示している。図８に示した先の実施の形態のＶＭＭ用チャージポンプＰＭＰ２と基本構成は変わらない。昇圧用キャパシタの容量が、先のチャージポンプＰＭＰ２のそれの１／２になっている点が異なる。

従って、図２４に示すように、ＶＭＭ１用、ＶＭＭ２用のポンプの電流供給能力は、先の実施の形態でのＶＭＭ用ポンプのそれの１／２になる。これにより、これらのチャージポンプＰＭＰ３，ＰＭＰ４を同時に使うか、一方のみを使うかという切り換え制御により、ポンプ能力が選択できることになる。即ち、先の実施の形態と同様に、消去サイクルの初期の消去電圧立ち上がり波形を緩やかにするという制御が可能になる。

図２５は、この実施の形態での消去動作の波形を示している。基本動作は先の実施の形態と同様であるため詳細説明は省略するが、1回目の消去動作におけるＣＰＷＥＬＬが設定電位Ｖｅｍに到達するまでの昇圧時間ｔ１−ｔ０は実施の形態３と同等となる。

１回目の消去動作では、Ｌｏｏｐ１，ＶＰＰ_ＥＮ，ＶＭＭ１_ＥＮが“Ｈ”になる。これにより、ＶＰＰ用ポンプＰＭＰ１、ＶＭＭ１用ポンプＰＭＰ３がそれぞれ昇圧動作を開始する。一方ＶＭＭ２_ＥＮは“Ｌ”のままであり、ＶＭＭ２用ポンプＰＭＰ４は動作しない。

これにより、１回目の消去電圧立ち上がり波形が鈍くなり、トンネル絶縁膜の劣化を抑えることができる。

２，３，４回目の消去動作では、ＶＰＰ_ＥＮ，ＶＭＭ１_ＥＮ，ＶＭＭ２_ＥＮが全て“Ｈになる。即ち、ＶＰＰ用ポンプＰＭＰ１と共に、二つのＶＭＭ１，ＶＭＭ２用ポンプＰＭＰ３，ＰＭＰ４が同時に動作する。これにより、ＣＰＷＥＬＬ電位のＶｅｍ電位に達するまでの時間ｔ１−ｔ０は短縮され、１回目の消去動作より速くなる。

例えば２回目の消去動作では１回目の消去動作で放出されなかった電子を放出させるためＣＰＷＥＬＬの電位は１回目より高いＶｅｉ＋ΔＶｅまで昇圧させる。昇圧動作に掛かる時間は1回目の消去動作より長くなる可能性があるが、その時間の延びは問題にならない程度に抑えられる。

以上のような動作により、高速性を損なうことなく、消去動作に伴うセル特性劣化を抑制することが可能になる。

実施の形態６
１回目の消去動作における消去電圧Ｖｅｉを低く設定した場合や消去時間が短い場合、フローティングゲートＦＧ内の電子が殆ど放出されないことがある。２回目の消去動作時は、消去電圧が１回目の電圧Ｖｅｉよりも高い電圧Ｖｅｉ＋ΔＶｅに設定されるため、より電子は放出され易い。従って２回目の消去動作時にトンネル絶縁膜を通過する電流量が多くなり、トンネル絶縁膜が劣化する可能性がある。

図２６は、この点を考慮して、実施の形態５をわずかに変形した実施の形態６の動作電圧波形を示している。実施の形態５との相違は２回目の消去動作である。

回路構成及び１，３，４回目の消去動作は、先の実施の形態５と同じであるため説明は省略する。この実施の形態では、２回目の消去動作においてもＶＭＭ２_ＥＮが“Ｌ”を保持する。即ちＶＭＭ２用ポンプＰＭＰ４は２回目も動作しない。これにより、ＣＰＷＥＬＬが設定電位Ｖｅｍまで昇圧されるのに要する時間ｔ１−ｔ０が、１，２回目とも通常より長くなっている。

これにより、２回目の消去動作でのトンネル絶縁膜の劣化を抑えることができる。また、消去に掛かる総時間の延びは問題にならない程度に抑制することができる。

この発明は上記実施の形態に限られない。例えば実施の形態では、消去サイクルが４ループで完了する例において、その消去サイクルの初期段階として、第１ループ又は、第１及び第２ループについて、消去電圧立ち上がり波形を鈍くすることで、消去動作に伴うセル特性劣化を防止している。

消去サイクル数によっては、消去電圧上昇カーブを緩くする初期段階のループ数を３或いはそれ以上にすることも有効である。即ち、設定される消去サイクル数が多い場合には、それに応じて昇圧時間を掛ける初期段階ループ数を多くしても、消去の高速性をそれ程損なうことなく、セル特性劣化を抑制することができる。

また実施の形態３，４では、クロック分周比について２分周の例を挙げたが、３分周や４分周等も選択可能である。

実施の形態５，６においては、初期段階で二つのＶＭＭ用ポンプ回路３２ａ，３２ｂの一方を用い、後続サイクルでは両方用いる例を示したが、これらのポンプ回路が実際には複数個ずつ併設されたものであってもよい。例えば合計１０個のＶＭＭ用ポンプ回路が併設されて、初期段階ではそのうちの適当数のみが選択され、後続サイクルでは全部が選択される、という仕様も可能である。

１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…データ制御回路、１５…入出力バッファ、１６…コマンドデコーダ、１７…アドレスバッファ、１８…内部電圧発生回路、１８ａ…消去電圧発生回路、１８ｂ…書き込み電圧発生回路、１９…コントローラ、２０…データバス、３１…ＶＰＰ用昇圧ポンプ回路、３２…ＶＭＭ用昇圧ポンプ回路、３２ａ…ＶＭＭ１用昇圧ポンプ回路、３２ｂ…ＶＭＭ２用昇圧ポンプ回路、ＰＭＰ１…ＶＰＰ用チャージポンプ、ＰＭＰ２…ＶＭＭ用チャージポンプ、ＰＭＰ３…ＶＭＭ１用チャージポンプ、ＰＭＰ４…ＶＭＭ２用チャージポンプ、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４…クロック生成回路、ＤＥＴ１，ＤＥＴ２，ＤＥＴ３，ＤＥＴ４…電圧検知回路、ＬＰＭＰ１，ＬＰＭＰ２，ＬＰＭＰ３，ＬＰＭＰ４…ローカルポンプ、ＤＩＶ１…クロック分周選択回路。

Claims (5)

1. 不揮発性メモリセルが配列されたメモリセルアレイと、
   前記メモリセルアレイのデータ消去を行なうための消去電圧を発生する消去電圧発生回路とを備え、
   前記メモリセルアレイの選択領域に複数の消去サイクルで消去電圧を印加するデータ消去モードにおいて、前記複数の消去サイクルの初期段階での消去電圧の立ち上がり波形を後続サイクルのそれに比べて鈍らせる
   ことを特徴とする半導体記憶装置。
2. 前記消去電圧発生回路は、第１の昇圧ポンプ回路と、前記第１の昇圧ポンプ回路と併設された、生成電位が前記第１の昇圧ポンプ回路より低く立ち上がり時の電流供給能力が前記第１のポンプ回路より高い第２の昇圧ポンプ回路とを有し、
   前記データ消去モードにおいて、前記消去電圧発生回路は、前記複数の消去サイクルの初期段階で前記第１の昇圧ポンプ回路のみが動作し、後続サイクルで前記第１及び第２の昇圧ポンプ回路が同時に動作するように制御される
   請求項１記載の半導体記憶装置。
3. 前記消去電圧発生回路は、第１の昇圧ポンプ回路と、前記第１の昇圧ポンプ回路と併設された、生成電位が前記第１の昇圧ポンプ回路より低く立ち上がり時の電流供給能力が前記第１のポンプ回路より高い第２の昇圧ポンプ回路と、前記第２の昇圧ポンプ回路の駆動クロック周波数を切り換える分周選択回路とを有し、
   前記データ消去モードにおいて、前記消去電圧発生回路は、前記複数の消去サイクルの前記初期段階では前記第１の昇圧ポンプ回路と駆動クロックが分周された状態の前記第２の昇圧ポンプ回路が同時に動作し、後続サイクルでは前記第１の昇圧ポンプ回路と駆動クロックが分周されない状態の前記第２の昇圧ポンプ回路が同時に動作するように制御される
   請求項１記載の半導体記憶装置。
4. 前記消去電圧発生回路は、第１の昇圧ポンプ回路と、前記第１の昇圧ポンプ回路と併設された、生成電位が前記第１の昇圧ポンプ回路より低い第２及び第３の昇圧ポンプ回路とを有し、
   前記データ消去モードにおいて、前記消去電圧発生回路は、前記複数の消去サイクルの前記初期段階で前記第１の昇圧ポンプ回路と前記第２及び第３の昇圧ポンプ回路の一方が同時に動作し、後続サイクルでは前記第１の昇圧ポンプ回路と、前記第２及び第３の昇圧ポンプ回路とが同時に動作するように制御される
   請求項１記載の半導体記憶装置。
5. 前記第１の昇圧ポンプ回路は、Ｎ段の昇圧ユニットが直列接続されたチャージポンプを有し、前記第２の昇圧ポンプ回路は、Ｍ段（Ｍ＜Ｎ）の昇圧ユニットが直列接続されたチャージポンプを有する
   請求項２又は３記載の半導体記憶装置。

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