JPH11297090A - Ｍｏｓ集積回路および不揮発性メモリ - Google Patents
Ｍｏｓ集積回路および不揮発性メモリInfo
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- JPH11297090A JPH11297090A JP10071198A JP10071198A JPH11297090A JP H11297090 A JPH11297090 A JP H11297090A JP 10071198 A JP10071198 A JP 10071198A JP 10071198 A JP10071198 A JP 10071198A JP H11297090 A JPH11297090 A JP H11297090A
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Abstract
(57)【要約】
【課題】 ２種類以上の昇圧電源が必要なフラッシュメ
モリにおいては、最も高い昇圧電圧を分配する回路から
出力された電圧がそれよりも低い昇圧電圧を分配する回
路を構成するＰＭＯＳのソース・ドレインに回り込んで
その回路のＮウェル領域とソース・ドレイン領域との間
のＰＮ接合に順方向電圧が印加されて順方向電流が流れ
てしまい、不所望な消費電流が増加するとともに昇圧回
路による昇圧が充分に行なえなくなるという課題があっ
た。 【解決手段】 電圧分配回路のような昇圧電圧を扱う回
路のウェル領域の電位を最も高い昇圧電圧を扱う回路の
ウェル電位と同一電位になるように構成するとともに、
必要な時にのみ昇圧回路を動作させるようにしかつその
場合に最も高い昇圧電圧を発生する昇圧回路を最初に動
作させてウェル電位が安定してから他の昇圧電圧を発生
する昇圧回路の動作を開始させ、昇圧電圧を扱う回路の
動作が停止するときは最も高い昇圧電圧を発生する昇圧
回路の動作を最後に停止させるようにした。
モリにおいては、最も高い昇圧電圧を分配する回路から
出力された電圧がそれよりも低い昇圧電圧を分配する回
路を構成するＰＭＯＳのソース・ドレインに回り込んで
その回路のＮウェル領域とソース・ドレイン領域との間
のＰＮ接合に順方向電圧が印加されて順方向電流が流れ
てしまい、不所望な消費電流が増加するとともに昇圧回
路による昇圧が充分に行なえなくなるという課題があっ
た。 【解決手段】 電圧分配回路のような昇圧電圧を扱う回
路のウェル領域の電位を最も高い昇圧電圧を扱う回路の
ウェル電位と同一電位になるように構成するとともに、
必要な時にのみ昇圧回路を動作させるようにしかつその
場合に最も高い昇圧電圧を発生する昇圧回路を最初に動
作させてウェル電位が安定してから他の昇圧電圧を発生
する昇圧回路の動作を開始させ、昇圧電圧を扱う回路の
動作が停止するときは最も高い昇圧電圧を発生する昇圧
回路の動作を最後に停止させるようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
さらには内部昇圧回路を有するＭＯＳ半導体集積回路に
おけるウェル電位の逆転による順方向電流の防止に適用
して特に有効な技術に関し、例えば記憶情報を電気的に
消去可能な不揮発性メモリに利用して有効な技術に関す
るものである。
さらには内部昇圧回路を有するＭＯＳ半導体集積回路に
おけるウェル電位の逆転による順方向電流の防止に適用
して特に有効な技術に関し、例えば記憶情報を電気的に
消去可能な不揮発性メモリに利用して有効な技術に関す
るものである。
【０００２】
【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有するＭＯＳＦＥＴか
らなる不揮発性記憶素子をメモリセルに使用しており、
１個のＭＯＳＦＥＴでしきい値電圧を情報として記憶す
るメモリセルを構成することができる。かかるフラッシ
ュメモリにおいては、書き込み動作では、不揮発性記憶
素子のドレイン電圧を例えば５Ｖ（ボルト）にし、コン
トロールゲートが接続されたワード線を例えば−１１Ｖ
にすることにより、フローティングゲートから電荷をド
レイン領域へ引き抜いて、しきい値電圧を低い状態（論
理“０”）にする。消去動作では、ウェル領域を例えば
−１１Ｖにし、コントローゲート（ワード線）を１２Ｖ
のような高電圧にしてフローティングゲートに負電荷を
注入してしきい値を高い状態（論理“１”）にする。こ
れにより、１つのメモリセルに１ビットのデータを記憶
させるようにしている。
トおよびフローティングゲートを有するＭＯＳＦＥＴか
らなる不揮発性記憶素子をメモリセルに使用しており、
１個のＭＯＳＦＥＴでしきい値電圧を情報として記憶す
るメモリセルを構成することができる。かかるフラッシ
ュメモリにおいては、書き込み動作では、不揮発性記憶
素子のドレイン電圧を例えば５Ｖ（ボルト）にし、コン
トロールゲートが接続されたワード線を例えば−１１Ｖ
にすることにより、フローティングゲートから電荷をド
レイン領域へ引き抜いて、しきい値電圧を低い状態（論
理“０”）にする。消去動作では、ウェル領域を例えば
−１１Ｖにし、コントローゲート（ワード線）を１２Ｖ
のような高電圧にしてフローティングゲートに負電荷を
注入してしきい値を高い状態（論理“１”）にする。こ
れにより、１つのメモリセルに１ビットのデータを記憶
させるようにしている。
【０００３】
【発明が解決しようとする課題】上記のようなフラッシ
ュメモリにおいては、書込み動作によりメモリセルのし
きい値が低くなり過ぎることがあり、そのようなメモリ
セルをそのままにしておくと次の消去の際に時間がかか
り過ぎたりそのビットだけ消去ができなくなるといった
不具合が生じる。そこで、本発明者らは、しきい値が低
くなり過ぎたメモリセルのしきい値を高くする消し戻し
機能をフラッシュメモリに持たせることについて検討し
た。その結果、消し戻し動作では、しきい値を少しだけ
変化させれば良く逆に大きなしきい値変化は回避したい
ので消去動作のときよりも低い昇圧電圧を用いることが
望ましいが、そのようにすると以下に述べるような不具
合が生じることが明らかとなった。
ュメモリにおいては、書込み動作によりメモリセルのし
きい値が低くなり過ぎることがあり、そのようなメモリ
セルをそのままにしておくと次の消去の際に時間がかか
り過ぎたりそのビットだけ消去ができなくなるといった
不具合が生じる。そこで、本発明者らは、しきい値が低
くなり過ぎたメモリセルのしきい値を高くする消し戻し
機能をフラッシュメモリに持たせることについて検討し
た。その結果、消し戻し動作では、しきい値を少しだけ
変化させれば良く逆に大きなしきい値変化は回避したい
ので消去動作のときよりも低い昇圧電圧を用いることが
望ましいが、そのようにすると以下に述べるような不具
合が生じることが明らかとなった。
【０００４】すなわち、従来のフラッシュメモリでは正
の昇圧電源が１つであったため、昇圧電源をワード線に
分配する回路を構成するＰチャネルＭＯＳＦＥＴ（以
下、ＰＭＯＳと記す）のＮウェル領域を昇圧電源に接続
しておけば、ウェルとＰＭＯＳのソース・ドレインのＰ
Ｎ接合が常に逆バイアス状態にされ、順方向電流が流れ
るのを防止することができた。
の昇圧電源が１つであったため、昇圧電源をワード線に
分配する回路を構成するＰチャネルＭＯＳＦＥＴ（以
下、ＰＭＯＳと記す）のＮウェル領域を昇圧電源に接続
しておけば、ウェルとＰＭＯＳのソース・ドレインのＰ
Ｎ接合が常に逆バイアス状態にされ、順方向電流が流れ
るのを防止することができた。
【０００５】これに対し、消し戻し機能等を付加する
と、２種類以上の昇圧電源が必要となり、各昇圧電圧を
ワード線に分配する回路を構成するＰＭＯＳを、異なる
昇圧電圧を分配する回路ごとに別個のＮウェル領域上に
形成したとしても、出力側の配線（昇圧電圧供給用配
線）を介して最も高い昇圧電圧を分配する回路から出力
された電圧がそれよりも低い昇圧電圧を分配する回路を
構成するＰＭＯＳのソース・ドレインに回り込んで、そ
の回路のＮウェル領域とソース・ドレイン領域との間の
ＰＮ接合に順方向電圧が印加されて順方向電流が流れて
しまい、不所望な消費電流が増加するとともに昇圧回路
による昇圧が充分に行なえなくなるというものである。
と、２種類以上の昇圧電源が必要となり、各昇圧電圧を
ワード線に分配する回路を構成するＰＭＯＳを、異なる
昇圧電圧を分配する回路ごとに別個のＮウェル領域上に
形成したとしても、出力側の配線（昇圧電圧供給用配
線）を介して最も高い昇圧電圧を分配する回路から出力
された電圧がそれよりも低い昇圧電圧を分配する回路を
構成するＰＭＯＳのソース・ドレインに回り込んで、そ
の回路のＮウェル領域とソース・ドレイン領域との間の
ＰＮ接合に順方向電圧が印加されて順方向電流が流れて
しまい、不所望な消費電流が増加するとともに昇圧回路
による昇圧が充分に行なえなくなるというものである。
【０００６】この発明の目的は、複数の昇圧電源を必要
とするフラッシュメモリのようなＭＯＳ集積回路におい
て、昇圧電圧を分配する回路を構成するＰＭＯＳのウェ
ル領域における順方向電流を防止し、これによって不要
な消費電流を減らすとともに昇圧回路において充分な昇
圧動作が行なえるようにすることにある。
とするフラッシュメモリのようなＭＯＳ集積回路におい
て、昇圧電圧を分配する回路を構成するＰＭＯＳのウェ
ル領域における順方向電流を防止し、これによって不要
な消費電流を減らすとともに昇圧回路において充分な昇
圧動作が行なえるようにすることにある。
【０００７】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。
【０００９】すなわち、複数の昇圧電圧を発生する昇圧
回路を備えたＭＯＳ集積回路において、例えば電圧分配
回路のような昇圧電圧を扱う回路のウェル領域の電位を
最も高い昇圧電圧を扱う回路のウェル電位と同一になる
ように構成するとともに、必要な時にのみ昇圧回路を動
作させるようにしかつその場合に最も高い昇圧電圧を発
生する昇圧回路を最初に動作させてウェル電位が安定し
てから他の昇圧電圧を発生する昇圧回路の動作を開始さ
せ、昇圧電圧を扱う回路の動作が停止するときは最も高
い昇圧電圧を発生する昇圧回路の動作を最後に停止させ
るようにしたものである。
回路を備えたＭＯＳ集積回路において、例えば電圧分配
回路のような昇圧電圧を扱う回路のウェル領域の電位を
最も高い昇圧電圧を扱う回路のウェル電位と同一になる
ように構成するとともに、必要な時にのみ昇圧回路を動
作させるようにしかつその場合に最も高い昇圧電圧を発
生する昇圧回路を最初に動作させてウェル電位が安定し
てから他の昇圧電圧を発生する昇圧回路の動作を開始さ
せ、昇圧電圧を扱う回路の動作が停止するときは最も高
い昇圧電圧を発生する昇圧回路の動作を最後に停止させ
るようにしたものである。
【００１０】上記した手段によれば、異なる昇圧電圧を
扱う回路を構成するＭＯＳＦＥＴのソース・ドレイン領
域とそのウェル領域との間のＰＮ接合が順方向にバイア
スされるのを回避して順方向電流が流れるのを防止する
ことができ、これによって昇圧回路が充分に高くかつ安
定した昇圧電圧を発生することができるようになる。ま
た、必要なとき以外は昇圧回路を停止させるようにして
いるため、回路全体としての消費電流を低減することが
できる。
扱う回路を構成するＭＯＳＦＥＴのソース・ドレイン領
域とそのウェル領域との間のＰＮ接合が順方向にバイア
スされるのを回避して順方向電流が流れるのを防止する
ことができ、これによって昇圧回路が充分に高くかつ安
定した昇圧電圧を発生することができるようになる。ま
た、必要なとき以外は昇圧回路を停止させるようにして
いるため、回路全体としての消費電流を低減することが
できる。
【００１１】また、複数の不揮発性メモリセルからなる
メモリアレーと、前記メモリセルへのデータの書込み、
消去に必要な複数の昇圧電圧を発生する昇圧回路とを備
えた不揮発性メモリにおいて、上記複数のメモリセルの
各々は、しきい値電圧が高い状態のとき消去状態とさ
れ、しきい値が低い状態のとき書込み状態とされ、書込
みによってしきい値が低くなり過ぎたメモリセルのしき
い値を戻す消し戻し動作モードを有し、該消し戻し動作
は消去動作時に選択ワード線に印加される昇圧電圧より
も低い他の昇圧電圧をワード線に印加して行なうように
構成する。
メモリアレーと、前記メモリセルへのデータの書込み、
消去に必要な複数の昇圧電圧を発生する昇圧回路とを備
えた不揮発性メモリにおいて、上記複数のメモリセルの
各々は、しきい値電圧が高い状態のとき消去状態とさ
れ、しきい値が低い状態のとき書込み状態とされ、書込
みによってしきい値が低くなり過ぎたメモリセルのしき
い値を戻す消し戻し動作モードを有し、該消し戻し動作
は消去動作時に選択ワード線に印加される昇圧電圧より
も低い他の昇圧電圧をワード線に印加して行なうように
構成する。
【００１２】これにより、低い昇圧電圧を選択ワード線
等に供給する電圧分配回路を構成するＭＯＳＦＥＴのソ
ース・ドレイン領域とそのウェル領域との間のＰＮ接合
が順方向にバイアスされるのを回避して順方向電流が流
れるのを防止することができ、昇圧回路が充分に高くか
つ安定した昇圧電圧を発生することができるようにな
り、消費電流が少なくかつ効率良く書込み消去を行なえ
る信頼性の高い不揮発性メモリを得ることができる。
等に供給する電圧分配回路を構成するＭＯＳＦＥＴのソ
ース・ドレイン領域とそのウェル領域との間のＰＮ接合
が順方向にバイアスされるのを回避して順方向電流が流
れるのを防止することができ、昇圧回路が充分に高くか
つ安定した昇圧電圧を発生することができるようにな
り、消費電流が少なくかつ効率良く書込み消去を行なえ
る信頼性の高い不揮発性メモリを得ることができる。
【００１３】
【発明の実施の形態】以下、本発明をフラッシュメモリ
に適用した場合の実施例を図面を用いて説明する。
に適用した場合の実施例を図面を用いて説明する。
【００１４】図１には、本発明を適用したフラッシュメ
モリの一実施例が示されている。特に制限されないが、
図１に示されている各回路ブロックは、単結晶シリコン
のような１個の半導体チップ１上に形成されている。
モリの一実施例が示されている。特に制限されないが、
図１に示されている各回路ブロックは、単結晶シリコン
のような１個の半導体チップ１上に形成されている。
【００１５】図１において、１１はフローティングゲー
トを有するＭＯＳＦＥＴからなるメモリセルがマトリッ
クス状に配置されたメモリアレー、１２はメモリアレー
１１から読み出されたデータを増幅するセンスアンプ回
路、１３はセンスアンプ１２により増幅された読出しデ
ータを外部へ出力したり外部から入力された書込みデー
タ信号を内部に適した信号に変換したりするデータ入出
力回路、１４は外部から入力されたアドレス信号をデコ
ードして上記メモリアレー１１内のワード線を指定する
選択信号やメモリアレー１１内のビット線を指定する選
択信号を形成するアドレス入力＆デコーダ回路である。
トを有するＭＯＳＦＥＴからなるメモリセルがマトリッ
クス状に配置されたメモリアレー、１２はメモリアレー
１１から読み出されたデータを増幅するセンスアンプ回
路、１３はセンスアンプ１２により増幅された読出しデ
ータを外部へ出力したり外部から入力された書込みデー
タ信号を内部に適した信号に変換したりするデータ入出
力回路、１４は外部から入力されたアドレス信号をデコ
ードして上記メモリアレー１１内のワード線を指定する
選択信号やメモリアレー１１内のビット線を指定する選
択信号を形成するアドレス入力＆デコーダ回路である。
【００１６】また、１５は上記アドレス入力＆デコーダ
回路１４で形成されたワード線やビット線等の選択信号
に基づいて上記メモリアレー１１内の指定されたワード
線やビット線等に所望の電位を印加したりする電圧分配
回路、１６は外部から供給される例えば３Ｖのような電
源電圧Ｖｃｃからメモリ内部で必要とされる複数の昇圧
電圧（正および負の昇圧電圧）を発生する電源回路、１
７はこの電源回路１６で必要とされる基準電圧を発生す
る基準電圧発生回路、１８は外部から入力されるコマン
ドコードおよびチップイネーブル信号ＣＥやアウトイネ
ーブル信号ＯＥ、ライトイネーブル信号ＷＥなどに基づ
いてデータの読出しや書込み、消去等の動作モードを判
定し、判定した動作モードに応じて上記各回路をそれぞ
れ所定の順序で動作させるタイミング制御信号を形成す
る制御回路である。
回路１４で形成されたワード線やビット線等の選択信号
に基づいて上記メモリアレー１１内の指定されたワード
線やビット線等に所望の電位を印加したりする電圧分配
回路、１６は外部から供給される例えば３Ｖのような電
源電圧Ｖｃｃからメモリ内部で必要とされる複数の昇圧
電圧（正および負の昇圧電圧）を発生する電源回路、１
７はこの電源回路１６で必要とされる基準電圧を発生す
る基準電圧発生回路、１８は外部から入力されるコマン
ドコードおよびチップイネーブル信号ＣＥやアウトイネ
ーブル信号ＯＥ、ライトイネーブル信号ＷＥなどに基づ
いてデータの読出しや書込み、消去等の動作モードを判
定し、判定した動作モードに応じて上記各回路をそれぞ
れ所定の順序で動作させるタイミング制御信号を形成す
る制御回路である。
【００１７】上記電圧分配回路１５は、上記アドレス入
力＆デコーダ回路１４で形成されたワード系の選択信号
に基づいて上記メモリアレー１１内の指定されたワード
線に所望の電位を印加したりサブビット線（後述）をビ
ット線に接続するためのセレクトゲート線を駆動したり
するワード線電圧分配回路５１と、外部から入力された
書込みデータを保持し上記アドレス入力＆デコーダ回路
１４で形成されたビット線の選択信号に基づいて上記メ
モリアレー１１内の指定されたビット線に所望の電位を
印加するビット線電圧分配回路５２、上記制御回路１８
で判定された読出し、書込み、消去等の動作モードに応
じて上記メモリアレー１１内のソース線とウェル領域に
それぞれ所定の電位を印加するソース線ドライバ回路５
３とウェルドライバ回路５４とから構成されている。
力＆デコーダ回路１４で形成されたワード系の選択信号
に基づいて上記メモリアレー１１内の指定されたワード
線に所望の電位を印加したりサブビット線（後述）をビ
ット線に接続するためのセレクトゲート線を駆動したり
するワード線電圧分配回路５１と、外部から入力された
書込みデータを保持し上記アドレス入力＆デコーダ回路
１４で形成されたビット線の選択信号に基づいて上記メ
モリアレー１１内の指定されたビット線に所望の電位を
印加するビット線電圧分配回路５２、上記制御回路１８
で判定された読出し、書込み、消去等の動作モードに応
じて上記メモリアレー１１内のソース線とウェル領域に
それぞれ所定の電位を印加するソース線ドライバ回路５
３とウェルドライバ回路５４とから構成されている。
【００１８】上記電源回路１６は、正の昇圧電圧を発生
する正昇圧電源回路６１と、負の昇圧電圧を発生する負
昇圧電源回路６２と、電源電圧を分圧して書込みや消去
動作の後のベリファイ動作のときに用いられる２．０Ｖ
や０．８Ｖのような電圧を発生するベリファイ電源回路
６３とから構成されている。
する正昇圧電源回路６１と、負の昇圧電圧を発生する負
昇圧電源回路６２と、電源電圧を分圧して書込みや消去
動作の後のベリファイ動作のときに用いられる２．０Ｖ
や０．８Ｖのような電圧を発生するベリファイ電源回路
６３とから構成されている。
【００１９】また、上記制御回路１８は、特に制限され
ないが、公知のマイクロプログラム方式のＣＰＵの制御
部と同様な構成とされている。すなわち、制御回路１８
は、外部から入力されるコマンドコードに対応した複数
の制御コード（マイクロ命令群）が格納されたＲＯＭ
（リード・オンリ・メモリ）と、このＲＯＭから読み出
された制御コードを解読して内部回路を動作モードに応
じてそれぞれ所定の順序で動作させるタイミング制御信
号を形成するプロセッサ部とにより構成されている。し
かも、この制御回路１８は、外部からコマンドが与えら
れるとそのコマンドに対応した制御コードが順次読み出
されて自動的に対応する処理を開始するように構成され
ている。また、この実施例では、上記コマンドはリード
データおよびライトデータの入出力用端子Ｉ／Ｏから入
力されるように構成されている。
ないが、公知のマイクロプログラム方式のＣＰＵの制御
部と同様な構成とされている。すなわち、制御回路１８
は、外部から入力されるコマンドコードに対応した複数
の制御コード（マイクロ命令群）が格納されたＲＯＭ
（リード・オンリ・メモリ）と、このＲＯＭから読み出
された制御コードを解読して内部回路を動作モードに応
じてそれぞれ所定の順序で動作させるタイミング制御信
号を形成するプロセッサ部とにより構成されている。し
かも、この制御回路１８は、外部からコマンドが与えら
れるとそのコマンドに対応した制御コードが順次読み出
されて自動的に対応する処理を開始するように構成され
ている。また、この実施例では、上記コマンドはリード
データおよびライトデータの入出力用端子Ｉ／Ｏから入
力されるように構成されている。
【００２０】図２には、メモリアレー１１の具体例が示
されている。この実施例のメモリアレー１１は、図２に
示すように、列方向（メインビット線ＭＢＬ方向）に配
列され各々ソースおよびドレインが共通接続された並列
形態のｎ＋１個のメモリセル（フローティングゲートを
有するＭＯＳＦＥＴ）ＭＣ０〜ＭＣｎからなるメモリ列
ＭＣＣを基本単位とし、このメモリ列ＭＣＣが行方向
（ワード線ＷＬ方向）および列方向（メインビット線Ｍ
ＢＬ方向）にそれぞれ複数個配設されて構成される。
されている。この実施例のメモリアレー１１は、図２に
示すように、列方向（メインビット線ＭＢＬ方向）に配
列され各々ソースおよびドレインが共通接続された並列
形態のｎ＋１個のメモリセル（フローティングゲートを
有するＭＯＳＦＥＴ）ＭＣ０〜ＭＣｎからなるメモリ列
ＭＣＣを基本単位とし、このメモリ列ＭＣＣが行方向
（ワード線ＷＬ方向）および列方向（メインビット線Ｍ
ＢＬ方向）にそれぞれ複数個配設されて構成される。
【００２１】各メモリ列ＭＣＣのメモリセルＭＣ０〜Ｍ
Ｃｎのゲート端子はそれぞれ異なるワード線ＷＬ０，Ｗ
Ｌ１，ＷＬ２‥‥‥‥ＷＬｎに接続されている。これと
ともに、各メモリ列ＭＣＣはｎ＋１個のメモリセルＭＣ
０〜ＭＣｎのドレインがそれぞれ共通のサブビット線Ｓ
ＢＬに、またソースがそれぞれ共通のソース線ＳＬに接
続され、サブビット線ＳＢＬは選択ＭＯＳＦＥＴ Ｑsg
を介してメインビット線ＭＢＬに接続可能に構成され、
またソース線ＳＬには接地電位または負電圧が印加可能
に構成されている。
Ｃｎのゲート端子はそれぞれ異なるワード線ＷＬ０，Ｗ
Ｌ１，ＷＬ２‥‥‥‥ＷＬｎに接続されている。これと
ともに、各メモリ列ＭＣＣはｎ＋１個のメモリセルＭＣ
０〜ＭＣｎのドレインがそれぞれ共通のサブビット線Ｓ
ＢＬに、またソースがそれぞれ共通のソース線ＳＬに接
続され、サブビット線ＳＢＬは選択ＭＯＳＦＥＴ Ｑsg
を介してメインビット線ＭＢＬに接続可能に構成され、
またソース線ＳＬには接地電位または負電圧が印加可能
に構成されている。
【００２２】そして、上記選択ＭＯＳＦＥＴ Ｑsgのゲ
ート端子が、前述のワード系のアドレス信号をデコード
することにより形成されるセレクトゲート駆動信号が印
加されるセレクトゲート線ＳＧに接続されており、メモ
リ列ＭＣＣ内のメモリセルＭＣ０〜ＭＣｎが接続された
ワード線ＷＬ０〜ＷＬｎのうち１本が選択レベルにされ
るときはこのメモリ列のセレクトゲート線ＳＧもほぼ同
時に選択レベルにされて、選択スイッチＱsgがオンされ
てサブビット線ＳＢＬがメインビット線ＭＢＬに接続さ
れるように制御される。
ート端子が、前述のワード系のアドレス信号をデコード
することにより形成されるセレクトゲート駆動信号が印
加されるセレクトゲート線ＳＧに接続されており、メモ
リ列ＭＣＣ内のメモリセルＭＣ０〜ＭＣｎが接続された
ワード線ＷＬ０〜ＷＬｎのうち１本が選択レベルにされ
るときはこのメモリ列のセレクトゲート線ＳＧもほぼ同
時に選択レベルにされて、選択スイッチＱsgがオンされ
てサブビット線ＳＢＬがメインビット線ＭＢＬに接続さ
れるように制御される。
【００２３】なお、特に制限されないが、上記複数のメ
モリ列ＭＣＣのうちワード線方向に配設されているもの
は半導体基板上の同一のＰウェル領域内に形成され、こ
のウェル領域には接地電位または負電圧が印加可能に構
成されている。さらに、メモリアレー１１全体がＰ型半
導体基板上に形成されたＮウェル領域内に形成され、周
辺回路が形成されるウェル領域と分離されている。
モリ列ＭＣＣのうちワード線方向に配設されているもの
は半導体基板上の同一のＰウェル領域内に形成され、こ
のウェル領域には接地電位または負電圧が印加可能に構
成されている。さらに、メモリアレー１１全体がＰ型半
導体基板上に形成されたＮウェル領域内に形成され、周
辺回路が形成されるウェル領域と分離されている。
【００２４】ここで、上記メモリセルＭＣへデータを書
き込んだり、データを消去したり、データを読み出した
りするときにセレクトゲート線ＳＧ、ワード線ＷＬ、メ
インビット線ＭＢＬ、共通ソース線ＳＬおよびウェル領
域ＷＥＬＬにそれぞれ印加される電圧の関係を表１に示
す。
き込んだり、データを消去したり、データを読み出した
りするときにセレクトゲート線ＳＧ、ワード線ＷＬ、メ
インビット線ＭＢＬ、共通ソース線ＳＬおよびウェル領
域ＷＥＬＬにそれぞれ印加される電圧の関係を表１に示
す。
【００２５】
【表１】 表１において、「プレライト」とは、メモリセルの消去
を行なう前にしきい値のばらばらなメモリセルの中でし
きい値の高いセルのしきい値を下げて全部のメモリセル
のしきい値を揃える動作である。また、「消し戻し」と
は、書込み動作によってしきい値が下がり過ぎたメモリ
セルのしきい値を書込みの期待値レベルまで戻してやる
動作である。なお、表１には示されていないが、その他
に通常の読出し動作や書込み後に行われる書込みベリフ
ァイ動作がある。また、必要に応じて、経時変化でしき
い値が下がった場合に行なうリフレッシュ動作およびリ
フレッシュベリファイ動作などが設けられることもあ
る。
を行なう前にしきい値のばらばらなメモリセルの中でし
きい値の高いセルのしきい値を下げて全部のメモリセル
のしきい値を揃える動作である。また、「消し戻し」と
は、書込み動作によってしきい値が下がり過ぎたメモリ
セルのしきい値を書込みの期待値レベルまで戻してやる
動作である。なお、表１には示されていないが、その他
に通常の読出し動作や書込み後に行われる書込みベリフ
ァイ動作がある。また、必要に応じて、経時変化でしき
い値が下がった場合に行なうリフレッシュ動作およびリ
フレッシュベリファイ動作などが設けられることもあ
る。
【００２６】さらに、表１において、「ＧＮＤ」は接地
電位、「Ｆｌｏａｔ」は電位的にフローティング状態に
されることを、また「書込み」動作モードにおいて、メ
インビット線ＭＢＬの欄に記されている「３．９−８．
１」なる数字は３．９Ｖから８．１Ｖまでの電圧が段階
的に印加されることを意味している。すなわち、初めに
３．９Ｖのような低い電圧をメインビット線ＭＢＬに印
加して書込みを行なっても充分にしきい値が下がらなか
ったメモリセルに対しては再度書込みが行われるが、そ
のときにメインビット線ＭＢＬには３．９Ｖよりも高い
所定の電圧が段階的に印加されることとなる。
電位、「Ｆｌｏａｔ」は電位的にフローティング状態に
されることを、また「書込み」動作モードにおいて、メ
インビット線ＭＢＬの欄に記されている「３．９−８．
１」なる数字は３．９Ｖから８．１Ｖまでの電圧が段階
的に印加されることを意味している。すなわち、初めに
３．９Ｖのような低い電圧をメインビット線ＭＢＬに印
加して書込みを行なっても充分にしきい値が下がらなか
ったメモリセルに対しては再度書込みが行われるが、そ
のときにメインビット線ＭＢＬには３．９Ｖよりも高い
所定の電圧が段階的に印加されることとなる。
【００２７】図３には、図１に示されている回路ブロッ
クのうち、正昇圧電源回路６１と、ワード線電圧分配回
路５１の具体的な回路例が示されている。このうち、正
昇圧電源回路６１は、ワード線電位のうち最も高い書込
み用電圧ＶＰ１２を発生する第１昇圧回路６１Ａと、ワ
ード線電位のうち最も低い消去ベリファイ用電圧ＶＰ８
を発生する第２昇圧回路６１Ｂと、中間電位の消し戻し
用電圧ＶＰ６を発生する第３昇圧回路６１Ｃとから構成
される。
クのうち、正昇圧電源回路６１と、ワード線電圧分配回
路５１の具体的な回路例が示されている。このうち、正
昇圧電源回路６１は、ワード線電位のうち最も高い書込
み用電圧ＶＰ１２を発生する第１昇圧回路６１Ａと、ワ
ード線電位のうち最も低い消去ベリファイ用電圧ＶＰ８
を発生する第２昇圧回路６１Ｂと、中間電位の消し戻し
用電圧ＶＰ６を発生する第３昇圧回路６１Ｃとから構成
される。
【００２８】さらに、上記各昇圧回路６１Ａ，６１Ｂ，
６１Ｃは、第１昇圧回路６１Ａについて代表的に示され
ているように、クロック信号ＣＬＫによって電荷を徐々
に容量にチャージアップすることで昇圧電圧を発生する
チャージポンプ回路６１１と、該チャージポンプ回路６
１１で昇圧された電圧ＶＰ１２（ＶＰ８，ＶＰ６）が基
準電圧発生回路１７から供給される基準電圧Ｖｒｐと比
較し所望の電圧になったことを検出する電圧検出回路６
１２と、昇圧電圧ＶＰ１２（ＶＰ８，ＶＰ６）が所望の
電圧に達すると電圧検出回路６１２からの信号によって
上記クロック信号ＣＬＫの供給を遮断するＮＡＮＤゲー
ト６１３などから構成され、基準電圧Ｖｒｐを変えるこ
とによって任意の昇圧電圧を発生させることができる。
６１Ｃは、第１昇圧回路６１Ａについて代表的に示され
ているように、クロック信号ＣＬＫによって電荷を徐々
に容量にチャージアップすることで昇圧電圧を発生する
チャージポンプ回路６１１と、該チャージポンプ回路６
１１で昇圧された電圧ＶＰ１２（ＶＰ８，ＶＰ６）が基
準電圧発生回路１７から供給される基準電圧Ｖｒｐと比
較し所望の電圧になったことを検出する電圧検出回路６
１２と、昇圧電圧ＶＰ１２（ＶＰ８，ＶＰ６）が所望の
電圧に達すると電圧検出回路６１２からの信号によって
上記クロック信号ＣＬＫの供給を遮断するＮＡＮＤゲー
ト６１３などから構成され、基準電圧Ｖｒｐを変えるこ
とによって任意の昇圧電圧を発生させることができる。
【００２９】また、電圧検出回路６１２は制御回路１８
から供給されるイネーブル信号ＶＰ１２Ｅ（ＶＰ８Ｅ，
ＶＰ６Ｅ）によって制御され、このイネーブル信号ＶＰ
１２Ｅが非動作状態を指示しているときはＮＡＮＤゲー
ト６１３を遮断してチャージポンプ６１１の昇圧動作を
停止させる機能を有する。
から供給されるイネーブル信号ＶＰ１２Ｅ（ＶＰ８Ｅ，
ＶＰ６Ｅ）によって制御され、このイネーブル信号ＶＰ
１２Ｅが非動作状態を指示しているときはＮＡＮＤゲー
ト６１３を遮断してチャージポンプ６１１の昇圧動作を
停止させる機能を有する。
【００３０】一方、ワード線電圧分配回路５１は、メモ
リアレー１１内の各ワード線ＷＬ０〜ＷＬｎに対応して
設けられたワードドライバ回路ＷＤＲ０〜ＷＤＲｎと、
上記第１昇圧回路６１Ａで発生された昇圧電圧ＶＰ１２
を制御回路１８から供給される選択信号ＳＥＬＶＰ１２
に従って供給したり遮断したりする第１電圧スイッチ回
路５１Ａと、上記第２昇圧回路６１Ｂで発生された昇圧
電圧ＶＰ８を制御回路１８から供給される選択信号ＳＥ
ＬＶＰ８に従って供給したり遮断したりする電圧第２ス
イッチ回路５１Ｂと、上記第３昇圧回路６１Ｃで発生さ
れた昇圧電圧ＶＰ６を制御回路１８から供給される選択
信号ＳＥＬＶＰ６に従って供給したり遮断したりする第
３電圧スイッチ回路５１Ｃとから構成される。
リアレー１１内の各ワード線ＷＬ０〜ＷＬｎに対応して
設けられたワードドライバ回路ＷＤＲ０〜ＷＤＲｎと、
上記第１昇圧回路６１Ａで発生された昇圧電圧ＶＰ１２
を制御回路１８から供給される選択信号ＳＥＬＶＰ１２
に従って供給したり遮断したりする第１電圧スイッチ回
路５１Ａと、上記第２昇圧回路６１Ｂで発生された昇圧
電圧ＶＰ８を制御回路１８から供給される選択信号ＳＥ
ＬＶＰ８に従って供給したり遮断したりする電圧第２ス
イッチ回路５１Ｂと、上記第３昇圧回路６１Ｃで発生さ
れた昇圧電圧ＶＰ６を制御回路１８から供給される選択
信号ＳＥＬＶＰ６に従って供給したり遮断したりする第
３電圧スイッチ回路５１Ｃとから構成される。
【００３１】さらに、上記各電圧スイッチ回路５１Ａ〜
５１Ｃは、第１電圧スイッチ回路５１Ａについて代表的
に示されているように、制御回路１８から供給される選
択信号ＳＥＬＶＰ１２（ＳＥＬＶＰ８，ＳＥＬＶＰ６）
を反転するインバータＩＮＶと、このインバータの出力
信号と上記選択信号ＳＥＬＶＰ１２（ＳＥＬＶＰ８，Ｓ
ＥＬＶＰ６）がゲート端子にそれぞれ印加されたＮチャ
ネルＭＯＳＦＥＴ ＭＮ１，ＭＮ２と、これらのＭＯＳ
ＦＥＴ ＭＮ１，ＭＮ２と昇圧電圧供給ラインＶＤＲと
の間にそれぞれ直列に接続され互いのドレイン電圧が印
加されたＰチャネルＭＯＳＦＥＴ ＭＰ１，ＭＰ２と、
ＭＯＳＦＥＴ ＭＰ２のドレイン電圧がゲート端子に印
加され前記チャージポンプ回路６１１とワードドライバ
回路ＷＤＲ０〜ＷＤＲｎとの間を接続する昇圧電源ライ
ンＶＤＲをスイッチングするＰチャネルＭＯＳＦＥＴ
ＭＰ３とから構成されている。
５１Ｃは、第１電圧スイッチ回路５１Ａについて代表的
に示されているように、制御回路１８から供給される選
択信号ＳＥＬＶＰ１２（ＳＥＬＶＰ８，ＳＥＬＶＰ６）
を反転するインバータＩＮＶと、このインバータの出力
信号と上記選択信号ＳＥＬＶＰ１２（ＳＥＬＶＰ８，Ｓ
ＥＬＶＰ６）がゲート端子にそれぞれ印加されたＮチャ
ネルＭＯＳＦＥＴ ＭＮ１，ＭＮ２と、これらのＭＯＳ
ＦＥＴ ＭＮ１，ＭＮ２と昇圧電圧供給ラインＶＤＲと
の間にそれぞれ直列に接続され互いのドレイン電圧が印
加されたＰチャネルＭＯＳＦＥＴ ＭＰ１，ＭＰ２と、
ＭＯＳＦＥＴ ＭＰ２のドレイン電圧がゲート端子に印
加され前記チャージポンプ回路６１１とワードドライバ
回路ＷＤＲ０〜ＷＤＲｎとの間を接続する昇圧電源ライ
ンＶＤＲをスイッチングするＰチャネルＭＯＳＦＥＴ
ＭＰ３とから構成されている。
【００３２】上記ＭＯＳＦＥＴ ＭＮ１，ＭＮ２，ＭＰ
１，ＭＰ２は一種のレベルシフト回路を構成しており、
制御回路１８から供給される選択信号ＳＥＬＶＰ１２の
ハイレベルが例えば電源電圧Ｖｃｃでロウレベルが接地
電位ＧＮＤであるような場合にも、これをＶＰ１２−Ｇ
ＮＤ（ＳＥＬＶＰ８−ＧＮＤ，ＳＥＬＶＰ６−ＧＮＤ）
で振幅する信号に変換することでスイッチングＭＯＳＦ
ＥＴ ＭＰ３を確実にオン、オフできるようにされてい
る。また、上記昇圧電圧ＶＰ１２，ＶＰ８，ＶＰ６の供
給を受けるワードドライバ回路ＷＤＲ０〜ＷＤＲｎは、
前記アドレス入力＆デコーダ回路１４から供給されるワ
ード線選択信号ＡＷ０〜ＡＷｎによっていずれか一つが
活性化されて対応するワード線ＷＬを昇圧電圧のレベル
まで駆動するように構成されている。
１，ＭＰ２は一種のレベルシフト回路を構成しており、
制御回路１８から供給される選択信号ＳＥＬＶＰ１２の
ハイレベルが例えば電源電圧Ｖｃｃでロウレベルが接地
電位ＧＮＤであるような場合にも、これをＶＰ１２−Ｇ
ＮＤ（ＳＥＬＶＰ８−ＧＮＤ，ＳＥＬＶＰ６−ＧＮＤ）
で振幅する信号に変換することでスイッチングＭＯＳＦ
ＥＴ ＭＰ３を確実にオン、オフできるようにされてい
る。また、上記昇圧電圧ＶＰ１２，ＶＰ８，ＶＰ６の供
給を受けるワードドライバ回路ＷＤＲ０〜ＷＤＲｎは、
前記アドレス入力＆デコーダ回路１４から供給されるワ
ード線選択信号ＡＷ０〜ＡＷｎによっていずれか一つが
活性化されて対応するワード線ＷＬを昇圧電圧のレベル
まで駆動するように構成されている。
【００３３】さらに、本実施例においては、昇圧回路６
１Ａ〜６１Ｃで発生された昇圧電圧のうち最も高い電圧
ＶＰ１２が、上記第１電圧スイッチ回路５１Ａを構成す
るＰチャネルＭＯＳＦＥＴ ＭＰ１，ＭＰ２，ＭＰ３は
もちろんのこと、上記第２電圧スイッチ回路５１Ｂを構
成するＰチャネルＭＯＳＦＥＴ ＭＰ１，ＭＰ２，ＭＰ
３が形成されたＮウェル領域および第３電圧スイッチ回
路５１Ｃを構成するＰチャネルＭＯＳＦＥＴ ＭＰ１，
ＭＰ２，ＭＰ３が形成されたＮウェル領域に印加される
ように構成されている。
１Ａ〜６１Ｃで発生された昇圧電圧のうち最も高い電圧
ＶＰ１２が、上記第１電圧スイッチ回路５１Ａを構成す
るＰチャネルＭＯＳＦＥＴ ＭＰ１，ＭＰ２，ＭＰ３は
もちろんのこと、上記第２電圧スイッチ回路５１Ｂを構
成するＰチャネルＭＯＳＦＥＴ ＭＰ１，ＭＰ２，ＭＰ
３が形成されたＮウェル領域および第３電圧スイッチ回
路５１Ｃを構成するＰチャネルＭＯＳＦＥＴ ＭＰ１，
ＭＰ２，ＭＰ３が形成されたＮウェル領域に印加される
ように構成されている。
【００３４】これによって、第１電圧スイッチ回路５１
Ａがオンされた状態のときに、昇圧電圧供給ラインＶＤ
Ｒを介して最も高い昇圧電圧ＶＰ１２を供給する電圧ス
イッチ回路５１Ａから出力された電圧ＶＰ１２がそれよ
りも低い昇圧電圧を分配する第２電圧スイッチ回路５１
Ｂおよび第３電圧スイッチ回路５１Ｃを構成するＰＭＯ
Ｓ ＭＰ３のソース・ドレインに回り込んでその回路の
Ｎウェル領域とソース・ドレイン領域との間のＰＮ接合
に順方向電圧が印加されて順方向電流が流れるのを防止
することができる。
Ａがオンされた状態のときに、昇圧電圧供給ラインＶＤ
Ｒを介して最も高い昇圧電圧ＶＰ１２を供給する電圧ス
イッチ回路５１Ａから出力された電圧ＶＰ１２がそれよ
りも低い昇圧電圧を分配する第２電圧スイッチ回路５１
Ｂおよび第３電圧スイッチ回路５１Ｃを構成するＰＭＯ
Ｓ ＭＰ３のソース・ドレインに回り込んでその回路の
Ｎウェル領域とソース・ドレイン領域との間のＰＮ接合
に順方向電圧が印加されて順方向電流が流れるのを防止
することができる。
【００３５】従来の一般的な回路設計手法に従うと、ウ
ェルの給電ラインＶＤＲは図３に×印で示されているよ
うな箇所で切断され、第２電圧スイッチ回路５１Ｂおよ
び第３電圧スイッチ回路５１Ｃはそれぞれ自己の扱う昇
圧電圧ＶＰ８，ＶＰ６がそのＰＭＯＳのウェル領域に対
するバイアス電圧とされることが多い。その場合、昇圧
電圧供給ラインＶＤＲを介して最も高い昇圧電圧ＶＰ１
２がそれよりも低い昇圧電圧を分配する第２電圧スイッ
チ回路５１Ｂおよび第３電圧スイッチ回路５１Ｃを構成
するＰＭＯＳ ＭＰ３のソース・ドレインに回り込ん
で、その回路のＮウェル領域とソース・ドレイン領域
（Ｐ型拡散領域）との間のＰＮ接合に順方向電圧が印加
されて順方向電流が流れるおそれがあった。また、それ
によって、昇圧回路６１Ａにおいて発生される昇圧電圧
が目標とする電圧ＶＰ１２（１２Ｖ）まで充分に達しな
くなるおそれがあった。
ェルの給電ラインＶＤＲは図３に×印で示されているよ
うな箇所で切断され、第２電圧スイッチ回路５１Ｂおよ
び第３電圧スイッチ回路５１Ｃはそれぞれ自己の扱う昇
圧電圧ＶＰ８，ＶＰ６がそのＰＭＯＳのウェル領域に対
するバイアス電圧とされることが多い。その場合、昇圧
電圧供給ラインＶＤＲを介して最も高い昇圧電圧ＶＰ１
２がそれよりも低い昇圧電圧を分配する第２電圧スイッ
チ回路５１Ｂおよび第３電圧スイッチ回路５１Ｃを構成
するＰＭＯＳ ＭＰ３のソース・ドレインに回り込ん
で、その回路のＮウェル領域とソース・ドレイン領域
（Ｐ型拡散領域）との間のＰＮ接合に順方向電圧が印加
されて順方向電流が流れるおそれがあった。また、それ
によって、昇圧回路６１Ａにおいて発生される昇圧電圧
が目標とする電圧ＶＰ１２（１２Ｖ）まで充分に達しな
くなるおそれがあった。
【００３６】これに対し、本実施例では、上述のよう
に、昇圧回路６１Ａで発生された最も高い電圧ＶＰ１２
が、上記第２電圧スイッチ回路５１Ｂを構成するＰチャ
ネルＭＯＳＦＥＴ ＭＰ１，ＭＰ２，ＭＰ３および第３
電圧スイッチ回路５１Ｃを構成するＰチャネルＭＯＳＦ
ＥＴ ＭＰ１，ＭＰ２，ＭＰ３が形成されたＮウェル領
域に印加されるように構成されているため、その回路の
Ｎウェル領域とソース・ドレイン領域との間のＰＮ接合
に順方向電圧が印加されて順方向電流が流れるのを防止
することができる。その結果、不所望な消費電流が減少
されるとともに昇圧回路６１Ａによる昇圧が充分に行な
われるようになる。
に、昇圧回路６１Ａで発生された最も高い電圧ＶＰ１２
が、上記第２電圧スイッチ回路５１Ｂを構成するＰチャ
ネルＭＯＳＦＥＴ ＭＰ１，ＭＰ２，ＭＰ３および第３
電圧スイッチ回路５１Ｃを構成するＰチャネルＭＯＳＦ
ＥＴ ＭＰ１，ＭＰ２，ＭＰ３が形成されたＮウェル領
域に印加されるように構成されているため、その回路の
Ｎウェル領域とソース・ドレイン領域との間のＰＮ接合
に順方向電圧が印加されて順方向電流が流れるのを防止
することができる。その結果、不所望な消費電流が減少
されるとともに昇圧回路６１Ａによる昇圧が充分に行な
われるようになる。
【００３７】なお、図１にはメモリアレー１１内のワー
ド線ＷＬ０〜ＷＬｎに電圧を分配する回路の実施例を示
したが、メインビット線ＭＢＬとサブビット線ＳＢＬを
接続する選択スイッチＱsgを制御するセレクトゲート線
ＳＧに電圧を分配する回路やメインビット線ＭＢＬに電
圧を分配する回路も同様に、最も高い昇圧電圧が＜それ
よりも低い電圧を分配する回路を構成するＰＭＯＳのウ
ェル領域に印加されるように構成されている。
ド線ＷＬ０〜ＷＬｎに電圧を分配する回路の実施例を示
したが、メインビット線ＭＢＬとサブビット線ＳＢＬを
接続する選択スイッチＱsgを制御するセレクトゲート線
ＳＧに電圧を分配する回路やメインビット線ＭＢＬに電
圧を分配する回路も同様に、最も高い昇圧電圧が＜それ
よりも低い電圧を分配する回路を構成するＰＭＯＳのウ
ェル領域に印加されるように構成されている。
【００３８】さらに、本実施例においては、第２昇圧回
路６１Ｂまたは第３昇圧回路６１Ｃが動作されるとき
に、図４および図５に示されているように、最も電圧の
高い第１昇圧回路６１Ａをまっ先にオンさせるととも
に、動作終了時には最も電圧の高い第１昇圧回路６１Ａ
を最後にオフさせるように構成されている。これによっ
て、電圧分配回路５１Ｂ，５１Ｃを構成するＰＭＯＳ
ＭＰ１〜ＭＰ３のウェル領域に最も高い昇圧電圧が印加
されるため、ウェルとソース・ドレイン領域との間のＰ
Ｎ接合に順方向電流が流れるのを防止し、安定しかつ所
望のレベルの昇圧電圧が得られるようになる。
路６１Ｂまたは第３昇圧回路６１Ｃが動作されるとき
に、図４および図５に示されているように、最も電圧の
高い第１昇圧回路６１Ａをまっ先にオンさせるととも
に、動作終了時には最も電圧の高い第１昇圧回路６１Ａ
を最後にオフさせるように構成されている。これによっ
て、電圧分配回路５１Ｂ，５１Ｃを構成するＰＭＯＳ
ＭＰ１〜ＭＰ３のウェル領域に最も高い昇圧電圧が印加
されるため、ウェルとソース・ドレイン領域との間のＰ
Ｎ接合に順方向電流が流れるのを防止し、安定しかつ所
望のレベルの昇圧電圧が得られるようになる。
【００３９】なお、図４および図５に示すような制御
は、制御回路１８から出力される制御信号ＶＰ１２Ｅ，
ＳＥＬＶＰ１２，ＶＰ８Ｅ，ＳＥＬＶＰ８，ＶＰ６Ｅ，
ＳＥＬＶＰ６等によって行なわれる。図４には、ソフト
ウェアすなわち制御回路１８のＲＯＭ内のマイクロプロ
グラムで行なう場合の手順が示されているが、このよう
な順序で各昇圧回路を活性化させる制御信号は制御回路
１８のハードウェアで形成することも可能である。
は、制御回路１８から出力される制御信号ＶＰ１２Ｅ，
ＳＥＬＶＰ１２，ＶＰ８Ｅ，ＳＥＬＶＰ８，ＶＰ６Ｅ，
ＳＥＬＶＰ６等によって行なわれる。図４には、ソフト
ウェアすなわち制御回路１８のＲＯＭ内のマイクロプロ
グラムで行なう場合の手順が示されているが、このよう
な順序で各昇圧回路を活性化させる制御信号は制御回路
１８のハードウェアで形成することも可能である。
【００４０】図５には、一例として消し戻し動作の際の
各信号のタイミングが示されている。消去ベリファイ動
作の際のタイミングは、ＶＰ６とＶＰ８の波形が入れ替
わるとともに発生される電圧が異なるだけで、タイミン
グは図５と同様である。また、ワード線に最も高い昇圧
電圧ＶＰ１２を供給するときには第１昇圧回路６１Ａの
み動作させればよく、第２昇圧回路６１Ｂおよび第３昇
圧回路６１Ｃはオフさせておくことができる。
各信号のタイミングが示されている。消去ベリファイ動
作の際のタイミングは、ＶＰ６とＶＰ８の波形が入れ替
わるとともに発生される電圧が異なるだけで、タイミン
グは図５と同様である。また、ワード線に最も高い昇圧
電圧ＶＰ１２を供給するときには第１昇圧回路６１Ａの
み動作させればよく、第２昇圧回路６１Ｂおよび第３昇
圧回路６１Ｃはオフさせておくことができる。
【００４１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、メモリセルのしきい値の高い状態を書込
み状態に対応させ、しきい値の低い状態を消去状態に対
応させたが、逆にすることももちろん可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、メモリセルのしきい値の高い状態を書込
み状態に対応させ、しきい値の低い状態を消去状態に対
応させたが、逆にすることももちろん可能である。
【００４２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、不揮発性
メモリ一般さらには複数の昇圧電圧を必要としＭＯＳＦ
ＥＴからなる回路を有する半導体集積回路に広く利用す
ることができる。
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、不揮発性
メモリ一般さらには複数の昇圧電圧を必要としＭＯＳＦ
ＥＴからなる回路を有する半導体集積回路に広く利用す
ることができる。
【００４３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００４４】すなわち、この発明は、複数の昇圧電源を
必要とするＭＯＳ集積回路において、昇圧電圧を扱う回
路を構成するＰＭＯＳのウェル領域における順方向電流
を防止し、これによって不要な消費電流を減らすととも
に昇圧回路において充分な昇圧動作を行なわせることが
できる。フラッシュメモリのような不揮発性メモリに適
用した場合には、消費電流が少なくかつ効率良く書込み
および消去を行なえる信頼性の高いメモリが得られる。
必要とするＭＯＳ集積回路において、昇圧電圧を扱う回
路を構成するＰＭＯＳのウェル領域における順方向電流
を防止し、これによって不要な消費電流を減らすととも
に昇圧回路において充分な昇圧動作を行なわせることが
できる。フラッシュメモリのような不揮発性メモリに適
用した場合には、消費電流が少なくかつ効率良く書込み
および消去を行なえる信頼性の高いメモリが得られる。
【図１】本発明を適用したフラッシュメモリの一実施例
の概略を示す全体ブロック図である。
の概略を示す全体ブロック図である。
【図２】本発明を適用したフラッシュメモリのメモリア
レーの構成例を示す回路図である。
レーの構成例を示す回路図である。
【図３】図１に示されている回路ブロックのうち正昇圧
電源回路とワード線電圧分配回路の具体的な回路例を示
す回路構成図である。
電源回路とワード線電圧分配回路の具体的な回路例を示
す回路構成図である。
【図４】発生する電圧の低い昇圧回路を動作させるとき
の動作手順を示すフローチャートである。
の動作手順を示すフローチャートである。
【図５】消し戻し動作の際の昇圧回路を動作順序を示す
タイミングチャートである。
タイミングチャートである。
１１ メモリアレー １２ センスアンプ回路 １３ データ入出力回路 １４ アドレス入力＆デコーダ回路 １５ 電圧分配回路 １６ 電源回路 １７ 基準電圧発生回路 １８ 制御回路 ５１ ワード線電圧分配回路 ５２ カラムラッチ回路 ５３ ソース線ドライバ回路 ５４ ウェルドライバ回路 ６１ 正昇圧電源回路 ６２ 負昇圧電源回路 ６３ ベリファイ電源回路 ５１Ａ 第１電圧スイッチ回路 ５１Ｂ 第２電圧スイッチ回路 ５１Ｃ 第３電圧スイッチ回路 ５２ ビット線電圧分配回路 ５３ ソース線ドライバ回路 ５４ ウェルドライバ回路 ６１Ａ 第１昇圧回路 ６１Ｂ 第２昇圧回路 ６１Ｃ 第３昇圧回路 ６１１ チャージポンプ回路 ６１２ 電圧検出回路 ６１３ ＮＡＮＤゲート ＭＣ メモリセル ＷＬ ワード線 ＳＬ 共通ソース線 ＭＢＬ メインビット線 ＳＢＬ サブビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 29/78 ３７１ 21/8247 29/788 29/792 (72)発明者 ▲帯▼刀 恭彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (4)
- 【請求項１】 複数の昇圧電圧を発生する昇圧回路を備
えたＭＯＳ集積回路において、昇圧電圧を扱う回路のウ
ェル領域の電位を、最も高い昇圧電圧を扱う回路のウェ
ル電位と同一の電位にするように構成するとともに、必
要な時にのみ昇圧回路を動作させるようにしかつその場
合に最も高い昇圧電圧を発生する昇圧回路を最初に動作
させてウェル電位が安定してから他の昇圧電圧を発生す
る昇圧回路の動作を開始させ、昇圧電圧を扱う回路の動
作が停止するときは最も高い昇圧電圧を発生する昇圧回
路の動作を最後に停止させるようにしたことを特徴とす
るＭＯＳ集積回路。 - 【請求項２】 複数の不揮発性メモリセルからなるメモ
リアレーと、前記メモリセルへのデータの書込み、消去
に必要な複数の昇圧電圧を発生する昇圧回路とを備えた
不揮発性メモリにおいて、上記メモリアレー内のワード
線に動作モードに応じた昇圧電圧を供給する電圧分配回
路のウェル領域の電位を、最も高い昇圧電圧を供給する
電圧分配回路のウェル電位と同一の電位にするように構
成したことを特徴とする不揮発性メモリ。 - 【請求項３】 上記昇圧回路は必要な時にのみ動作させ
るようにしかつその場合に最も高い昇圧電圧を発生する
昇圧回路を最初に動作させてウェル電位が安定してから
他の昇圧電圧を発生する昇圧回路の動作を開始させ、上
記電圧分配回路の動作が停止するときは最も高い昇圧電
圧を発生する昇圧回路の動作を最後に停止させるように
したことを特徴とする請求項２に記載の不揮発性メモ
リ。 - 【請求項４】 上記複数のメモリセルの各々は、しきい
値電圧が高い状態のとき消去状態とされ、しきい値が低
い状態のとき書込み状態とされ、書込みによってしきい
値が低くなり過ぎたメモリセルのしきい値を戻す消し戻
し動作モードを有し、該消し戻し動作は消去動作時に選
択ワード線に印加される昇圧電圧よりも低い他の昇圧電
圧をワード線に印加して行なうように構成されてなるこ
とを特徴とする請求項２もしくは３に記載の不揮発性メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10071198A JP3705925B2 (ja) | 1998-04-13 | 1998-04-13 | Ｍｏｓ集積回路および不揮発性メモリ |
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1998
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