JP2004503898A

JP2004503898A - ワード線及び選択線における電圧を正確に制御するためにフラッシュメモリｘデコーダの容量性負荷を減少させる方法

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Publication number: JP2004503898A
Application number: JP2002511342A
Authority: JP
Inventors: リー・キュー．・ビン; 栗原　和弘; ポウ−リン・チェン
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 2000-06-13
Filing date: 2001-06-04
Publication date: 2004-02-05
Anticipated expiration: 2021-06-04
Also published as: TW512352B; US6208561B1; KR20030014265A; CN1439161A; AU2001266701A1; WO2001097230A2; ATE357046T1; CN1264169C; BR0111684A; DE60127260T2; KR100708915B1; EP1297534B1; WO2001097230A3; JP4737918B2; EP1297534A2; DE60127260D1

Abstract

選択されたワード線及びブロック選択線における電圧を正確に制御するためにフラッシュメモリＸデコーダの容量性負荷を減少させる装置及び方法が提供される。デコーディング構成（１８）は、ワード線Ｎウエル領域と関連した大きい容量性負荷に起因する選択ワード線上の容量性負荷を減少させるために、ワード線Ｎウエル領域への第１の昇圧電圧の印加と、選択ワード線への第２の昇圧電圧の印加を別々に行う。さらにデコーディング構成は、選択ゲートＮウエル領域と関連した大きい容量性負荷に起因するブロック選択線上の容量性負荷を減少させるために、選択ゲートＮウエル領域への第３の昇圧電圧の印加と、ブロック選択線への第４の昇圧電圧の印加を行う。その結果、容量性負荷経路が非常に小さくなるため、選択されたワード線に正確な電圧を速やかに生成することができる。

Description

（技術分野）
本発明は、より広くは、ＮＯＲフラッシュメモリ・アーキテクチャにおいて用いられる行デコーダに関し、より詳細には、選択ワード線及びブロック選択線における電圧を正確に制御するためにフラッシュメモリＸデコーダの容量性負荷を減少させるための装置及び方法を含む半導体集積回路メモリ装置に関する。
【０００１】
（背景技術）
当該技術分野において一般に知られているように、近年重要なメモリ装置として出現しているものに「フラッシュＥＥＰＲＯＭ」と呼ばれる一種の不揮発性メモリ装置があり、これは、ＥＰＲＯＭの集積度の利点とＥＥＰＲＯＭの電気的消去機能を組み合わせたものである。かかるフラッシュＥＥＰＲＯＭは、電気的に消去が可能であり、かつセルサイズが小さい。従来のフラッシュＥＥＰＲＯＭメモリ装置では、半導体基板上に複数の１トランジスタ・コアセルが形成され、各セルは、Ｐタイプの導電型の基板と、この基板と一体的に形成されたＮタイプの導電型のソース領域及びＮタイプの導電型のドレイン領域とからなっている。フローティングゲートは、薄い誘電体層によって基板から分離されている。コントロールゲートは、別の誘電体層によってフローティングゲートから分離され、ソース領域とドレイン領域は、基板内のＰ型のチャネル領域によって分離されている。
【０００２】
フラッシュメモリに用いられるアーキテクチャの１つのタイプは、典型的にはＮＯＲフラッシュメモリ・アーキテクチャと呼ばれており、これは、複数のセクタに分割されたフラッシュＥＥＰＲＯＭセルのアレイ（フローティングゲート装置）である。さらに、各セクタ内のメモリセルは、ワード線の行と、該ワード線の行と交差するビット線の列に沿って配列されている。各セクタにおいて各セルトランジスタのソース領域は、共通ノードに結合されている。従って、特定のセクタ内の全てのセルを同時に消去することができ、各セクタ毎に消去を行うことができる。セルトランジスタのコントロールゲートはワード線に結合され、そのドレインはビット線に結合されている。
【０００３】
フラッシュＥＥＰＲＯＭセルを従来の方法でプログラミングするときは、ドレイン領域とコントロールゲートに、ソース領域に印加される電位よりも高い所定の電位が印加される。例えば、コントロールゲートＶＧに約＋９Ｖの電圧が印加されている状態でドレイン領域に約＋５．５Ｖの電圧ＶＤが印加される。これらの電圧によって「ホットエレクトロン」が生成され、このホットエレクトロンは薄い誘電体層を通過してフローティングゲート上に加速される。このホットエレクトロンの注入により、フローティングゲートのしきい値は約２Ｖ〜４Ｖ程度上昇する。
【０００４】
フラッシュＥＥＰＲＯＭセルを従来の方法で消去するときは、ソース領域に正の電位（例えば、＋５Ｖ）が印加される。コントロールゲートには負の電位（例えば、−８Ｖ）が印加され、ドレイン領域はフローティング状態とされる。フローティングゲートとソース領域の間に強い電界が生じ、ファウラー−ノルトハイム・トンネリングによってフローティングゲートからソース領域に負の電荷が引き抜かれる。
【０００５】
フラッシュＥＥＰＲＯＭセルが正しくプログラミングされているかどうかを判定するときは、読み出し電流の大きさが測定される。典型的には、読み出し動作モードでは、ソース領域はグランド電位（０Ｖ）に保持され、コントロールゲートは約＋５Ｖの電位に保持される。ドレイン領域は＋１Ｖ〜＋２Ｖの電位に保持される。かかる条件下で、プログラミングされていない（ロジック「１」を記憶している）セルには、約５０ＦＡ〜１００ＦＡのレベルの電流が流れ、プログラミングされた（ロジック「０」を記憶している）セルには、それよりもかなり少ない電流が流れる。
【０００６】
例えば、図１に例示する６４Ｍｂ（メガビット）のＮＯＲフラッシュメモリアレイ・アーキテクチャは、４個の縦方向ブロック１０、１２、１４及び１６からなっている。縦方向ブロック１０〜１６の各個は、３２個のセクタから構成されている。１２８個のセクタの各個は、２５６行のワード線及び２０４８列のビット線に沿って配列された５１２Ｋビットのデータを記憶する。さらに、セクタＳからＳ１２７の各個は、２個のアレイブロック（図２の（ａ）及び（ｂ））ＡＢ−１及びＡＢ−２からなっている。各セクタ内のワード線を左側と右側からそれぞれデコードするために、４個の縦方向ブロック１０〜１６の間に複数のＸデコーダ１８が配置されている。
【０００７】
さらに、外部から供給される電圧あるいはオフチップ電源電圧ＶＣＣよりも高い電圧を内部で生成しなければならない場合がある。例えば、＋３．０ＶのＶＣＣで動作するフラッシュＥＥＰＲＯＭにおいて、メモリセルの読み出し動作モードでは約＋４．５Ｖの高い電圧を生成する必要があることが知られている。そのため、半導体メモリには、一般に、外部電源電圧よりも高く昇圧された出力信号を生成するための内部電圧昇圧回路が含まれている。
【０００８】
図１の（ａ）に、ワード線用の昇圧電圧を生成するための従来技術に係る簡単な図を示す。電圧昇圧回路２が、ノードＮ１にワード線供給電圧ＶＰＸＧを生成するために用いられており、この電圧は、対応するＸデコーダ１８を介してメモリアレイの４個の縦方向ブロック１０〜１６内の各セクタＳ〜Ｓ１２７内の適当なワード線に伝達される。ワード線供給電圧ＶＰＸＧは、典型的には＋４．０Ｖ〜＋５．０Ｖの範囲内にあり、これは、公称＋３．０Ｖの入力電源電圧ＶＣＣより高く昇圧されたものである。この昇圧された電圧ＶＰＸＧは、読み出し動作モードの期間中各セクタ内の全てのワード線において維持されるべき望ましい目標電圧である。
【０００９】
しかしながら、ワード線に印加される昇圧電圧ＶＰＸＧは、昇圧回路によって生成されるため、電源電圧ＶＣＣ、プロセス、温度等によって大きく変化する。このため、ワード線電圧はそれほど正確なものとはならず、読み出し動作中にその誤差が生じる可能性がある。さらに、この昇圧電圧ＶＰＸＧによって、ワード線負荷経路と関連した容量（５ｐＦ〜８ｐＦ）と、Ｘデコーダ内のＮウエル負荷経路と関連した寄生容量（約３０ｐＦ）の両方を駆動しなければならない。その結果、選択されたワード線における昇圧電圧は、読み出しモード時に速やかに充電されなければならない高い容量性負荷のために低下することになる。
【００１０】
これに鑑み、選択されたワード線及びブロック選択線における電圧を正確に制御するためにフラッシュメモリＸデコーダの容量性負荷を減少させる方法を提供する必要が高まってきている。これは、本発明において、選択されたワード線及びブロック選択線までの経路をＮウエル寄生負荷までの経路から分離することによって達成される。
【００１１】
（発明の開示）
従って、本発明の総括的な技術上の利点は、フラッシュメモリＸデコーダの容量性負荷を減少させるための装置及び方法であって、比較的簡単な構成で、かつ製造が容易で、読み出しの際に選択されたワード線及びブロック選択線における電圧を、従来技術のメモリ装置を上回る短い時間で正確に制御するように改善された装置及び方法を提供することである。
【００１２】
また、本発明の技術上の利点は、選択されたワード線及びブロック選択線における電圧の正確な制御を効率的かつ効果的に行うためにフラッシュメモリＸデコーダの容量性負荷を減少させるための装置及び方法を提供することである。
【００１３】
本発明の他の技術上の利点は、ワード線Ｎウエル領域と関連した大きい容量性負荷に起因する選択ワード線上の容量性負荷を減少させるために、ワード線Ｎウエル領域への第１の昇圧電圧の印加と、選択ワード線への第２の昇圧電圧の印加を別々に行うデコーダ回路を含むフラッシュメモリＸデコーダの容量性負荷を減少させるための装置及び方法を提供することである。
【００１４】
本発明の更に他の技術上の利点は、読み出し動作モードの期間中、ワード線Ｎウエル領域を駆動するための、電源電圧よりも高い第１の昇圧電圧と、選択されたワード線を駆動するための、電源電圧よりも高い第２の昇圧電圧とを生成する昇圧回路を含むフラッシュメモリＸデコーダの容量性負荷を減少させるための装置及び方法を提供することである。
【００１５】
本発明の好適な実施形態によれば、選択されたワード線における電圧を正確に制御するためにメモリ装置における容量性負荷を減少させるための方法が提供される。ワード線Ｎウエル領域を駆動するために、電源電圧よりも高い第１の昇圧電圧が生成される。また、読み出し動作モードの期間中、選択されたワード線を駆動するために、電源電圧よりも高い第２の昇圧電圧が生成される。デコーダ回路は、ワード線Ｎウエル領域と関連した大きい容量性負荷に起因する選択ワード線上の容量性負荷を減少させるために、ワード線Ｎウエル領域への第１の昇圧電圧の印加と、選択ワード線への第２の昇圧電圧の印加を別々に行うために設けられている。
【００１６】
（発明を実施するための最良の形態）
以下、フラッシュメモリＸデコーダの容量性負荷を減少させるためのデコーダ構成及び方法について説明する。以下の説明では、本発明の完全な理解を可能にするために、特定の回路構成や構成要素等の幾つかの特定の詳細について説明する。しかしながら、本発明がそのような特定の詳細が無くても実施できることは当業者には明らかなはずである。他の例において、本発明の動作原理の理解と特に関連のない周知のプロセスや回路、制御線等については、わかり易くするために、意図的に省略した。
【００１７】
次に、図面を詳細に参照すると、図１に、４個の縦方向ブロック１０、１２、１４及び１６を含む６４ＭｂのＮＯＲフラッシュメモリ・アーキテクチャがブロック図の形態で示される。縦方向ブロック１０〜１６の各個は、３２個のセクタから構成されている。１２８個のセクタＳ〜Ｓ１２７の各個は、２５６行のワード線及び２０４８列のビット線に沿って配列された５１２Ｋビットのデータを記憶する。従って、メモリ容量は、２５６（ワード線）×２０４８（ビット）×１２８（セクタ）＝６４Ｍｂである。
【００１８】
４個の縦方向ブロック１０〜１６のうちの１つを選択するために、ＶＰＸＧＭＵＸセレクタ回路２０とＶＰＳＧＭＵＸセレクタ回路２２（それぞれ１つのみを図示）が設けられている。実際には、８個のＶＰＸＧＭＵＸセレクタ回路２０が用いられており、縦方向ブロック１０〜１６の各個の左側と右側に１個ずつ配置されている。また、４個のＶＰＳＧＭＵＸセレクタ回路２２が用いられており、縦方向ブロック１０〜１６の各個の左側に１個ずつ配置されている。セレクタ回路２０は、第１の昇圧回路２３からライン２４上に昇圧信号ＶＢＯＯＳＴＷＬを受け取り、ライン２６上にワード線信号ＶＷＯＲＤＬＩＮＥを受け取る。セレクタ回路２０は、ライン２７上に＋４．５Ｖ〜＋６．２Ｖの範囲のＮウエル信号ＶＰＸＧＨを送るのに用いられ、ワード線Ｎウエル領域に接続可能となっている。また、ＶＰＸＧＭＵＸセレクタ回路２０は、ライン２８上に約＋４．２Ｖのワード線信号ＶＰＸＧを送り、選択されたワード線に接続可能となっている。図３にＶＰＸＧＭＵＸセレクタ回路２０の詳細な回路図を示す。
【００１９】
同様に、ＶＰＳＧＭＵＸセレクタ回路２２は、第２の昇圧回路２９からライン３０上に昇圧信号ＶＢＯＯＳＴ＿ＳＧを受け取り、ライン３２上に選択信号ＶＳＥＬを受け取り、ライン３４上に選択ゲート信号ＶＳＧＡＴＥを受け取る。セレクタ回路２２は、ライン３６上に＋４．５Ｖ〜＋６．２Ｖの範囲のＮウエル信号ＶＰＳＧＨを送るのに用いられ、選択ゲートＮウエル領域に接続可能となっている。また、セレクタ回路２２は、ライン３８上に約＋１．５Ｖの選択ゲート信号ＶＰＳＧを送り、選択ゲートトランジスタの各ゲートに接続可能となっている。図４にＶＰＳＧＭＵＸセレクタ回路２２の詳細な回路図を示す。
【００２０】
さらに、各セクタをその左側と右側からデコードするために、本発明に係る複数のＸデコーダ１８が、縦方向ブロック１０〜１６の各ブロック間とブロック１０及び１６の各々の外側に配置されている。図２（ａ）及び（ｂ）には、図１のアレイ・アーキテクチャのセクタＳ〜Ｓ１２７のうち１個のセクタＳと共に用いられるＸデコーダ１８のうちの１個のブロック構成が示される。
【００２１】
図２（ａ）及び（ｂ）に示すように、１個のセクタＳは、２つのアレイブロックＡＢ−１及びＡＢ−２からなっている。上側のアレイブロックＡＢ−１は、その上側部分と下側部分で選択ゲートトランジスタ（ＳＧＴ）ブロック４０に接続されている。同様に、下側のアレイブロックＡＢ−２は、その上側部分と下側部分で選択ゲートトランジスタ（ＳＧＴ）ブロック４０に接続されている。Ｘデコーダ１８は、選択された縦方向ブロック内の３２のセクタのうちの１個を選択するＶＰＸワード線セクタ選択デコーダ４２、ｘｄ＿ｖｗｌ縦方向デコーダ４４、ｘｃ＿ｓｅｌセクタ選択デコーダ４６ａ，４６ｂ、ｘｄ＿ｈｗｌ横方向デコーダ４８ａ，４８ｂ、及びワード線ドライバ４９を有している。デコーダ４６ａ及び４６ｂは、構成が同じであり、デコーダ４６ａは上側アレイブロックＡＢ−１と共に用いられ、デコーダ４６ｂは下側アレイブロックＡＢ−２と共に用いられている。同様に、デコーダ４８ａ及び４８ｂは、構成が同じであり、デコーダ４８ａはアレイブロックＡＢ−１と関連付けられており、デコーダ４８ｂはアレイブロックＡＢ−２と関連付けられている。
【００２２】
図５にＶＰＸワード線セクタ選択デコーダ４２の詳細な回路図を示す。ＶＰＸデコーダ４２は、ＶＰＸＧＭＵＸセレクタ回路２０からライン５０上にＮウエル信号ＶＰＸＧＨを受け取り、ライン５２上にワード線信号ＶＰＸＧを受け取る。ＶＰＸデコーダ４２は、ライン５４上にＮウエル電圧ＶＰＸＨを生成し、ライン５６上にセクタ選択ワード線電圧ＶＰＸを生成する。ＶＰＸデコーダ４２は、１対の交差結合されたＰチャネルトランジスタ５０２，５０４と、出力トランジスタ５０６，５０８とを含む。トランジスタ５０２及び５０４のソースとＮウエル領域とは、相互に接続されると共に、Ｎウエル信号ＶＰＸＧＨを受け取るように接続されている。トランジスタ５０２のゲートとトランジスタ５０４のドレインは、ノードＮＡ２で接続されている。トランジスタ５０４のゲートとトランジスタ５０２のドレインは、ノードＮＡ１で接続されている。
【００２３】
出力トランジスタ５０６は、そのソースとＮウエル領域が接続されると共に、Ｎウエル信号ＶＰＸＧＨを受け取るように接続されている。また、トランジスタ５０６のゲートは、ノードＮＡ２に接続され、そのドレインは、Ｎウエル電圧ＶＰＸＨを生成するためにライン５４に接続されている。出力トランジスタ５０８は、そのソースが個別のワード線信号ＶＰＸＧを受け取るように接続され、ゲートはノードＮＡ２に接続され、ドレインはセクタ選択ワード線電圧ＶＰＸを生成するためにライン５６に接続されている。従来技術とは違い、トランジスタ５０８のソースとＮウエル領域は互いに分離され、かつそのソースはＶＰＸＧＨ信号に拘束されないので、ＶＰＸＧ信号はＶＰＸＧＨ信号から絶縁されている。
【００２４】
動作においては、ノードＮＡ２が選択セクタに対して低いレベルにあるとき、トランジスタ５０２がターンオンし、ライン５４上に＋４．５Ｖ〜＋６．２Ｖの範囲で変化するＶＰＸＨＮウエル電圧を生成する。また、トランジスタ５０８がターンオンして、ライン５６上に約＋３．８ＶのＶＰＸワード線電圧を送る。このように、Ｎウエル領域に供給されるライン５４上のＶＰＸＨ電圧が、ワード線に供給されるライン５６上のＶＰＸ電圧から分離されていることがわかる。その結果、Ｎウエル領域経路に起因する大きい寄生容量性負荷（約３０ｐＦ）が、ワード線経路に起因する小さい容量性負荷（約５ｐＦ〜８ｐＦ）から分離される。ワード線負荷経路内の容量は非常に小さいので、選択されたワード線に正確な電圧を速やかに生成することができる。さらに、ワード線電圧に必要なほどにはＮウエル負荷経路を正確に制御する必要がないので、より簡単な昇圧回路によって大きい負荷のＮウエル負荷経路を駆動することが可能となる。
【００２５】
図６にｘｄ＿ｖｗｌ縦方向ワード線デコーダ４４の詳細な回路図を示す。縦方向ワード線デコーダ４４は、ＶＰＸデコーダ４２からライン５８上にＮウエル電圧ＶＰＸＨを受け取り、ライン６０上にセクタ選択ワード線電圧ＶＰＸを受け取る。縦方向デコーダ４４は、ライン６２上に縦方向選択ワード線電圧ＶＷＬを生成する。縦方向デコーダ４４は、１対の交差結合されたＰチャネルトランジスタ６０２，６０４と、出力トランジスタ６０６とを含む。トランジスタ６０２及び６０４のソース領域とＮウエル領域は、相互に接続されると共に、Ｎウエル電圧ＶＰＸＨを受け取るように接続されている。トランジスタ６０２のゲートとトランジスタ６０４のドレインは、ノードＮＮ２で接続されている。トランジスタ６０４のゲートとトランジスタ６０２のドレインは、ノードＮＮ１で接続されている。
【００２６】
出力トランジスタ６０６は、そのＮウエル領域がＮウエル信号ＶＰＸＨを受け取るように接続されており、そのソースがセクタ選択ワード線電圧ＶＰＸを受け取るように接続されている。また、トランジスタ６０６のゲートはノードＮＮ２に接続されており、そのドレインは、縦方向選択ワード線電圧ＶＷＬを生成するためにライン６２に接続されている。
【００２７】
ｘｄ＿ｓｅｌ選択ゲートデコーダ４６ａ及び４６ｂは構成が同じであるので、その一方だけを詳細に示せば十分である。図７に選択ゲートデコーダ４６ａの詳細な回路図を示す。デコーダ４６ａは、ＶＰＳＧＭＵＸセレクタ２２からライン６４上にＮウエル信号ＶＰＳＧＨを受け取り、ライン６６上に選択ゲート信号ＶＰＳＧを受け取る。デコーダ４６ａは、ライン６８上に選択ゲート電圧ＳＥＬ６８を生成する。デコーダ４６ａは、１対の交差結合されたＰチャネルトランジスタ７０２，７０４と、出力トランジスタ７０６とを含む。トランジスタ７０２及び７０４のソース領域とＮウエル領域は、相互に接続されると共に、Ｎウエル信号ＶＰＳＧＨを受け取るように接続されている。トランジスタ７０２のゲートとトランジスタ７０４のドレインは、ノードＳＥＬＢで接続されている。トランジスタ７０４のゲートとトランジスタ７０２のドレインは、ノードＮＮ４で接続されている。出力トランジスタ７０６は、そのＮウエル領域がＮウエル信号ＶＰＳＧＨを受け取るように接続されており、そのソースは、選択ゲート信号ＶＰＳＧを受け取るように接続されている。従って、トランジスタ７０６のソース領域とＮウエル領域は互いに分離され、かつソースはＶＰＳＧＨ信号に拘束されていないので、ＶＰＳＧ信号はＶＰＳＧＨ信号から絶縁されている。また、トランジスタ７０６のゲートはノードＳＥＬＢに接続され、そのドレインはライン６８に接続され、選択ゲート電圧ＳＥＬを生成する。
【００２８】
ｘｄ＿ｈｗｌ横方向ワード線デコーダ４８ａ及び４８ｂは構成が同じであるので、その一方だけを詳細に示せば十分である。図８にｘｄ＿ｈｗｌ横方向ワード線デコーダ４８ａの詳細な回路図を示す。デコーダ４８ａは、ＶＰＸ生成回路４２からライン７０上にＮウエル電圧ＶＰＸＨを受け取る。デコーダ４８ａは、ライン７２上に横方向選択ワード線電圧ＨＷＬＰを受け取る。横方向ワード線デコーダ４８ａは、１対の交差結合されたＰチャネルトランジスタ８０２，８０４と出力トランジスタ８０６とを含む。トランジスタ８０２及び８０４のソース領域とＮウエル領域は、相互に接続されると共に、Ｎウエル信号ＶＰＸＨを受け取るように接続されている。トランジスタ８０２のゲートとトランジスタ８０４のドレインは、ノードＮＮ３で接続されている。トランジスタ８０４のゲートとトランジスタ８０２のドレインは、ノードＮＮ０で接続されている。出力トランジスタ８０６は、そのソース領域とＮウエル領域が接続されると共に、Ｎウエル信号ＶＰＸＨを受け取るように接続されている。また、トランジスタ８０６のゲートはノードＮＮ３に接続され、そのドレインは、横方向選択ワード線電圧ＨＷＬＰを生成するためにライン７２に接続されている。
【００２９】
次に、図９を参照すると、１２８個のワード線ドライバ４９のうちの１個の回路構成が示される。１個のセクタ内の２５６本のワード線の各々にワード線ドライバがあることを理解されたい。ワード線ドライバ４９は、デコーダ４４からライン７４上に縦方向選択ワード線電圧ＶＷＬを受け取り、ＶＰＸ生成回路４２からライン７６上にＮウエル信号ＶＰＸＨ７８を受け取り、横方向デコーダ４８ａからライン７８上に横方向選択ワード線電圧ＨＷＬＰを受け取る。ワード線ドライバ４９は、選択されたワード線電圧ＷＬをライン８０に送る。従って、トランジスタ９０２のソース領域とＮウエル領域は互いに分離され、かつそのソースはＶＰＸＨ信号に拘束されないので、ワード線電圧ＶＷＬはＮウエル信号ＶＰＸＨから絶縁されている。ワード線デコーダは、Ｐチャネルトランジスタ９０２を含み、そのソースは縦方向ワード線電圧ＶＷＬを受け取るように接続され、そのゲートは横方向ワード線電圧ＨＷＬＰを受け取るように接続され、そのドレインは選択ワード線電圧ＷＬを生成するためにライン８０に接続されている。トランジスタ９０２のＮウエル領域は、Ｎウエル領域信号ＶＰＸＨを受け取るように接続されている。動作において、トランジスタ９０２のゲートの横方向ワード線電圧が低いとき、トランジスタ９０２がターンオンして、ライン８０上に縦方向ワード線電圧ＶＷＬを供給する。
【００３０】
以上の詳細な説明から、本発明はフラッシュメモリＸデコーダにおける容量性負荷を減少させる方法を提供していることがわかる。本発明に係るデコーダ構成は、ワード線に正確な電圧を短時間で生成するために、ワード線Ｎウエル領域への第１の昇圧電圧の印加と選択ワード線への第２の昇圧電圧の印加とを別々に行い、選択ワード線上の容量性負荷を減少させるデコーダ回路を含む。
【００３１】
以上、現時点で本発明の好適な実施形態であると考えられるものについて例示し説明したが、当業者には、本発明の真の範囲から逸脱することなく様々な変形や修正を行うことができ、また、その構成要素に等価物を代用できることが理解されるであろう。さらに、本発明の真の範囲から逸脱することなく本発明の教示に対して特定の状況や材料を適応させるために多くの修正を行うことも可能である。従って、この発明は、本発明を実施するために考慮された最良の形態として開示された特定の実施形態に限定されるものではなく、特許請求の範囲に含まれる全ての実施形態を含むように意図されている。
【図面の簡単な説明】
【図１】
本発明のＸデコーダ及び昇圧回路を利用した、従来の６４ＭｂＮＯＲフラッシュメモリアレイ・アーキテクチャを示す簡略化したブロック図であり、（ａ）はワード線用の昇圧電圧を生成するための従来技術を示す簡単な図である。
【図２】
（ａ）及び（ｂ）は、結合されたときに、図１のメモリアレイの１個のセクタと共に用いられるＸデコーダであって本発明の原理に従って構成されたＸデコーダを示すブロック図である。
【図３】
図１のＶＰＸＧＭＵＸセレクタ回路２０の詳細な回路図である。
【図４】
図１のＶＰＳＧＭＵＸセレクタ回路２２の詳細な回路図である。
【図５】
図２のＶＰＸセクタ選択回路４２の詳細な回路図である。
【図６】
図２の縦方向ワード線デコーダ４４の詳細な回路図である。
【図７】
図２の選択ゲート用のセクタ選択デコーダ４６ａの詳細な回路図である。
【図８】
図２の横方向ワード線デコーダ４８ａの詳細な回路図である。
【図９】
図２のワード線ドライバ回路４９の詳細な回路図である。

Claims

フラッシュＥＥＰＲＯＭメモリセルのアレイを含み、選択されたワード線及びブロック選択線における電圧を正確に制御するために容量性負荷を減少させるためのデコーディング構成を含む半導体メモリ装置であって、
複数のセクタ（Ｓ０〜Ｓ１２７）に分割された複数のメモリコアセルを有し、各セクタが、ワード線の行と該ワード線の行と交差するビット線の列とに沿って配列されたメモリコアセルを含む、メモリアレイと、
読み出し動作の期間中、ワード線Ｎウエル領域を駆動するための電源電圧よりも高い第１の昇圧電圧と、選択されたワード線を駆動するための前記電源電圧よりも高い第２の昇圧電圧とを生成するための第１の昇圧回路手段（２３）と、
選択ゲートＮウエル領域を駆動するための前記電源電圧よりも高い第３の昇圧電圧と、ブロック選択線を駆動するための前記電源電圧よりも高い第４の昇圧電圧とを生成するための第２の昇圧回路手段（２９）と、
前記第１及び第２の昇圧電圧に応答し、前記ワード線Ｎウエル領域と関連した大きい容量性負荷に起因する前記選択されたワード線上の容量性負荷を減少させるために、前記第１の昇圧電圧の前記ワード線Ｎウエル領域への印加と、前記第２の昇圧電圧の前記選択されたワード線への印加とを別々に行うワード線デコーダ手段を含むデコーディング構成（１８）とを具備し、
該デコーディング構成が、さらに、前記第３及び第４の昇圧電圧に応答し、前記選択ゲートＮウエル領域と関連した大きい容量性負荷に起因する前記ブロック選択線上の容量性負荷を減少させるために、前記第３の昇圧電圧の前記選択ゲートＮウエル領域への印加と、前記第４の昇圧電圧の前記ブロック選択線への印加とを別々に行う選択ゲートデコーダ手段を含む、半導体メモリ装置。
前記ワード線デコーダ手段が、前記第１及び第２の昇圧電圧を受け取るように接続された入力端とＮウエル電圧及び選択ワード線電圧を別々に生成するための出力端とを有するワード線セクタ選択デコーダ回路（４２）を含む、請求項１に記載の半導体メモリ装置。
前記ワード線デコーダ手段が、さらに、前記Ｎウエル電圧及び前記選択ワード線電圧を受け取るように接続された入力端と縦方向選択ワード線電圧を生成するための出力端とを有する縦方向ワード線デコーダ回路（４４）を含む、請求項２に記載の半導体メモリ装置。
前記選択ゲートデコーダ手段が、前記第３及び第４の昇圧電圧を受け取るように接続された入力端とブロック選択線電圧を生成するための出力端とを有するセクタ選択ゲートデコーダ回路（４６ａ，４６ｂ）を含む、請求項３に記載の半導体メモリ装置。
前記選択ゲートデコーダ手段が、さらに、前記ワード線Ｎウエル領域への電圧を受け取るように接続された入力端と横方向選択ワード線電圧を生成するための出力端とを有する横方向ワード線デコーダ回路（４８ａ，４８ｂ）を含む、請求項４に記載の半導体メモリ装置。
前記デコーディング構成が、さらに、前記縦方向選択ワード線電圧及び前記横方向選択ワード線電圧に応答し、選択されたワード線電圧を生成するためのワード線ドライバ手段（４９）を含む、請求項５に記載の半導体メモリ装置。
前記第１の昇圧電圧が＋４．５Ｖ〜＋６．２Ｖの範囲内にある、請求項１に記載の半導体メモリ装置。
前記第２の昇圧電圧が約＋３．８Ｖである、請求項７に記載の半導体メモリ装置。
前記第４の昇圧電圧が約＋１．５Ｖである、請求項８に記載の半導体メモリ装置。
フラッシュメモリ装置において選択されたワード線及びブロック選択線における電圧を正確に制御するために容量性負荷を減少させるための方法であって、
複数のセクタに分割された複数のメモリコアセルを有するメモリアレイであって、各セクタが、ワード線の行と該ワード線の行と交差するビット線の列とに沿って配列されたメモリコアセルを含む、前記メモリアレイを用意する段階と、
読み出し動作の期間中、ワード線Ｎウエル領域を駆動するための電源電圧よりも高い第１の昇圧電圧と、選択されたワード線を駆動するための前記電源電圧よりも高い第２の昇圧電圧とを生成する段階と、
選択ゲートＮウエル領域を駆動するための前記電源電圧よりも高い第３の昇圧電圧と、ブロック選択線を駆動するための前記電源電圧よりも高い第４の昇圧電圧とを生成する段階と、
前記ワード線Ｎウエル領域と関連した大きい容量性負荷に起因する前記選択されたワード線上の容量性負荷を減少させるために、前記第１の昇圧電圧の前記ワード線Ｎウエル領域への印加と、前記第２の昇圧電圧の前記選択されたワード線への印加とを別々に行う段階と、
前記選択ゲートＮウエル領域と関連した大きい容量性負荷に起因する前記ブロック選択線上の容量性負荷を減少させるために、前記第３の昇圧電圧の前記選択ゲートＮウエル領域への印加と、前記第４の昇圧電圧の前記ブロック選択線への印加とを別々に行う段階とを含む、方法。