JP2003242791A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP2003242791A JP2003242791A JP2002035852A JP2002035852A JP2003242791A JP 2003242791 A JP2003242791 A JP 2003242791A JP 2002035852 A JP2002035852 A JP 2002035852A JP 2002035852 A JP2002035852 A JP 2002035852A JP 2003242791 A JP2003242791 A JP 2003242791A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- control gate
- control circuit
- control
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 230000015654 memory Effects 0.000 claims abstract description 109
- 230000007704 transition Effects 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 8
- 238000004904 shortening Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 11
- 239000012535 impurity Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 102100021792 Gamma-sarcoglycan Human genes 0.000 description 3
- 101000616435 Homo sapiens Gamma-sarcoglycan Proteins 0.000 description 3
- 101000873658 Homo sapiens Secretogranin-3 Proteins 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 101000716809 Homo sapiens Secretogranin-1 Proteins 0.000 description 2
- 102100020867 Secretogranin-1 Human genes 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- DQECFVGMGBQCPA-GLCLSGQWSA-N 2,2-dimethylpropanoyloxymethyl (2s,5r,6r)-6-[[(2r)-2-amino-2-phenylacetyl]amino]-3,3-dimethyl-7-oxo-4-thia-1-azabicyclo[3.2.0]heptane-2-carboxylate;hydron;chloride Chemical compound Cl.C1([C@@H](N)C(=O)N[C@H]2[C@@H]3N(C2=O)[C@H](C(S3)(C)C)C(=O)OCOC(=O)C(C)(C)C)=CC=CC=C1 DQECFVGMGBQCPA-GLCLSGQWSA-N 0.000 description 1
- 101000873676 Homo sapiens Secretogranin-2 Proteins 0.000 description 1
- 102100035835 Secretogranin-2 Human genes 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- MSTPNDZQVGSTET-UHFFFAOYSA-M sodium;2-anilino-6-sulfanylidene-1h-1,3,5-triazine-4-thiolate Chemical compound [Na+].N1C(=S)N=C([S-])N=C1NC1=CC=CC=C1 MSTPNDZQVGSTET-UHFFFAOYSA-M 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 コントロールゲート電圧のスイッチング後の
電圧立上げ期間を短縮する不揮発性半導体装置を提供す
ること。 【解決手段】 複数の不揮発性メモリセルのコントロー
ルゲートＣＧを駆動する電圧を生成する電圧生成部４２
０は、昇圧回路４３０と電圧制御回路ＥＯＣＴＬとコン
トロールゲートドライバＣＧＤＲＶとを有する。電圧制
御回路ＥＯＣＴＬは、電圧入力端子４２２，４２３及び
電圧出力端子４２５，４２６を有し、不揮発性メモリセ
ルの選択状態（ＰＶＰＣＧの論理）に応じて、昇圧回路
４３０から入力端子４２２，４２３を介して入力される
電圧ＶＰＣＧＨ，ＶＰＣＧＬを、電圧出力端子４２５，
４２６に切り換えて出力する。電圧制御回路ＥＯＣＴＬ
は、プリドライブ期間Ｂにて、その電圧出力端子４２
５，４２６のいずれにも電圧ＶＰＣＧＨを出力させて、
コントロールゲート線をプリドライブする。プリドライ
ブ期間Ｂの前の期間Ａでは、昇圧回路４３１からの電圧
を出力させない切断状態に設定し、代わりに電源電圧Ｖ
ｄｄを出力する。
電圧立上げ期間を短縮する不揮発性半導体装置を提供す
ること。 【解決手段】 複数の不揮発性メモリセルのコントロー
ルゲートＣＧを駆動する電圧を生成する電圧生成部４２
０は、昇圧回路４３０と電圧制御回路ＥＯＣＴＬとコン
トロールゲートドライバＣＧＤＲＶとを有する。電圧制
御回路ＥＯＣＴＬは、電圧入力端子４２２，４２３及び
電圧出力端子４２５，４２６を有し、不揮発性メモリセ
ルの選択状態（ＰＶＰＣＧの論理）に応じて、昇圧回路
４３０から入力端子４２２，４２３を介して入力される
電圧ＶＰＣＧＨ，ＶＰＣＧＬを、電圧出力端子４２５，
４２６に切り換えて出力する。電圧制御回路ＥＯＣＴＬ
は、プリドライブ期間Ｂにて、その電圧出力端子４２
５，４２６のいずれにも電圧ＶＰＣＧＨを出力させて、
コントロールゲート線をプリドライブする。プリドライ
ブ期間Ｂの前の期間Ａでは、昇圧回路４３１からの電圧
を出力させない切断状態に設定し、代わりに電源電圧Ｖ
ｄｄを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、コントロールゲー
トにより制御される不揮発性メモリセルを備えた不揮発
性半導体記憶装置に関する。
トにより制御される不揮発性メモリセルを備えた不揮発
性半導体記憶装置に関する。
【０００２】
【背景技術】不揮発性半導体記憶装置の一例として、チ
ャネルとゲートとの間のゲート絶縁層が、酸化シリコン
膜、窒化シリコン膜及び酸化シリコン膜の積層体からな
り、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ
（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-su
bstrate）型が知られている。
ャネルとゲートとの間のゲート絶縁層が、酸化シリコン
膜、窒化シリコン膜及び酸化シリコン膜の積層体からな
り、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ
（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-su
bstrate）型が知られている。
【０００３】このＭＯＮＯＳ型不揮発性半導体記憶装置
は、文献（Y.Hayashi,etal,2000 Symposium on VLSI Te
chnology Digest of Technical Papers p.122-p.123）
に開示されている。この文献には、１つのワードゲート
と、２つのコントロールゲートにより制御される２つの
不揮発性メモリセル（ＭＯＮＯＳメモリ素子またはセル
ともいう）を備えたツインＭＯＮＯＳフラッシュメモリ
セルが開示されている。すなわち、１つのフラッシュメ
モリセルが、電荷のトラップサイトを２つ有している。
は、文献（Y.Hayashi,etal,2000 Symposium on VLSI Te
chnology Digest of Technical Papers p.122-p.123）
に開示されている。この文献には、１つのワードゲート
と、２つのコントロールゲートにより制御される２つの
不揮発性メモリセル（ＭＯＮＯＳメモリ素子またはセル
ともいう）を備えたツインＭＯＮＯＳフラッシュメモリ
セルが開示されている。すなわち、１つのフラッシュメ
モリセルが、電荷のトラップサイトを２つ有している。
【０００４】このような構造を有する複数のツインＭＯ
ＮＯＳフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、メモリセルアレイ領域が構成され
る。
ＮＯＳフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、メモリセルアレイ領域が構成され
る。
【０００５】
【発明が解決しようとする課題】このツインＭＯＮＯＳ
フラッシュメモリセルを駆動するには、２本のビット線
と、１本のワード線と、２本のコントロールゲート線と
を要する。ただし、多数のツインメモリセルを駆動する
に際して、異なるコントロールゲートであっても同じ電
位に設定する場合には、これらの線を共通接続すること
ができる。
フラッシュメモリセルを駆動するには、２本のビット線
と、１本のワード線と、２本のコントロールゲート線と
を要する。ただし、多数のツインメモリセルを駆動する
に際して、異なるコントロールゲートであっても同じ電
位に設定する場合には、これらの線を共通接続すること
ができる。
【０００６】この種のフラッシュメモリの動作には、デ
ータの消去、プログラム及び読み出しがある。データの
プログラム及び読み出しは、通常、８ビットまたは１６
ビットの選択セル（選択された不揮発性メモリセル）に
て同時に実施される。
ータの消去、プログラム及び読み出しがある。データの
プログラム及び読み出しは、通常、８ビットまたは１６
ビットの選択セル（選択された不揮発性メモリセル）に
て同時に実施される。
【０００７】ここで、ＭＯＮＯＳフラッシュメモリで
は、１本のワード線に、互いに素子分離されていない複
数のツインＭＯＮＯＳフラッシュメモリセルが接続され
る。そして、ある特定の選択セルに対してデータのリー
ドまたはプログラムを実施するには、その選択セルを有
するツインＭＯＮＯＳフラッシュメモリの電圧設定だけ
でなく、それと隣接するツインＭＯＮＯＳフラッシュメ
モリセルを適切に電圧設定しなければならない。
は、１本のワード線に、互いに素子分離されていない複
数のツインＭＯＮＯＳフラッシュメモリセルが接続され
る。そして、ある特定の選択セルに対してデータのリー
ドまたはプログラムを実施するには、その選択セルを有
するツインＭＯＮＯＳフラッシュメモリの電圧設定だけ
でなく、それと隣接するツインＭＯＮＯＳフラッシュメ
モリセルを適切に電圧設定しなければならない。
【０００８】例えば、ツインメモリセルの一方が選択セ
ルであり、他方が非選択セル（対向セルという）である
場合を考える。選択セルからデータをリードする時、選
択セルのコントロールゲートには選択電圧を、対向セル
のコントロールゲートにはオーバライド電圧を供給し、
対向セル以外の非選択セルのコントロールゲートには０
Ｖを供給する。データプログラム時も同様であり、選択
電圧及びオーバライド電圧の値がデータリード時と異な
るだけである。
ルであり、他方が非選択セル（対向セルという）である
場合を考える。選択セルからデータをリードする時、選
択セルのコントロールゲートには選択電圧を、対向セル
のコントロールゲートにはオーバライド電圧を供給し、
対向セル以外の非選択セルのコントロールゲートには０
Ｖを供給する。データプログラム時も同様であり、選択
電圧及びオーバライド電圧の値がデータリード時と異な
るだけである。
【０００９】ここで、オーバライド電圧とは、対向セル
のプログラムの有無に拘わらず、その対向セルのトラン
ジスタをオンさせてリード電流またはプログラム電流を
流すために必要な電圧である。
のプログラムの有無に拘わらず、その対向セルのトラン
ジスタをオンさせてリード電流またはプログラム電流を
流すために必要な電圧である。
【００１０】ここで、データリード時のオーバライド電
圧、データプログラム時の選択電圧及びオーバライド電
圧は電源電圧より高く、これらは昇圧回路から供給され
る。
圧、データプログラム時の選択電圧及びオーバライド電
圧は電源電圧より高く、これらは昇圧回路から供給され
る。
【００１１】この種の不揮発性半導体記憶装置では、特
にリード動作を高速化する必要がある。しかし、コント
ロールゲート線を０Ｖから最終電圧まで立ち上げるのに
時間を要していた。
にリード動作を高速化する必要がある。しかし、コント
ロールゲート線を０Ｖから最終電圧まで立ち上げるのに
時間を要していた。
【００１２】そこで、本発明の目的は、コントロールゲ
ート電圧を最終電圧まで立ち上げる時間を短縮すること
ができる不揮発性半導体記憶装置を提供することにあ
る。
ート電圧を最終電圧まで立ち上げる時間を短縮すること
ができる不揮発性半導体記憶装置を提供することにあ
る。
【００１３】本発明の他の目的は、コントロール電圧の
立上げ時間を短縮しながらも、消費電流を低減できる不
揮発性半導体記憶装置を提供することにある。
立上げ時間を短縮しながらも、消費電流を低減できる不
揮発性半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明に係る不揮発性半
導体装置は、コントロールゲートを有する不揮発性メモ
リセルを複数配列してなるメモリセルアレイ領域と、前
記メモリセルアレイ領域内の前記複数の不揮発性メモリ
セルの各々の前記コントロールゲートを駆動する電圧を
生成するコントロールゲート電圧生成部とを有すること
ができる。前記コントロールゲート電圧生成部は、複数
の電圧を生成する昇圧回路と、複数の電圧出力端子を有
し、前記不揮発性メモリセルの選択状態に応じて、前記
昇圧回路からの前記複数の電圧を、前記複数の電圧出力
端子に切り換えて出力する電圧制御回路とを有すること
ができる。本発明の電圧制御回路は、前記複数の電圧を
前記複数の電圧出力端子から出力させる前のプリドライ
ブ期間中に、前記複数の電圧の中の最大電圧を前記複数
の電圧出力端子に共通に出力する。
導体装置は、コントロールゲートを有する不揮発性メモ
リセルを複数配列してなるメモリセルアレイ領域と、前
記メモリセルアレイ領域内の前記複数の不揮発性メモリ
セルの各々の前記コントロールゲートを駆動する電圧を
生成するコントロールゲート電圧生成部とを有すること
ができる。前記コントロールゲート電圧生成部は、複数
の電圧を生成する昇圧回路と、複数の電圧出力端子を有
し、前記不揮発性メモリセルの選択状態に応じて、前記
昇圧回路からの前記複数の電圧を、前記複数の電圧出力
端子に切り換えて出力する電圧制御回路とを有すること
ができる。本発明の電圧制御回路は、前記複数の電圧を
前記複数の電圧出力端子から出力させる前のプリドライ
ブ期間中に、前記複数の電圧の中の最大電圧を前記複数
の電圧出力端子に共通に出力する。
【００１５】本発明によれば、コントロールゲートドラ
イバにより設定される最終電圧の大きさに拘わらず、プ
リドライブ期間間は複数の最終電圧の中の最大電圧がコ
ントロールゲートに供給されてプリドライブされる。こ
うすると、駆動中の複数のコントロールゲートドライバ
の電流駆動能力をほぼ等しくできる。よって、コントロ
ールゲート電圧が最終電圧まで立ち上がる期間を短縮で
きる。
イバにより設定される最終電圧の大きさに拘わらず、プ
リドライブ期間間は複数の最終電圧の中の最大電圧がコ
ントロールゲートに供給されてプリドライブされる。こ
うすると、駆動中の複数のコントロールゲートドライバ
の電流駆動能力をほぼ等しくできる。よって、コントロ
ールゲート電圧が最終電圧まで立ち上がる期間を短縮で
きる。
【００１６】本発明では、電圧制御回路からの前記複数
の電圧の一つと接地電圧以下の電圧との一方を選択して
前記コントロールゲートに供給するＣＭＯＳトランジス
タをそれぞれ含む複数のコントロールゲートドライバを
さらに有することができる。この複数のコントロールゲ
ートドライバ中の各ＣＭＯＳトランジスタは、メモリア
ドレスの変化に応じてスイッチングされる。そして、本
発明の電圧制御回路は、そのＣＭＯＳトランジスタのス
イッチング期間が経過した後にプリドライブ期間を設定
することが好ましい。
の電圧の一つと接地電圧以下の電圧との一方を選択して
前記コントロールゲートに供給するＣＭＯＳトランジス
タをそれぞれ含む複数のコントロールゲートドライバを
さらに有することができる。この複数のコントロールゲ
ートドライバ中の各ＣＭＯＳトランジスタは、メモリア
ドレスの変化に応じてスイッチングされる。そして、本
発明の電圧制御回路は、そのＣＭＯＳトランジスタのス
イッチング期間が経過した後にプリドライブ期間を設定
することが好ましい。
【００１７】ＣＭＯＳトランジスタのスイッチング期間
では、ＣＭＯＳトランジスタに貫通電流が流れる。この
スイッチング期間中にプリドライブ期間を重複して設定
すると、昇圧回路から最大電圧がＣＭＯＳトランジスタ
へ供給されることになる。よって、貫通電流により昇圧
回路の電圧がドロップしてしまうからである。
では、ＣＭＯＳトランジスタに貫通電流が流れる。この
スイッチング期間中にプリドライブ期間を重複して設定
すると、昇圧回路から最大電圧がＣＭＯＳトランジスタ
へ供給されることになる。よって、貫通電流により昇圧
回路の電圧がドロップしてしまうからである。
【００１８】このように、ＣＭＯＳトランジスタのスイ
ッチング期間を避けてプリドライブ期間を設定するに
は、電圧制御回路は、メモリアドレスが遷移した時に変
化するアドレス遷移信号に基づいて、所定期間に亘って
プリドライブ期間を設定することが好ましい。
ッチング期間を避けてプリドライブ期間を設定するに
は、電圧制御回路は、メモリアドレスが遷移した時に変
化するアドレス遷移信号に基づいて、所定期間に亘って
プリドライブ期間を設定することが好ましい。
【００１９】本発明の好ましい形態では、電圧制御回路
は、第１，第２の電圧入力端子と、第１，第２の電圧出
力端子とを有し、前記不揮発性メモリセルの選択状態に
応じて、前記第１，第２の電圧入力端子と前記第１，第
２の電圧出力端子との接続状態を切り換え制御すること
ができる。
は、第１，第２の電圧入力端子と、第１，第２の電圧出
力端子とを有し、前記不揮発性メモリセルの選択状態に
応じて、前記第１，第２の電圧入力端子と前記第１，第
２の電圧出力端子との接続状態を切り換え制御すること
ができる。
【００２０】この形態では、電圧制御回路では、データ
リード時に、前記第１の電圧入力端子に第１のコントロ
ールゲート選択電圧が、前記第２の電圧入力端子に前記
第１のコントロールゲート選択電圧よりも高い第１のオ
ーバライド電圧がそれぞれ入力され、前記プリドライブ
期間中に前記第１，第２の電圧出力端子より前記第１の
オーバライド電圧（最大電圧）を出力することができ
る。
リード時に、前記第１の電圧入力端子に第１のコントロ
ールゲート選択電圧が、前記第２の電圧入力端子に前記
第１のコントロールゲート選択電圧よりも高い第１のオ
ーバライド電圧がそれぞれ入力され、前記プリドライブ
期間中に前記第１，第２の電圧出力端子より前記第１の
オーバライド電圧（最大電圧）を出力することができ
る。
【００２１】同様に、電圧制御回路では、データプログ
ラム時に、前記第１の電圧入力端子に第２のコントロー
ルゲート選択電圧が、前記第２の電圧入力端子に前記第
２のコントロールゲート選択電圧よりも高い第２のオー
バライド電圧がそれぞれ入力され、前記プリドライブ期
間中に前記第１，第２の電圧出力端子より前記第２のオ
ーバライド電圧（最大電圧）を出力することができる。
前記電圧制御回路は、前記ＣＭＯＳトランジスタのスイ
ッチング期間を含む期間に、前記第１，第２の電圧出力
端子のいずれにも前記昇圧回路からの電圧を出力させな
い切断状態に設定することを特徴とする不揮発性半導体
記憶装置。
ラム時に、前記第１の電圧入力端子に第２のコントロー
ルゲート選択電圧が、前記第２の電圧入力端子に前記第
２のコントロールゲート選択電圧よりも高い第２のオー
バライド電圧がそれぞれ入力され、前記プリドライブ期
間中に前記第１，第２の電圧出力端子より前記第２のオ
ーバライド電圧（最大電圧）を出力することができる。
前記電圧制御回路は、前記ＣＭＯＳトランジスタのスイ
ッチング期間を含む期間に、前記第１，第２の電圧出力
端子のいずれにも前記昇圧回路からの電圧を出力させな
い切断状態に設定することを特徴とする不揮発性半導体
記憶装置。
【００２２】本発明のさらに好ましい形態では、電圧制
御回路は、前記ＣＭＯＳトランジスタのスイッチング期
間を含む期間に、前記複第１，第２の電圧出力端子に電
源電圧を出力することができる。
御回路は、前記ＣＭＯＳトランジスタのスイッチング期
間を含む期間に、前記複第１，第２の電圧出力端子に電
源電圧を出力することができる。
【００２３】上述したようにＣＭＯＳトランジスタのス
イッチング期間では貫通電流が流れるので、この期間中
は電圧制御回路より昇圧回路を切り離すことで、昇圧回
路での電圧ドロップを防止できる。そして、昇圧回路の
電圧に頼らずに、電源電圧を用いてＣＭＯＳトランジス
タのスイッチング動作を実現できる。
イッチング期間では貫通電流が流れるので、この期間中
は電圧制御回路より昇圧回路を切り離すことで、昇圧回
路での電圧ドロップを防止できる。そして、昇圧回路の
電圧に頼らずに、電源電圧を用いてＣＭＯＳトランジス
タのスイッチング動作を実現できる。
【００２４】本発明は１つのワードゲートと、第１，第
２のコントロールゲートにより制御される第１，第２の
不揮発性メモリセルとを有するツインメモリセルを、行
方向及び列方向に配列したものにも適用できる。もちろ
ん、ツインメモリセル以外のメモリセル構造を有する不
揮発性半導体記憶装置であってもよい。
２のコントロールゲートにより制御される第１，第２の
不揮発性メモリセルとを有するツインメモリセルを、行
方向及び列方向に配列したものにも適用できる。もちろ
ん、ツインメモリセル以外のメモリセル構造を有する不
揮発性半導体記憶装置であってもよい。
【００２５】なお、ツインメモリセルを構成する第１，
第２の不揮発性メモリセルの各々は、酸化膜（Ｏ）、窒
化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷の
トラップサイトとして有することができる。ただし、こ
れ以外のトラップ構造を採用することができる。
第２の不揮発性メモリセルの各々は、酸化膜（Ｏ）、窒
化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷の
トラップサイトとして有することができる。ただし、こ
れ以外のトラップ構造を採用することができる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２７】（ツインメモリセル構造）図１は不揮発性
半導体記憶装置の一断面を示している。図１において、
１つのツインメモリセル１００は、Ｐ型ウェル１０２上
にゲート酸化膜を介して例えばポリシリコンを含む材料
から形成されるワードゲート１０４と、第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂと、第１，第２の
メモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８
Ｂとを有する。
半導体記憶装置の一断面を示している。図１において、
１つのツインメモリセル１００は、Ｐ型ウェル１０２上
にゲート酸化膜を介して例えばポリシリコンを含む材料
から形成されるワードゲート１０４と、第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂと、第１，第２の
メモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８
Ｂとを有する。
【００２８】第１，第２のコントロールゲート１０６
Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成さ
れ、ワードゲート１０４とはそれぞれ電気的に絶縁され
ている。
Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成さ
れ、ワードゲート１０４とはそれぞれ電気的に絶縁され
ている。
【００２９】第１，第２のメモリ素子１０８Ａ，１０８
Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシ
リコンにて形成される第１，第２のコントロールゲート
１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間
に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積
層することで構成される。なお、第１，第２のコントロ
ールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導
電材で構成することもできる。
Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシ
リコンにて形成される第１，第２のコントロールゲート
１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間
に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積
層することで構成される。なお、第１，第２のコントロ
ールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導
電材で構成することもできる。
【００３０】このように、１つのツインメモリセル１０
０は、スプリットゲート（第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮ
ＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２
のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つの
ワードゲート１０４を共用している。
０は、スプリットゲート（第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮ
ＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２
のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つの
ワードゲート１０４を共用している。
【００３１】この第１，第２のＭＯＮＯＳメモリ素子１
０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトと
して機能する。第１，第２のＭＯＮＯＳメモリ素子１０
８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をト
ラップすることが可能である。
０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトと
して機能する。第１，第２のＭＯＮＯＳメモリ素子１０
８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をト
ラップすることが可能である。
【００３２】図１に示すように、行方向（図１の第２の
方向Ｂ）に間隔をおいて配列された複数のワードゲート
１０４は、ポリサイドなどで形成される１本のワード線
ＷＬに共通接続されている。
方向Ｂ）に間隔をおいて配列された複数のワードゲート
１０４は、ポリサイドなどで形成される１本のワード線
ＷＬに共通接続されている。
【００３３】また、図１に示すコントロールゲート１０
６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の
方向Ａ）に沿って延び、列方向に配列される複数のツイ
ンメモリセル１００にて共用される。よって、符号１０
６Ａ，１０６Ｂをコントロールゲート線とも称する。
６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の
方向Ａ）に沿って延び、列方向に配列される複数のツイ
ンメモリセル１００にて共用される。よって、符号１０
６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００３４】ここで、［ｉ］番目のツインメモリセル１
００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋
１］番目のツインメモリセル１００［ｉ＋１］のコント
ロールゲート線１０６Ａとには、例えばワードゲート，
コントロールゲート，ワード線よりも上層の金属層で形
成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が
接続されている。
００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋
１］番目のツインメモリセル１００［ｉ＋１］のコント
ロールゲート線１０６Ａとには、例えばワードゲート，
コントロールゲート，ワード線よりも上層の金属層で形
成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が
接続されている。
【００３５】Ｐ型ウェル１０２には、［ｉ］番目のツイ
ンメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０
８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ
＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される
［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられ
ている。
ンメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０
８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ
＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される
［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられ
ている。
【００３６】これらの不純物層１１０［ｉ］，［ｉ＋
１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ
型不純物層で、列方向（図１の紙面に垂直な第１の方向
Ａ方向）に沿って延び、列方向に配列される複数のツイ
ンメモリセル１００にて共用されるサブビット線として
機能する。よって、符号１１０［ｉ］，［ｉ＋１］，
［ｉ＋２］などをサブビット線ＳＢＬ［ｉ］，［ｉ＋
１］，［ｉ＋２］とも称する。
１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ
型不純物層で、列方向（図１の紙面に垂直な第１の方向
Ａ方向）に沿って延び、列方向に配列される複数のツイ
ンメモリセル１００にて共用されるサブビット線として
機能する。よって、符号１１０［ｉ］，［ｉ＋１］，
［ｉ＋２］などをサブビット線ＳＢＬ［ｉ］，［ｉ＋
１］，［ｉ＋２］とも称する。
【００３７】（不揮発性半導体記憶装置の全体構成）上
述のツインメモリセル１００を用いて構成される不揮発
性半導体記憶装置の全体構成について、図２（Ａ）〜図
２（Ｅ）を参照して説明する。
述のツインメモリセル１００を用いて構成される不揮発
性半導体記憶装置の全体構成について、図２（Ａ）〜図
２（Ｅ）を参照して説明する。
【００３８】図２（Ａ）は１チップの不揮発性半導体記
憶装置の平面レイアウト図であり、メモリセルアレイ領
域２００とグローバルワード線デコーダ２０１とを有す
る。メモリセルアレイ領域２００は、例えば計６４個の
第０〜第６３のセクタ領域２１０を有する。
憶装置の平面レイアウト図であり、メモリセルアレイ領
域２００とグローバルワード線デコーダ２０１とを有す
る。メモリセルアレイ領域２００は、例えば計６４個の
第０〜第６３のセクタ領域２１０を有する。
【００３９】６４個のセクタ領域２１０は、図２（Ａ）
に示すようにメモリセルアレイ領域２００を第２の方向
（行方向）Ｂでそれぞれ分割したもので、各セクタ領域
２１０は第１の方向（列方向）Ａを長手方向とする縦長
形状を有する。データ消去の最小単位がセクタ領域２１
０であり、セクタ領域２１０内の記憶データは一括して
または時分割で消去される。
に示すようにメモリセルアレイ領域２００を第２の方向
（行方向）Ｂでそれぞれ分割したもので、各セクタ領域
２１０は第１の方向（列方向）Ａを長手方向とする縦長
形状を有する。データ消去の最小単位がセクタ領域２１
０であり、セクタ領域２１０内の記憶データは一括して
または時分割で消去される。
【００４０】メモリアレイ領域２００は、例えば４Ｋ本
のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。
ここで、本実施の形態では１本のビット線ＢＬに２つの
ＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続される
ため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を
意味する。各セクタ領域２１０の記憶容量はメモリ全体
の記憶容量の１／６４であり、（４Ｋ本のワード線Ｗ
Ｌ）×（６４本のビット線ＢＬ）×２で定義される記憶
容量を有する。
のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。
ここで、本実施の形態では１本のビット線ＢＬに２つの
ＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続される
ため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を
意味する。各セクタ領域２１０の記憶容量はメモリ全体
の記憶容量の１／６４であり、（４Ｋ本のワード線Ｗ
Ｌ）×（６４本のビット線ＢＬ）×２で定義される記憶
容量を有する。
【００４１】図２（Ｂ）は、図２（Ａ）に示す不揮発性
半導体記憶装置の隣り合う２つの第０及び第１のセクタ
領域２１０の詳細を示している。図２（Ｂ）に示すよう
に、２つのセクタ２１０の両側に、ローカルドライバ領
域（ローカルコントロールゲートドライバ、ローカルビ
ット線選択ドライバ及びローカルワード線ドライバを含
む）２２０Ａ，２２０Ｂが配置されている。また、２つ
のセクタ２１０と２つのローカルドライバ領域２２０
Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２
が配置されている。
半導体記憶装置の隣り合う２つの第０及び第１のセクタ
領域２１０の詳細を示している。図２（Ｂ）に示すよう
に、２つのセクタ２１０の両側に、ローカルドライバ領
域（ローカルコントロールゲートドライバ、ローカルビ
ット線選択ドライバ及びローカルワード線ドライバを含
む）２２０Ａ，２２０Ｂが配置されている。また、２つ
のセクタ２１０と２つのローカルドライバ領域２２０
Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２
が配置されている。
【００４２】各セクタ領域２１０は第２の方向Ｂにて分
割され、１６ビットのデータをリード・ライト可能にＩ
／Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出
力ビットに対応したメモリブロック）２１４を有してい
る。各メモリブロック２１４は、図２（Ｂ）に示すよう
に、４Ｋ（４０９６）本のワード線ＷＬを有する。
割され、１６ビットのデータをリード・ライト可能にＩ
／Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出
力ビットに対応したメモリブロック）２１４を有してい
る。各メモリブロック２１４は、図２（Ｂ）に示すよう
に、４Ｋ（４０９６）本のワード線ＷＬを有する。
【００４３】図２（Ｃ）に示すように、図２（Ｂ）に示
す各一つのセクタ領域２１０は、第１の方向Ａにて８個
のラージブロック２１２に分割されている。この各ラー
ジブロック２１２は、図２（Ｄ）に示すように、第１の
方向Ａにて８個のスモールブロック２１５に分割されて
いる。
す各一つのセクタ領域２１０は、第１の方向Ａにて８個
のラージブロック２１２に分割されている。この各ラー
ジブロック２１２は、図２（Ｄ）に示すように、第１の
方向Ａにて８個のスモールブロック２１５に分割されて
いる。
【００４４】各スモールブロック２１５は、図２（Ｅ）
に示すように、６４本のワード線ＷＬを有する。
に示すように、６４本のワード線ＷＬを有する。
【００４５】（セクタ領域の詳細）図３は、図２（Ａ）
に示すセクタ領域０の詳細を示している。図３に示すス
モールメモリブロック２１６は、図４に示すように、ツ
インメモリセル１００を列方向に例えば６４個、行方向
に例えば４個配列したものである。一つのスモールメモ
リブロック２１６には、例えば４本のサブコントロール
ゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線であ
る４本のサブビット線ＳＢＬ０〜ＳＢＬ３と、６４本の
ワード線ＷＬとが接続されている。
に示すセクタ領域０の詳細を示している。図３に示すス
モールメモリブロック２１６は、図４に示すように、ツ
インメモリセル１００を列方向に例えば６４個、行方向
に例えば４個配列したものである。一つのスモールメモ
リブロック２１６には、例えば４本のサブコントロール
ゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線であ
る４本のサブビット線ＳＢＬ０〜ＳＢＬ３と、６４本の
ワード線ＷＬとが接続されている。
【００４６】ここで、偶数のサブコントロールゲート線
ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２
列）の複数のツインメモリセルの各々の第２のコントロ
ールゲート１０６Ｂと奇数列（第１列または第３列）の
複数のツインメモリセルの各々の第１のコントロールゲ
ート１０６Ａとが共通接続されている。同様に、奇数の
サブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇
数列（第１列または第３列）の複数のツインメモリセル
の各々の第２のコントロールゲート１０６Ｂと偶数列
（第２列または第４列）の複数のツインメモリセルの各
々の第１のコントロールゲート１０６Ａとが共通接続さ
れている。
ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２
列）の複数のツインメモリセルの各々の第２のコントロ
ールゲート１０６Ｂと奇数列（第１列または第３列）の
複数のツインメモリセルの各々の第１のコントロールゲ
ート１０６Ａとが共通接続されている。同様に、奇数の
サブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇
数列（第１列または第３列）の複数のツインメモリセル
の各々の第２のコントロールゲート１０６Ｂと偶数列
（第２列または第４列）の複数のツインメモリセルの各
々の第１のコントロールゲート１０６Ａとが共通接続さ
れている。
【００４７】図３に示すように、一つのメモリブロック
２１４内にはスモールメモリブロック２１６が列方向に
６４個配列され（この一群がスモールブロック２１５と
なる）、１６ビットの入出力を行うために、１６個のＩ
／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のメモリブロック
２１４が行方向に配列されている。
２１４内にはスモールメモリブロック２１６が列方向に
６４個配列され（この一群がスモールブロック２１５と
なる）、１６ビットの入出力を行うために、１６個のＩ
／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のメモリブロック
２１４が行方向に配列されている。
【００４８】行方向に配列された１６個のスモールメモ
リブロック２１６の１６本のサブコントロールゲート線
ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣ
Ｇ０に共通接続されている。同様に、１６本のサブコン
トロールゲート線ＳＣＧ１はメインコントロールゲート
線ＭＣＧ１に、１６本のサブコントロールゲート線ＳＣ
Ｇ２はメインコントロールゲート線ＭＣＧ２に、１６本
のサブコントロールゲート線ＳＣＧ３はメインコントロ
ールゲート線ＭＣＧ３にそれぞれ共通接続されている。
リブロック２１６の１６本のサブコントロールゲート線
ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣ
Ｇ０に共通接続されている。同様に、１６本のサブコン
トロールゲート線ＳＣＧ１はメインコントロールゲート
線ＭＣＧ１に、１６本のサブコントロールゲート線ＳＣ
Ｇ２はメインコントロールゲート線ＭＣＧ２に、１６本
のサブコントロールゲート線ＳＣＧ３はメインコントロ
ールゲート線ＭＣＧ３にそれぞれ共通接続されている。
【００４９】このセクタ領域０内の各スモールブロック
２１５には、コントロールゲート駆動部であるＣＧドラ
イバ３００−０〜３００−６３の一つがそれぞれ設けら
れている。この各ＣＧドライバ３００−０〜３００−６
３には、行方向に延びる上述の４本のメインコントロー
ルゲート線ＭＣＧ０〜ＭＣＧ３が接続されている。
２１５には、コントロールゲート駆動部であるＣＧドラ
イバ３００−０〜３００−６３の一つがそれぞれ設けら
れている。この各ＣＧドライバ３００−０〜３００−６
３には、行方向に延びる上述の４本のメインコントロー
ルゲート線ＭＣＧ０〜ＭＣＧ３が接続されている。
【００５０】図５は、相隣り合うセクタ領域０とセクタ
領域１にそれぞれ属する２つのスモールブロック２１５
の関係を示している。セクタ領域０とセクタ領域１とで
は６４本のワード線ＷＬ０〜ＷＬ６３が共用されるが、
メインコントロールゲート線ＭＣＧ０〜ＭＣＧ３及びメ
インビット線ＭＢＬはそれぞれ独立して設けられてい
る。特に図５では、セクタ領域０内のスモールブロック
２１５に対応するＣＧドライバＣＧＤＲＶ０〜３と、セ
クタ領域１内のスモールブロック２１５に対応するＣＧ
ドライバＣＧＤＲＶ０〜３とが示され、ＣＧドライバは
スモールブロック２１５毎に独立して設けられている。
領域１にそれぞれ属する２つのスモールブロック２１５
の関係を示している。セクタ領域０とセクタ領域１とで
は６４本のワード線ＷＬ０〜ＷＬ６３が共用されるが、
メインコントロールゲート線ＭＣＧ０〜ＭＣＧ３及びメ
インビット線ＭＢＬはそれぞれ独立して設けられてい
る。特に図５では、セクタ領域０内のスモールブロック
２１５に対応するＣＧドライバＣＧＤＲＶ０〜３と、セ
クタ領域１内のスモールブロック２１５に対応するＣＧ
ドライバＣＧＤＲＶ０〜３とが示され、ＣＧドライバは
スモールブロック２１５毎に独立して設けられている。
【００５１】スモールブロック２１５毎に配置された各
サブビット線ＳＢＬ０（不純物層）は、金属配線である
メインビット線ＭＢＬに共通接続されている。このメイ
ンビット線ＭＢＬは、列方向（第１の方向Ａ）に配列さ
れたスモールメモリブロック２１６間で共有されてい
る。このメインビット線ＭＢＬからスモールメモリブロ
ック内の各サブビット線ＳＢＬ０に至る各経路途中に
は、ビット線選択スイッチング素子であるビット線選択
ゲート２１７Ａ，２１７Ｂが配置されている。なお、例
えば、奇数本目のサブビット線ＳＢＬには上述のビット
線選択ゲート２１７Ａがそれぞれ接続されるのに対し
て、偶数本目のサブビット線ＳＢＬにはビット線選択ゲ
ート２１７Ｂが接続されている。
サブビット線ＳＢＬ０（不純物層）は、金属配線である
メインビット線ＭＢＬに共通接続されている。このメイ
ンビット線ＭＢＬは、列方向（第１の方向Ａ）に配列さ
れたスモールメモリブロック２１６間で共有されてい
る。このメインビット線ＭＢＬからスモールメモリブロ
ック内の各サブビット線ＳＢＬ０に至る各経路途中に
は、ビット線選択スイッチング素子であるビット線選択
ゲート２１７Ａ，２１７Ｂが配置されている。なお、例
えば、奇数本目のサブビット線ＳＢＬには上述のビット
線選択ゲート２１７Ａがそれぞれ接続されるのに対し
て、偶数本目のサブビット線ＳＢＬにはビット線選択ゲ
ート２１７Ｂが接続されている。
【００５２】隣り合う２つの第０，第１のセクタ領域２
１０内の２つのスモールブロック２１５及びその両側の
ローカルドライバ領域２２０Ａ，２２０Ｂの詳細を図６
に示す。図６に示すように、左側のローカルドライバ領
域２２０Ａには、図５に示す４つのローカルコントロー
ルゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置
されている。同様に、右側のローカルドライバ領域２２
０Ｂには、図５に示す４つのローカルコントロールゲー
ト線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されて
いる。
１０内の２つのスモールブロック２１５及びその両側の
ローカルドライバ領域２２０Ａ，２２０Ｂの詳細を図６
に示す。図６に示すように、左側のローカルドライバ領
域２２０Ａには、図５に示す４つのローカルコントロー
ルゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置
されている。同様に、右側のローカルドライバ領域２２
０Ｂには、図５に示す４つのローカルコントロールゲー
ト線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されて
いる。
【００５３】また、左側のローカルドライバ領域２２０
Ａには、セクタ０，１内の偶数番目のワード線ＷＬ０，
２，…６２を駆動するローカルワード線ドライバＷＬＤ
ＲＶ０，…ＷＬＤＲＶ６３が配置されている。右側のロ
ーカルドライバ領域２２０Ｂには、セクタ０，１内の奇
数番目のワード線ＷＬ１，３，…６３を駆動するローカ
ルワード線ドライバＷＬＤＲＶ１，…ＷＬＤＲＶ６３が
配置されている。
Ａには、セクタ０，１内の偶数番目のワード線ＷＬ０，
２，…６２を駆動するローカルワード線ドライバＷＬＤ
ＲＶ０，…ＷＬＤＲＶ６３が配置されている。右側のロ
ーカルドライバ領域２２０Ｂには、セクタ０，１内の奇
数番目のワード線ＷＬ１，３，…６３を駆動するローカ
ルワード線ドライバＷＬＤＲＶ１，…ＷＬＤＲＶ６３が
配置されている。
【００５４】さらに、図５及び図６に示すように、右側
のローカルドライバ領域２２０Ｂには、セクタ０，１の
例えば奇数番目のサブビット線ＳＢＬに接続されたビッ
ト線選択ゲート２１７Ａを駆動するローカルビット線ド
ライバＢＳＤＲＶ１が配置されている。左側のローカル
ドライバ領域２２０Ａには、セクタ０，１の例えば偶数
番目のサブビット線ＳＢＬに接続されたビット線選択ゲ
ート２１７Ｂを駆動するローカルビット線ドライバＢＳ
ＤＲＶ０が配置されている。
のローカルドライバ領域２２０Ｂには、セクタ０，１の
例えば奇数番目のサブビット線ＳＢＬに接続されたビッ
ト線選択ゲート２１７Ａを駆動するローカルビット線ド
ライバＢＳＤＲＶ１が配置されている。左側のローカル
ドライバ領域２２０Ａには、セクタ０，１の例えば偶数
番目のサブビット線ＳＢＬに接続されたビット線選択ゲ
ート２１７Ｂを駆動するローカルビット線ドライバＢＳ
ＤＲＶ０が配置されている。
【００５５】（セクタ０，１の駆動回路）次に、図７を
参照してセクタ０，１内の各スモールブロック２１５内
のツインメモリセルを駆動する回路について説明する。
参照してセクタ０，１内の各スモールブロック２１５内
のツインメモリセルを駆動する回路について説明する。
【００５６】まず、セクタ０〜６３に共用される構成と
して、プリデコーダ４００と、６４個のグローバルデコ
ーダ４０２−０〜４０２−６３と、Ｙデコーダ４０４と
が設けられている。
して、プリデコーダ４００と、６４個のグローバルデコ
ーダ４０２−０〜４０２−６３と、Ｙデコーダ４０４と
が設けられている。
【００５７】プリデコーダ４００は、選択対象の不揮発
性メモリセル（選択セル）を特定するアドレス信号Ａ
［２０−０］をデコードするものである。このアドレス
信号Ａ［２０−０］の意味付けを下記の表１に示す。
性メモリセル（選択セル）を特定するアドレス信号Ａ
［２０−０］をデコードするものである。このアドレス
信号Ａ［２０−０］の意味付けを下記の表１に示す。
【００５８】
【表１】
【００５９】表１に示すように、上位のアドレス信号Ａ
［２０−１５］で６４セクタの中の一つのセクタが選択
され、中位のアドレス信号Ａ［１４−１２］で図４に示
す一つのスモールメモリブロック２１６内の４セル（８
ビット）の中の１ビットが選択され、下位のアドレス信
号Ａ［１１−０］で一つのセクタ内の４０９６本の中の
１本のワード線ＷＬが選択される。また、アドレス信号
Ａ［１１−９］で一つのセクタ内に存在する８つのラー
ジブロック２１２の中の一つが選択され、アドレス信号
Ａ［８−６］で一つのラージブロック２１２内に存在す
る８つのスモールブロック２１５の中の一つが選択さ
れ、アドレス信号Ａ［５−０］で一つのスモールブロッ
ク２１５内に存在する６４本のワード線ＷＬの中の１本
が選択される。
［２０−１５］で６４セクタの中の一つのセクタが選択
され、中位のアドレス信号Ａ［１４−１２］で図４に示
す一つのスモールメモリブロック２１６内の４セル（８
ビット）の中の１ビットが選択され、下位のアドレス信
号Ａ［１１−０］で一つのセクタ内の４０９６本の中の
１本のワード線ＷＬが選択される。また、アドレス信号
Ａ［１１−９］で一つのセクタ内に存在する８つのラー
ジブロック２１２の中の一つが選択され、アドレス信号
Ａ［８−６］で一つのラージブロック２１２内に存在す
る８つのスモールブロック２１５の中の一つが選択さ
れ、アドレス信号Ａ［５−０］で一つのスモールブロッ
ク２１５内に存在する６４本のワード線ＷＬの中の１本
が選択される。
【００６０】６４個のグローバルデコーダ４０２−０〜
４０２−６３は、下位のアドレス信号Ａ［１１−０］を
プリデコーダ４００にてプリデコードした結果に基づい
て、６４本のグローバルワード線ＧＷＬ［０］〜ＧＷＬ
［６３］をアクティブとする。なお、データリード時と
データプログラム時では１本のグローバルワード線ＧＷ
Ｌのみがアクティブ（Ｖｄｄ）とされる。データイレー
ス時で、一つのセクタ内を一括して消去する際には６４
本のグローバルワード線ＧＷＬが全てアクティブ（Ｖｄ
ｄ）とされる。このことにより、一つのセクタ内の全て
のワード線ＷＬが選択されて、消去用のワード線電圧が
供給される。
４０２−６３は、下位のアドレス信号Ａ［１１−０］を
プリデコーダ４００にてプリデコードした結果に基づい
て、６４本のグローバルワード線ＧＷＬ［０］〜ＧＷＬ
［６３］をアクティブとする。なお、データリード時と
データプログラム時では１本のグローバルワード線ＧＷ
Ｌのみがアクティブ（Ｖｄｄ）とされる。データイレー
ス時で、一つのセクタ内を一括して消去する際には６４
本のグローバルワード線ＧＷＬが全てアクティブ（Ｖｄ
ｄ）とされる。このことにより、一つのセクタ内の全て
のワード線ＷＬが選択されて、消去用のワード線電圧が
供給される。
【００６１】Ｙデコーダ４０４は、Ｙパス選択ドライバ
４１０を介してＹパス回路４１２を駆動して、スモール
ブロック２１５内の選択されたビット線を、後段のセン
スアンプまたはビット線ドライバに接続するものであ
る。
４１０を介してＹパス回路４１２を駆動して、スモール
ブロック２１５内の選択されたビット線を、後段のセン
スアンプまたはビット線ドライバに接続するものであ
る。
【００６２】図５及び図６にて既に説明した通り、図７
の各スモールブロック２１５の左右には、ローカルドラ
イバ領域２２０Ａ，２２０Ｂが設けられている。
の各スモールブロック２１５の左右には、ローカルドラ
イバ領域２２０Ａ，２２０Ｂが設けられている。
【００６３】セクタ０，１内の例えば第１行目のスモー
ルメモリブロック０を例に挙げれば、その左側のローカ
ルドライバ領域２２０Ａには、セクタ０内の４本のメイ
ンコントロールゲート線ＭＣＧを駆動するコントロール
ゲート線ドライバＣＧＤＲＶ［３−０］と、セクタ０，
１内の偶数本目の３１本のワード線ＷＬを駆動するワー
ド線ドライバＷＬＤＲＶ［３１−０］と、セクタ０，１
内の偶数本目のサブビット線ＳＢＬに接続されたビット
線選択トランジスタ２１７Ｂを駆動するビット線選択ド
ライバＢＳＤＲＶ［０］が配置されている。右側のロー
カルドライバ領域２２０Ｂには、セクタ１内の４本のメ
インコントロールゲート線ＭＣＧを駆動するコントロー
ルゲート線ドライバＣＧＤＲＶ［３−０］と、セクタ
０，１内の奇数本目の３１本のワード線ＷＬを駆動する
ワード線ドライバＷＬＤＲＶ［６３−３２］と、セクタ
０，１内の奇数本目のサブビット線ＳＢＬに接続された
ビット線選択トランジスタ２１７Ａを駆動するビット線
選択ドライバＢＳＤＲＶ［１］が配置されている。
ルメモリブロック０を例に挙げれば、その左側のローカ
ルドライバ領域２２０Ａには、セクタ０内の４本のメイ
ンコントロールゲート線ＭＣＧを駆動するコントロール
ゲート線ドライバＣＧＤＲＶ［３−０］と、セクタ０，
１内の偶数本目の３１本のワード線ＷＬを駆動するワー
ド線ドライバＷＬＤＲＶ［３１−０］と、セクタ０，１
内の偶数本目のサブビット線ＳＢＬに接続されたビット
線選択トランジスタ２１７Ｂを駆動するビット線選択ド
ライバＢＳＤＲＶ［０］が配置されている。右側のロー
カルドライバ領域２２０Ｂには、セクタ１内の４本のメ
インコントロールゲート線ＭＣＧを駆動するコントロー
ルゲート線ドライバＣＧＤＲＶ［３−０］と、セクタ
０，１内の奇数本目の３１本のワード線ＷＬを駆動する
ワード線ドライバＷＬＤＲＶ［６３−３２］と、セクタ
０，１内の奇数本目のサブビット線ＳＢＬに接続された
ビット線選択トランジスタ２１７Ａを駆動するビット線
選択ドライバＢＳＤＲＶ［１］が配置されている。
【００６４】次に、セクタ０，１の例えば上辺に配置さ
れたセクタ制御回路２２２の詳細について、図７を参照
して説明する。なお、セクタ制御回路２２２について
は、先願の特願平２００１−１３７１６５等に詳述され
ているので、以下の説明では、コントロールゲート電圧
の設定に関する構成についてのみ詳述する。
れたセクタ制御回路２２２の詳細について、図７を参照
して説明する。なお、セクタ制御回路２２２について
は、先願の特願平２００１−１３７１６５等に詳述され
ているので、以下の説明では、コントロールゲート電圧
の設定に関する構成についてのみ詳述する。
【００６５】セクタ０，１にそれぞれ対応して設けられ
た２つのコントロールゲート電圧制御回路ＥＯＣＴＬ
は、プリデコーダ４００からのプリデコード出力に基づ
き、２種類のコントロールゲート用高電圧ＶＰＣＧ
［１：０］を出力する。
た２つのコントロールゲート電圧制御回路ＥＯＣＴＬ
は、プリデコーダ４００からのプリデコード出力に基づ
き、２種類のコントロールゲート用高電圧ＶＰＣＧ
［１：０］を出力する。
【００６６】このコントロール電圧制御回路ＥＯＣＴＬ
を含むコントロールゲート電圧生成回路４２０を図８に
示す。図８において、コントロール電圧制御回路ＥＯＣ
ＴＬは、制御信号ＡＴＤＣＧ，ＮＥＳＥＣ，ＰＶＰＣＧ
及びＡＴＤＣＧＤの各入力端子の他、電圧ＶＰＣＧＬが
入力される第１の電圧入力端子４２１、電圧ＶＰＣＧＨ
が入力される第２の電圧入力端子４２２、ウェル電圧Ｖ
ＰＥＯが入力されるウェル電圧入力端子４２３、電源電
圧Ｖｄｄが入力される電源入力端子４２４を有する。さ
らにコントロールゲート電圧制御回路ＥＯＣＴＬは、コ
ントロールゲート用高電圧ＶＰＣＧ［０］を出力する第
１の電圧出力端子４２５と、コントロールゲート用高電
圧ＶＰＣＧ［１］を出力する第２の電圧出力端子４２６
を有する。
を含むコントロールゲート電圧生成回路４２０を図８に
示す。図８において、コントロール電圧制御回路ＥＯＣ
ＴＬは、制御信号ＡＴＤＣＧ，ＮＥＳＥＣ，ＰＶＰＣＧ
及びＡＴＤＣＧＤの各入力端子の他、電圧ＶＰＣＧＬが
入力される第１の電圧入力端子４２１、電圧ＶＰＣＧＨ
が入力される第２の電圧入力端子４２２、ウェル電圧Ｖ
ＰＥＯが入力されるウェル電圧入力端子４２３、電源電
圧Ｖｄｄが入力される電源入力端子４２４を有する。さ
らにコントロールゲート電圧制御回路ＥＯＣＴＬは、コ
ントロールゲート用高電圧ＶＰＣＧ［０］を出力する第
１の電圧出力端子４２５と、コントロールゲート用高電
圧ＶＰＣＧ［１］を出力する第２の電圧出力端子４２６
を有する。
【００６７】図７において、セクタ０，１にそれぞれ対
応して設けられた２つのプリコントロールゲート線ドラ
イバＰＣＧＤＲＶは、プリデコーダ４００からのプリデ
コード出力に基づき、セクタ０，１内の各スモールブロ
ック２１５に対応して設けられた４つのコントロールゲ
ート線ドライバＣＧＤＲＶ０〜３のいずれかをアクティ
ブとするドライバ選択信号ＰＣＧ［３：０］を出力す
る。
応して設けられた２つのプリコントロールゲート線ドラ
イバＰＣＧＤＲＶは、プリデコーダ４００からのプリデ
コード出力に基づき、セクタ０，１内の各スモールブロ
ック２１５に対応して設けられた４つのコントロールゲ
ート線ドライバＣＧＤＲＶ０〜３のいずれかをアクティ
ブとするドライバ選択信号ＰＣＧ［３：０］を出力す
る。
【００６８】ここで、セクタ０内のスモールブロック０
〜６３に対応して設けられたコントロールゲート線ドラ
イバＣＧＤＲＶ［３：０］〜ＣＧＤＲＶ［２５５：２５
２］は、図３に示すコントロールゲート線ドライバ３０
０−０〜３００−６３に対応するもので、その詳細を図
９に示す。
〜６３に対応して設けられたコントロールゲート線ドラ
イバＣＧＤＲＶ［３：０］〜ＣＧＤＲＶ［２５５：２５
２］は、図３に示すコントロールゲート線ドライバ３０
０−０〜３００−６３に対応するもので、その詳細を図
９に示す。
【００６９】図９において、コントロールゲート用高電
圧ＶＰＣＧ［０］は、コントロールゲート線ドライバＣ
ＧＤＲＶ０，２に入力され、コントロールゲート用高電
圧ＶＰＣＧ［１］は、コントロールゲート線ドライバＣ
ＧＤＲＶ１，３に入力される。
圧ＶＰＣＧ［０］は、コントロールゲート線ドライバＣ
ＧＤＲＶ０，２に入力され、コントロールゲート用高電
圧ＶＰＣＧ［１］は、コントロールゲート線ドライバＣ
ＧＤＲＶ１，３に入力される。
【００７０】また、ドライバ選択信号ＰＣＧ［３：０］
は、対応するコントロールゲート線ドライバＣＧＤＲＶ
０〜３にそれぞれ入力される。
は、対応するコントロールゲート線ドライバＣＧＤＲＶ
０〜３にそれぞれ入力される。
【００７１】コントロールゲート線ドライバＣＧＤＲＶ
０を例に挙げれば、その最終段に、Ｐ型ＭＯＳトランジ
スタ４２７及びＮ型ＭＯＳトランジスタ４２８から成る
ＣＭＯＳトランジスタ４２９が設けられている。コント
ロールゲート線ＣＧ［０］は、Ｐ型ＭＯＳトランジスタ
４２７及びＮ型ＭＯＳトランジスタ４２８のドレイン同
士を接続した個所に接続されている。そして、グローバ
ルワード線信号ＧＷＬ［０］がＨＩＧＨであって、ドラ
イバ選択信号ＰＣＧ［０］がＨＩＧＨである場合に限
り、コントロールゲート線ドライバＣＧＤＲＶ０のＣＭ
ＯＳトランジスタ４２９より、コントロールゲート用高
電圧ＶＰＣＧ［０］が出力される。他の場合には、コン
トロールゲート線ドライバＣＧＤＲＶ０の出力は０Ｖと
なる。この動作は、他のコントロールゲート線ドライバ
１〜３でも同様である。
０を例に挙げれば、その最終段に、Ｐ型ＭＯＳトランジ
スタ４２７及びＮ型ＭＯＳトランジスタ４２８から成る
ＣＭＯＳトランジスタ４２９が設けられている。コント
ロールゲート線ＣＧ［０］は、Ｐ型ＭＯＳトランジスタ
４２７及びＮ型ＭＯＳトランジスタ４２８のドレイン同
士を接続した個所に接続されている。そして、グローバ
ルワード線信号ＧＷＬ［０］がＨＩＧＨであって、ドラ
イバ選択信号ＰＣＧ［０］がＨＩＧＨである場合に限
り、コントロールゲート線ドライバＣＧＤＲＶ０のＣＭ
ＯＳトランジスタ４２９より、コントロールゲート用高
電圧ＶＰＣＧ［０］が出力される。他の場合には、コン
トロールゲート線ドライバＣＧＤＲＶ０の出力は０Ｖと
なる。この動作は、他のコントロールゲート線ドライバ
１〜３でも同様である。
【００７２】図７に示すように、セクタ０，１にそれぞ
れ対応して設けられた２つのプリコントロールゲート用
負電圧供給回路ＶＮＣＧは、プリデコーダ４００からの
プリデコード出力に基づき、データイレース時にコント
ロールゲートに印加される負電圧ＶＮＣＧ（例えば−３
Ｖ）を、セクタ０，１内の各スモールブロック２１５に
対応して設けられた４つのコントロールゲート線ドライ
バＣＧＤＲＶ０〜３に供給する。
れ対応して設けられた２つのプリコントロールゲート用
負電圧供給回路ＶＮＣＧは、プリデコーダ４００からの
プリデコード出力に基づき、データイレース時にコント
ロールゲートに印加される負電圧ＶＮＣＧ（例えば−３
Ｖ）を、セクタ０，１内の各スモールブロック２１５に
対応して設けられた４つのコントロールゲート線ドライ
バＣＧＤＲＶ０〜３に供給する。
【００７３】図９ではデータイレース時に負電圧ＶＮＣ
Ｇを供給する回路は省略されているが、データイレース
時にはセクタ内の全てのスモールブロック２１５内のコ
ントロールゲートに負電圧ＶＮＣＧを供給して、セクタ
毎に一括消去が可能である。
Ｇを供給する回路は省略されているが、データイレース
時にはセクタ内の全てのスモールブロック２１５内のコ
ントロールゲートに負電圧ＶＮＣＧを供給して、セクタ
毎に一括消去が可能である。
【００７４】コントロールゲー用高電圧ＶＰＣＧ［０，
１］となる２種の電圧ＶＰＣＧＬ，ＶＰＣＧＨは、図１
０に示す昇圧回路（チャージポンプ）４３０にて生成さ
れ、モードによって異なる電圧に設定されている。例え
ば、データリード時であればＶＰＣＧＬ＝１．５Ｖ（第
１のコントロールゲート選択電圧），ＶＰＣＧＨ＝３Ｖ
（第１のオーバライド電圧）となる。一方、データプロ
グラム時であればＶＰＣＧＬ＝２．５Ｖ（第２のコント
ロールゲート選択電圧），ＶＰＣＧＨ＝５．５Ｖ（第２
のオーバライド電圧）となる。なお、本実施の形態で
は、電源電圧Ｖｄｄは１．８Ｖ〜２．５Ｖ程度の変動幅
を有し、電圧１．５Ｖは昇圧回路４３０にて電源電圧Ｖ
ｄｄあるいは昇降した電圧をレギュレートして生成さ
れ、電圧２，５Ｖ，３Ｖ及び５．５Ｖは電源電圧Ｖｄｄ
を昇圧回路４３０にて昇圧することで生成される。
１］となる２種の電圧ＶＰＣＧＬ，ＶＰＣＧＨは、図１
０に示す昇圧回路（チャージポンプ）４３０にて生成さ
れ、モードによって異なる電圧に設定されている。例え
ば、データリード時であればＶＰＣＧＬ＝１．５Ｖ（第
１のコントロールゲート選択電圧），ＶＰＣＧＨ＝３Ｖ
（第１のオーバライド電圧）となる。一方、データプロ
グラム時であればＶＰＣＧＬ＝２．５Ｖ（第２のコント
ロールゲート選択電圧），ＶＰＣＧＨ＝５．５Ｖ（第２
のオーバライド電圧）となる。なお、本実施の形態で
は、電源電圧Ｖｄｄは１．８Ｖ〜２．５Ｖ程度の変動幅
を有し、電圧１．５Ｖは昇圧回路４３０にて電源電圧Ｖ
ｄｄあるいは昇降した電圧をレギュレートして生成さ
れ、電圧２，５Ｖ，３Ｖ及び５．５Ｖは電源電圧Ｖｄｄ
を昇圧回路４３０にて昇圧することで生成される。
【００７５】昇圧回路４３０は、図１０に示すように、
容量素子Ｃ１，Ｃ２，Ｃ３，…、及びスイッチＳＷ１，
ＳＷ２，ＳＷ３，…を、クロックＣＫ１及び／ＣＫ１に
より制御して、電源電圧Ｖｄｄを所定の電圧まで昇圧す
るものである。２相クロックに限らず、４相クロックな
どで駆動しても良い。
容量素子Ｃ１，Ｃ２，Ｃ３，…、及びスイッチＳＷ１，
ＳＷ２，ＳＷ３，…を、クロックＣＫ１及び／ＣＫ１に
より制御して、電源電圧Ｖｄｄを所定の電圧まで昇圧す
るものである。２相クロックに限らず、４相クロックな
どで駆動しても良い。
【００７６】図８に示すウェル電圧可変回路４３１は、
昇圧回路４３０からの出力に基づいて、後述するＰ型ト
ランジスタ４４０，４４５（図１１参照）のウェル電圧
ＶＰＥＯを可変制御するものである。
昇圧回路４３０からの出力に基づいて、後述するＰ型ト
ランジスタ４４０，４４５（図１１参照）のウェル電圧
ＶＰＥＯを可変制御するものである。
【００７７】図１１に、コントロールゲート電圧制御回
路ＥＯＣＴＬの一例を示す。図１１において、このコン
トロールゲート電圧制御回路ＥＯＣＴＬは、昇圧回路４
３０からの第１，第２の電圧入力端子４２１，４２２を
介して入力される電圧ＶＰＣＧＨ及び電圧ＶＰＣＧＬ
を、不揮発性メモリセルの選択状態（制御信号ＰＶＰＣ
Ｇの論理状態）に応じて、第１，第２の電圧出力端子４
２５，４２６に切り換えて出力するものである。従っ
て、第１の電圧出力端子４２５からは、電圧ＶＰＣＧＨ
及び電圧ＶＰＣＧＬの一方がコントロールゲート用高電
圧ＶＰＣＧ［０］として出力され、第２の電圧出力端子
４２６からは電圧ＶＰＣＧＨ及び電圧ＶＰＣＧＬの他方
がコントロールゲート用高電圧ＶＰＣＧ［１］として出
力される。
路ＥＯＣＴＬの一例を示す。図１１において、このコン
トロールゲート電圧制御回路ＥＯＣＴＬは、昇圧回路４
３０からの第１，第２の電圧入力端子４２１，４２２を
介して入力される電圧ＶＰＣＧＨ及び電圧ＶＰＣＧＬ
を、不揮発性メモリセルの選択状態（制御信号ＰＶＰＣ
Ｇの論理状態）に応じて、第１，第２の電圧出力端子４
２５，４２６に切り換えて出力するものである。従っ
て、第１の電圧出力端子４２５からは、電圧ＶＰＣＧＨ
及び電圧ＶＰＣＧＬの一方がコントロールゲート用高電
圧ＶＰＣＧ［０］として出力され、第２の電圧出力端子
４２６からは電圧ＶＰＣＧＨ及び電圧ＶＰＣＧＬの他方
がコントロールゲート用高電圧ＶＰＣＧ［１］として出
力される。
【００７８】また、このコントロール電圧制御回路ＥＯ
ＣＴＬは、電圧ＶＰＣＧＨ及び電圧ＶＰＣＧＬを第１，
第２の電圧出力端子４２５，４２６より出力させる前
に、昇圧回路４３０との接続を切断して、第１，第２の
出力端子４２５，４２６のいずれからも昇圧回路４３０
の出力電圧を出力させない切断状態に設定する。本実施
の形態では、昇圧回路４３０との接続が切断された際に
は、第１，第２の電圧出力端子４２５，４２６より例え
ば電源電圧Ｖｄｄを出力させている。
ＣＴＬは、電圧ＶＰＣＧＨ及び電圧ＶＰＣＧＬを第１，
第２の電圧出力端子４２５，４２６より出力させる前
に、昇圧回路４３０との接続を切断して、第１，第２の
出力端子４２５，４２６のいずれからも昇圧回路４３０
の出力電圧を出力させない切断状態に設定する。本実施
の形態では、昇圧回路４３０との接続が切断された際に
は、第１，第２の電圧出力端子４２５，４２６より例え
ば電源電圧Ｖｄｄを出力させている。
【００７９】このために、第１，第２の電圧出力端子４
２５，４２６より電圧ＶＰＣＧＬを供給する経路途中
に、Ｐ型トランジスタ４４０，４４１，４４２が設けら
れている。また、第１，第２の電圧出力端子４２５，４
２６に電圧ＶＰＣＧＨを供給する経路途中に、Ｐ型トラ
ンジスタ４４３，４４４が設けられている。さらに、第
１，第２の電圧出力端子４２５，４２６に電源電圧Ｖｄ
ｄを供給するために、電圧ＶＰＣＧＬの供給線と電源入
力端子４２４との間にＰ型トランジスタ４４５が設けら
れている。
２５，４２６より電圧ＶＰＣＧＬを供給する経路途中
に、Ｐ型トランジスタ４４０，４４１，４４２が設けら
れている。また、第１，第２の電圧出力端子４２５，４
２６に電圧ＶＰＣＧＨを供給する経路途中に、Ｐ型トラ
ンジスタ４４３，４４４が設けられている。さらに、第
１，第２の電圧出力端子４２５，４２６に電源電圧Ｖｄ
ｄを供給するために、電圧ＶＰＣＧＬの供給線と電源入
力端子４２４との間にＰ型トランジスタ４４５が設けら
れている。
【００８０】このコントロールゲート電圧制御回路ＥＯ
ＣＴＬの構成及び動作を、図１２に示すタイミングチャ
ートを参照して説明する。図１２は、データリード動作
時のタイミングチャートである。図１２において、不揮
発性メモリセルを選択するアドレス信号（address）が
変化してから、コントロールゲート線ＣＧを最終電圧
（０Ｖ，１．５Ｖ及び３Ｖ）に設定してデータリード動
作を実施するために、時間軸上で第１段階Ａ〜第５段階
Ｅに分けられている。なお、データプログラム動作つい
ても、設定電圧（０Ｖ，２．５Ｖ及び５．５Ｖ）が相違
するのみで、図１２に示すタイミングチャートと同様に
して実施できる。
ＣＴＬの構成及び動作を、図１２に示すタイミングチャ
ートを参照して説明する。図１２は、データリード動作
時のタイミングチャートである。図１２において、不揮
発性メモリセルを選択するアドレス信号（address）が
変化してから、コントロールゲート線ＣＧを最終電圧
（０Ｖ，１．５Ｖ及び３Ｖ）に設定してデータリード動
作を実施するために、時間軸上で第１段階Ａ〜第５段階
Ｅに分けられている。なお、データプログラム動作つい
ても、設定電圧（０Ｖ，２．５Ｖ及び５．５Ｖ）が相違
するのみで、図１２に示すタイミングチャートと同様に
して実施できる。
【００８１】このために、第１段階Ａにてアクティブ例
えばハイとなる第１のアドレス遷移信号ＡＴＣＧ、第
１，第２段階Ａ，Ｂでハイとなる第２のアドレス遷移信
号ＡＴＤＣＤ、第１〜第３段階Ａ〜Ｃでハイとなる第３
のアドレス遷移信号ＡＴＤＥＱ、第１〜第４段階Ａ〜Ｄ
でハイとなる第４のアドレス遷移信号ＡＴＤＳＡを用い
ることができる。
えばハイとなる第１のアドレス遷移信号ＡＴＣＧ、第
１，第２段階Ａ，Ｂでハイとなる第２のアドレス遷移信
号ＡＴＤＣＤ、第１〜第３段階Ａ〜Ｃでハイとなる第３
のアドレス遷移信号ＡＴＤＥＱ、第１〜第４段階Ａ〜Ｄ
でハイとなる第４のアドレス遷移信号ＡＴＤＳＡを用い
ることができる。
【００８２】（１）第１段階Ａ（昇圧回路との切断段
階） 図１２に示す第１段階Ａは、コントロールゲート電圧制
御回路ＥＯＣＴＬと昇圧回路４３０とを切り離す（切断
状態とする）工程である。第１段階Ａでは、不揮発性メ
モリセルを選択するアドレス信号（address）が変化す
ると、図１１に示す端子４５０に入力される第１のアド
レス遷移信号ＡＴＤＣＧが、図１２に示すように所定期
間ハイとなる。ここで、上位のアドレス信号Ａ［２０−
１５］で６４セクタの中の一つのセクタ２１０が選択さ
れているので、その選択されたセクタ２１０と対応する
制御信号ＮＥＳＥＣがハイとなり、図１１に示す端子４
５１に入力される。
階） 図１２に示す第１段階Ａは、コントロールゲート電圧制
御回路ＥＯＣＴＬと昇圧回路４３０とを切り離す（切断
状態とする）工程である。第１段階Ａでは、不揮発性メ
モリセルを選択するアドレス信号（address）が変化す
ると、図１１に示す端子４５０に入力される第１のアド
レス遷移信号ＡＴＤＣＧが、図１２に示すように所定期
間ハイとなる。ここで、上位のアドレス信号Ａ［２０−
１５］で６４セクタの中の一つのセクタ２１０が選択さ
れているので、その選択されたセクタ２１０と対応する
制御信号ＮＥＳＥＣがハイとなり、図１１に示す端子４
５１に入力される。
【００８３】ここで、図１１に示す第１〜第６の高電圧
スイッチ４５２，４５３，４５６〜４５９の各々は、図
１３に示す共通の構成を有している。すなわち、入力端
子ＩＮへの信号がハイであれば、その出力ＯＵＴがハイ
（ＶＨ）となり、その反転出力／ＯＵＴはロー（０Ｖ）
となる。逆に、入力端子ＩＮへの信号がローであれば、
その出力ＯＵＴがロー（０Ｖ）となり、その反転出力／
ＯＵＴはハイ（ＨＶ）となる。
スイッチ４５２，４５３，４５６〜４５９の各々は、図
１３に示す共通の構成を有している。すなわち、入力端
子ＩＮへの信号がハイであれば、その出力ＯＵＴがハイ
（ＶＨ）となり、その反転出力／ＯＵＴはロー（０Ｖ）
となる。逆に、入力端子ＩＮへの信号がローであれば、
その出力ＯＵＴがロー（０Ｖ）となり、その反転出力／
ＯＵＴはハイ（ＨＶ）となる。
【００８４】図１１において、第１のアドレス遷移信号
ＡＴＤＣＧ及び制御信号ＮＥＳＥＣが共にハイとなる
と、端子４５０，４５１に接続された論理回路を経由し
て、第１の高圧スイッチ４５２の出力ＯＵＴがハイとな
り、Ｐ型トランジスタ４４０がオフされる。従って、コ
ントロールゲート電圧制御回路ＥＯＣＴＬは、第１の電
圧入力端子４２１と第１，第２の電圧出力端子４２５，
４２６との接続が解除される。
ＡＴＤＣＧ及び制御信号ＮＥＳＥＣが共にハイとなる
と、端子４５０，４５１に接続された論理回路を経由し
て、第１の高圧スイッチ４５２の出力ＯＵＴがハイとな
り、Ｐ型トランジスタ４４０がオフされる。従って、コ
ントロールゲート電圧制御回路ＥＯＣＴＬは、第１の電
圧入力端子４２１と第１，第２の電圧出力端子４２５，
４２６との接続が解除される。
【００８５】その一方で、第２の高圧スイッチ４５３の
反転出力／ＯＵＴがローとなり、Ｐ型トランジスタ４４
５がオンするので、電源電圧Ｖｄｄの供給経路が成立す
る。
反転出力／ＯＵＴがローとなり、Ｐ型トランジスタ４４
５がオンするので、電源電圧Ｖｄｄの供給経路が成立す
る。
【００８６】この第１段階Ａでは、図１１に示す端子４
５４に入力される制御信号ＰＶＰＣＧがハイまたはロー
で、端子４５５に入力される第２のアドレス遷移信号Ａ
ＴＤＣＧＤがハイとなっている。第１，第２のアドレス
遷移信号ＡＴＤＣＧ，ＡＴＤＣＧＤ及び制御信号ＮＥＳ
ＥＣ，ＰＶＰＣＧ，ＡＴＤＣＧＤが上述の論理である
と、端子４５０，４５１，４５４，４５５に接続された
論理回路を経由して、第３及び第５の高圧スイッチ４５
６，４５８の出力ＯＵＴが共にハイとなり、Ｐ型トラン
ジスタ４４３，４４４がオフされる。従って、コントロ
ールゲート電圧制御回路ＥＯＣＴＬは、第２の電圧入力
端子４２２と第１，第２の電圧出力端子４２５，４２６
との接続が切断される。結果として、コントロールゲー
ト電圧制御回路ＥＯＣＴＬは昇圧回路４３０との接続が
切断される。
５４に入力される制御信号ＰＶＰＣＧがハイまたはロー
で、端子４５５に入力される第２のアドレス遷移信号Ａ
ＴＤＣＧＤがハイとなっている。第１，第２のアドレス
遷移信号ＡＴＤＣＧ，ＡＴＤＣＧＤ及び制御信号ＮＥＳ
ＥＣ，ＰＶＰＣＧ，ＡＴＤＣＧＤが上述の論理である
と、端子４５０，４５１，４５４，４５５に接続された
論理回路を経由して、第３及び第５の高圧スイッチ４５
６，４５８の出力ＯＵＴが共にハイとなり、Ｐ型トラン
ジスタ４４３，４４４がオフされる。従って、コントロ
ールゲート電圧制御回路ＥＯＣＴＬは、第２の電圧入力
端子４２２と第１，第２の電圧出力端子４２５，４２６
との接続が切断される。結果として、コントロールゲー
ト電圧制御回路ＥＯＣＴＬは昇圧回路４３０との接続が
切断される。
【００８７】このように、第１段階Ａにてコントロール
ゲート電圧制御回路ＥＯＣＴＬと昇圧回路４３０との接
続を切断する理由は、下記の通りである。
ゲート電圧制御回路ＥＯＣＴＬと昇圧回路４３０との接
続を切断する理由は、下記の通りである。
【００８８】この第１段階Ａでは、アドレスの遷移に応
じて、図７に示す２つのプリコントロールゲート線ドラ
イバ（デコーダ）ＰＣＧＤＲＶは、プリデコーダ４００
からのプリデコード出力に基づき、ドライバ選択信号Ｐ
ＣＧ［３：０］をスイッチングして出力する。このドラ
イバ選択信号ＰＣＧ［０：３］に基づき、図７及び図９
に示すコントロールゲート線ドライバＣＧＤＲＶでもス
イッチングが実施される（図１２に示すデコーダ・ドラ
イバのスイッチング時期参照）。
じて、図７に示す２つのプリコントロールゲート線ドラ
イバ（デコーダ）ＰＣＧＤＲＶは、プリデコーダ４００
からのプリデコード出力に基づき、ドライバ選択信号Ｐ
ＣＧ［３：０］をスイッチングして出力する。このドラ
イバ選択信号ＰＣＧ［０：３］に基づき、図７及び図９
に示すコントロールゲート線ドライバＣＧＤＲＶでもス
イッチングが実施される（図１２に示すデコーダ・ドラ
イバのスイッチング時期参照）。
【００８９】このとき、図９に示す各コントロールゲー
ト線ドライバＣＧＤＲＶでは、それぞれ最終段に設けら
れたＣＭＯＳトランジスタ４２９にて、スイッチングが
完了するまでの間に過渡的に貫通電流が流れる。このＣ
ＭＯＳトランジスタ４２９の高電位側のソースには、コ
ントロールゲート電圧制御回路ＥＯＣＴＬの第１または
第２の電圧出力端子４２５，４２６（図１１参照）から
電圧ＶＰＣＧ［０］または電圧ＶＰＣＧ［１］が供給さ
れている。
ト線ドライバＣＧＤＲＶでは、それぞれ最終段に設けら
れたＣＭＯＳトランジスタ４２９にて、スイッチングが
完了するまでの間に過渡的に貫通電流が流れる。このＣ
ＭＯＳトランジスタ４２９の高電位側のソースには、コ
ントロールゲート電圧制御回路ＥＯＣＴＬの第１または
第２の電圧出力端子４２５，４２６（図１１参照）から
電圧ＶＰＣＧ［０］または電圧ＶＰＣＧ［１］が供給さ
れている。
【００９０】ここで、もし、第１段階Ａにて、コントロ
ールゲート電圧制御回路ＥＯＣＴＬと昇圧回路４３０と
が接続されていると、これらの電圧ＶＰＣＧ［０：１］
は、図８及び図１０に示す昇圧回路４３０から供給され
ることになる。昇圧回路４３０は、図１０に示すように
容量素子Ｃ１，Ｃ２，Ｃ３…を有するので、特に最終段
の容量素子にチャージされていた電荷が失われてしま
う。
ールゲート電圧制御回路ＥＯＣＴＬと昇圧回路４３０と
が接続されていると、これらの電圧ＶＰＣＧ［０：１］
は、図８及び図１０に示す昇圧回路４３０から供給され
ることになる。昇圧回路４３０は、図１０に示すように
容量素子Ｃ１，Ｃ２，Ｃ３…を有するので、特に最終段
の容量素子にチャージされていた電荷が失われてしま
う。
【００９１】これに対して、本実施の形態では、第１段
階Ａではコントロールゲート電圧制御回路ＥＯＣＴＬと
昇圧回路４３０との接続が切断されているので、昇圧回
路４３０の最終段の容量素子にて電荷のドロップは生じ
ない。よって、その分消費電流が低減する。
階Ａではコントロールゲート電圧制御回路ＥＯＣＴＬと
昇圧回路４３０との接続が切断されているので、昇圧回
路４３０の最終段の容量素子にて電荷のドロップは生じ
ない。よって、その分消費電流が低減する。
【００９２】本実施の形態では、この第１段階Ａでは、
昇圧回路４３０からの電圧に代わる他の電圧によって、
コントロールゲート線ＣＧをプリドライブする第１プリ
ドライブ段階としている。この第１プリドライブ電圧
は、昇圧回路４３０以外からの電圧であればよいが、本
実施の形態では電源電圧Ｖｄｄとしている。
昇圧回路４３０からの電圧に代わる他の電圧によって、
コントロールゲート線ＣＧをプリドライブする第１プリ
ドライブ段階としている。この第１プリドライブ電圧
は、昇圧回路４３０以外からの電圧であればよいが、本
実施の形態では電源電圧Ｖｄｄとしている。
【００９３】すなわち、第１段階Ａでは、昇圧回路４３
０からの電圧ＶＰＣＧＬ，ＶＰＣＧＨの代わりに、図１
１に示す電源端子４２４からの電源電圧Ｖｄｄを第１，
第２の電圧出力端子４２５，４２６に供給している。こ
の第１段階Ａでは、第４，第５の高電圧スイッチ４５
７，４５９の反転出力／ＯＵＴがローとなるので、Ｐ型
トランジスタ４４１，４４２がオンされ、Ｐ型トランジ
スタ４４５を経由して電源電圧Ｖｄｄが第１，第２の電
圧出力端子４２５，４２６に供給される。このように、
電圧ＶＰＣＧＨ（３Ｖまたは５．５Ｖ）よりも低い電圧
にてスイッチングすることで、ＣＭＯＳトランジスタ４
２９での貫通電流を低減することができる。
０からの電圧ＶＰＣＧＬ，ＶＰＣＧＨの代わりに、図１
１に示す電源端子４２４からの電源電圧Ｖｄｄを第１，
第２の電圧出力端子４２５，４２６に供給している。こ
の第１段階Ａでは、第４，第５の高電圧スイッチ４５
７，４５９の反転出力／ＯＵＴがローとなるので、Ｐ型
トランジスタ４４１，４４２がオンされ、Ｐ型トランジ
スタ４４５を経由して電源電圧Ｖｄｄが第１，第２の電
圧出力端子４２５，４２６に供給される。このように、
電圧ＶＰＣＧＨ（３Ｖまたは５．５Ｖ）よりも低い電圧
にてスイッチングすることで、ＣＭＯＳトランジスタ４
２９での貫通電流を低減することができる。
【００９４】以上の動作をまとめると、表２の通りとな
る。
る。
【００９５】
【表２】
【００９６】この結果、第１段階Ａにおいては、図１１
に示す第１，第２の電圧出力端子４２５，４２６は、図
１２に電圧ＶＰＣＧにて示すように、例えば前回のデー
タリード時において１．５Ｖ，３Ｖであった状態から、
電源電圧Ｖｄｄ（例えば１．８Ｖ）に設定されることに
なる。
に示す第１，第２の電圧出力端子４２５，４２６は、図
１２に電圧ＶＰＣＧにて示すように、例えば前回のデー
タリード時において１．５Ｖ，３Ｖであった状態から、
電源電圧Ｖｄｄ（例えば１．８Ｖ）に設定されることに
なる。
【００９７】一方、図１２に示す各コントロールゲート
線ＣＧの電圧は、例えば前回１．５Ｖ及び３Ｖに設定さ
れていたものがスイッチングによって０Ｖに向けて下降
し、前回０Ｖに設定されたものには電源電圧Ｖｄｄが供
給されて上昇する。
線ＣＧの電圧は、例えば前回１．５Ｖ及び３Ｖに設定さ
れていたものがスイッチングによって０Ｖに向けて下降
し、前回０Ｖに設定されたものには電源電圧Ｖｄｄが供
給されて上昇する。
【００９８】（２）第２段階Ｂ（プリドライブ段階）
次に、図１２に示す第２段階Ｂの動作を説明する。この
第２段階Ｂでは、第１段階Ａでハイとなっていた第１の
アドレス遷移信号ＡＴＤＣＧがローに転ずる。そうする
と、表２で示した第１段階Ａの各状態は、第２段階Ｂで
は下記の表３の通りとなる。
第２段階Ｂでは、第１段階Ａでハイとなっていた第１の
アドレス遷移信号ＡＴＤＣＧがローに転ずる。そうする
と、表２で示した第１段階Ａの各状態は、第２段階Ｂで
は下記の表３の通りとなる。
【００９９】
【表３】
【０１００】表３に示すように、第２段階Ｂにおいて
は、電圧ＶＰＣＧＬの供給途中にあるＰ型トランジスタ
４４１及び４４２は共にオフされ、電圧ＶＰＣＧＨの供
給途中にあるＰ型トランジスタ４４３，４４４のみがオ
ンされる。従って、図１１に示す第１，第２の電圧出力
端子４２５，４２６には共に電圧ＶＰＣＧＨが供給され
る。
は、電圧ＶＰＣＧＬの供給途中にあるＰ型トランジスタ
４４１及び４４２は共にオフされ、電圧ＶＰＣＧＨの供
給途中にあるＰ型トランジスタ４４３，４４４のみがオ
ンされる。従って、図１１に示す第１，第２の電圧出力
端子４２５，４２６には共に電圧ＶＰＣＧＨが供給され
る。
【０１０１】この結果、第２段階Ｂにおいては、図１１
に示す第１，第２の出力端子４２５，４２６は、図１２
に電圧ＶＰＣＧにて示すように、第１段階Ａで共に電源
電圧Ｖｄｄ（例えば１．８Ｖ）であった状態から、電圧
ＶＰＣＧＨに設定されてプリドライブ段階（プリドライ
ブ期間）が設定される。
に示す第１，第２の出力端子４２５，４２６は、図１２
に電圧ＶＰＣＧにて示すように、第１段階Ａで共に電源
電圧Ｖｄｄ（例えば１．８Ｖ）であった状態から、電圧
ＶＰＣＧＨに設定されてプリドライブ段階（プリドライ
ブ期間）が設定される。
【０１０２】このように、この第２段階Ｂにて最終電圧
であるＶＰＣＧＬ（１．５Ｖ），ＶＰＣＧＨ（３Ｖ）に
それぞれ設定せず、共にＶＰＣＧＨ（３Ｖ）にてプリド
ライブする理由は、下記の通りである。
であるＶＰＣＧＬ（１．５Ｖ），ＶＰＣＧＨ（３Ｖ）に
それぞれ設定せず、共にＶＰＣＧＨ（３Ｖ）にてプリド
ライブする理由は、下記の通りである。
【０１０３】この第２段階Ｂにて、図１２に矢印Ｆで示
すように、異なる最終電圧（１．５Ｖ，３Ｖ）に向かう
各コトンロールゲート線ＣＧを、ほぼ同じ傾き（ほぼ同
じ電流駆動能力）にて電圧上昇させるためである。換言
すれば、図９に示すコントロールゲート線ドライバＣＧ
ＤＲＶの最終段のＣＭＯＳトランジスタ４２９のソース
に供給される電圧を等しくし（共にＶＰＣＧＨ）、ＣＭ
ＯＳトランジスタ４２９の電流駆動能力を等しくしてい
る。こうすると、異なる最終電圧に設定する２つのＣＭ
ＯＳトランジスタ４２９のゲート−ソース間電圧ＶGSが
共に等しくなるからである。こうして、第１段階Ａにて
０Ｖから上昇したコントロールゲート線ＣＧを、早期に
最終電圧（１．５Ｖ，３Ｖ）に到達させるようにしてい
る。もし、一方のＣＭＯＳトランジスタ４２９のソース
にＶＰＣＧＬ（１．５Ｖ）を供給すれば、ソースにＶＰ
ＣＧＨ（３Ｖ）が供給された他のＣＭＯＳトランジスタ
４２９よりも電流駆動能力は低くなるからである。
すように、異なる最終電圧（１．５Ｖ，３Ｖ）に向かう
各コトンロールゲート線ＣＧを、ほぼ同じ傾き（ほぼ同
じ電流駆動能力）にて電圧上昇させるためである。換言
すれば、図９に示すコントロールゲート線ドライバＣＧ
ＤＲＶの最終段のＣＭＯＳトランジスタ４２９のソース
に供給される電圧を等しくし（共にＶＰＣＧＨ）、ＣＭ
ＯＳトランジスタ４２９の電流駆動能力を等しくしてい
る。こうすると、異なる最終電圧に設定する２つのＣＭ
ＯＳトランジスタ４２９のゲート−ソース間電圧ＶGSが
共に等しくなるからである。こうして、第１段階Ａにて
０Ｖから上昇したコントロールゲート線ＣＧを、早期に
最終電圧（１．５Ｖ，３Ｖ）に到達させるようにしてい
る。もし、一方のＣＭＯＳトランジスタ４２９のソース
にＶＰＣＧＬ（１．５Ｖ）を供給すれば、ソースにＶＰ
ＣＧＨ（３Ｖ）が供給された他のＣＭＯＳトランジスタ
４２９よりも電流駆動能力は低くなるからである。
【０１０４】（３）第３段階Ｃ（最終電圧への設定段
階） 次に、図１２に示す第３段階Ｃの動作を説明する。この
第３段階Ｃでは、第２段階Ｂでハイとなっていた第２の
アドレス遷移信号ＡＴＤＣＧＤがローに転ずる。この第
３段階Ｃでは、制御信号ＰＶＰＣＧがローであるかハイ
であるかによって動作が異なる。この２種類の動作結果
を、下記の表４に示す。
階） 次に、図１２に示す第３段階Ｃの動作を説明する。この
第３段階Ｃでは、第２段階Ｂでハイとなっていた第２の
アドレス遷移信号ＡＴＤＣＧＤがローに転ずる。この第
３段階Ｃでは、制御信号ＰＶＰＣＧがローであるかハイ
であるかによって動作が異なる。この２種類の動作結果
を、下記の表４に示す。
【０１０５】
【表４】
【０１０６】表４に示すように、制御信号ＰＶＰＣＧが
ローであると、第１の電圧出力端子４２５に電圧ＶＰＣ
ＧＬが、第２の電圧出力端子４２６に電圧ＶＰＣＧＨが
供給される。一方、制御信号ＰＶＰＣＧがハイである
と、第１，第２の電圧出力端子４２５，４２６への供給
電圧は、制御信号ＰＶＰＣＧがローである場合と逆にな
る。
ローであると、第１の電圧出力端子４２５に電圧ＶＰＣ
ＧＬが、第２の電圧出力端子４２６に電圧ＶＰＣＧＨが
供給される。一方、制御信号ＰＶＰＣＧがハイである
と、第１，第２の電圧出力端子４２５，４２６への供給
電圧は、制御信号ＰＶＰＣＧがローである場合と逆にな
る。
【０１０７】この結果、第３段階Ｃにおいては、図１１
に示す第１，第２の出力端子４２５，４２６は、図１２
に電圧ＶＰＣＧにて示すように、第２段階Ｂで共に電圧
ＶＰＣＧＨであった状態から、設定電圧である電圧ＶＰ
ＣＧＨまたは電圧ＶＰＣＧＬに移行することになる。
に示す第１，第２の出力端子４２５，４２６は、図１２
に電圧ＶＰＣＧにて示すように、第２段階Ｂで共に電圧
ＶＰＣＧＨであった状態から、設定電圧である電圧ＶＰ
ＣＧＨまたは電圧ＶＰＣＧＬに移行することになる。
【０１０８】なお、第３のアドレス遷移信号ＡＴＤＥＱ
は、図１２に示すビット線対（ＢＬ）をイコライズする
信号としても用いることができる。この第３のアドレス
遷移信号ＡＴＤＥＱがハイとなっている第１〜第３段階
Ａ〜Ｃは、図１２に示すビット線対（ＢＬ）の電位がイ
コライズされ、ビット線参照電位（ＢＬＲ）に集束す
る。
は、図１２に示すビット線対（ＢＬ）をイコライズする
信号としても用いることができる。この第３のアドレス
遷移信号ＡＴＤＥＱがハイとなっている第１〜第３段階
Ａ〜Ｃは、図１２に示すビット線対（ＢＬ）の電位がイ
コライズされ、ビット線参照電位（ＢＬＲ）に集束す
る。
【０１０９】（４）第４段階Ｄ（センスアンプ出力のマ
スキング段階） 図１２に示す第４段階Ｄでは、第３段階Ｃでハイとなっ
ていた第３のアドレス遷移信号ＡＴＤＥＱがローに転ず
る。この結果、ビット線ＢＬのイコライズが完了し、デ
ータリード動作が開始される。ただし、第４段階Ｄで
は、図１２に示す第４のアドレス遷移信号ＡＴＤＳＡが
ハイとなっている。この第４のアドレス遷移信号ＡＴＤ
ＳＡは、図１２に示すセンスアンプ出力ＳＯＵＴをマス
キングするために用いることができる。よって、この第
１〜第４段階Ａ〜Ｄまでは、前回リード時のラッチデー
タＤＱが出力され続け、今回リード時のデータＤＱが出
力されることはない。この理由は下記の通りである。
スキング段階） 図１２に示す第４段階Ｄでは、第３段階Ｃでハイとなっ
ていた第３のアドレス遷移信号ＡＴＤＥＱがローに転ず
る。この結果、ビット線ＢＬのイコライズが完了し、デ
ータリード動作が開始される。ただし、第４段階Ｄで
は、図１２に示す第４のアドレス遷移信号ＡＴＤＳＡが
ハイとなっている。この第４のアドレス遷移信号ＡＴＤ
ＳＡは、図１２に示すセンスアンプ出力ＳＯＵＴをマス
キングするために用いることができる。よって、この第
１〜第４段階Ａ〜Ｄまでは、前回リード時のラッチデー
タＤＱが出力され続け、今回リード時のデータＤＱが出
力されることはない。この理由は下記の通りである。
【０１１０】図１２に示すように、第３段階Ｃの終期付
近で、各コントロールゲート電圧ＣＧが最終電圧に設定
され、第４段階Ｄでは、選択された不揮発性メモリセル
のビット線ＢＬの電圧が、そのメモリ状態に従って変化
し始める。ビット線ＢＬの電位が変化している最中にセ
ンシングすると、センスアンプがメモリ状態を誤判定し
てしまう。このため、第４のアドレス遷移信号ＡＴＤＳ
Ａがハイとなっている第１〜第４段階Ａ〜Ｄでは、セン
スアンプ出力ＳＯＵＴをマスキングしている。
近で、各コントロールゲート電圧ＣＧが最終電圧に設定
され、第４段階Ｄでは、選択された不揮発性メモリセル
のビット線ＢＬの電圧が、そのメモリ状態に従って変化
し始める。ビット線ＢＬの電位が変化している最中にセ
ンシングすると、センスアンプがメモリ状態を誤判定し
てしまう。このため、第４のアドレス遷移信号ＡＴＤＳ
Ａがハイとなっている第１〜第４段階Ａ〜Ｄでは、セン
スアンプ出力ＳＯＵＴをマスキングしている。
【０１１１】（５）第５段階Ｅ（リードデータ出力段
階） 第１２図に示す第４のアドレス遷移信号ＡＴＤＳＡがハ
イからローに転じた後の第５段階Ｅにて、前回にリード
されたデータ出力のラッチ状態を解除し、今回選択され
た不揮発性メモリに接続されているビット線ＢＬのセン
シング結果が出力ＤＱがラッチされて出力され続けるこ
とになる。
階） 第１２図に示す第４のアドレス遷移信号ＡＴＤＳＡがハ
イからローに転じた後の第５段階Ｅにて、前回にリード
されたデータ出力のラッチ状態を解除し、今回選択され
た不揮発性メモリに接続されているビット線ＢＬのセン
シング結果が出力ＤＱがラッチされて出力され続けるこ
とになる。
【０１１２】ここで、一行にて隣接する８ビット分の不
揮発性メモリセル（ＮＯ．１〜ＮＯ．７）、その一つを
選択する３ビットのアドレス信号Ａ［１２：１４］、上
述の制御信号ＰＶＰＣＧ及びリード時のコントロールゲ
ート線ＣＧ０−３の電位の関係を下記の表５に示す。
揮発性メモリセル（ＮＯ．１〜ＮＯ．７）、その一つを
選択する３ビットのアドレス信号Ａ［１２：１４］、上
述の制御信号ＰＶＰＣＧ及びリード時のコントロールゲ
ート線ＣＧ０−３の電位の関係を下記の表５に示す。
【０１１３】
【表５】
【０１１４】表５に示すように、リード時には、アドレ
スＡ［１２：１４］及び制御信号ＰＶＰＣＧの論理に従
って、コントロールゲート線ＣＧ０−３の２本が高電位
Ｈ（ＬＰＣＧＬ＝１．５またはＬＰＣＧＨ＝３．０Ｖ）
に設定され、他の２本が低電位Ｌ（＝０Ｖ）に設定され
ることが分かる。
スＡ［１２：１４］及び制御信号ＰＶＰＣＧの論理に従
って、コントロールゲート線ＣＧ０−３の２本が高電位
Ｈ（ＬＰＣＧＬ＝１．５またはＬＰＣＧＨ＝３．０Ｖ）
に設定され、他の２本が低電位Ｌ（＝０Ｖ）に設定され
ることが分かる。
【０１１５】以上の動作はプログラム時にも同様に実施
され、この動作を下記の表６に示す。
され、この動作を下記の表６に示す。
【０１１６】
【表６】
【０１１７】表６に示すように、プログラム時にも、ア
ドレスＡ［１２：１４］及び制御信号ＰＶＰＣＧの論理
に従って、コントロールゲート線ＣＧ０−３の２本が高
電位Ｈ（ＬＰＣＧＬ＝２．５またはＬＰＣＧＨ＝５．５
Ｖ）に設定され、他の２本が低電位Ｌ（＝０Ｖ）に設定
されることが分かる。
ドレスＡ［１２：１４］及び制御信号ＰＶＰＣＧの論理
に従って、コントロールゲート線ＣＧ０−３の２本が高
電位Ｈ（ＬＰＣＧＬ＝２．５またはＬＰＣＧＨ＝５．５
Ｖ）に設定され、他の２本が低電位Ｌ（＝０Ｖ）に設定
されることが分かる。
【０１１８】次に、図８に示すウェル電圧可変回路４３
１について説明する。このウェル電圧可変回路４３１の
一例を図１４に示す。このウェル電圧可変回路４３１
は、データリード時には、ウェル電圧ＶＰＥＯを電源電
圧Ｖｄｄに設定し、データプログラム時にはウェル電圧
を電圧ＶＰＬＧＨ（＝５．５Ｖ）に設定するものであ
る。
１について説明する。このウェル電圧可変回路４３１の
一例を図１４に示す。このウェル電圧可変回路４３１
は、データリード時には、ウェル電圧ＶＰＥＯを電源電
圧Ｖｄｄに設定し、データプログラム時にはウェル電圧
を電圧ＶＰＬＧＨ（＝５．５Ｖ）に設定するものであ
る。
【０１１９】このために、図１４に示すように、ウェル
電圧可変回路４３１は、昇圧回路４３０から電圧ＶＰＣ
ＧＬが供給される端子４６０と、電源電圧Ｖｄｄが供給
される端子４６１とを有する。さらには、プログラム時
にアクティブ（例えばハイ）となる制御信号ＰＧＭが入
力される端子４６２と、リード時にアクティブ（例えば
ハイ）となる制御信号／ＰＶＦＹが入力される端子４６
３とを有する。
電圧可変回路４３１は、昇圧回路４３０から電圧ＶＰＣ
ＧＬが供給される端子４６０と、電源電圧Ｖｄｄが供給
される端子４６１とを有する。さらには、プログラム時
にアクティブ（例えばハイ）となる制御信号ＰＧＭが入
力される端子４６２と、リード時にアクティブ（例えば
ハイ）となる制御信号／ＰＶＦＹが入力される端子４６
３とを有する。
【０１２０】また、ウェル電圧可変回路４３１の出力端
子４６４に端子４６０からの電圧ＶＰＣＧＨを供給する
経路途中にＰ型トランジスタ４６５が、出力端子４６４
に端子４６１からの電源電圧Ｖｄｄを供給する経路途中
にＰ型トランジスタ４６６がそれぞれ設けられている。
子４６４に端子４６０からの電圧ＶＰＣＧＨを供給する
経路途中にＰ型トランジスタ４６５が、出力端子４６４
に端子４６１からの電源電圧Ｖｄｄを供給する経路途中
にＰ型トランジスタ４６６がそれぞれ設けられている。
【０１２１】Ｐ型トランジスタ４６５のゲート電圧を制
御する高電圧スイッチ４６７と、Ｐ型トランジスタ４６
６のゲート電圧を制御する高電圧スイッチ４６８とは、
それぞれ図１３に示す共通の構成を有している。
御する高電圧スイッチ４６７と、Ｐ型トランジスタ４６
６のゲート電圧を制御する高電圧スイッチ４６８とは、
それぞれ図１３に示す共通の構成を有している。
【０１２２】図１４に示すウェル電圧可変回路４３１に
おいて、データリード時に制御信号ＰＧＭ＝Ｌ、制御信
号／ＰＶＦＹ＝Ｈとなる。このとき、端子４６２，４６
３に接続された論理回路を経由して、高電圧スイッチ４
６７からハイ（ＶＨ＝ＶＰＣＧＨ＝３Ｖ）が、高電圧ス
イッチ４６８からローが出力される。よって、Ｐ型トラ
ンジスタ４６５はオフ、Ｐ型トランジスタ４６６はオン
され、出力端子４６４からウェル電圧ＶＰＥＯとして電
源電圧Ｖｄｄが出力される。データプログラム時にはデ
ータリード時とは逆の論理となり、Ｐ型トランジスタ４
６５はオン、Ｐ型トランジスタ４６６はオフされ、出力
端子４６４からウェル電圧ＶＰＥＯとしてプログラム時
の電圧ＶＰＬＧＨ（＝５．５Ｖ）が出力される。
おいて、データリード時に制御信号ＰＧＭ＝Ｌ、制御信
号／ＰＶＦＹ＝Ｈとなる。このとき、端子４６２，４６
３に接続された論理回路を経由して、高電圧スイッチ４
６７からハイ（ＶＨ＝ＶＰＣＧＨ＝３Ｖ）が、高電圧ス
イッチ４６８からローが出力される。よって、Ｐ型トラ
ンジスタ４６５はオフ、Ｐ型トランジスタ４６６はオン
され、出力端子４６４からウェル電圧ＶＰＥＯとして電
源電圧Ｖｄｄが出力される。データプログラム時にはデ
ータリード時とは逆の論理となり、Ｐ型トランジスタ４
６５はオン、Ｐ型トランジスタ４６６はオフされ、出力
端子４６４からウェル電圧ＶＰＥＯとしてプログラム時
の電圧ＶＰＬＧＨ（＝５．５Ｖ）が出力される。
【０１２３】このように、モードによってウェル電圧Ｖ
ＰＥＯを可変する理由は下記の通りである。図１１に示
すように、このウェル電圧ＶＰＥＯは、Ｐ型トランジス
タ４４０，４４５のウェルに接続されている。上述した
通り、図１２の第１段階Ａでは図１１のＰ型トランジス
タ４４５がオンされる。このＰ型トランジスタ４４５の
ドレインはＰ型トランジスタ４４０のドレインに接続さ
れているので、第１段階ＡではＰ型トランジスタ４４０
のドレインは電源電圧Ｖｄｄとなる。
ＰＥＯを可変する理由は下記の通りである。図１１に示
すように、このウェル電圧ＶＰＥＯは、Ｐ型トランジス
タ４４０，４４５のウェルに接続されている。上述した
通り、図１２の第１段階Ａでは図１１のＰ型トランジス
タ４４５がオンされる。このＰ型トランジスタ４４５の
ドレインはＰ型トランジスタ４４０のドレインに接続さ
れているので、第１段階ＡではＰ型トランジスタ４４０
のドレインは電源電圧Ｖｄｄとなる。
【０１２４】ここで、Ｐ型トランジスタ４４０のドレイ
ン（Ｎ型）とウェル（Ｐ型）との間にＰＮダイオードが
形成されている。よって、第１段階ＡにてＰ型トランジ
スタ４４０のウェル電圧（基板電圧）が電源電圧Ｖｄｄ
より低いと、そのドレイン−ウェル間のＰＮダイオード
を介してウェルに逆電流が流れ込んでしまう。よって、
Ｐ型トランジスタ４４０のウェル電圧（基板電圧）は常
に電源電圧Ｖｄｄ以上とする必要がある。
ン（Ｎ型）とウェル（Ｐ型）との間にＰＮダイオードが
形成されている。よって、第１段階ＡにてＰ型トランジ
スタ４４０のウェル電圧（基板電圧）が電源電圧Ｖｄｄ
より低いと、そのドレイン−ウェル間のＰＮダイオード
を介してウェルに逆電流が流れ込んでしまう。よって、
Ｐ型トランジスタ４４０のウェル電圧（基板電圧）は常
に電源電圧Ｖｄｄ以上とする必要がある。
【０１２５】また、図１２に示す第３段階Ｃにて、図１
１に示すＰ型トランジスタ４４０をオンさせると、Ｐ型
トランジスタ４４５のドレインに電圧ＶＰＣＧＬが供給
される。よって、その際にＰ型トランジスタ４４５のド
レイン−ウェル間のＰＮダイオードを介してウェルに逆
電流を流さないためには、Ｐ型トランジスタ４４５のウ
ェル電圧（基板電圧）を電圧ＶＰＣＧＬ以上に設定する
必要がある。電圧ＶＰＣＧＬは、データリード時には
１．５Ｖ、データプログラム時には２．５Ｖである。よ
って、データリード時及びデータプログラム時に、Ｐ型
トランジスタ４４０，４４５の双方にてドレイン−ウェ
ル電流を流さないためには、両トランジスタ４４０，４
４５に共通のウェル電圧ＶＰＥＯは、データプログラム
時の電圧ＶＰＣＧＨ＝５．５Ｖに設定すればよい。
１に示すＰ型トランジスタ４４０をオンさせると、Ｐ型
トランジスタ４４５のドレインに電圧ＶＰＣＧＬが供給
される。よって、その際にＰ型トランジスタ４４５のド
レイン−ウェル間のＰＮダイオードを介してウェルに逆
電流を流さないためには、Ｐ型トランジスタ４４５のウ
ェル電圧（基板電圧）を電圧ＶＰＣＧＬ以上に設定する
必要がある。電圧ＶＰＣＧＬは、データリード時には
１．５Ｖ、データプログラム時には２．５Ｖである。よ
って、データリード時及びデータプログラム時に、Ｐ型
トランジスタ４４０，４４５の双方にてドレイン−ウェ
ル電流を流さないためには、両トランジスタ４４０，４
４５に共通のウェル電圧ＶＰＥＯは、データプログラム
時の電圧ＶＰＣＧＨ＝５．５Ｖに設定すればよい。
【０１２６】しかし、ウェル電圧ＶＰＥＯを確保するた
めだけに、データリード時にも電圧５．５Ｖを新たに生
成する必要が生じてしまう。さらに悪いことに、データ
リード時にＰ型トランジスタ４４０をオンさせる場合
（図１２の第３段階Ｃ以降）を考えると、そのソース電
圧ＶＰＣＧＬ＝１．５Ｖよりも高い電圧５．５Ｖがウェ
ル電圧となるので、いわゆる基板バイアス効果によって
Ｐ型トランジスタ４４０の能力が悪化してしまう。
めだけに、データリード時にも電圧５．５Ｖを新たに生
成する必要が生じてしまう。さらに悪いことに、データ
リード時にＰ型トランジスタ４４０をオンさせる場合
（図１２の第３段階Ｃ以降）を考えると、そのソース電
圧ＶＰＣＧＬ＝１．５Ｖよりも高い電圧５．５Ｖがウェ
ル電圧となるので、いわゆる基板バイアス効果によって
Ｐ型トランジスタ４４０の能力が悪化してしまう。
【０１２７】そこで、本実施の形態では、データリード
時とデータプログラム時とで、Ｐ型トランジスタ４４
０，４４５のウェルに共用される電圧ＶＰＥＯを可変さ
せている。
時とデータプログラム時とで、Ｐ型トランジスタ４４
０，４４５のウェルに共用される電圧ＶＰＥＯを可変さ
せている。
【０１２８】上述の説明から、データリード時でのウェ
ル電圧ＶＰＥＯが満足すべき条件は、Ｐ型トランジスタ
４４０のドレイン−ウェル間に逆電流を流さない観点か
ら、Ｖｄｄ（１．８Ｖ）≦ＶＰＥＯとなる。ただし、Ｐ
型トランジスタ４４０の駆動能力を低下させない観点か
ら、電圧ＶＰＣＧＬ（１．５Ｖ）よりも必要以上に大き
な電圧は避けるべきである。この両者を満足する最適な
ウェル電圧ＶＰＥＯは電源電圧Ｖｄｄ（１．８Ｖ）であ
る。
ル電圧ＶＰＥＯが満足すべき条件は、Ｐ型トランジスタ
４４０のドレイン−ウェル間に逆電流を流さない観点か
ら、Ｖｄｄ（１．８Ｖ）≦ＶＰＥＯとなる。ただし、Ｐ
型トランジスタ４４０の駆動能力を低下させない観点か
ら、電圧ＶＰＣＧＬ（１．５Ｖ）よりも必要以上に大き
な電圧は避けるべきである。この両者を満足する最適な
ウェル電圧ＶＰＥＯは電源電圧Ｖｄｄ（１．８Ｖ）であ
る。
【０１２９】一方、データプログラム時でのウェル電圧
ＶＰＥＯが満足すべき条件は、Ｐ型トランジスタ４４５
にドレイン−ウェル電流を流さない観点から、ＶＰＣＧ
Ｌ（２．５Ｖ）≦ＶＰＥＯとなる。そこで、本実施形態
ではデータプログラム時のウェル電圧ＶＰＥＯを、デー
タプログラム時の電圧ＶＰＣＧＨ（５．５Ｖ）としてい
る。
ＶＰＥＯが満足すべき条件は、Ｐ型トランジスタ４４５
にドレイン−ウェル電流を流さない観点から、ＶＰＣＧ
Ｌ（２．５Ｖ）≦ＶＰＥＯとなる。そこで、本実施形態
ではデータプログラム時のウェル電圧ＶＰＥＯを、デー
タプログラム時の電圧ＶＰＣＧＨ（５．５Ｖ）としてい
る。
【０１３０】なお、本発明は上述した実施の形態に限定
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
【０１３１】本発明はコントロールゲート電圧の設定に
特徴があり、ワード線、ビット線の電圧設定、不揮発性
メモリセルのリード動作、プログラム動作及び消去動作
の詳細説明は省略したが、必要があれば本願出願人によ
る先願の特願平２００１−１３７１６５等に詳述されて
いる。
特徴があり、ワード線、ビット線の電圧設定、不揮発性
メモリセルのリード動作、プログラム動作及び消去動作
の詳細説明は省略したが、必要があれば本願出願人によ
る先願の特願平２００１−１３７１６５等に詳述されて
いる。
【図１】本発明の一実施の形態に係る不揮発性半導体記
憶装置に用いられるメモリセルの断面図である。
憶装置に用いられるメモリセルの断面図である。
【図２】図２（Ａ）は図１に示す不揮発性半導体記憶装
置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中
の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）
中の一つのメモリブロックの平面図、図２（Ｄ）は図２
（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）
は図２（Ｄ）中の一つのスモールブロックの平面図であ
る。
置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中
の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）
中の一つのメモリブロックの平面図、図２（Ｄ）は図２
（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）
は図２（Ｄ）中の一つのスモールブロックの平面図であ
る。
【図３】図２（Ｂ）に示す一つのセクタ領域の多数のス
モールメモリブロックとその配線とを説明するための概
略説明図である。
モールメモリブロックとその配線とを説明するための概
略説明図である。
【図４】図３に示すスモールメモリブロックの回路図で
ある。
ある。
【図５】図３に示すスモールブロックとローカルドライ
バ領域との関係を示す図である。
バ領域との関係を示す図である。
【図６】隣接する２セクタ中の２つのスモールブロック
とローカルドライバ領域との関係を示す概略説明図であ
る。
とローカルドライバ領域との関係を示す概略説明図であ
る。
【図７】隣接する２セクタの周辺駆動回路を示すブロッ
ク図である。
ク図である。
【図８】図７に示すコントロールゲート電圧制御回路及
びその周辺回路のブロック図である。
びその周辺回路のブロック図である。
【図９】図３及び図７に示すコントロールゲート線ドラ
イバＣＧＤＲＶの一例を示す回路図である。
イバＣＧＤＲＶの一例を示す回路図である。
【図１０】図８に示す昇圧回路の概要を示す回路図であ
る。
る。
【図１１】図８に示すコントロールゲート電圧制御回路
の一例を示す回路図である。
の一例を示す回路図である。
【図１２】図１１に示すコントロールゲート電圧制御回
路の動作を示すタイミングチャートである。
路の動作を示すタイミングチャートである。
【図１３】図１１及び図１４に示す高電圧スイッチの一
例を示す回路図である。
例を示す回路図である。
【図１４】図８に示すウェル電圧可変回路の一例を示す
回路図である。
回路図である。
１００ ツインメモリセル
１０２ Ｐ型ウェル
１０４ ワードゲート
１０６Ａ，１０６Ｂ コントロールゲート（線）
１０８Ａ，１０８Ｂ 不揮発性メモリセル（ＭＯＮＯＳ
メモリ素子） １０９ ＯＮＯ膜 １１０ 不純物層（ビット線） ２００ メモリセルアレイ領域 ３００，３０１，ＣＧＤＲＶ コントロールゲート線ド
ライバ ４００ プリデコーダ ４２１ 第１の電圧入力端子 ４２２ 第２の電圧入力端子 ４２３ ウェル電圧入力端子 ４２４ 電源入力端子 ４２５ 第１の電圧出力端子 ４２６ 第２の電圧出力端子 ４２７ Ｐ型ＭＯＳトランジスタ ４２８ Ｎ型ＭＯＳトランジスタ ４２９ ＣＭＯＳトランジスタ ４２０ コントロール電圧生成回路 ４３０ 昇圧回路 ４３１ ウェル電圧可変回路 ４４０〜４４５ Ｐ型トランジスタ Ａ 第１段階（切断期間） Ｂ 第２段階（プリドライブ期間） Ａ〜Ｃ ビット線イコライズ期間 ＶＰＣＧＨ 第１，第２のオーバライド電圧 ＶＰＣＧＬ 第１，第２のコントロールゲート選択電圧 ＷＬ ワード線 ＢＬ ビット線 ＳＣＧ サブコントロールゲート線 ＭＣＧ メインコントロールゲート線 ＥＯＣＴＬ コントロールゲート電圧制御回路
メモリ素子） １０９ ＯＮＯ膜 １１０ 不純物層（ビット線） ２００ メモリセルアレイ領域 ３００，３０１，ＣＧＤＲＶ コントロールゲート線ド
ライバ ４００ プリデコーダ ４２１ 第１の電圧入力端子 ４２２ 第２の電圧入力端子 ４２３ ウェル電圧入力端子 ４２４ 電源入力端子 ４２５ 第１の電圧出力端子 ４２６ 第２の電圧出力端子 ４２７ Ｐ型ＭＯＳトランジスタ ４２８ Ｎ型ＭＯＳトランジスタ ４２９ ＣＭＯＳトランジスタ ４２０ コントロール電圧生成回路 ４３０ 昇圧回路 ４３１ ウェル電圧可変回路 ４４０〜４４５ Ｐ型トランジスタ Ａ 第１段階（切断期間） Ｂ 第２段階（プリドライブ期間） Ａ〜Ｃ ビット線イコライズ期間 ＶＰＣＧＨ 第１，第２のオーバライド電圧 ＶＰＣＧＬ 第１，第２のコントロールゲート選択電圧 ＷＬ ワード線 ＢＬ ビット線 ＳＣＧ サブコントロールゲート線 ＭＣＧ メインコントロールゲート線 ＥＯＣＴＬ コントロールゲート電圧制御回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年１１月２２日（２００２．１１．
２２）
２２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】同様に、電圧制御回路では、データプログ
ラム時に、前記第１の電圧入力端子に第２のコントロー
ルゲート選択電圧が、前記第２の電圧入力端子に前記第
２のコントロールゲート選択電圧よりも高い第２のオー
バライド電圧がそれぞれ入力され、前記プリドライブ期
間中に前記第１，第２の電圧出力端子より前記第２のオ
ーバライド電圧（最大電圧）を出力することができる。
前記電圧制御回路は、前記ＣＭＯＳトランジスタのスイ
ッチング期間を含む期間に、前記第１，第２の電圧出力
端子のいずれにも前記昇圧回路からの電圧を出力させな
い切断状態に設定することができる。
ラム時に、前記第１の電圧入力端子に第２のコントロー
ルゲート選択電圧が、前記第２の電圧入力端子に前記第
２のコントロールゲート選択電圧よりも高い第２のオー
バライド電圧がそれぞれ入力され、前記プリドライブ期
間中に前記第１，第２の電圧出力端子より前記第２のオ
ーバライド電圧（最大電圧）を出力することができる。
前記電圧制御回路は、前記ＣＭＯＳトランジスタのスイ
ッチング期間を含む期間に、前記第１，第２の電圧出力
端子のいずれにも前記昇圧回路からの電圧を出力させな
い切断状態に設定することができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】本発明のさらに好ましい形態では、電圧制
御回路は、前記ＣＭＯＳトランジスタのスイッチング期
間を含む期間に、前記第１，第２の電圧出力端子に電源
電圧を出力することができる。
御回路は、前記ＣＭＯＳトランジスタのスイッチング期
間を含む期間に、前記第１，第２の電圧出力端子に電源
電圧を出力することができる。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 27/10 ４３４
29/792 29/78 ３７１
Ｆターム(参考） 5B025 AA04 AC04 AD03 AD09 AD15
AE05 AE06
5F083 EP18 EP24 EP35 EP75 ER22
JA35 JA53 LA10
5F101 BA45 BB02 BD02 BD22 BD33
BE02 BE05 BE07 BE14
Claims (10)
- 【請求項１】 コントロールゲートを有する不揮発性メ
モリセルを複数配列してなるメモリセルアレイ領域と、 前記メモリセルアレイ領域内の前記複数の不揮発性メモ
リセルの各々の前記コントロールゲートを駆動する電圧
を生成するコントロールゲート電圧生成部と、 を有し、 前記コントロールゲート電圧生成部は、 複数の電圧を生成する昇圧回路と、 複数の電圧出力端子を有し、前記不揮発性メモリセルの
選択状態に応じて、前記昇圧回路からの前記複数の電圧
を、前記複数の電圧出力端子に切り換えて出力する電圧
制御回路と、 を有し、 前記電圧制御回路は、前記複数の電圧を前記複数の電圧
出力端子から出力させる前のプリドライブ期間中に、前
記複数の電圧の中の最大電圧を前記複数の電圧出力端子
に共通に出力することを特徴とする不揮発性半導体記憶
装置。 - 【請求項２】 請求項１において、 前記電圧制御回路からの前記複数の電圧の一つと接地電
圧以下の電圧との一方を選択して前記コントロールゲー
トに供給するＣＭＯＳトランジスタをそれぞれ含む複数
のコントロールゲートドライバをさらに有し、前記ＣＭ
ＯＳトランジスタは、メモリアドレスの変化に応じてス
イッチングされ、 前記電圧制御回路は、前記ＣＭＯＳトランジスタのスイ
ッチング期間が経過した後に前記プリドライブ期間を設
定することを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 請求項２において、 前記電圧制御回路は、メモリアドレスが遷移した時に変
化するアドレス遷移信号に基づいて、所定期間に亘って
前記プリドライブ期間を設定することを特徴とする不揮
発性半導体記憶装置。 - 【請求項４】 請求項２または３において、 前記電圧制御回路は、第１，第２の電圧入力端子と、第
１，第２の電圧出力端子とを有し、前記不揮発性メモリ
セルの選択状態に応じて、前記第１，第２の電圧入力端
子と前記第１，第２の電圧出力端子との接続状態を切り
換え制御することを特徴とする不揮発性半導体記憶装
置。 - 【請求項５】 請求項４において、 前記電圧制御回路では、データリード時に、前記第１の
電圧入力端子に第１のコントロールゲート選択電圧が、
前記第２の電圧入力端子に前記第１のコントロールゲー
ト選択電圧よりも高い第１のオーバライド電圧がそれぞ
れ入力され、前記プリドライブ期間中に前記第１，第２
の電圧出力端子より前記第１のオーバライド電圧を出力
することを特徴とする不揮発性半導体記憶装置。 - 【請求項６】 請求項５において、 前記電圧制御回路では、データプログラム時に、前記第
１の電圧入力端子に第２のコントロールゲート選択電圧
が、前記第２の電圧入力端子に前記第２のコントロール
ゲート選択電圧よりも高い第２のオーバライド電圧がそ
れぞれ入力され、前記プリドライブ期間中に前記第１，
第２の電圧出力端子より前記第２のオーバライド電圧を
出力することを特徴とする不揮発性半導体記憶装置。 - 【請求項７】 請求項４乃至６のいずれかにおいて、 前記電圧制御回路は、前記ＣＭＯＳトランジスタのスイ
ッチング期間を含む期間に、前記第１，第２の電圧出力
端子のいずれにも前記昇圧回路からの電圧を出力させな
い切断状態に設定することを特徴とする不揮発性半導体
記憶装置。 - 【請求項８】 請求項７において、 前記電圧制御回路は、前記ＣＭＯＳトランジスタのスイ
ッチング期間を含む期間に、前記複第１，第２の電圧出
力端子に電源電圧を出力することを特徴とする不揮発性
半導体記憶装置。 - 【請求項９】 請求項１乃至８のいずれかにおいて、 前記複数の不揮発性メモリセルに接続される複数のビッ
ト線をさらに有し、 前記電圧制御回路は、隣り合う前記ビット線を同電位と
させるビット線イコライズ期間が終了する前に前記プリ
ドライブ期間を終了させることを特徴とする不揮発性半
導体記憶装置。 - 【請求項１０】 請求項１乃至９のいずれかにおいて、 前記メモリセルアレイ領域には、１つのワードゲート
と、第１，第２のコントロールゲートにより制御される
第１，第２の不揮発性メモリセルとを有するツインメモ
リセルが、行方向及び列方向に配列されていることを特
徴とする不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002035852A JP3772756B2 (ja) | 2002-02-13 | 2002-02-13 | 不揮発性半導体記憶装置 |
| US10/361,573 US6785182B2 (en) | 2002-02-13 | 2003-02-11 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002035852A JP3772756B2 (ja) | 2002-02-13 | 2002-02-13 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003242791A true JP2003242791A (ja) | 2003-08-29 |
| JP3772756B2 JP3772756B2 (ja) | 2006-05-10 |
Family
ID=27777926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002035852A Expired - Fee Related JP3772756B2 (ja) | 2002-02-13 | 2002-02-13 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6785182B2 (ja) |
| JP (1) | JP3772756B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3738838B2 (ja) * | 2002-02-13 | 2006-01-25 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3843869B2 (ja) | 2002-03-15 | 2006-11-08 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3821032B2 (ja) | 2002-03-20 | 2006-09-13 | セイコーエプソン株式会社 | ファイルストレージ型不揮発性半導体記憶装置 |
| JP3815381B2 (ja) * | 2002-06-06 | 2006-08-30 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置およびその駆動方法 |
| JP2004199738A (ja) * | 2002-12-16 | 2004-07-15 | Seiko Epson Corp | 不揮発性記憶装置 |
| US6927429B2 (en) * | 2003-02-14 | 2005-08-09 | Freescale Semiconductor, Inc. | Integrated circuit well bias circuity |
| JP3985689B2 (ja) * | 2003-02-21 | 2007-10-03 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP2004265508A (ja) * | 2003-02-28 | 2004-09-24 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP3786095B2 (ja) | 2003-02-28 | 2006-06-14 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3873908B2 (ja) * | 2003-02-28 | 2007-01-31 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2004335027A (ja) * | 2003-05-09 | 2004-11-25 | Sharp Corp | コンピュータシステム、メモリ構造、データの記憶を実行する構造 |
| JP2004348817A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、そのページバッファリソース割当方法及び回路、コンピュータシステム並びに携帯電子機器 |
| JP2004349355A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、その冗長回路及び携帯電子機器 |
| JP2004349349A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置及び携帯電子機器 |
| JP2004348809A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置及び携帯電子機器 |
| JP2004348808A (ja) | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、携帯電子機器、イレース動作を制御する方法及びプログラム動作を制御する方法 |
| JP2004348810A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、携帯電子機器および半導体記憶装置を制御する方法 |
| JP4724498B2 (ja) * | 2005-08-30 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置および高周波電力増幅モジュール |
| JP5879165B2 (ja) * | 2011-03-30 | 2016-03-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161851A (ja) | 1993-12-10 | 1995-06-23 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| US5408115A (en) | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| US5422504A (en) | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| TW423162B (en) * | 1997-02-27 | 2001-02-21 | Toshiba Corp | Power voltage supplying circuit and semiconductor memory including the same |
| US5969383A (en) | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| JP3346273B2 (ja) * | 1998-04-24 | 2002-11-18 | 日本電気株式会社 | ブースト回路および半導体記憶装置 |
| JP2978477B1 (ja) | 1998-06-12 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| KR100290282B1 (ko) * | 1998-11-23 | 2001-05-15 | 윤종용 | 프로그램 시간을 단축할 수 있는 불 휘발성반도체메모리 장치 |
| DE19901400A1 (de) * | 1999-01-15 | 2000-07-20 | Voith Sulzer Papiertech Patent | Trocknungs- und Glättungseinheit für Faserstoffbahnen |
| JP3973819B2 (ja) | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US6255166B1 (en) | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
| US6177318B1 (en) | 1999-10-18 | 2001-01-23 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate monos transistor |
| US6248633B1 (en) | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
| JP2002100192A (ja) * | 2000-09-22 | 2002-04-05 | Toshiba Corp | 不揮発性半導体メモリ |
| JP3998908B2 (ja) * | 2000-10-23 | 2007-10-31 | 松下電器産業株式会社 | 不揮発性メモリ装置 |
| JP3640180B2 (ja) * | 2001-07-23 | 2005-04-20 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP2003208794A (ja) * | 2002-01-10 | 2003-07-25 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP3726753B2 (ja) * | 2002-01-23 | 2005-12-14 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置の昇圧回路 |
| JP3738838B2 (ja) * | 2002-02-13 | 2006-01-25 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP2003257187A (ja) * | 2002-02-28 | 2003-09-12 | Hitachi Ltd | 不揮発性メモリ、ｉｃカード及びデータ処理装置 |
| JP3900979B2 (ja) * | 2002-03-14 | 2007-04-04 | セイコーエプソン株式会社 | 不揮発性レジスタおよび半導体装置 |
| JP3843869B2 (ja) * | 2002-03-15 | 2006-11-08 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
-
2002
- 2002-02-13 JP JP2002035852A patent/JP3772756B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-11 US US10/361,573 patent/US6785182B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6785182B2 (en) | 2004-08-31 |
| JP3772756B2 (ja) | 2006-05-10 |
| US20030164517A1 (en) | 2003-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3738838B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3772756B2 (ja) | 不揮発性半導体記憶装置 | |
| US6704224B2 (en) | Non-volatile semiconductor memory apparatus | |
| JP2003068089A (ja) | 不揮発性半導体記憶装置及びその駆動方法 | |
| US6707720B2 (en) | Nonvolatile semiconductor storage device | |
| US6710399B2 (en) | Nonvolatile semiconductor storage device | |
| US6614292B1 (en) | Boosting circuit of semiconductor memory device | |
| JP3873679B2 (ja) | 半導体容量装置、昇圧回路および不揮発性半導体記憶装置 | |
| JP2003151290A (ja) | コントロール・ゲート及びワード線電圧の昇圧回路 | |
| JP2002313090A (ja) | 不揮発性半導体記憶装置 | |
| JP2002313964A (ja) | 不揮発性半導体記憶装置 | |
| US6914815B2 (en) | Nonvolatile semiconductor storage device | |
| US6717854B2 (en) | Non-volatile semiconductor memory apparatus | |
| JP2003272395A (ja) | 不揮発性半導体記憶装置 | |
| US6778446B2 (en) | Non-volatile semiconductor memory apparatus | |
| JP2003272398A (ja) | 不揮発性半導体記憶装置 | |
| US6868012B2 (en) | System and methods for manufacturing non-volatile semiconductor memory apparatus | |
| KR20030009294A (ko) | Ｅｅｐｒｏｍ 응용을 위한 1-트랜지스터 셀 | |
| US6922357B2 (en) | Non-volatile semiconductor memory device | |
| JP4168637B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4832691B2 (ja) | ３層の金属配線を用いたフラッシュメモリアーキテクチャ | |
| KR20030014265A (ko) | 워드라인 및 선택 라인에서 정확한 전압제어를 위해플래시 메모리 ｘ-디코더에서의 용량성 로딩을 감소시키는방법 | |
| US20040190343A1 (en) | Nonvolatile memories with asymmetric transistors, nonvolatile memories with high voltage lines extending in the column direction, and nonvolatile memories with decoding circuits sharing a common area | |
| JPH0528778A (ja) | 不揮発性半導体記憶装置 | |
| US6819593B2 (en) | Architecture to suppress bit-line leakage |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050525 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060206 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090224 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100224 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110224 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110224 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120224 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130224 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130224 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |