JP2003272398A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 同時アクセスビット数に比例して冗長セル数
を増やすことがなく、アクセスタイムを増大させない冗
長セルレイアウトを有する不揮発性半導体装置を提供す
ること。 【解決手段】 不揮発性半導体記憶装置は、ツインメモ
リセル１００を複数配列したレギュラーセルアレイ２０
０を有する。レギュラーセルアレイは、行方向で分割さ
れたＮ個のセクタ領域２１０を有する。Ｎ個のセクタ領
域２１０の各々は、行方向で分割されたｎ個の第１メモ
リブロック２１４を有し、その一つが冗長メモリブロッ
クであり、（ｎ−１）個の第１メモリブロックが（ｎ−
１）個の入出力端子Ｉ／Ｏに対応している。
を増やすことがなく、アクセスタイムを増大させない冗
長セルレイアウトを有する不揮発性半導体装置を提供す
ること。 【解決手段】 不揮発性半導体記憶装置は、ツインメモ
リセル１００を複数配列したレギュラーセルアレイ２０
０を有する。レギュラーセルアレイは、行方向で分割さ
れたＮ個のセクタ領域２１０を有する。Ｎ個のセクタ領
域２１０の各々は、行方向で分割されたｎ個の第１メモ
リブロック２１４を有し、その一つが冗長メモリブロッ
クであり、（ｎ−１）個の第１メモリブロックが（ｎ−
１）個の入出力端子Ｉ／Ｏに対応している。
Description
【０００１】
【発明の属する技術分野】本発明は、ツインメモリセル
が配列されたレギュラーセルアレイに冗長セルを備えた
不揮発性半導体記憶装置に関する。
が配列されたレギュラーセルアレイに冗長セルを備えた
不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】不揮発性半導体記憶装置の一例として、チ
ャネルとゲートとの間のゲート絶縁層が、酸化シリコン
膜、窒化シリコン膜及び酸化シリコン膜の積層体からな
り、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ
（Metal-Oxide-Nitride-Oxide -Semiconductorまたは-s
ubstrate）型が知られている。
ャネルとゲートとの間のゲート絶縁層が、酸化シリコン
膜、窒化シリコン膜及び酸化シリコン膜の積層体からな
り、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ
（Metal-Oxide-Nitride-Oxide -Semiconductorまたは-s
ubstrate）型が知られている。
【０００３】このＭＯＮＯＳ型不揮発性半導体記憶装置
は、文献（Y.Hayashi,et al,2000 Symposium on VLSI T
echnology Digest of Technical Papers p.122-p.123）
に開示されている。この文献には、１つのワードゲート
と、２つのコントロールゲートにより制御される２つの
不揮発性メモリセル（ＭＯＮＯＳメモリセルともいう）
を備えたツインＭＯＮＯＳフラッシュメモリセルが開示
されている。すなわち、１つのフラッシュメモリセル
が、電荷のトラップサイトを２つ有している。
は、文献（Y.Hayashi,et al,2000 Symposium on VLSI T
echnology Digest of Technical Papers p.122-p.123）
に開示されている。この文献には、１つのワードゲート
と、２つのコントロールゲートにより制御される２つの
不揮発性メモリセル（ＭＯＮＯＳメモリセルともいう）
を備えたツインＭＯＮＯＳフラッシュメモリセルが開示
されている。すなわち、１つのフラッシュメモリセル
が、電荷のトラップサイトを２つ有している。
【０００４】このような構造を有する複数のツインＭＯ
ＮＯＳフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、レギュラーセルアレイが構成され
る。
ＮＯＳフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、レギュラーセルアレイが構成され
る。
【０００５】
【発明が解決しようとする課題】レギュラーセルアレイ
には、冗長セルが設けられる。冗長セルは、メモリセル
に不良が発見された場合に、その不良セルの代わりに用
いられる。
には、冗長セルが設けられる。冗長セルは、メモリセル
に不良が発見された場合に、その不良セルの代わりに用
いられる。
【０００６】ここで、例えば１６ビット同時にデータリ
ードを行うメモリ装置について例を挙げれば、１６個の
入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に対応させて、１６分
割のメモリブロックが設けられる。
ードを行うメモリ装置について例を挙げれば、１６個の
入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に対応させて、１６分
割のメモリブロックが設けられる。
【０００７】従来、冗長セルは、１６個のメモリブロッ
クにそれぞれ設けられていた。例えば、各メモリブロッ
クには、複数本の正規メモリセル列に対して１本の冗長
メモリセル列が設けられる。そして、１本の正規メモリ
セル列のいずれかのメモリセルに不良が生じると、この
正規メモリセル列に代えて冗長メモリセル列が使用され
る。
クにそれぞれ設けられていた。例えば、各メモリブロッ
クには、複数本の正規メモリセル列に対して１本の冗長
メモリセル列が設けられる。そして、１本の正規メモリ
セル列のいずれかのメモリセルに不良が生じると、この
正規メモリセル列に代えて冗長メモリセル列が使用され
る。
【０００８】このような従来構造では、同時アクセスビ
ット数が増えるにつれ、冗長メモリセル列も増大してし
まう。冗長メモリセル列が、同時アクセスビット数だけ
設けられたメモリブロックにそれぞれ配置されるからで
ある。
ット数が増えるにつれ、冗長メモリセル列も増大してし
まう。冗長メモリセル列が、同時アクセスビット数だけ
設けられたメモリブロックにそれぞれ配置されるからで
ある。
【０００９】また、不良セルを含む正規メモリセル列を
冗長メモリセル列に切り換えるスイッチが、センスアン
プの入力段側に必要となる。このスイッチの存在により
信号遅延が生じ、アクセスタイムが遅くなってしまう。
冗長メモリセル列に切り換えるスイッチが、センスアン
プの入力段側に必要となる。このスイッチの存在により
信号遅延が生じ、アクセスタイムが遅くなってしまう。
【００１０】本発明の目的は、冗長セルの配置を工夫し
て、同時アクセスビット数が増えたとしても、チップ面
積に対する冗長セル専有面積を最小限に止めることがで
きる不揮発性半導体装置を提供することにある。
て、同時アクセスビット数が増えたとしても、チップ面
積に対する冗長セル専有面積を最小限に止めることがで
きる不揮発性半導体装置を提供することにある。
【００１１】本発明の他の目的は、不良セルから冗長セ
ルに切り換え可能であっても、アクセスタイムが増大し
ない不揮発性半導体記憶装置を提供することにある。
ルに切り換え可能であっても、アクセスタイムが増大し
ない不揮発性半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、１つのワードゲートと、第１，第２の
コントロールゲートにより制御される第１，第２の不揮
発性メモリセルとを有するツインメモリセルを、列方向
及び行方向にそれぞれ複数配列してなるレギュラーセル
アレイを有する。このレギュラーセルアレイは、行方向
で分割されたＮ個のセクタ領域を有する。Ｎ個のセクタ
領域の各々は、行方向で分割されたｎ個の第１メモリブ
ロックを有する。そして、ｎ個の第１メモリブロックの
一つが複数の冗長ツインメモリセルを有する冗長メモリ
ブロックとされる。
導体記憶装置は、１つのワードゲートと、第１，第２の
コントロールゲートにより制御される第１，第２の不揮
発性メモリセルとを有するツインメモリセルを、列方向
及び行方向にそれぞれ複数配列してなるレギュラーセル
アレイを有する。このレギュラーセルアレイは、行方向
で分割されたＮ個のセクタ領域を有する。Ｎ個のセクタ
領域の各々は、行方向で分割されたｎ個の第１メモリブ
ロックを有する。そして、ｎ個の第１メモリブロックの
一つが複数の冗長ツインメモリセルを有する冗長メモリ
ブロックとされる。
【００１３】このセルレイアウトであると、同時ビット
数である（ｎ−１）の数が増大しても、冗長メモリブロ
ックは常に一つあれば足りる。
数である（ｎ−１）の数が増大しても、冗長メモリブロ
ックは常に一つあれば足りる。
【００１４】本発明では、ｎ個の第１メモリブロックに
対応して設けられたｎ個のセンスアンプと、ｎ個の第１
メモリブロックの各々にて選択されたセルから読み出さ
れた電流をｎ個のセンスアンプにそれぞれ供給するパス
回路とをさらに設けることができる。すなわち、冗長メ
モリブロックに専用のセンスアンプを設けることができ
る。こうすると、不良セルを含むメモリブロックから冗
長メモリブロックに切り換えるためのスイッチを、セン
スアンプの入力段側に設ける必要がない。よって、セン
スアンプの入力段側で信号遅延が生じないので、アクセ
スタイムは増大しない。
対応して設けられたｎ個のセンスアンプと、ｎ個の第１
メモリブロックの各々にて選択されたセルから読み出さ
れた電流をｎ個のセンスアンプにそれぞれ供給するパス
回路とをさらに設けることができる。すなわち、冗長メ
モリブロックに専用のセンスアンプを設けることができ
る。こうすると、不良セルを含むメモリブロックから冗
長メモリブロックに切り換えるためのスイッチを、セン
スアンプの入力段側に設ける必要がない。よって、セン
スアンプの入力段側で信号遅延が生じないので、アクセ
スタイムは増大しない。
【００１５】本発明は、（ｎ−１）個のデータ出力端子
と、ｎ個のセンスアンプの中の（ｎ−１）個をセンスア
ンプ出力を選択し、選択された（ｎ−１）個のセンスア
ンプ出力の各々を、（ｎ−１）個の出力端子にそれぞれ
供給するマルチプレクス回路とをさらに有することがで
きる。
と、ｎ個のセンスアンプの中の（ｎ−１）個をセンスア
ンプ出力を選択し、選択された（ｎ−１）個のセンスア
ンプ出力の各々を、（ｎ−１）個の出力端子にそれぞれ
供給するマルチプレクス回路とをさらに有することがで
きる。
【００１６】このように、センスアンプの出力段側に
て、不良セルを含むメモリブロックから冗長メモリブロ
ックに切り換えるためのスイッチングを行うことができ
る。ここでのスイッチングはアクセスタイムを増大させ
ない。
て、不良セルを含むメモリブロックから冗長メモリブロ
ックに切り換えるためのスイッチングを行うことができ
る。ここでのスイッチングはアクセスタイムを増大させ
ない。
【００１７】本発明では、ｎ個のセンスアンプにリファ
レンス電流を供給する少なくとも一つのリファレンス用
ツインセルメモリを含むリファレンスセル領域をさらに
有することができる。
レンス電流を供給する少なくとも一つのリファレンス用
ツインセルメモリを含むリファレンスセル領域をさらに
有することができる。
【００１８】このリファレンスセル領域は、行方向で分
割されたｎ個の第２メモリブロックを有し、ｎ個の第２
メモリブロックの一つが冗長メモリブロックとされ、ｎ
個の第２メモリブロックよりｎ個のセンスアンプにリフ
ァレンス電流をそれぞれ供給可能とすることができる。
割されたｎ個の第２メモリブロックを有し、ｎ個の第２
メモリブロックの一つが冗長メモリブロックとされ、ｎ
個の第２メモリブロックよりｎ個のセンスアンプにリフ
ァレンス電流をそれぞれ供給可能とすることができる。
【００１９】ｎ個の第１メモリブロック及びｎ個の第２
メモリブロックの各々は、行方向に配列されるツインメ
モリセルの個数を同一とすることが好ましい。少なくと
も行方向でのセル位置に依存したセル電流の特性（温度
特性、電圧特性など）が、第１，第２ブロック間でばら
つくことを低減できる。これにより、第１，第２ブロッ
クにて同時に選択されたセルからのセル電流（一方はリ
ファレンスセル電流）のセル位置に依存した特性差が少
なくなるので、メモリ状態の判定を正確に行うことがで
きる。
メモリブロックの各々は、行方向に配列されるツインメ
モリセルの個数を同一とすることが好ましい。少なくと
も行方向でのセル位置に依存したセル電流の特性（温度
特性、電圧特性など）が、第１，第２ブロック間でばら
つくことを低減できる。これにより、第１，第２ブロッ
クにて同時に選択されたセルからのセル電流（一方はリ
ファレンスセル電流）のセル位置に依存した特性差が少
なくなるので、メモリ状態の判定を正確に行うことがで
きる。
【００２０】ここで、Ｎ個のセクタ領域の各々は、列方
向で分割されたＭ個のラージブロックを有し、Ｍ個のラ
ージブロックの各々は、列方向で細分割されたｍ個のス
モールブロックを有することができる。ｎ個の第２メモ
リブロックの各々は、列方向に配列されるツインメモリ
セルの個数が、ｍ個のスモールブックの各々にて列方向
に配列されるツインメモリセルの個数よりも少なくする
ことができる。
向で分割されたＭ個のラージブロックを有し、Ｍ個のラ
ージブロックの各々は、列方向で細分割されたｍ個のス
モールブロックを有することができる。ｎ個の第２メモ
リブロックの各々は、列方向に配列されるツインメモリ
セルの個数が、ｍ個のスモールブックの各々にて列方向
に配列されるツインメモリセルの個数よりも少なくする
ことができる。
【００２１】即ち、スモールブロックは、レギュラーセ
ル内のツインメモリセル群を製造する時の最小単位とな
るが、リファレンスセル領域の第２メモリブロックのセ
ル列数をその最小単位のセル列数よりも少なくしてもよ
い。
ル内のツインメモリセル群を製造する時の最小単位とな
るが、リファレンスセル領域の第２メモリブロックのセ
ル列数をその最小単位のセル列数よりも少なくしてもよ
い。
【００２２】データリード時のレギュラーセルアレイ及
びリファレンスセル領域での選択セルの指定は、次の通
りである。このデータリード時にレギュラーセルアレイ
のセル選択に用いられる行アドレス及び列アドレスのう
ちの下位アドレスを用いて、リファレンスセル領域にて
セル選択が実施することができる。
びリファレンスセル領域での選択セルの指定は、次の通
りである。このデータリード時にレギュラーセルアレイ
のセル選択に用いられる行アドレス及び列アドレスのう
ちの下位アドレスを用いて、リファレンスセル領域にて
セル選択が実施することができる。
【００２３】ｎ個の第１メモリブロックの各々は、列方
向に沿って延びる４本のビット線を有し、ｎ個の第１メ
モリブロックの各々にて行方向に配列されるツインメモ
リセルの個数を４個とすることができる。４個のツイン
メモリセルはメモリ駆動上の最小単位であり、冗長メモ
リブロックの面積専有率を最小とできる。
向に沿って延びる４本のビット線を有し、ｎ個の第１メ
モリブロックの各々にて行方向に配列されるツインメモ
リセルの個数を４個とすることができる。４個のツイン
メモリセルはメモリ駆動上の最小単位であり、冗長メモ
リブロックの面積専有率を最小とできる。
【００２４】Ｎ個のセクタ領域の各々を、データ消去の
単位とすることができる。この場合、レギュラーセルア
レイ内の複数のツインメモリセルの各々の第１，第２の
コントロールゲートを駆動するコントロールゲート駆動
部は、Ｎ個のセクタ領域の各一つにそれぞれ対応するＮ
個のローカルコントロールゲートドライバを有する。こ
のＮ個のローカルコントロールゲートドライバの各々
は、対応する一つのセクタ領域内の第１，第２のコント
ロールゲートの電位を、他のセクタ領域とは独立して設
定可能である。そして、データ消去時にＮ個のコントロ
ールゲートドライバの一つが選択されて、Ｎ個のセクタ
領域の中から選択された一つのセクタ領域内の第１，第
２のコントロールゲートに消去用高電位を供給する。こ
うして、一つのセクタ領域毎にデータを消去することが
可能となる。
単位とすることができる。この場合、レギュラーセルア
レイ内の複数のツインメモリセルの各々の第１，第２の
コントロールゲートを駆動するコントロールゲート駆動
部は、Ｎ個のセクタ領域の各一つにそれぞれ対応するＮ
個のローカルコントロールゲートドライバを有する。こ
のＮ個のローカルコントロールゲートドライバの各々
は、対応する一つのセクタ領域内の第１，第２のコント
ロールゲートの電位を、他のセクタ領域とは独立して設
定可能である。そして、データ消去時にＮ個のコントロ
ールゲートドライバの一つが選択されて、Ｎ個のセクタ
領域の中から選択された一つのセクタ領域内の第１，第
２のコントロールゲートに消去用高電位を供給する。こ
うして、一つのセクタ領域毎にデータを消去することが
可能となる。
【００２５】なお、不揮発性メモリセルの各々が、酸化
膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮ
Ｏ膜を電荷のトラップサイトとして有することができ
る。ただし、トラップサイトの構造はこれに限定されな
い。
膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮ
Ｏ膜を電荷のトラップサイトとして有することができ
る。ただし、トラップサイトの構造はこれに限定されな
い。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２７】（ツインメモリセル構造）図１は不揮発性
半導体記憶装置の一断面を示している。図１において、
１つのツインメモリセル１００は、Ｐ型ウェル１０２上
にゲート酸化膜を介して例えばポリシリコンを含む材料
から形成されるワードゲート１０４と、第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂと、第１，第２の
メモリセル（ＭＯＮＯＳメモリセル）１０８Ａ，１０８
Ｂとを有する。
半導体記憶装置の一断面を示している。図１において、
１つのツインメモリセル１００は、Ｐ型ウェル１０２上
にゲート酸化膜を介して例えばポリシリコンを含む材料
から形成されるワードゲート１０４と、第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂと、第１，第２の
メモリセル（ＭＯＮＯＳメモリセル）１０８Ａ，１０８
Ｂとを有する。
【００２８】第１，第２のコントロールゲート１０６
Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成さ
れ、ワードゲート１０４とはそれぞれ電気的に絶縁され
ている。
Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成さ
れ、ワードゲート１０４とはそれぞれ電気的に絶縁され
ている。
【００２９】第１，第２のメモリセル１０８Ａ，１０８
Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシ
リコンにて形成される第１，第２のコントロールゲート
１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間
に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積
層することで構成される。なお、第１，第２のコントロ
ールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導
電材で構成することもできる。
Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシ
リコンにて形成される第１，第２のコントロールゲート
１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間
に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積
層することで構成される。なお、第１，第２のコントロ
ールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導
電材で構成することもできる。
【００３０】このように、１つのツインメモリセル１０
０は、スプリットゲート（第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮ
ＯＳメモリセル１０８Ａ，１０８Ｂを有し、第１，第２
のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂにて一つの
ワードゲート１０４を共用している。
０は、スプリットゲート（第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮ
ＯＳメモリセル１０８Ａ，１０８Ｂを有し、第１，第２
のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂにて一つの
ワードゲート１０４を共用している。
【００３１】この第１，第２のＭＯＮＯＳメモリセル１
０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトと
して機能する。第１，第２のＭＯＮＯＳメモリセル１０
８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をト
ラップすることが可能である。
０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトと
して機能する。第１，第２のＭＯＮＯＳメモリセル１０
８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をト
ラップすることが可能である。
【００３２】図１に示すように、行方向Ｂに間隔をおい
て配列された複数のワードゲート１０４は、ポリサイド
などで形成される１本のワード線ＷＬに共通接続されて
いる。
て配列された複数のワードゲート１０４は、ポリサイド
などで形成される１本のワード線ＷＬに共通接続されて
いる。
【００３３】また、図１に示すコントロールゲート１０
６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な列方向
Ａ）に沿って延び、列方向に配列される複数のツインメ
モリセル１００にて共用される。よって、符号１０６
Ａ，１０６Ｂをコントロールゲート線とも称する。
６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な列方向
Ａ）に沿って延び、列方向に配列される複数のツインメ
モリセル１００にて共用される。よって、符号１０６
Ａ，１０６Ｂをコントロールゲート線とも称する。
【００３４】ここで、［ｉ］番目のツインメモリセル１
００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋
１］番目のツインメモリセル１００［ｉ＋１］のコント
ロールゲート線１０６Ａとには、例えばワードゲート，
コントロールゲート，ワード線よりも上層の金属層で形
成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が
接続されている。
００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋
１］番目のツインメモリセル１００［ｉ＋１］のコント
ロールゲート線１０６Ａとには、例えばワードゲート，
コントロールゲート，ワード線よりも上層の金属層で形
成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が
接続されている。
【００３５】Ｐ型ウェル１０２には、［ｉ］番目のツイ
ンメモリセル１００［ｉ］のＭＯＮＯＳメモリセル１０
８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ
＋１］のＭＯＮＯＳメモリセル１０８Ａとに共用される
［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられ
ている。
ンメモリセル１００［ｉ］のＭＯＮＯＳメモリセル１０
８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ
＋１］のＭＯＮＯＳメモリセル１０８Ａとに共用される
［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられ
ている。
【００３６】これらの不純物層１１０［ｉ］，［ｉ＋
１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ
型不純物層で、列方向（図１の紙面に垂直な方向）に沿
って延び、列方向に配列される複数のツインメモリセル
１００にて共用されるサブビット線として機能する。よ
って、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］など
をサブビット線ＳＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］
とも称する。
１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ
型不純物層で、列方向（図１の紙面に垂直な方向）に沿
って延び、列方向に配列される複数のツインメモリセル
１００にて共用されるサブビット線として機能する。よ
って、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］など
をサブビット線ＳＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］
とも称する。
【００３７】（不揮発性半導体記憶装置の全体構成）上
述のツインメモリセル１００を用いて構成される不揮発
性半導体記憶装置の全体構成について、図２（Ａ）〜図
２（Ｅ）を参照して説明する。
述のツインメモリセル１００を用いて構成される不揮発
性半導体記憶装置の全体構成について、図２（Ａ）〜図
２（Ｅ）を参照して説明する。
【００３８】図２（Ａ）は１チップの不揮発性半導体記
憶装置の平面レイアウト図であり、レギュラーセルアレ
イ２００とグローバルワード線デコーダ２０１とを有す
る。レギュラーセルアレイ２００は、例えば計６４個の
第０〜第６３のセクタ領域２１０を有する。図２（Ａ）
は、セクタ数Ｎ＝６４の例である。
憶装置の平面レイアウト図であり、レギュラーセルアレ
イ２００とグローバルワード線デコーダ２０１とを有す
る。レギュラーセルアレイ２００は、例えば計６４個の
第０〜第６３のセクタ領域２１０を有する。図２（Ａ）
は、セクタ数Ｎ＝６４の例である。
【００３９】６４個のセクタ領域２１０は、図２（Ａ）
に示すようにレギュラーセルアレイ２００を行方向Ｂで
それぞれ分割したもので、各セクタ領域２１０は列方向
Ａを長手方向とする縦長形状を有する。データ消去の最
小単位がセクタ領域２１０であり、セクタ領域２１０内
の記憶データは一括してまたは時分割で消去される。
に示すようにレギュラーセルアレイ２００を行方向Ｂで
それぞれ分割したもので、各セクタ領域２１０は列方向
Ａを長手方向とする縦長形状を有する。データ消去の最
小単位がセクタ領域２１０であり、セクタ領域２１０内
の記憶データは一括してまたは時分割で消去される。
【００４０】メモリアレイ領域２００は、例えば４Ｋ本
のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。
ここで、本実施の形態では１本のビット線ＢＬに２つの
ＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂが接続される
ため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を
意味する。各セクタ領域２１０の記憶容量はメモリ全体
の記憶容量の１／６４であり、（４Ｋ本のワード線Ｗ
Ｌ）×（６４本のビット線ＢＬ）×２で定義される記憶
容量を有する。
のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。
ここで、本実施の形態では１本のビット線ＢＬに２つの
ＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂが接続される
ため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を
意味する。各セクタ領域２１０の記憶容量はメモリ全体
の記憶容量の１／６４であり、（４Ｋ本のワード線Ｗ
Ｌ）×（６４本のビット線ＢＬ）×２で定義される記憶
容量を有する。
【００４１】図２（Ｂ）は、図２（Ａ）に示す不揮発性
半導体記憶装置の隣り合う２つの第０及び第１のセクタ
領域２１０の詳細を示している。図２（Ｂ）に示すよう
に、２つのセクタ２１０の両側に、ローカルドライバ領
域（ローカルコントロールゲートドライバ、ローカルビ
ット線選択ドライバ及びローカルワード線ドライバを含
む）２２０Ａ，２２０Ｂが配置されている。また、２つ
のセクタ２１０と２つのローカルドライバ領域２２０
Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２
が配置されている。
半導体記憶装置の隣り合う２つの第０及び第１のセクタ
領域２１０の詳細を示している。図２（Ｂ）に示すよう
に、２つのセクタ２１０の両側に、ローカルドライバ領
域（ローカルコントロールゲートドライバ、ローカルビ
ット線選択ドライバ及びローカルワード線ドライバを含
む）２２０Ａ，２２０Ｂが配置されている。また、２つ
のセクタ２１０と２つのローカルドライバ領域２２０
Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２
が配置されている。
【００４２】各セクタ領域２１０は、行方向Ｂにて分割
された計１７個（ｎ＝１７の例）の第１メモリブロック
２１４を有している。このうち、１６個の第１メモリブ
ロック２１４は、１６ビットのデータを同時にリード・
ライト可能に、計１６（ｎ−１＝１６）個のＩ／Ｏ０〜
Ｉ／Ｏ１５に対応して配置された正規のメモリブロック
である。残りの１個の第１メモリブロック２１４は冗長
メモリブロックである。１６個の正規メモリブロック２
１４のいずれか一つにてセル不良が発見されると、その
不良セルを含む正規メモリブロック２１４に代わって、
冗長メモリブロック２１４が使用される。なお、（ｎ−
１）ビット数を１バイト（８ビット）、あるいは１ダブ
ルワード(３２ビット)などに設定しても良い。なお、各
第１メモリブロック２１４は、図２（Ｂ）に示すよう
に、４Ｋ（４０９６）本のワード線ＷＬを有する。
された計１７個（ｎ＝１７の例）の第１メモリブロック
２１４を有している。このうち、１６個の第１メモリブ
ロック２１４は、１６ビットのデータを同時にリード・
ライト可能に、計１６（ｎ−１＝１６）個のＩ／Ｏ０〜
Ｉ／Ｏ１５に対応して配置された正規のメモリブロック
である。残りの１個の第１メモリブロック２１４は冗長
メモリブロックである。１６個の正規メモリブロック２
１４のいずれか一つにてセル不良が発見されると、その
不良セルを含む正規メモリブロック２１４に代わって、
冗長メモリブロック２１４が使用される。なお、（ｎ−
１）ビット数を１バイト（８ビット）、あるいは１ダブ
ルワード(３２ビット)などに設定しても良い。なお、各
第１メモリブロック２１４は、図２（Ｂ）に示すよう
に、４Ｋ（４０９６）本のワード線ＷＬを有する。
【００４３】図２（Ｃ）に示すように、図２（Ｂ）に示
す各一つのセクタ領域２１０は、列方向Ａにて８個（Ｍ
＝８の例である）のラージブロック２１２に分割されて
いる。この各ラージブロック２１２は、図２（Ｄ）に示
すように、列方向Ａにて８個（ｍ＝８の例である）のス
モールブロック２１５に分割されている。
す各一つのセクタ領域２１０は、列方向Ａにて８個（Ｍ
＝８の例である）のラージブロック２１２に分割されて
いる。この各ラージブロック２１２は、図２（Ｄ）に示
すように、列方向Ａにて８個（ｍ＝８の例である）のス
モールブロック２１５に分割されている。
【００４４】各スモールブロック２１５は、図２（Ｅ）
に示すように、６４本のワード線ＷＬを有する。
に示すように、６４本のワード線ＷＬを有する。
【００４５】（セクタ領域の詳細）図３は、図２（Ａ）
に示すセクタ領域０の詳細を示している。図３に示すス
モールメモリブロック２１６は、図２（Ｅ）に示すよう
に、一つのスモールブロック２１５を横方向で１７分割
（ｎ＝１７の例）したものである。図３に示すスモール
メモリブロック２１６は、図４に示すように、ツインメ
モリセル１００を列方向に例えば６４個、行方向に例え
ば４個配列したものである。一つのスモールメモリブロ
ック２１６には、例えば４本のサブコントロールゲート
線ＳＣＧ０〜ＳＣＧ３と、データの入出力線である４本
のサブビット線ＳＢＬ０〜ＳＢＬ３と、６４本のワード
線ＷＬとが接続されている。
に示すセクタ領域０の詳細を示している。図３に示すス
モールメモリブロック２１６は、図２（Ｅ）に示すよう
に、一つのスモールブロック２１５を横方向で１７分割
（ｎ＝１７の例）したものである。図３に示すスモール
メモリブロック２１６は、図４に示すように、ツインメ
モリセル１００を列方向に例えば６４個、行方向に例え
ば４個配列したものである。一つのスモールメモリブロ
ック２１６には、例えば４本のサブコントロールゲート
線ＳＣＧ０〜ＳＣＧ３と、データの入出力線である４本
のサブビット線ＳＢＬ０〜ＳＢＬ３と、６４本のワード
線ＷＬとが接続されている。
【００４６】ここで、偶数のサブコントロールゲート線
ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２
列）の複数のツインメモリセルの各々の第２のコントロ
ールゲート１０６Ｂと奇数列（第１列または第３列）の
複数のツインメモリセルの各々の第１のコントロールゲ
ート１０６Ａとが共通接続されている。同様に、奇数の
サブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇
数列（第１列または第３列）の複数のツインメモリセル
の各々の第２のコントロールゲート１０６Ｂと偶数列
（第２列または第４列）の複数のツインメモリセルの各
々の第１のコントロールゲート１０６Ａとが共通接続さ
れている。
ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２
列）の複数のツインメモリセルの各々の第２のコントロ
ールゲート１０６Ｂと奇数列（第１列または第３列）の
複数のツインメモリセルの各々の第１のコントロールゲ
ート１０６Ａとが共通接続されている。同様に、奇数の
サブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇
数列（第１列または第３列）の複数のツインメモリセル
の各々の第２のコントロールゲート１０６Ｂと偶数列
（第２列または第４列）の複数のツインメモリセルの各
々の第１のコントロールゲート１０６Ａとが共通接続さ
れている。
【００４７】図３に示すように、一つの第１メモリブロ
ック２１４（正規メモリブロック及び冗長メモリブロッ
ク）内にはスモールメモリブロック２１６が列方向に６
４個配列されている。さらに、一つの第１メモリブロッ
ク２１４内には、その行方向に、１６個のＩ／Ｏ０〜Ｉ
／Ｏ１５に対応した１６個のスモールメモリブロック２
１６と、１個の冗長スモールメモリブロック２１６とが
配置され（図２（Ｅ）も参照のこと）、この行単位がス
モールブロック２１５となる。
ック２１４（正規メモリブロック及び冗長メモリブロッ
ク）内にはスモールメモリブロック２１６が列方向に６
４個配列されている。さらに、一つの第１メモリブロッ
ク２１４内には、その行方向に、１６個のＩ／Ｏ０〜Ｉ
／Ｏ１５に対応した１６個のスモールメモリブロック２
１６と、１個の冗長スモールメモリブロック２１６とが
配置され（図２（Ｅ）も参照のこと）、この行単位がス
モールブロック２１５となる。
【００４８】行方向に配列された１７個のスモールメモ
リブロック２１６の１７本のサブコントロールゲート線
ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣ
Ｇ０に共通接続されている。同様に、１７本のサブコン
トロールゲート線ＳＣＧ１はメインコントロールゲート
線ＭＣＧ１に、１７本のサブコントロールゲート線ＳＣ
Ｇ２はメインコントロールゲート線ＭＣＧ２に、１７本
のサブコントロールゲート線ＳＣＧ３はメインコントロ
ールゲート線ＭＣＧ３にそれぞれ共通接続されている。
リブロック２１６の１７本のサブコントロールゲート線
ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣ
Ｇ０に共通接続されている。同様に、１７本のサブコン
トロールゲート線ＳＣＧ１はメインコントロールゲート
線ＭＣＧ１に、１７本のサブコントロールゲート線ＳＣ
Ｇ２はメインコントロールゲート線ＭＣＧ２に、１７本
のサブコントロールゲート線ＳＣＧ３はメインコントロ
ールゲート線ＭＣＧ３にそれぞれ共通接続されている。
【００４９】このセクタ領域０内の各スモールブロック
２１５には、コントロールゲート駆動部であるローカル
コントロールゲートドライバ（ＣＧドライバ）３００−
０〜３００−６３の一つがそれぞれ設けられている。こ
の各ＣＧドライバ３００−０〜３００−６３には、行方
向に延びる上述の４本のメインコントロールゲート線Ｍ
ＣＧ０〜ＭＣＧ３が接続されている。
２１５には、コントロールゲート駆動部であるローカル
コントロールゲートドライバ（ＣＧドライバ）３００−
０〜３００−６３の一つがそれぞれ設けられている。こ
の各ＣＧドライバ３００−０〜３００−６３には、行方
向に延びる上述の４本のメインコントロールゲート線Ｍ
ＣＧ０〜ＭＣＧ３が接続されている。
【００５０】図５は、相隣り合うセクタ領域０とセクタ
領域１にそれぞれ属する２つのスモールブロック２１５
の関係を示している。セクタ領域０とセクタ領域１とで
は６４本のワード線ＷＬ０〜ＷＬ６３が共用されるが、
メインコントロールゲート線ＭＣＧ０〜ＭＣＧ３及びメ
インビット線ＭＢＬはそれぞれ独立して設けられてい
る。特に図５では、セクタ領域０内のスモールブロック
２１５に対応するローカルコントロールゲートドライバ
ＣＧＤＲＶ０〜３（図３に示すＣＧドライバ３００−０
〜３００−６３の一つ）と、セクタ領域１内のスモール
ブロック２１５に対応するローカルコントロールゲート
ドライバＣＧＤＲＶ０〜３とが示されている。このよう
に、ローカルコントロールゲートドライバは、スモール
ブロック２１５毎に独立して設けられている。
領域１にそれぞれ属する２つのスモールブロック２１５
の関係を示している。セクタ領域０とセクタ領域１とで
は６４本のワード線ＷＬ０〜ＷＬ６３が共用されるが、
メインコントロールゲート線ＭＣＧ０〜ＭＣＧ３及びメ
インビット線ＭＢＬはそれぞれ独立して設けられてい
る。特に図５では、セクタ領域０内のスモールブロック
２１５に対応するローカルコントロールゲートドライバ
ＣＧＤＲＶ０〜３（図３に示すＣＧドライバ３００−０
〜３００−６３の一つ）と、セクタ領域１内のスモール
ブロック２１５に対応するローカルコントロールゲート
ドライバＣＧＤＲＶ０〜３とが示されている。このよう
に、ローカルコントロールゲートドライバは、スモール
ブロック２１５毎に独立して設けられている。
【００５１】スモールブロック２１５毎に配置された各
サブビット線ＳＢＬ０（不純物層）は、金属配線である
メインビット線ＭＢＬに共通接続されている。このメイ
ンビット線ＭＢＬは、列方向Ａに配列されたスモールメ
モリブロック２１６間で共有されている。このメインビ
ット線ＭＢＬからスモールメモリブロック内の各サブビ
ット線ＳＢＬ０に至る各経路途中には、ビット線選択ス
イッチであるビット線選択ゲート２１７Ａ，２１７Ｂが
配置されている。なお、例えば 奇数本目のサブビット
線ＳＢＬには上述のビット線選択ゲート２１７Ａがそれ
ぞれ接続されるのに対して、偶数本目のサブビット線Ｓ
ＢＬにはビット線選択ゲート２１７Ｂが接続されてい
る。
サブビット線ＳＢＬ０（不純物層）は、金属配線である
メインビット線ＭＢＬに共通接続されている。このメイ
ンビット線ＭＢＬは、列方向Ａに配列されたスモールメ
モリブロック２１６間で共有されている。このメインビ
ット線ＭＢＬからスモールメモリブロック内の各サブビ
ット線ＳＢＬ０に至る各経路途中には、ビット線選択ス
イッチであるビット線選択ゲート２１７Ａ，２１７Ｂが
配置されている。なお、例えば 奇数本目のサブビット
線ＳＢＬには上述のビット線選択ゲート２１７Ａがそれ
ぞれ接続されるのに対して、偶数本目のサブビット線Ｓ
ＢＬにはビット線選択ゲート２１７Ｂが接続されてい
る。
【００５２】ここで、図２（Ｄ）に示すスモールブロッ
ク２１５は、以下のように定義することができる。一つ
のスモールブロック２１５内にて列方向に接続されたツ
インメモリセル１００は、サブコントロールルゲート線
ＳＣＧ（図５参照）を共有している。一つのスモールブ
ロック２１５内にて列方向に接続されたツインメモリセ
ル１００は、サブビット線ＳＢＬ（図５参照）を共有し
ている。また、ビット線選択ゲート２１７Ａ，２１７Ｂ
の形成領域によって、列方向で隣り合う２つのスモール
ブロック２１５が区画されている。さらに、一つのスモ
ールブロック２１５の行方向に接続されたツインメモリ
セル１００は、いずれか一つのセクタに所属することで
データ消去を同時に行うことができる。
ク２１５は、以下のように定義することができる。一つ
のスモールブロック２１５内にて列方向に接続されたツ
インメモリセル１００は、サブコントロールルゲート線
ＳＣＧ（図５参照）を共有している。一つのスモールブ
ロック２１５内にて列方向に接続されたツインメモリセ
ル１００は、サブビット線ＳＢＬ（図５参照）を共有し
ている。また、ビット線選択ゲート２１７Ａ，２１７Ｂ
の形成領域によって、列方向で隣り合う２つのスモール
ブロック２１５が区画されている。さらに、一つのスモ
ールブロック２１５の行方向に接続されたツインメモリ
セル１００は、いずれか一つのセクタに所属することで
データ消去を同時に行うことができる。
【００５３】隣り合う２つの第０，第１のセクタ領域２
１０内の２つのスモールブロック２１５及びその両側の
ローカルドライバ領域２２０Ａ，２２０Ｂの詳細を図６
に示す。図６に示すように、左側のローカルドライバ領
域２２０Ａには、図５に示すローカルコントロールゲー
ト線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されて
いる。同様に、右側のローカルドライバ領域２２０Ｂに
は、図５に示すローカルコントロールゲート線ドライバ
ＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。
１０内の２つのスモールブロック２１５及びその両側の
ローカルドライバ領域２２０Ａ，２２０Ｂの詳細を図６
に示す。図６に示すように、左側のローカルドライバ領
域２２０Ａには、図５に示すローカルコントロールゲー
ト線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されて
いる。同様に、右側のローカルドライバ領域２２０Ｂに
は、図５に示すローカルコントロールゲート線ドライバ
ＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。
【００５４】また、左側のローカルドライバ領域２２０
Ａには、セクタ０，１内の偶数番目のワード線ＷＬ０，
２，…６２を駆動するローカルワード線ドライバＷＬＤ
ＲＶ０，…ＷＬＤＲＶ６２が配置されている。右側のロ
ーカルドライバ領域２２０Ｂには、セクタ０，１内の奇
数番目のワード線ＷＬ１，３，…６３を駆動するローカ
ルワード線ドライバＷＬＤＲＶ１，…ＷＬＤＲＶ６３が
配置されている。
Ａには、セクタ０，１内の偶数番目のワード線ＷＬ０，
２，…６２を駆動するローカルワード線ドライバＷＬＤ
ＲＶ０，…ＷＬＤＲＶ６２が配置されている。右側のロ
ーカルドライバ領域２２０Ｂには、セクタ０，１内の奇
数番目のワード線ＷＬ１，３，…６３を駆動するローカ
ルワード線ドライバＷＬＤＲＶ１，…ＷＬＤＲＶ６３が
配置されている。
【００５５】さらに、図５及び図６に示すように、右側
のローカルドライバ領域２２０Ｂには、セクタ０，１の
例えば奇数番目のサブビット線ＳＢＬに接続されたビッ
ト線選択ゲート２１７Ａを駆動するローカルビット線ド
ライバＢＳＲＶ１が配置されている。左側のローカルド
ライバ領域２２０Ａには、セクタ０，１の例えば偶数番
目のサブビット線ＳＢＬに接続されたビット線選択ゲー
ト２１７Ｂを駆動するローカルビット線ドライバＢＳＲ
Ｖ０が配置されている。
のローカルドライバ領域２２０Ｂには、セクタ０，１の
例えば奇数番目のサブビット線ＳＢＬに接続されたビッ
ト線選択ゲート２１７Ａを駆動するローカルビット線ド
ライバＢＳＲＶ１が配置されている。左側のローカルド
ライバ領域２２０Ａには、セクタ０，１の例えば偶数番
目のサブビット線ＳＢＬに接続されたビット線選択ゲー
ト２１７Ｂを駆動するローカルビット線ドライバＢＳＲ
Ｖ０が配置されている。
【００５６】（セクタ０，１の駆動回路）次に、図７を
参照してセクタ０，１内の各スモールブロック２１５内
のツインメモリセルを駆動する回路について説明する。
参照してセクタ０，１内の各スモールブロック２１５内
のツインメモリセルを駆動する回路について説明する。
【００５７】まず、セクタ０〜６３に共用される構成と
して、プリデコーダ４００と、６４個のグローバルデコ
ーダ４０２−０〜４０２−６３と、Ｙデコーダ４０４と
が設けられている。
して、プリデコーダ４００と、６４個のグローバルデコ
ーダ４０２−０〜４０２−６３と、Ｙデコーダ４０４と
が設けられている。
【００５８】プリデコーダ４００は、選択対象の不揮発
性メモリセル（選択セル）を特定するアドレス信号Ａ
［２０−０］をデコードするものである。このアドレス
信号Ａ［２０−０］の意味付けを下記の表１に示す。
性メモリセル（選択セル）を特定するアドレス信号Ａ
［２０−０］をデコードするものである。このアドレス
信号Ａ［２０−０］の意味付けを下記の表１に示す。
【００５９】
【表１】
【００６０】表１に示すように、上位のアドレス信号Ａ
［２０−１５］で６４セクタの中の一つのセクタが選択
され、中位のアドレス信号Ａ［１４−１２］で図４に示
す一つのスモールメモリブロック２１６内の４セル（８
ビット）の中の１ビットが選択され、下位のアドレス信
号Ａ［１１−０］で一つのセクタ内の４０９６本の中の
１本のワード線ＷＬが選択される。また、アドレス信号
Ａ［１１−９］で一つのセクタ内に存在する８つのラー
ジブロック２１２の中の一つが選択され、アドレス信号
Ａ［８−６］で一つのラージブロック２１２内に存在す
る８つのスモールブロック２１５の中の一つが選択さ
れ、アドレス信号Ａ［５−０］で一つのスモールブロッ
ク２１５内に存在する６４本のワード線ＷＬの中の１本
が選択される。
［２０−１５］で６４セクタの中の一つのセクタが選択
され、中位のアドレス信号Ａ［１４−１２］で図４に示
す一つのスモールメモリブロック２１６内の４セル（８
ビット）の中の１ビットが選択され、下位のアドレス信
号Ａ［１１−０］で一つのセクタ内の４０９６本の中の
１本のワード線ＷＬが選択される。また、アドレス信号
Ａ［１１−９］で一つのセクタ内に存在する８つのラー
ジブロック２１２の中の一つが選択され、アドレス信号
Ａ［８−６］で一つのラージブロック２１２内に存在す
る８つのスモールブロック２１５の中の一つが選択さ
れ、アドレス信号Ａ［５−０］で一つのスモールブロッ
ク２１５内に存在する６４本のワード線ＷＬの中の１本
が選択される。
【００６１】６４個のグローバルデコーダ４０２−０〜
４０２−６３は、下位のアドレス信号Ａ［１１−０］を
プリデコーダ４００にてプリデコードした結果に基づい
て、６４本のグローバルワード線ＧＷＬ［０］〜ＧＷＬ
［６３］をアクティブとする。なお、データリード時と
データプログラム時では１本のグローバルワード線ＧＷ
Ｌのみがアクティブ（Ｖｄｄ）とされる。データイレー
ス時で、一つのセクタ内を一括して消去する際には６４
本のグローバルワード線ＧＷＬが全てアクティブ（Ｖｄ
ｄ）とされる。このことにより、一つのセクタ内の全て
のワード線ＷＬが選択されて、消去用のワード線電圧が
供給される。
４０２−６３は、下位のアドレス信号Ａ［１１−０］を
プリデコーダ４００にてプリデコードした結果に基づい
て、６４本のグローバルワード線ＧＷＬ［０］〜ＧＷＬ
［６３］をアクティブとする。なお、データリード時と
データプログラム時では１本のグローバルワード線ＧＷ
Ｌのみがアクティブ（Ｖｄｄ）とされる。データイレー
ス時で、一つのセクタ内を一括して消去する際には６４
本のグローバルワード線ＧＷＬが全てアクティブ（Ｖｄ
ｄ）とされる。このことにより、一つのセクタ内の全て
のワード線ＷＬが選択されて、消去用のワード線電圧が
供給される。
【００６２】Ｙデコーダ４０４は、Ｙパス選択ドライバ
４１０を介してＹパス回路４１２を駆動して、スモール
ブロック２１５内の選択されたビット線を、後段のセン
スアンプ５２０（図８参照）またはビット線ドライバに
接続するものである。（リファレンスセル領域）図８
は、図２（Ａ）〜図２（Ｅ）に示すレギュラーセルアレ
イ２００とは別に形成されるリファレンスセル領域を含
むメモリの全体構成を示している。
４１０を介してＹパス回路４１２を駆動して、スモール
ブロック２１５内の選択されたビット線を、後段のセン
スアンプ５２０（図８参照）またはビット線ドライバに
接続するものである。（リファレンスセル領域）図８
は、図２（Ａ）〜図２（Ｅ）に示すレギュラーセルアレ
イ２００とは別に形成されるリファレンスセル領域を含
むメモリの全体構成を示している。
【００６３】リファレンスセル領域には、少なくとも一
つのツインメモリセル１００を設けるだけでもよいが、
本実施の形態では、図８に示すリファレンスセルアレイ
６００を配置した。
つのツインメモリセル１００を設けるだけでもよいが、
本実施の形態では、図８に示すリファレンスセルアレイ
６００を配置した。
【００６４】図８に示すリファレンスセルアレイ６００
は、レギュラーセルアレイ２００中の一つのスモールブ
ロック２１５と行方向Ｂにて同数（６８個）のツインメ
モリセル１００を有し、列方向Ａではスモールブロック
２１５のツインメモリセル数(６４個)よりも少ない数と
なっている。
は、レギュラーセルアレイ２００中の一つのスモールブ
ロック２１５と行方向Ｂにて同数（６８個）のツインメ
モリセル１００を有し、列方向Ａではスモールブロック
２１５のツインメモリセル数(６４個)よりも少ない数と
なっている。
【００６５】ここで、図９に示すように、リファレンス
セルアレイ６００には、行方向Ｂに沿って１７個のスモ
ールメモリブロック６１０が設けられている。
セルアレイ６００には、行方向Ｂに沿って１７個のスモ
ールメモリブロック６１０が設けられている。
【００６６】レギュラーセルアレイ２００においては、
図３に示すように行方向Ｂにて１７個に分割された第１
メモリブロック２１４は、列方向Ａに６４個のスモール
メモリブロック２１６を有していた。リファレンスセル
アレイ６００も、図９に示すように行方向Ｂにて１７個
に分割された第２メモリブロック６１２を有する。ただ
し、第２メモリブロック６１２は、列方向Ａには１個の
スモールメモリブロック６１０しか設けられていない。
図３に示すように行方向Ｂにて１７個に分割された第１
メモリブロック２１４は、列方向Ａに６４個のスモール
メモリブロック２１６を有していた。リファレンスセル
アレイ６００も、図９に示すように行方向Ｂにて１７個
に分割された第２メモリブロック６１２を有する。ただ
し、第２メモリブロック６１２は、列方向Ａには１個の
スモールメモリブロック６１０しか設けられていない。
【００６７】ここで、レギュラーセルアレイ２００内の
各第１メモリブロック２１４に配置されたスモールメモ
リブロック２１５は、図４に示すように列方向Ａにて６
４個のツインメモリセル１００を有していた。一方、リ
ファレンスセルアレイ６００に配置されたスモールメモ
リブロック６１２は、図１２に示すように、列方向Ａに
て６４個よりも少ない数、例えば３２個のツインメモリ
セル１００を有している。よって、リファレンスセルア
レイ６００には、行方向で６４個、列方向で３２個のツ
インメモリセル１００を有し、行方向で６４個、列方向
で６４個のツインメモリセル１００を有するスモールブ
ロック２１５内のセル数の半分となっている。
各第１メモリブロック２１４に配置されたスモールメモ
リブロック２１５は、図４に示すように列方向Ａにて６
４個のツインメモリセル１００を有していた。一方、リ
ファレンスセルアレイ６００に配置されたスモールメモ
リブロック６１２は、図１２に示すように、列方向Ａに
て６４個よりも少ない数、例えば３２個のツインメモリ
セル１００を有している。よって、リファレンスセルア
レイ６００には、行方向で６４個、列方向で３２個のツ
インメモリセル１００を有し、行方向で６４個、列方向
で６４個のツインメモリセル１００を有するスモールブ
ロック２１５内のセル数の半分となっている。
【００６８】なお、このリファレンスセルアレイ６００
にも、ローカルコントロールゲートドライバＣＧＤＲ
Ｖ、ローカルビット線ドライバＢＳＤＲＶ及びローカル
ワード線ドライバＷＬＤＲＶを有している点は、レギュ
ラーセルアレイ２００と同じである。
にも、ローカルコントロールゲートドライバＣＧＤＲ
Ｖ、ローカルビット線ドライバＢＳＤＲＶ及びローカル
ワード線ドライバＷＬＤＲＶを有している点は、レギュ
ラーセルアレイ２００と同じである。
【００６９】このように、リファレンスセルアレイ６０
０の行方向のセル数を、スモールブロック２１５と同じ
構成とした理由は下記の通りである。
０の行方向のセル数を、スモールブロック２１５と同じ
構成とした理由は下記の通りである。
【００７０】リファレンスセルアレイ６００内のセル１
００のセル電流は、レギュラーセルアレイ２００内のセ
ル１００のセル電流を検出するときの基準となるもの
で、両セル電流の特性（温度特性、電圧特性など）が一
致することが理想であるが、セル位置によって変化する
ことがある。このうち、セル位置のばらつきを少なくす
るために、スモールブロック２１５内でのセル配列を考
慮して、リファレンスセルアレイ６００を形成した。た
だし、リファレンスメモリセル数を少なくするために、
列方向の数だけをスモールブロック２１５よりも少なく
した。
００のセル電流は、レギュラーセルアレイ２００内のセ
ル１００のセル電流を検出するときの基準となるもの
で、両セル電流の特性（温度特性、電圧特性など）が一
致することが理想であるが、セル位置によって変化する
ことがある。このうち、セル位置のばらつきを少なくす
るために、スモールブロック２１５内でのセル配列を考
慮して、リファレンスセルアレイ６００を形成した。た
だし、リファレンスメモリセル数を少なくするために、
列方向の数だけをスモールブロック２１５よりも少なく
した。
【００７１】なお、このリファレンスセルアレイ６００
内の全てのツインメモリセル１００は、工場出荷時に消
去状態に設定されている。（Ｙパス回路及びセンスアン
プの説明）図８に示すように、レギュラーセルアレイ２
００の６４個のセクタ２１０にはそれぞれＹパス回路４
１２が接続されている（図７も参照）。同様に、リファ
レンスセルアレイ６００にもＹパス回路６２０が接続さ
れている。
内の全てのツインメモリセル１００は、工場出荷時に消
去状態に設定されている。（Ｙパス回路及びセンスアン
プの説明）図８に示すように、レギュラーセルアレイ２
００の６４個のセクタ２１０にはそれぞれＹパス回路４
１２が接続されている（図７も参照）。同様に、リファ
レンスセルアレイ６００にもＹパス回路６２０が接続さ
れている。
【００７２】図１０は、図７及び図８に示すＹパス回路
４１２を示している。このＹパス回路４１２は、一つの
セクタ２１０に対して１個設けられ、計６４個（Ｍ＝６
４の例である）設けられている。一つのセクタ２１０に
は、Ｉ／Ｏ０〜Ｉ／Ｏ１５用及び冗長用として１７分割
された第１メモリブロック２１４が配置されている（図
２（Ｂ）も参照のこと）。
４１２を示している。このＹパス回路４１２は、一つの
セクタ２１０に対して１個設けられ、計６４個（Ｍ＝６
４の例である）設けられている。一つのセクタ２１０に
は、Ｉ／Ｏ０〜Ｉ／Ｏ１５用及び冗長用として１７分割
された第１メモリブロック２１４が配置されている（図
２（Ｂ）も参照のこと）。
【００７３】各第１メモリブロック２１４には４つのツ
インメモリセル１００が行方向に接続されている。な
お、一つの第１メモリブロック２１４内のツインメモリ
セル１００の行方向接続数として４は最小数であり、２
N（Ｎは２以上の整数）とすれば、ツインメモリセル１
００をデコード出力に基づき特定できる。
インメモリセル１００が行方向に接続されている。な
お、一つの第１メモリブロック２１４内のツインメモリ
セル１００の行方向接続数として４は最小数であり、２
N（Ｎは２以上の整数）とすれば、ツインメモリセル１
００をデコード出力に基づき特定できる。
【００７４】ここで、一つの第１メモリブロック２１４
内にて行方向に接続された４つのツインメモリセル１０
０に設けられた計８つのセル（不揮発性メモリセル）
を、図１０に示すようにセルＣ０〜Ｃ７と定義する。
内にて行方向に接続された４つのツインメモリセル１０
０に設けられた計８つのセル（不揮発性メモリセル）
を、図１０に示すようにセルＣ０〜Ｃ７と定義する。
【００７５】また、１セクタ領域２１０には、その行方
向の両端部にのみ、第１及び第２のコントロールゲート
１０８Ａ，１０８Ｂの一方とワードゲートとを有するダ
ミーセル１０１が配置されている。
向の両端部にのみ、第１及び第２のコントロールゲート
１０８Ａ，１０８Ｂの一方とワードゲートとを有するダ
ミーセル１０１が配置されている。
【００７６】一つの第１メモリブロック２１４に設けら
れるメインビット線ＢＬ０〜ＢＬ３の各々には、第１選
択ゲート５０１が接続されている。一つの第１メモリブ
ロック２１４に対応して設けられた４つの第１選択ゲー
ト５０１のゲートには、電圧ＹＳ０〜ＹＳ３のいずれか
が印加される。４つの第１選択ゲート５０１の各々の他
端は、Ｉ／Ｏ線に共通接続されている。図８に示すよう
に、１７個の第１メモリブロック２１４［０］〜２１４
［１５］及び２１４［冗長］にそれぞれ対応して、Ｉ／
Ｏ０〜Ｉ／Ｏ１５及びＩ／Ｏｘが設けられている。
れるメインビット線ＢＬ０〜ＢＬ３の各々には、第１選
択ゲート５０１が接続されている。一つの第１メモリブ
ロック２１４に対応して設けられた４つの第１選択ゲー
ト５０１のゲートには、電圧ＹＳ０〜ＹＳ３のいずれか
が印加される。４つの第１選択ゲート５０１の各々の他
端は、Ｉ／Ｏ線に共通接続されている。図８に示すよう
に、１７個の第１メモリブロック２１４［０］〜２１４
［１５］及び２１４［冗長］にそれぞれ対応して、Ｉ／
Ｏ０〜Ｉ／Ｏ１５及びＩ／Ｏｘが設けられている。
【００７７】ビット線ＢＬ０〜ＢＬ３の途中には、ゲー
ト電圧を／ＹＳ０〜／ＹＳ３のいずれかとするトランジ
スタ５０２がそれぞれ接続されている。このトランジス
タ５０２がオンすると、そのトランジスタ５０２のソー
スに接続された電圧ＢＬＶＳがビット線ＢＬに供給され
るようになっている。この電圧ＢＬＶＳは、動作モード
に応じてＶｄｄまたは０Ｖに設定される（後述の表２，
表３を参照のこと）。
ト電圧を／ＹＳ０〜／ＹＳ３のいずれかとするトランジ
スタ５０２がそれぞれ接続されている。このトランジス
タ５０２がオンすると、そのトランジスタ５０２のソー
スに接続された電圧ＢＬＶＳがビット線ＢＬに供給され
るようになっている。この電圧ＢＬＶＳは、動作モード
に応じてＶｄｄまたは０Ｖに設定される（後述の表２，
表３を参照のこと）。
【００７８】図８に示すＹパス回路４１２に設けられた
第２選択ゲート５１０は、例えばブロック２１４［０］
とブロック２１４［１］の境界に位置するビット線ＢＬ
０を、Ｉ／Ｏ出力線（Ｉ／Ｏ０）に接続／非接続するた
めのものである。この第２選択ゲート５１０は、なお、
図１０の右端のダミーセル１０１に接続されたビット線
ＢＬ０にも第２選択ゲート５１０が設けられている。こ
の第２選択ゲート５１０にはゲート電圧ＹＳ４が供給さ
れる。
第２選択ゲート５１０は、例えばブロック２１４［０］
とブロック２１４［１］の境界に位置するビット線ＢＬ
０を、Ｉ／Ｏ出力線（Ｉ／Ｏ０）に接続／非接続するた
めのものである。この第２選択ゲート５１０は、なお、
図１０の右端のダミーセル１０１に接続されたビット線
ＢＬ０にも第２選択ゲート５１０が設けられている。こ
の第２選択ゲート５１０にはゲート電圧ＹＳ４が供給さ
れる。
【００７９】ここで、一つの第１メモリブロック２１４
内の８つのセルＣ０〜Ｃ７のいずれかが選択セルとして
選択されたデータリード時の各所の電圧を表２に示す。
内の８つのセルＣ０〜Ｃ７のいずれかが選択セルとして
選択されたデータリード時の各所の電圧を表２に示す。
【００８０】
【表２】
【００８１】図１０に示す第１メモリブロック２１４
［０］〜２１４［１５］の各セルＣ２が例えば選択され
た場合には、表２に示すよう、その選択セルＣ２のコン
トロールゲートＣＧ１に選択電圧（１．５Ｖ）が、非選
択対向セルＣ３のコントロールゲートＣＧ２にオーバラ
イド電圧（３．０Ｖ）が、他の非選択セルのコントロー
ルゲートＣＧ０，ＣＧ３に非選択電圧（０Ｖ）が印加さ
れる。その結果、第１メモリブロック２１４［０］〜２
１４［１５］の各選択セルＣ２からのセル電流は、ビッ
ト線ＢＬ２、ゲート信号ＹＳ２が電圧Ｖｄｄとなる選択
ゲート５０１を介して、センスアンプ５２０［０］〜５
２０［１５］にそれぞれ流れる。
［０］〜２１４［１５］の各セルＣ２が例えば選択され
た場合には、表２に示すよう、その選択セルＣ２のコン
トロールゲートＣＧ１に選択電圧（１．５Ｖ）が、非選
択対向セルＣ３のコントロールゲートＣＧ２にオーバラ
イド電圧（３．０Ｖ）が、他の非選択セルのコントロー
ルゲートＣＧ０，ＣＧ３に非選択電圧（０Ｖ）が印加さ
れる。その結果、第１メモリブロック２１４［０］〜２
１４［１５］の各選択セルＣ２からのセル電流は、ビッ
ト線ＢＬ２、ゲート信号ＹＳ２が電圧Ｖｄｄとなる選択
ゲート５０１を介して、センスアンプ５２０［０］〜５
２０［１５］にそれぞれ流れる。
【００８２】この第１メモリブロック２１４［０］〜２
１４［１５］のいずれか一つに不良セルが存在した場合
には、その不良セルを含む第１メモリセルブロック２１
４の代わりに冗長メモリブロック２１４［冗長］が選択
される。そして、冗長メモリブロック２１４［冗長］の
セルＣ２からのセル電流が、センスアンプ５２０［冗
長］に流れることになる。
１４［１５］のいずれか一つに不良セルが存在した場合
には、その不良セルを含む第１メモリセルブロック２１
４の代わりに冗長メモリブロック２１４［冗長］が選択
される。そして、冗長メモリブロック２１４［冗長］の
セルＣ２からのセル電流が、センスアンプ５２０［冗
長］に流れることになる。
【００８３】１７個（ｎ＝１７の例である）のセンスア
ンプ５２０［０］〜５２０［１５］及び５２０［冗長］
は、図８に示すように、６４個のセクタ２１０［０］〜
２１０［６３］に共用される。
ンプ５２０［０］〜５２０［１５］及び５２０［冗長］
は、図８に示すように、６４個のセクタ２１０［０］〜
２１０［６３］に共用される。
【００８４】このセンスアンプ５２０［０］〜５２０
［１５］及び５２０［冗長］には、リファレンスセルア
レイ６００に接続されたＹパス回路６２０から、参照電
位が供給される。
［１５］及び５２０［冗長］には、リファレンスセルア
レイ６００に接続されたＹパス回路６２０から、参照電
位が供給される。
【００８５】Ｙパス回路６２０が図１１に示されてお
り、図１０に示すＹパス回路４１２と同一の構成を有
し、図１０に示す部材の符号と同一符号が図１１に示す
部材にも付されている。
り、図１０に示すＹパス回路４１２と同一の構成を有
し、図１０に示す部材の符号と同一符号が図１１に示す
部材にも付されている。
【００８６】一つの第２メモリブロック６１２内の８つ
のセルＣ０〜Ｃ７のいずれかが選択セルとして選択され
たリファレンスデータリード時の各所の電圧を表３に示
す。
のセルＣ０〜Ｃ７のいずれかが選択セルとして選択され
たリファレンスデータリード時の各所の電圧を表３に示
す。
【００８７】
【表３】
【００８８】ここで、表３においては、表２と相違する
点として、選択セル及び非選択対向セルのコントロール
ゲート電圧を共に、選択電圧と同じ１．５Ｖとした。す
なわち、非選択対向セルにオーバライド電圧として３Ｖ
を印加せず、１．５Ｖを印加した。この理由は、リファ
レンス用メモリセルフアレイ６００内の全セルが、工場
出荷時に消去状態にプログラムされているからである。
オーバライド電圧とは、非選択対向セルのプログラムの
有無に拘わらず、その対向セルのトランジスタをオンさ
せてリード電流またはプログラム電流を流すために必要
な電圧である。従って、セルが消去状態にプログラムさ
れているので、選択電圧と同じ１．５Ｖを非選択対向セ
ルのコントロールゲートに印加しても、リファレンスセ
ル電流を読み出すことができる。
点として、選択セル及び非選択対向セルのコントロール
ゲート電圧を共に、選択電圧と同じ１．５Ｖとした。す
なわち、非選択対向セルにオーバライド電圧として３Ｖ
を印加せず、１．５Ｖを印加した。この理由は、リファ
レンス用メモリセルフアレイ６００内の全セルが、工場
出荷時に消去状態にプログラムされているからである。
オーバライド電圧とは、非選択対向セルのプログラムの
有無に拘わらず、その対向セルのトランジスタをオンさ
せてリード電流またはプログラム電流を流すために必要
な電圧である。従って、セルが消去状態にプログラムさ
れているので、選択電圧と同じ１．５Ｖを非選択対向セ
ルのコントロールゲートに印加しても、リファレンスセ
ル電流を読み出すことができる。
【００８９】なお、表３とは異なり、リファレンスデー
タリード時にも、非選択対向セルにオーバライド電圧
（３Ｖ）を印加してもよいことはもちろんである。
タリード時にも、非選択対向セルにオーバライド電圧
（３Ｖ）を印加してもよいことはもちろんである。
【００９０】ここで、レギュラーセルアレイ２００より
１６（ｎ−１＝１６の例である）ビットのデータを読み
出すときには、表１に示したアドレス信号［２０：０］
により、１６個の選択セルが指定される。一方、それと
同時にリファレンスセルアレイ６００より１６ビットの
リファレンス電位を読み出すときには、列アドレスＡ
［２０：１２］のうちの下位アドレスＡ［１４：１２］
と、行アドレスＡ［１１：０］の下位アドレスＡ［４：
０］だけを用いれば足りる。アドレスＡ［１４：１２］
でリファレンスセルアレイ６００の行アドレス（Ｃ０〜
Ｃ７の一つ）を指定でき、アドレスＡ［４：０］で列ア
ドレス（３２本のワード線の１本）が指定できるからで
ある。
１６（ｎ−１＝１６の例である）ビットのデータを読み
出すときには、表１に示したアドレス信号［２０：０］
により、１６個の選択セルが指定される。一方、それと
同時にリファレンスセルアレイ６００より１６ビットの
リファレンス電位を読み出すときには、列アドレスＡ
［２０：１２］のうちの下位アドレスＡ［１４：１２］
と、行アドレスＡ［１１：０］の下位アドレスＡ［４：
０］だけを用いれば足りる。アドレスＡ［１４：１２］
でリファレンスセルアレイ６００の行アドレス（Ｃ０〜
Ｃ７の一つ）を指定でき、アドレスＡ［４：０］で列ア
ドレス（３２本のワード線の１本）が指定できるからで
ある。
【００９１】このようにしてリファレンスセルアレイ６
００にて、レギュラーセルアレイ２００のスモールブロ
ック２１５内とほぼ同じ位置の相関をとりつつアドレス
が指定される。このため、セル位置に依存したセル電流
のばらつきを少なくすることができる。
００にて、レギュラーセルアレイ２００のスモールブロ
ック２１５内とほぼ同じ位置の相関をとりつつアドレス
が指定される。このため、セル位置に依存したセル電流
のばらつきを少なくすることができる。
【００９２】また、図１０及び図１１に示すように、セ
ンスアンプ５２０の入力側に、不良メモリブロックから
冗長メモリブロックへの切り換えのための素子は存在し
ていない。もしそのような素子を追加すれば、センスア
ンプ５２０への電流入力経路のインピーダンスが増大
し、アクセスタイムを変更する必要が生ずる。
ンスアンプ５２０の入力側に、不良メモリブロックから
冗長メモリブロックへの切り換えのための素子は存在し
ていない。もしそのような素子を追加すれば、センスア
ンプ５２０への電流入力経路のインピーダンスが増大
し、アクセスタイムを変更する必要が生ずる。
【００９３】図１０に示すように、センスアンプ５２０
［０］〜５２０［１５］及び５２０［冗長］の出力側
に、マルチプレクス回路５３０を設けている。このマル
チプレクス回路５３０では、センスアンプ５２０［０］
〜５２０［１５］の出力端と、１６個（ｎ−１＝１６の
例である）の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５との間に
は、選択ゲート５３０［０］〜５３０［１５］がそれぞ
れ接続されている。また、センスアンプ５２０［冗長］
の出力端と入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５との間に
は、選択ゲート５３０［冗長０］〜５３０［冗長１５］
がそれぞれ接続されている。
［０］〜５２０［１５］及び５２０［冗長］の出力側
に、マルチプレクス回路５３０を設けている。このマル
チプレクス回路５３０では、センスアンプ５２０［０］
〜５２０［１５］の出力端と、１６個（ｎ−１＝１６の
例である）の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５との間に
は、選択ゲート５３０［０］〜５３０［１５］がそれぞ
れ接続されている。また、センスアンプ５２０［冗長］
の出力端と入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５との間に
は、選択ゲート５３０［冗長０］〜５３０［冗長１５］
がそれぞれ接続されている。
【００９４】第１メモリブロック２１４［０］〜２１４
［１５］に不良がなければ、データリード時には選択ゲ
ート５３０［０］〜５３０［１５］がオンし、各ブロッ
ク２１４［０］〜２１４［１５］からのデータが入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に出力される。このとき、選
択ゲート５３０［冗長０］〜５３０［冗長１５］は全て
オフされている。もし、第１メモリブロック２１４
［０］が不良であれば、選択ゲート５３０［０］はオ
フ、選択ゲート５３０［冗長０］がオンされる。こうし
て、第１メモリブロック２１４［０］に代えて冗長メモ
リブロック２１４［冗長］からデータリードが実施され
る。
［１５］に不良がなければ、データリード時には選択ゲ
ート５３０［０］〜５３０［１５］がオンし、各ブロッ
ク２１４［０］〜２１４［１５］からのデータが入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に出力される。このとき、選
択ゲート５３０［冗長０］〜５３０［冗長１５］は全て
オフされている。もし、第１メモリブロック２１４
［０］が不良であれば、選択ゲート５３０［０］はオ
フ、選択ゲート５３０［冗長０］がオンされる。こうし
て、第１メモリブロック２１４［０］に代えて冗長メモ
リブロック２１４［冗長］からデータリードが実施され
る。
【００９５】なお、本発明は上述した実施の形態に限定
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
【００９６】本発明はリファレンスセルアレイの設定に
特徴があり、ワード線、ビット線及びコントロールゲー
ト線の電圧設定、不揮発性メモリセルのリード動作、プ
ログラム動作及び消去動作の詳細説明は省略したが、必
要があれば本願出願人による先願の特願平２００１−１
３７１６５等に詳述されている。
特徴があり、ワード線、ビット線及びコントロールゲー
ト線の電圧設定、不揮発性メモリセルのリード動作、プ
ログラム動作及び消去動作の詳細説明は省略したが、必
要があれば本願出願人による先願の特願平２００１−１
３７１６５等に詳述されている。
【図１】本発明の一実施の形態に係る不揮発性半導体記
憶装置に用いられるメモリセルの断面図である。
憶装置に用いられるメモリセルの断面図である。
【図２】図２（Ａ）は図１に示す不揮発性半導体記憶装
置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中
の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）
中の一つのメモリブロックの平面図、図２（Ｄ）は図２
（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）
は図２（Ｄ）中の一つのスモールブロックの平面図であ
る。
置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中
の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）
中の一つのメモリブロックの平面図、図２（Ｄ）は図２
（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）
は図２（Ｄ）中の一つのスモールブロックの平面図であ
る。
【図３】図２（Ｂ）に示す一つのセクタ領域の多数のス
モールメモリブロックとその配線とを説明するための概
略説明図である。
モールメモリブロックとその配線とを説明するための概
略説明図である。
【図４】図３に示すスモールメモリブロックの構成図で
ある。
ある。
【図５】図３に示すスモールブロックとローカルドライ
バ領域との関係を示す図である。
バ領域との関係を示す図である。
【図６】隣接する２セクタ中の２つのスモールブロック
とローカルドライバ領域との関係を示す概略説明図であ
る。
とローカルドライバ領域との関係を示す概略説明図であ
る。
【図７】隣接する２セクタの周辺駆動回路を示すブロッ
ク図である。
ク図である。
【図８】レギュラーセルアレイ、リファレンスセルアレ
イ、Ｙパス回路、センスアンプ、マルチプレクス回路及
び入出力端子を示すメモリ全体の概略説明図である。
イ、Ｙパス回路、センスアンプ、マルチプレクス回路及
び入出力端子を示すメモリ全体の概略説明図である。
【図９】図８に示すリファレンスセルアレイの概略説明
図である。
図である。
【図１０】図８に示すレギュラーセルアレイに接続され
るＹパス回路の一例を示す回路図である。
るＹパス回路の一例を示す回路図である。
【図１１】図８に示すリファレンスセルアレイに接続さ
れるＹパス回路の一例を示す回路図である。
れるＹパス回路の一例を示す回路図である。
【図１２】図９に示すリファレンスセルアレイ中のスモ
ールメモリブロックの構成図である。
ールメモリブロックの構成図である。
１００ ツインメモリセル
１０２ Ｐ型ウェル
１０４ ワードゲート
１０６Ａ，１０６Ｂ コントロールゲート（線）
１０８Ａ，１０８Ｂ 第１，第２の不揮発性メモリセル
１０９ ＯＮＯ膜
１１０ 不純物層（ビット線）
２００ レギュラーセルアレイ
２１０ Ｎ個のセクタ領域
２１２ Ｍ個のラージブロック
２１４ 第１メモリブロック
２１４［１］〜２１４［１５］，２１４［冗長］ ｎ個
の第１メモリブロック ２１５ ｍ個のスモールブロック ２１６ スモールメモリブロック ３００，３０１，ＣＧＤＲＶ コントロールゲート線ド
ライバ ４００ プリデコーダ ４１２ Ｙパス回路（第１のパス回路） ５２０ センスアンプ ５２０［１］〜５２０［１５］，５２０［冗長］ ｎ個
のセンスアンプ ５３０ マルチプレクス回路 ６００ リファレンスセルアレイ（リファレンスセル領
域） ６１０ スモールメモリブロック ６１２ 第２のメモリブロック ６２０ Ｎ個のＹパス回路（第２のパス回路） ＳＢＳ サブビット線 ＭＢＳ メインビット線 ＳＣＧ サブコントロールゲート線 ＢＳＤＲＶ ローカルビット線ドライバ ＣＧＤＲＶ ローカルコントロールゲート線ドライバ ＷＬＤＲＶ ローカルワード線ドライバ Ｉ／Ｏ０〜Ｉ／Ｏ１５ （ｎ−１）個の入出力端子
の第１メモリブロック ２１５ ｍ個のスモールブロック ２１６ スモールメモリブロック ３００，３０１，ＣＧＤＲＶ コントロールゲート線ド
ライバ ４００ プリデコーダ ４１２ Ｙパス回路（第１のパス回路） ５２０ センスアンプ ５２０［１］〜５２０［１５］，５２０［冗長］ ｎ個
のセンスアンプ ５３０ マルチプレクス回路 ６００ リファレンスセルアレイ（リファレンスセル領
域） ６１０ スモールメモリブロック ６１２ 第２のメモリブロック ６２０ Ｎ個のＹパス回路（第２のパス回路） ＳＢＳ サブビット線 ＭＢＳ メインビット線 ＳＣＧ サブコントロールゲート線 ＢＳＤＲＶ ローカルビット線ドライバ ＣＧＤＲＶ ローカルコントロールゲート線ドライバ ＷＬＤＲＶ ローカルワード線ドライバ Ｉ／Ｏ０〜Ｉ／Ｏ１５ （ｎ−１）個の入出力端子
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/10 ４３４
29/788 29/78 ３７１
29/792
Ｆターム(参考） 5B025 AA07 AC04 AD07 AD13 AE05
5F083 EP18 EP28 EP33 EP34 EP35
EP75 KA01 KA08 LA03 LA04
LA05 LA10 ZA10 ZA21 ZA28
5F101 BA45 BB03 BD02 BD10 BD22
BD33 BE02 BE05 BF05 BG07
5L106 AA10 CC09 CC16 CC21 CC31
FF05 GG05 GG06
Claims (12)
- 【請求項１】 １つのワードゲートと、第１，第２のコ
ントロールゲートにより制御される第１，第２の不揮発
性メモリセルとを有するツインメモリセルを、列方向及
び行方向にそれぞれ複数配列してなるレギュラーセルア
レイを有し、 前記レギュラーセルアレイは、前記行方向で分割された
Ｎ個のセクタ領域を有し、 前記Ｎ個のセクタ領域の各々は、前記行方向で分割され
たｎ個の第１メモリブロックを有し、 前記ｎ個の第１メモリブロックの一つが複数の冗長ツイ
ンメモリセルを有する冗長メモリブロックであることを
特徴とする不揮発性半導体記憶装置。 - 【請求項２】 請求項１において、 前記ｎ個の第１メモリブロックに対応して設けられたｎ
個のセンスアンプと、 前記ｎ個の第１メモリブロックの各々にて選択されたセ
ルから読み出された電流を前記ｎ個のセンスアンプにそ
れぞれ供給するパス回路と、をさらに有することを特徴
とする不揮発性半導体記憶装置。 - 【請求項３】 請求項２において、 前記（ｎ−１）個のデータ出力端子と、 前記ｎ個のセンスアンプの中の（ｎ−１）個をセンスア
ンプ出力を選択し、選択された（ｎ−１）個のセンスア
ンプ出力の各々を、前記（ｎ−１）個の出力端子にそれ
ぞれ供給するマルチプレクス回路と、をさらに有するこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 請求項３または４において、 前記ｎ個のセンスアンプにリファレンス電流を供給する
少なくとも一つのリファレンス用ツインセルメモリを含
むリファレンスセル領域をさらに有することを特徴とす
る不揮発性半導体記憶装置。 - 【請求項５】 請求項４において、 前記リファレンスセル領域は、前記行方向で分割された
ｎ個の第２メモリブロックを有し、前記ｎ個の第２メモ
リブロックの一つが冗長メモリブロックとされ、前記ｎ
個の第２メモリブロックより前記ｎ個のセンスアンプに
前記リファレンス電流をそれぞれ供給可能としたことを
特徴とする不揮発性半導体記憶装置。 - 【請求項６】 請求項５において、 前記ｎ個の第１メモリブロック及び前記ｎ個の第２メモ
リブロックの各々は、前記行方向に配列される前記ツイ
ンメモリセルの個数を同一としたことを特徴とする不揮
発性半導体記憶装置。 - 【請求項７】 請求項６において、 前記Ｎ個のセクタ領域の各々は、前記列方向で分割され
たＭ個のラージブロックを有し、前記Ｍ個のラージブロ
ックの各々は、前記列方向で細分割されたｍ個のスモー
ルブロックを有し、 前記ｎ個の第２メモリブロックの各々は、前記列方向に
配列される前記ツインメモリセルの個数が、前記ｍ個の
スモールブックの各々にて前記列方向に配列される前記
ツインメモリセルの個数よりも少ないことを特徴とする
不揮発性半導体記憶装置。 - 【請求項８】 請求項６または７において、 データリード時に前記レギュラーセルアレイのセル選択
に用いられる行アドレス及び列アドレスのうちの下位ア
ドレスを用いて、前記リファレンスセル領域にてセル選
択が実施されることを特徴とする不揮発性半導体記憶装
置。 - 【請求項９】 請求項１乃至７のいずれかにおいて、 前記ｎ個の第１メモリブロックの各々は、前記列方向に
沿って延びる４本のビット線を有し、前記ｎ個の第１メ
モリブロックの各々にて前記行方向に配列される前記ツ
インメモリセルの個数を４個としたことを特徴とする不
揮発性半導体記憶装置。 - 【請求項１０】 請求項１乃至９のいずれかにおいて、 前記レギュラーセルアレイ内の前記複数のツインメモリ
セルの各々の前記第１，第２のコントロールゲートを駆
動するコントロールゲート駆動部をさらに有し、 前記コントロールゲート駆動部は、前記Ｎ個のセクタ領
域の各一つにそれぞれ対応するＮ個のローカルコントロ
ールゲートドライバを有し、前記Ｎ個のローカルコント
ロールゲートドライバの各々は、対応する一つのセクタ
領域内の前記第１，第２のコントロールゲートの電位
を、他のセクタ領域とは独立して設定可能であることを
特徴とする不揮発性半導体記憶装置。 - 【請求項１１】 請求項１０において、 データ消去時に前記Ｎ個のコントロールゲートドライバ
の一つが選択されて、前記Ｎ個のセクタ領域の中から選
択された一つのセクタ領域内の前記第１，第２のコント
ロールゲートに消去用高電位を供給して、一つのセクタ
領域毎にデータを消去することを特徴とする不揮発性半
導体記憶装置。 - 【請求項１２】 請求項１乃至１１のいずれかにおい
て、 前記不揮発性メモリセルの各々は、酸化膜（Ｏ）、窒化
膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のト
ラップサイトとして有することを特徴とする不揮発性半
導体記憶装置。
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