JP2002334587A - 不揮発性半導体記憶装置のプログラム方法 - Google Patents
不揮発性半導体記憶装置のプログラム方法Info
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Abstract
(57)【要約】
【課題】 選択セルのプログラム時に、それと隣接する
非選択セルでのディスターブを防止すること。 【解決手段】 ツインメモリセル（ｉ）のメモリ素子１
０８Ｂに対してデータをプログラムする方法である。ワ
ード線ＷＬ１をプログラム用ワード線選択電圧（１Ｖ）
に設定し、コントロールゲートＣＧ［ｉ＋１］をプログ
ラム用コントロールゲート電圧（５．５Ｖ）に設定し、
コントロールゲートＣＧ［ｉ］をオーバライド電圧
（２．５Ｖ）に設定する。ビット線ＢＬ［ｉ＋１］にプ
ログラム用ビット線電圧（５Ｖ）に設定し、ビット線Ｂ
Ｌ［ｉ＋２］を０ＶでなくＶｄｄに設定した。
非選択セルでのディスターブを防止すること。 【解決手段】 ツインメモリセル（ｉ）のメモリ素子１
０８Ｂに対してデータをプログラムする方法である。ワ
ード線ＷＬ１をプログラム用ワード線選択電圧（１Ｖ）
に設定し、コントロールゲートＣＧ［ｉ＋１］をプログ
ラム用コントロールゲート電圧（５．５Ｖ）に設定し、
コントロールゲートＣＧ［ｉ］をオーバライド電圧
（２．５Ｖ）に設定する。ビット線ＢＬ［ｉ＋１］にプ
ログラム用ビット線電圧（５Ｖ）に設定し、ビット線Ｂ
Ｌ［ｉ＋２］を０ＶでなくＶｄｄに設定した。
Description
【０００１】
【発明の属する技術分野】本発明は、１つのワードゲー
トと、２つのコントロールゲートにより制御される２つ
の不揮発性メモリ素子を備えたツインメモリセルにて構
成される不揮発性半導体記憶装置のプログラム方法に関
する。
トと、２つのコントロールゲートにより制御される２つ
の不揮発性メモリ素子を備えたツインメモリセルにて構
成される不揮発性半導体記憶装置のプログラム方法に関
する。
【０００２】
【背景技術】不揮発性半導体装置として、チャネルとゲ
ートとの間のゲート絶縁層が、酸化シリコン膜、窒化シ
リコン膜及び酸化シリコン膜の積層体からなり、窒化シ
リコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Ox
ide-Nitride-Oxide-Semiconductorまたは-substrate）
型が知られている。
ートとの間のゲート絶縁層が、酸化シリコン膜、窒化シ
リコン膜及び酸化シリコン膜の積層体からなり、窒化シ
リコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Ox
ide-Nitride-Oxide-Semiconductorまたは-substrate）
型が知られている。
【０００３】このＭＯＮＯＳ型不揮発性半導体記憶装置
は、文献（Y.Hayashi,et al,2000 Symposiumon VLSI Te
chnology Digest of Technical Papers p.122-p.123）
に開示されている。この文献には、１つのワードゲート
と、２つのコントロールゲートにより制御される２つの
不揮発性メモリ素子（ＭＯＮＯＳメモリ素子またはセル
ともいう）を備えたツインＭＯＮＯＳフラッシュメモリ
セルが開示されている。すなわち、１つのフラッシュメ
モリセルが、電荷のトラップサイトを２つ有している。
は、文献（Y.Hayashi,et al,2000 Symposiumon VLSI Te
chnology Digest of Technical Papers p.122-p.123）
に開示されている。この文献には、１つのワードゲート
と、２つのコントロールゲートにより制御される２つの
不揮発性メモリ素子（ＭＯＮＯＳメモリ素子またはセル
ともいう）を備えたツインＭＯＮＯＳフラッシュメモリ
セルが開示されている。すなわち、１つのフラッシュメ
モリセルが、電荷のトラップサイトを２つ有している。
【０００４】このような構造を有する複数のツインＭＯ
ＮＯＳフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、メモリセルアレイ領域が構成され
る。
ＮＯＳフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、メモリセルアレイ領域が構成され
る。
【０００５】
【発明が解決しようとする課題】このツインＭＯＮＯＳ
フラッシュメモリセルを駆動するには、２本のビット線
と、１本のワード線と、２本のコントロールゲート線と
を要する。ただし、多数のツインメモリセルを駆動する
に際して、異なるコントロールゲートであっても同じ電
位に設定する場合には、これらの線を共通接続すること
ができる。
フラッシュメモリセルを駆動するには、２本のビット線
と、１本のワード線と、２本のコントロールゲート線と
を要する。ただし、多数のツインメモリセルを駆動する
に際して、異なるコントロールゲートであっても同じ電
位に設定する場合には、これらの線を共通接続すること
ができる。
【０００６】この種のフラッシュメモリの動作には、デ
ータの消去、プログラム及び読み出しがある。データの
プログラム及び読み出しは、通常、８ビットまたは１６
ビットの選択セル（選択された不揮発性メモリ素子）に
て同時に実施される。
ータの消去、プログラム及び読み出しがある。データの
プログラム及び読み出しは、通常、８ビットまたは１６
ビットの選択セル（選択された不揮発性メモリ素子）に
て同時に実施される。
【０００７】ここで、ＭＯＮＯＳフラッシュメモリで
は、１本のワード線に、互いに素子分離されていない複
数のツインＭＯＮＯＳフラッシュメモリセルが接続され
る。そして、ある特定の選択セルにデータをプログラム
するには、その選択セルを有するツインＭＯＮＯＳフラ
ッシュメモリの電圧設定だけでなく、それと隣接するツ
インＭＯＮＯＳフラッシュメモリセルを適切に電圧設定
しなければならない。
は、１本のワード線に、互いに素子分離されていない複
数のツインＭＯＮＯＳフラッシュメモリセルが接続され
る。そして、ある特定の選択セルにデータをプログラム
するには、その選択セルを有するツインＭＯＮＯＳフラ
ッシュメモリの電圧設定だけでなく、それと隣接するツ
インＭＯＮＯＳフラッシュメモリセルを適切に電圧設定
しなければならない。
【０００８】ここで、この種の不揮発性メモリでは、デ
ータのディスターブが課題となっている。データのディ
スターブとは、選択セルのコントロールゲート線及びビ
ット線に高電位を印加してプログラムするときに、共用
される配線によって非選択のセルにも高電位が印加さ
れ、プログラムの度にその状態が繰り返されることで非
選択セル（非選択の不揮発性メモリ素子）がプログラム
または消去されて、非選択セルのデータがディスターブ
されることを言う。
ータのディスターブが課題となっている。データのディ
スターブとは、選択セルのコントロールゲート線及びビ
ット線に高電位を印加してプログラムするときに、共用
される配線によって非選択のセルにも高電位が印加さ
れ、プログラムの度にその状態が繰り返されることで非
選択セル（非選択の不揮発性メモリ素子）がプログラム
または消去されて、非選択セルのデータがディスターブ
されることを言う。
【０００９】本発明は、選択セルに対してデータをプロ
グラムする際に、その選択セルを含むツインメモリセル
及びそれと隣接するツインメモリセルへの電圧を適切に
設定して、非選択セルへのディスターブを防止すること
ができる不揮発性半導体記憶装置のプログラム方法を提
供することにある。
グラムする際に、その選択セルを含むツインメモリセル
及びそれと隣接するツインメモリセルへの電圧を適切に
設定して、非選択セルへのディスターブを防止すること
ができる不揮発性半導体記憶装置のプログラム方法を提
供することにある。
【００１０】
【課題を解決するための手段】本発明の一態様は、１つ
のワードゲートと、第１，第２のコントロールゲートに
より制御される第１，第２の不揮発性メモリ素子とを有
するツインメモリセルが複数配列され、１本のワード線
に前記ワードゲートが接続された隣接する３つのツイン
メモリセル（ｉ−１），（ｉ），（ｉ＋１）のうち、前
記ツインメモリセル（ｉ）の前記第２の不揮発性メモリ
素子に対してデータをプログラムする方法であって、前
記ワード線をプログラム用ワード線選択電圧に設定し、
前記ツインメモリセル（ｉ）の前記第２のコントロール
ゲート及び前記ツインメモリセル（ｉ＋１）の前記第１
のコントロールゲートをプログラム用コントロールゲー
ト電圧に設定し、前記ツインメモリセル（ｉ−１）の前
記第２のコントロールゲート及び前記ツインメモリセル
（ｉ）の前記第１のコントロールゲートをオーバライド
電圧に設定し、前記ツインメモリセル（ｉ）の前記第２
の不揮発性メモリ素子及び前記ツインメモリセル（ｉ＋
１）の前記第１の不揮発性メモリ素子に共通接続される
ビット線をプログラム用ビット線電圧に設定し、前記ツ
インメモリセル（ｉ＋１）の前記第２の不揮発性メモリ
素子に接続されるビット線の電圧を０Ｖより高い電圧に
設定することを特徴とする。
のワードゲートと、第１，第２のコントロールゲートに
より制御される第１，第２の不揮発性メモリ素子とを有
するツインメモリセルが複数配列され、１本のワード線
に前記ワードゲートが接続された隣接する３つのツイン
メモリセル（ｉ−１），（ｉ），（ｉ＋１）のうち、前
記ツインメモリセル（ｉ）の前記第２の不揮発性メモリ
素子に対してデータをプログラムする方法であって、前
記ワード線をプログラム用ワード線選択電圧に設定し、
前記ツインメモリセル（ｉ）の前記第２のコントロール
ゲート及び前記ツインメモリセル（ｉ＋１）の前記第１
のコントロールゲートをプログラム用コントロールゲー
ト電圧に設定し、前記ツインメモリセル（ｉ−１）の前
記第２のコントロールゲート及び前記ツインメモリセル
（ｉ）の前記第１のコントロールゲートをオーバライド
電圧に設定し、前記ツインメモリセル（ｉ）の前記第２
の不揮発性メモリ素子及び前記ツインメモリセル（ｉ＋
１）の前記第１の不揮発性メモリ素子に共通接続される
ビット線をプログラム用ビット線電圧に設定し、前記ツ
インメモリセル（ｉ＋１）の前記第２の不揮発性メモリ
素子に接続されるビット線の電圧を０Ｖより高い電圧に
設定することを特徴とする。
【００１１】本発明の他の態様は、１つのワードゲート
と、第１，第２のコントロールゲートにより制御される
第１，第２の不揮発性メモリ素子とを有するツインメモ
リセルが複数配列され、１本のワード線に前記ワードゲ
ートが接続された隣接する３つのツインメモリセル（ｉ
−１），（ｉ），（ｉ＋１）のうち、前記ツインメモリ
セル（ｉ）の前記第１の不揮発性メモリ素子に対してデ
ータをプログラムする方法であって、前記ワード線をプ
ログラム用ワード線選択電圧に設定し、前記ツインメモ
リセル（ｉ−１）の前記第２のコントロールゲート及び
前記ツインメモリセル（ｉ）の前記第１のコントロール
ゲートをプログラム用コントロールゲート電圧に設定
し、前記ツインメモリセル（ｉ）の前記第２のコントロ
ールゲート及び前記ツインメモリセル（ｉ＋１）の前記
第１のコントロールゲートをオーバライド電圧に設定
し、前記ツインメモリセル（ｉ−１）の前記第２の不揮
発性メモリ素子及び前記ツインメモリセル（ｉ）の前記
第１の不揮発性メモリ素子に共通接続されるビット線を
プログラム用ビット線電圧に設定し、前記ツインメモリ
セル（ｉ−１）の前記第１の不揮発性メモリ素子に接続
されるビット線の電圧を０Ｖより高い電圧に設定するこ
とを特徴とする。
と、第１，第２のコントロールゲートにより制御される
第１，第２の不揮発性メモリ素子とを有するツインメモ
リセルが複数配列され、１本のワード線に前記ワードゲ
ートが接続された隣接する３つのツインメモリセル（ｉ
−１），（ｉ），（ｉ＋１）のうち、前記ツインメモリ
セル（ｉ）の前記第１の不揮発性メモリ素子に対してデ
ータをプログラムする方法であって、前記ワード線をプ
ログラム用ワード線選択電圧に設定し、前記ツインメモ
リセル（ｉ−１）の前記第２のコントロールゲート及び
前記ツインメモリセル（ｉ）の前記第１のコントロール
ゲートをプログラム用コントロールゲート電圧に設定
し、前記ツインメモリセル（ｉ）の前記第２のコントロ
ールゲート及び前記ツインメモリセル（ｉ＋１）の前記
第１のコントロールゲートをオーバライド電圧に設定
し、前記ツインメモリセル（ｉ−１）の前記第２の不揮
発性メモリ素子及び前記ツインメモリセル（ｉ）の前記
第１の不揮発性メモリ素子に共通接続されるビット線を
プログラム用ビット線電圧に設定し、前記ツインメモリ
セル（ｉ−１）の前記第１の不揮発性メモリ素子に接続
されるビット線の電圧を０Ｖより高い電圧に設定するこ
とを特徴とする。
【００１２】本発明のいずれの態様においても、データ
がプログラムされる選択セル（選択された不揮発性メモ
リ素子）と隣接する非選択のツインメモリセルのソース
・ドレイン間（ビット線間）の電位差を小さくし、非選
択のツインメモリセルでのパンチスルー電流を防止する
ことで、非選択セル（非選択の不揮発性メモリ素子）で
のディスターブを防止することができる。
がプログラムされる選択セル（選択された不揮発性メモ
リ素子）と隣接する非選択のツインメモリセルのソース
・ドレイン間（ビット線間）の電位差を小さくし、非選
択のツインメモリセルでのパンチスルー電流を防止する
ことで、非選択セル（非選択の不揮発性メモリ素子）で
のディスターブを防止することができる。
【００１３】また、ビット線に設定される０Ｖより高い
電圧としては、プログラム用ワード線選択電圧と同等以
上とすることが好ましい。こうすると、選択セルの隣の
非選択のツインメモリセルでは、ワードゲートを含むト
ランジスタ部分がオンしにくくなり、パンチスルー電流
の流れを阻害することになる。このとこによっても、選
択セルに隣接する非選択のツインメモリセルにてディス
ターブが生ずることを防止できる。
電圧としては、プログラム用ワード線選択電圧と同等以
上とすることが好ましい。こうすると、選択セルの隣の
非選択のツインメモリセルでは、ワードゲートを含むト
ランジスタ部分がオンしにくくなり、パンチスルー電流
の流れを阻害することになる。このとこによっても、選
択セルに隣接する非選択のツインメモリセルにてディス
ターブが生ずることを防止できる。
【００１４】また、本発明のいずれの態様においても、
プログラム時にビット線に流れ込む電流を定電流源によ
り制限することで、そのビット線の電圧を適切に設定し
て、プログラム動作を確実に実施することができる。
プログラム時にビット線に流れ込む電流を定電流源によ
り制限することで、そのビット線の電圧を適切に設定し
て、プログラム動作を確実に実施することができる。
【００１５】ここで、プログラム用ワード線選択電圧
は、選択されたツインメモリセルのソース・ドレイン間
に、前記定電流源にて流れる電流以上の電流を流せる程
度に高い電圧に設定することが好ましい。このようにし
ても、プログラム時にビット線に流れ込む電流は、定電
流源により一定に制限することができるので、そのビッ
ト線の電圧を適切に設定して、プログラム動作を確実に
実施することができる。
は、選択されたツインメモリセルのソース・ドレイン間
に、前記定電流源にて流れる電流以上の電流を流せる程
度に高い電圧に設定することが好ましい。このようにし
ても、プログラム時にビット線に流れ込む電流は、定電
流源により一定に制限することができるので、そのビッ
ト線の電圧を適切に設定して、プログラム動作を確実に
実施することができる。
【００１６】このように、プログラム用ワード線選択電
圧を高く設定すると、非選択セルでのディスターブが発
生し易くなるが、上述したとおり非選択セルのソース・
ドレイン間の電位差を少なくしているので、非選択セル
でのディスターブを防止できる。
圧を高く設定すると、非選択セルでのディスターブが発
生し易くなるが、上述したとおり非選択セルのソース・
ドレイン間の電位差を少なくしているので、非選択セル
でのディスターブを防止できる。
【００１７】第１，第２の不揮発性メモリ素子の各々
は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）から
なるＯＮＯ膜を電荷のトラップサイトとして有すること
ができるが、これに限らず他の構造を採用することがで
きる。
は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）から
なるＯＮＯ膜を電荷のトラップサイトとして有すること
ができるが、これに限らず他の構造を採用することがで
きる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００１９】（ツインメモリセル構造）図１は不揮発性
半導体記憶装置の一断面を示している。図１において、
１つのツインメモリセル１００は、Ｐ型ウェル１０２上
にゲート酸化膜を介して例えばポリシリコンを含む材料
から形成されるワードゲート１０４と、第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂと、第１，第２の
メモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８
Ｂとを有する。
半導体記憶装置の一断面を示している。図１において、
１つのツインメモリセル１００は、Ｐ型ウェル１０２上
にゲート酸化膜を介して例えばポリシリコンを含む材料
から形成されるワードゲート１０４と、第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂと、第１，第２の
メモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８
Ｂとを有する。
【００２０】第１，第２のコントロールゲート１０６
Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成さ
れ、ワードゲート１０４とはそれぞれ電気的に絶縁され
ている。
Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成さ
れ、ワードゲート１０４とはそれぞれ電気的に絶縁され
ている。
【００２１】第１，第２のメモリ素子１０８Ａ，１０８
Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシ
リコンにて形成される第１，第２のコントロールゲート
１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間
に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積
層することで構成される。なお、第１，第２のコントロ
ールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導
電材で構成することもできる。
Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシ
リコンにて形成される第１，第２のコントロールゲート
１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間
に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積
層することで構成される。なお、第１，第２のコントロ
ールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導
電材で構成することもできる。
【００２２】このように、１つのツインメモリセル１０
０は、スプリットゲート（第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮ
ＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２
のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つの
ワードゲート１０４を共用している。
０は、スプリットゲート（第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮ
ＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２
のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つの
ワードゲート１０４を共用している。
【００２３】この第１，第２のＭＯＮＯＳメモリ素子１
０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトと
して機能する。第１，第２のＭＯＮＯＳメモリ素子１０
８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をト
ラップすることが可能である。
０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトと
して機能する。第１，第２のＭＯＮＯＳメモリ素子１０
８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をト
ラップすることが可能である。
【００２４】図１に示すように、行方向（図１の第２の
方向Ｂ）に間隔をおいて配列された複数のワードゲート
１０４は、ポリサイドなどで形成される１本のワード線
ＷＬに共通接続されている。
方向Ｂ）に間隔をおいて配列された複数のワードゲート
１０４は、ポリサイドなどで形成される１本のワード線
ＷＬに共通接続されている。
【００２５】また、図１に示すコントロールゲート１０
６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の
方向Ａ）に沿って延び、列方向に配列される複数のツイ
ンメモリセル１００にて共用される。よって、符号１０
６Ａ，１０６Ｂをコントロールゲート線とも称する。
６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の
方向Ａ）に沿って延び、列方向に配列される複数のツイ
ンメモリセル１００にて共用される。よって、符号１０
６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００２６】ここで、［ｉ］番目のツインメモリセル１
００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋
１］番目のツインメモリセル１００［ｉ＋１］のコント
ロールゲート線１０６Ａとには、例えばワードゲート，
コントロールゲート，ワード線よりも上層の金属層で形
成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が
接続されている。
００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋
１］番目のツインメモリセル１００［ｉ＋１］のコント
ロールゲート線１０６Ａとには、例えばワードゲート，
コントロールゲート，ワード線よりも上層の金属層で形
成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が
接続されている。
【００２７】Ｐ型ウェル１０２には、［ｉ］番目のツイ
ンメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０
８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ
＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される
［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられ
ている。
ンメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０
８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ
＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される
［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられ
ている。
【００２８】これらの不純物層１１０［ｉ］，［ｉ＋
１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ
型不純物層で、列方向（図１の紙面に垂直な第１の方向
Ａ方向）に沿って延び、列方向に配列される複数のツイ
ンメモリセル１００にて共用されるビット線として機能
する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋
２］などをビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋
２］とも称する。
１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ
型不純物層で、列方向（図１の紙面に垂直な第１の方向
Ａ方向）に沿って延び、列方向に配列される複数のツイ
ンメモリセル１００にて共用されるビット線として機能
する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋
２］などをビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋
２］とも称する。
【００２９】（不揮発性半導体記憶装置の全体構成）上
述のツインメモリセル１００を用いて構成される不揮発
性半導体記憶装置の全体構成について、図２（Ａ）〜図
２（Ｅ）を参照して説明する。
述のツインメモリセル１００を用いて構成される不揮発
性半導体記憶装置の全体構成について、図２（Ａ）〜図
２（Ｅ）を参照して説明する。
【００３０】図２（Ａ）は１チップの不揮発性半導体記
憶装置の平面レイアウト図であり、メモリセルアレイ領
域２００とグローバルワード線デコーダ２０１とを有す
る。メモリセルアレイ領域２００は、例えば計６４個の
第０〜第６３のセクタ領域２１０を有する。
憶装置の平面レイアウト図であり、メモリセルアレイ領
域２００とグローバルワード線デコーダ２０１とを有す
る。メモリセルアレイ領域２００は、例えば計６４個の
第０〜第６３のセクタ領域２１０を有する。
【００３１】６４個のセクタ領域２１０は、図２（Ａ）
に示すようにメモリセルアレイ領域２００を第２の方向
（行方向）Ｂでそれぞれ分割したもので、各セクタ領域
２１０は第１の方向（列方向）Ａを長手方向とする縦長
形状を有する。データ消去の最小単位がセクタ領域２１
０であり、セクタ領域２１０内の記憶データは一括して
または時分割で消去される。
に示すようにメモリセルアレイ領域２００を第２の方向
（行方向）Ｂでそれぞれ分割したもので、各セクタ領域
２１０は第１の方向（列方向）Ａを長手方向とする縦長
形状を有する。データ消去の最小単位がセクタ領域２１
０であり、セクタ領域２１０内の記憶データは一括して
または時分割で消去される。
【００３２】メモリアレイ領域２００は、例えば４Ｋ本
のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。
ここで、本実施の形態では１本のビット線ＢＬに２つの
ＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続される
ため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を
意味する。各セクタ領域２１０の記憶容量はメモリ全体
の記憶容量の１／６４であり、（４Ｋ本のワード線Ｗ
Ｌ）×（６４本のビット線ＢＬ）×２で定義される記憶
容量を有する。
のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。
ここで、本実施の形態では１本のビット線ＢＬに２つの
ＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続される
ため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を
意味する。各セクタ領域２１０の記憶容量はメモリ全体
の記憶容量の１／６４であり、（４Ｋ本のワード線Ｗ
Ｌ）×（６４本のビット線ＢＬ）×２で定義される記憶
容量を有する。
【００３３】図２（Ｂ）は、図２（Ａ）に示す不揮発性
半導体記憶装置の隣り合う２つの第０及び第１のセクタ
領域２１０の詳細を示している。図２（Ｂ）に示すよう
に、２つのセクタ２１０の両側に、ローカルドライバ
（ローカルコントロールゲートドライバ、ローカルビッ
ト線選択ドライバ及びローカルワード線ドライバを含
む）２２０Ａ，２２０Ｂが配置されている。また、２つ
のセクタ２１０と２つのローカルドライバ２２０Ａ，２
２０Ｂの例えば上辺には、セクタ制御回路２２２が配置
されている。
半導体記憶装置の隣り合う２つの第０及び第１のセクタ
領域２１０の詳細を示している。図２（Ｂ）に示すよう
に、２つのセクタ２１０の両側に、ローカルドライバ
（ローカルコントロールゲートドライバ、ローカルビッ
ト線選択ドライバ及びローカルワード線ドライバを含
む）２２０Ａ，２２０Ｂが配置されている。また、２つ
のセクタ２１０と２つのローカルドライバ２２０Ａ，２
２０Ｂの例えば上辺には、セクタ制御回路２２２が配置
されている。
【００３４】各セクタ領域２１０は第２の方向にて分割
され、１６ビットのデータをリード・ライト可能にＩ／
Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出力
ビットに対応したメモリブロック）２１４を有してい
る。各メモリブロック２１４は、図２（Ｂ）に示すよう
に、４Ｋ（４０９６）本のワード線ＷＬを有する。
され、１６ビットのデータをリード・ライト可能にＩ／
Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出力
ビットに対応したメモリブロック）２１４を有してい
る。各メモリブロック２１４は、図２（Ｂ）に示すよう
に、４Ｋ（４０９６）本のワード線ＷＬを有する。
【００３５】図２（Ｃ）に示すように、図２（Ｂ）に示
す一つのメモリブロック２１４は、第１の方向Ａにて８
個のラージブロック２１２に分割されている。この各ラ
ージブロック２１２は、図２（Ｄ）に示すように、第１
の方向Ａにて８個のスモールブロック２１５に分割され
ている。
す一つのメモリブロック２１４は、第１の方向Ａにて８
個のラージブロック２１２に分割されている。この各ラ
ージブロック２１２は、図２（Ｄ）に示すように、第１
の方向Ａにて８個のスモールブロック２１５に分割され
ている。
【００３６】各スモールブロック２１５は、図２（Ｅ）
に示すように、６４本のワード線ＷＬを有する。
に示すように、６４本のワード線ＷＬを有する。
【００３７】（セクタ領域の詳細）図３は、図２（Ａ）
に示すセクタ領域０の詳細を示している。図３に示すス
モールメモリブロック２１６は、図４に示すように、ツ
インメモリセル１００を列方向に例えば６４個、行方向
に例えば４個配列したものである。一つのスモールメモ
リブロック２１６には、例えば４本のサブコントロール
ゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線であ
る４本のビット線ＢＬ０〜ＢＬ３と、６４本のワード線
ＷＬとが接続されている。
に示すセクタ領域０の詳細を示している。図３に示すス
モールメモリブロック２１６は、図４に示すように、ツ
インメモリセル１００を列方向に例えば６４個、行方向
に例えば４個配列したものである。一つのスモールメモ
リブロック２１６には、例えば４本のサブコントロール
ゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線であ
る４本のビット線ＢＬ０〜ＢＬ３と、６４本のワード線
ＷＬとが接続されている。
【００３８】ここで、偶数のサブコントロールゲート線
ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２
列）の複数のツインメモリセルの各々の第２のコントロ
ールゲート１０６Ｂと奇数列（第１列または第３列）の
複数のツインメモリセルの各々の第１のコントロールゲ
ート１０６Ａとが共通接続されている。同様に、奇数の
サブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇
数列（第１列または第３列）の複数のツインメモリセル
の各々の第２のコントロールゲート１０６Ｂと偶数列
（第２列または第４列）の複数のツインメモリセルの各
々の第１のコントロールゲート１０６Ａとが共通接続さ
れている。
ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２
列）の複数のツインメモリセルの各々の第２のコントロ
ールゲート１０６Ｂと奇数列（第１列または第３列）の
複数のツインメモリセルの各々の第１のコントロールゲ
ート１０６Ａとが共通接続されている。同様に、奇数の
サブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇
数列（第１列または第３列）の複数のツインメモリセル
の各々の第２のコントロールゲート１０６Ｂと偶数列
（第２列または第４列）の複数のツインメモリセルの各
々の第１のコントロールゲート１０６Ａとが共通接続さ
れている。
【００３９】図３に示すように、一つのメモリブロック
２１４内にはスモールメモリブロック２１６が列方向に
６４個配列され、１６ビットの入出力を行うために、１
６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のメモリ
ブロック２１４が行方向に配列されている。
２１４内にはスモールメモリブロック２１６が列方向に
６４個配列され、１６ビットの入出力を行うために、１
６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のメモリ
ブロック２１４が行方向に配列されている。
【００４０】行方向に配列された１６個のスモールメモ
リブロック２１６の１６本のサブコントロールゲート線
ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣ
Ｇ０に共通接続されている。同様に、１６本のサブコン
トロールゲート線ＳＣＧ１はメインコントロールゲート
線ＭＣＧ１に、１６本のサブコントロールゲート線ＳＣ
Ｇ２はメインコントロールゲート線ＭＣＧ２に、１６本
のサブコントロールゲート線ＳＣＧ３はメインコントロ
ールゲート線ＭＣＧ３にそれぞれ共通接続されている。
リブロック２１６の１６本のサブコントロールゲート線
ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣ
Ｇ０に共通接続されている。同様に、１６本のサブコン
トロールゲート線ＳＣＧ１はメインコントロールゲート
線ＭＣＧ１に、１６本のサブコントロールゲート線ＳＣ
Ｇ２はメインコントロールゲート線ＭＣＧ２に、１６本
のサブコントロールゲート線ＳＣＧ３はメインコントロ
ールゲート線ＭＣＧ３にそれぞれ共通接続されている。
【００４１】このセクタ領域０のコントロールゲート駆
動部であるＣＧドライバ３００−０〜３００−６３が設
けられている。このＣＧドライバ３００には、行方向に
延びる上述の４本のメインコントロールゲート線ＭＣＧ
０〜ＭＣＧ３が接続されている。
動部であるＣＧドライバ３００−０〜３００−６３が設
けられている。このＣＧドライバ３００には、行方向に
延びる上述の４本のメインコントロールゲート線ＭＣＧ
０〜ＭＣＧ３が接続されている。
【００４２】図５は、相隣り合うセクタ領域０とセクタ
領域１との関係を示している。セクタ領域０とセクタ領
域１とはワード線ＷＬが共用されるが、メインコントロ
ールゲート線ＭＣＧ及びメインビット線ＭＢＬはそれぞ
れ独立して設けられている。特に図５では、セクタ領域
０に対応するＣＧドライバ３００−０，３００−１と、
セクタ領域１に対応するＣＧドライバ３０１−０，３０
１−１とが示され、ＣＧドライバはセクタ領域毎に独立
して設けられている。
領域１との関係を示している。セクタ領域０とセクタ領
域１とはワード線ＷＬが共用されるが、メインコントロ
ールゲート線ＭＣＧ及びメインビット線ＭＢＬはそれぞ
れ独立して設けられている。特に図５では、セクタ領域
０に対応するＣＧドライバ３００−０，３００−１と、
セクタ領域１に対応するＣＧドライバ３０１−０，３０
１−１とが示され、ＣＧドライバはセクタ領域毎に独立
して設けられている。
【００４３】スモールメモリブロック２１６毎に配置さ
れた各ビット線ＢＬ０（不純物層）は、金属配線である
メインビット線ＭＢＬに共通接続されている。このメイ
ンビット線ＭＢＬは、列方向に配列されたスモールメモ
リブロック間で共有されている。このメインビット線Ｍ
ＢＬからスモールメモリブロック内の各ビット線ＢＬ０
に至る各経路途中には、ビット線選択ゲート２１７Ａが
配置されている。なお、偶数本目のビット線ＢＬ０，Ｂ
Ｌ２，ＢＬ４…には上述のビット線選択ゲート２１７Ａ
がそれぞれ接続されるのに対して、奇数本目のビット線
ＢＬ１，ＢＬ３，ＢＬ５…には、図５では省略されてい
るが、ビット線選択ゲート２１７Ｂが接続される（図１
０、図１５を参照のこと）。
れた各ビット線ＢＬ０（不純物層）は、金属配線である
メインビット線ＭＢＬに共通接続されている。このメイ
ンビット線ＭＢＬは、列方向に配列されたスモールメモ
リブロック間で共有されている。このメインビット線Ｍ
ＢＬからスモールメモリブロック内の各ビット線ＢＬ０
に至る各経路途中には、ビット線選択ゲート２１７Ａが
配置されている。なお、偶数本目のビット線ＢＬ０，Ｂ
Ｌ２，ＢＬ４…には上述のビット線選択ゲート２１７Ａ
がそれぞれ接続されるのに対して、奇数本目のビット線
ＢＬ１，ＢＬ３，ＢＬ５…には、図５では省略されてい
るが、ビット線選択ゲート２１７Ｂが接続される（図１
０、図１５を参照のこと）。
【００４４】隣り合う２つの第０，第１のセクタ領域２
１０内の２つのスモールブロック２１５及びその両側の
ローカルドライバ２２０Ａ，２２０Ｂの詳細を図６に示
す。図６に示すように、左側のローカルドライバ２２０
Ａには、図３及び図５に示すＣＧドライバ３００に相当
する４つのローカルコントロールゲート線ドライバＣＧ
ＤＲＶ０〜ＣＧＤＲＶ３が配置されている。同様に、右
側のローカルドライバ２２０Ｂには、図５に示すＣＧド
ライバ３０１に相当する４つのローカルコントロールゲ
ート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置され
ている。
１０内の２つのスモールブロック２１５及びその両側の
ローカルドライバ２２０Ａ，２２０Ｂの詳細を図６に示
す。図６に示すように、左側のローカルドライバ２２０
Ａには、図３及び図５に示すＣＧドライバ３００に相当
する４つのローカルコントロールゲート線ドライバＣＧ
ＤＲＶ０〜ＣＧＤＲＶ３が配置されている。同様に、右
側のローカルドライバ２２０Ｂには、図５に示すＣＧド
ライバ３０１に相当する４つのローカルコントロールゲ
ート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置され
ている。
【００４５】また、左側のローカルドライバ２２０Ａに
は、セクタ０，１内の偶数番目のワード線ＷＬ０，２，
…６２を駆動するローカルワード線ドライバＷＬＤＲＶ
０，ＷＬＤＲＶ２，…ＷＬＤＲＶ６２と、セクタ０内の
１本の冗長ワード線を駆動するＷＬＤＲＶＲ０が配置さ
れている。右側のローカルドライバ２２０Ｂには、セク
タ０，１内の奇数番目のワード線ＷＬ１，３，…６３を
駆動するローカルワード線ドライバＷＬＤＲＶ１，ＷＬ
ＤＲＶ３，…ＷＬＤＲＶ６３と、セクタ１の１本の冗長
ワード線を駆動するＷＬＤＲＶＲ１が配置されている。
は、セクタ０，１内の偶数番目のワード線ＷＬ０，２，
…６２を駆動するローカルワード線ドライバＷＬＤＲＶ
０，ＷＬＤＲＶ２，…ＷＬＤＲＶ６２と、セクタ０内の
１本の冗長ワード線を駆動するＷＬＤＲＶＲ０が配置さ
れている。右側のローカルドライバ２２０Ｂには、セク
タ０，１内の奇数番目のワード線ＷＬ１，３，…６３を
駆動するローカルワード線ドライバＷＬＤＲＶ１，ＷＬ
ＤＲＶ３，…ＷＬＤＲＶ６３と、セクタ１の１本の冗長
ワード線を駆動するＷＬＤＲＶＲ１が配置されている。
【００４６】さらに、左側のローカルドライバ２２０Ａ
には、セクタ０，１の例えば偶数番目のビット線ＢＬ
０，ＢＬ２に接続されたビット線選択ゲート２１７Ａを
駆動するローカルビット線ドライバＢＳＲＶ０が配置さ
れている。右側のローカルドライバ２２０Ｂには、セク
タ０，１の例えば奇数番目のビット線ＢＬ１，ＢＬ３に
接続されたビット線選択ゲート２１７Ｂを駆動するロー
カルビット線ドライバＢＳＲＶ１が配置されている。
には、セクタ０，１の例えば偶数番目のビット線ＢＬ
０，ＢＬ２に接続されたビット線選択ゲート２１７Ａを
駆動するローカルビット線ドライバＢＳＲＶ０が配置さ
れている。右側のローカルドライバ２２０Ｂには、セク
タ０，１の例えば奇数番目のビット線ＢＬ１，ＢＬ３に
接続されたビット線選択ゲート２１７Ｂを駆動するロー
カルビット線ドライバＢＳＲＶ１が配置されている。
【００４７】（動作説明）ここで、本実施形態の不揮発
性半導体記憶装置でのデータ読み出し、データプログラ
ム及びデータ消去動作について説明する。
性半導体記憶装置でのデータ読み出し、データプログラ
ム及びデータ消去動作について説明する。
【００４８】以下の説明において、選択ブロック（Sele
cted Block）、非選択の対向ブロック（Opposite Bloc
k）及び非選択ブロック（Unselected Block）なる用語
を用いる。これらはスモールブロック２１５の呼び名の
種類である。選択ブロックとは、図７に示すように、例
えば一対のセクタ０，１を例に挙げれば、例えばセクタ
０内にて選択された一つのスモールブロック２１５を意
味する。非選択の対向ブロックとは、セクタ０と隣接す
るセクタ１内のスモールブロック２１５であって、選択
ブロックと隣接するスモールブロック２１５を意味す
る。非選択ブロックとは、セクタ０，１内の選択ブロッ
ク及び対向ブロック以外の全てのスモールブロック２１
５を意味する（セクタ２〜６３も含む）。
cted Block）、非選択の対向ブロック（Opposite Bloc
k）及び非選択ブロック（Unselected Block）なる用語
を用いる。これらはスモールブロック２１５の呼び名の
種類である。選択ブロックとは、図７に示すように、例
えば一対のセクタ０，１を例に挙げれば、例えばセクタ
０内にて選択された一つのスモールブロック２１５を意
味する。非選択の対向ブロックとは、セクタ０と隣接す
るセクタ１内のスモールブロック２１５であって、選択
ブロックと隣接するスモールブロック２１５を意味す
る。非選択ブロックとは、セクタ０，１内の選択ブロッ
ク及び対向ブロック以外の全てのスモールブロック２１
５を意味する（セクタ２〜６３も含む）。
【００４９】また、リード時またはプログラム時の選択
ブロック内には、選択セル（Selected Cell：選択され
たツインメモリセル１００）と非選択セル（Unselected
Cell：選択されなかったツインメモリセル１００）と
がある。さらに、選択セルには、選択サイド（Selected
Side）のメモリ素子１０８Ａまたは１０８Ｂと、対向
サイド（Opposite side）のメモリ素子１０８Ｂまたは
１０８Ａとがある。
ブロック内には、選択セル（Selected Cell：選択され
たツインメモリセル１００）と非選択セル（Unselected
Cell：選択されなかったツインメモリセル１００）と
がある。さらに、選択セルには、選択サイド（Selected
Side）のメモリ素子１０８Ａまたは１０８Ｂと、対向
サイド（Opposite side）のメモリ素子１０８Ｂまたは
１０８Ａとがある。
【００５０】以上のような定義の下で、リード時、プロ
グラム時及び消去（イレーズ）時のコントロールゲート
線ＣＧ、ビット線ＢＬ及びワード線ＷＬの各電位を、下
記の表１及び表２に示す。
グラム時及び消去（イレーズ）時のコントロールゲート
線ＣＧ、ビット線ＢＬ及びワード線ＷＬの各電位を、下
記の表１及び表２に示す。
【００５１】
【表１】
【００５２】
【表２】
【００５３】以下、表１及び表２に基づいて、各モード
の動作について説明する。
の動作について説明する。
【００５４】（メモリセルからのデータ読み出し）一つ
のツインメモリセル１００は、図８に示すように、ワー
ドゲート１０４により駆動されるトランジスタＴ２と、
第１，第２のコントロールゲート１０６Ａ，１０６Ｂに
よりそれぞれ駆動されるトランジスタＴ１，Ｔ３とを直
列に接続したものと模式化することができる。
のツインメモリセル１００は、図８に示すように、ワー
ドゲート１０４により駆動されるトランジスタＴ２と、
第１，第２のコントロールゲート１０６Ａ，１０６Ｂに
よりそれぞれ駆動されるトランジスタＴ１，Ｔ３とを直
列に接続したものと模式化することができる。
【００５５】ツインメモリセル１００の動作を説明する
に際して、図９に示すように、例えばセクタ０中のある
選択ブロック（選択されたスモールブロック２１５）内
にて隣接する３つのツインメモリセル１００［ｉ−
１］，［ｉ］，［ｉ＋１］，［ｉ＋２］の各所の電位の
設定についてまず説明する。図９は、ワード線ＷＬ１に
接続されたツインメモリセル１００［ｉ］のワードゲー
ト１０４の右側のＭＯＮＯＳメモリ素子１０８Ｂ（選択
セル）からのデータをリバースモードで読み出す場合に
ついて説明する図であり、図１０はその時の選択ブロッ
クでの電圧設定を示している。
に際して、図９に示すように、例えばセクタ０中のある
選択ブロック（選択されたスモールブロック２１５）内
にて隣接する３つのツインメモリセル１００［ｉ−
１］，［ｉ］，［ｉ＋１］，［ｉ＋２］の各所の電位の
設定についてまず説明する。図９は、ワード線ＷＬ１に
接続されたツインメモリセル１００［ｉ］のワードゲー
ト１０４の右側のＭＯＮＯＳメモリ素子１０８Ｂ（選択
セル）からのデータをリバースモードで読み出す場合に
ついて説明する図であり、図１０はその時の選択ブロッ
クでの電圧設定を示している。
【００５６】この場合、ツインメモリセル１００［ｉ］
と同じ行にあるワードゲートＷＬ１に読み出し用ワード
線選択電圧としてＶｄｄ（例えば１．８Ｖ）を印加し
て、その行の各トランジスタＴ２をオンさせる。また、
ツインメモリセル１００［ｉ］の左側（対向セル）のコ
ントロールゲート１０６Ａに、サブコントロールゲート
線ＳＣＧ［ｉ］を介してオーバライド電圧（例えば３
Ｖ）を印加して、ＭＯＮＯＳメモリ素子１０８Ａに相当
するトランジスタＴ１をオンさせる。ツインメモリセル
１００［ｉ］の右側のコントロールゲート１０６Ｂの電
圧ＶCGとして、読み出し電圧Ｖｒｅａｄ（例えば１．５
Ｖ）を印加する。
と同じ行にあるワードゲートＷＬ１に読み出し用ワード
線選択電圧としてＶｄｄ（例えば１．８Ｖ）を印加し
て、その行の各トランジスタＴ２をオンさせる。また、
ツインメモリセル１００［ｉ］の左側（対向セル）のコ
ントロールゲート１０６Ａに、サブコントロールゲート
線ＳＣＧ［ｉ］を介してオーバライド電圧（例えば３
Ｖ）を印加して、ＭＯＮＯＳメモリ素子１０８Ａに相当
するトランジスタＴ１をオンさせる。ツインメモリセル
１００［ｉ］の右側のコントロールゲート１０６Ｂの電
圧ＶCGとして、読み出し電圧Ｖｒｅａｄ（例えば１．５
Ｖ）を印加する。
【００５７】このとき、ワードゲート１０４の右側のＭ
ＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積
されていたか否かで、ＭＯＮＯＳメモリ素子１０８Ｂに
相当するトランジスタＴ３の動作は以下のように分かれ
る。
ＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積
されていたか否かで、ＭＯＮＯＳメモリ素子１０８Ｂに
相当するトランジスタＴ３の動作は以下のように分かれ
る。
【００５８】図１１は、ツインメモリセル１００［ｉ］
の右側（選択セル側）のコントロールゲート１０６Ｂへ
の印加電圧と、それによって制御されるＭＯＮＯＳメモ
リ素子１０８Ｂ（選択セル）に相当するトランジスタＴ
３のソース−ドレイン間に流れる電流Ｉｄｓとの関係を
示している。
の右側（選択セル側）のコントロールゲート１０６Ｂへ
の印加電圧と、それによって制御されるＭＯＮＯＳメモ
リ素子１０８Ｂ（選択セル）に相当するトランジスタＴ
３のソース−ドレイン間に流れる電流Ｉｄｓとの関係を
示している。
【００５９】図１１に示すように、ＭＯＮＯＳメモリ素
子１０８Ｂ（選択セル）に電荷が蓄積されていない場合
には、コントロールゲート電圧ＶCGが低いしきい値電圧
Ｖｌｏｗを超えると電流Ｉｄｓが流れ始める。これに対
して、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電
荷が蓄積されている場合には、選択サイドのコントロー
ルゲート電位ＶCGが高いしきい値電圧Ｖｈｉｇｈを超え
ない限り電流Ｉｄｓが流れ始めない。
子１０８Ｂ（選択セル）に電荷が蓄積されていない場合
には、コントロールゲート電圧ＶCGが低いしきい値電圧
Ｖｌｏｗを超えると電流Ｉｄｓが流れ始める。これに対
して、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電
荷が蓄積されている場合には、選択サイドのコントロー
ルゲート電位ＶCGが高いしきい値電圧Ｖｈｉｇｈを超え
ない限り電流Ｉｄｓが流れ始めない。
【００６０】ここで、データ読み出し時に選択サイドの
コントロールゲート１０６Ｂに印加される電圧Ｖｒｅａ
ｄは、２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ
中間電圧に設定されている。
コントロールゲート１０６Ｂに印加される電圧Ｖｒｅａ
ｄは、２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ
中間電圧に設定されている。
【００６１】従って、ＭＯＮＯＳメモリ素子１０８Ｂ
（選択セル）に電荷が蓄積されていない場合には電流Ｉ
ｄｓが流れ、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セ
ル）に電荷が蓄積されている場合には電流Ｉｄｓが流れ
ないことになる。
（選択セル）に電荷が蓄積されていない場合には電流Ｉ
ｄｓが流れ、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セ
ル）に電荷が蓄積されている場合には電流Ｉｄｓが流れ
ないことになる。
【００６２】ここで、図１０に示すように、データ読み
出し時には対向セルに接続されたビット線ＢＬ［ｉ］
（不純物層１１０［ｉ］）をセンスアンプに接続し、他
のビット線ＢＬ［ｉ−１］，［ｉ＋１］，［ｉ＋２］の
電位ＶＤ［ｉ−１］，［ｉ＋１］，［ｉ＋２］を０Ｖに
それぞれ設定しておく。こうすると、ＭＯＮＯＳメモリ
素子１０８Ｂ（選択セル）に電荷が蓄積されていない場
合には電流Ｉｄｓが流れるため、オン状態のトランジス
タＴ１，Ｔ２を介して、対向サイドのビット線ＢＬ
［ｉ］に例えば２５μＡ以上の電流が流れる。これに対
し、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷
が蓄積されている場合には電流Ｉｄｓが流れないため、
トランジスタＴ１，Ｔ２がオン状態であっても、対向セ
ルに接続されたビット線ＢＬ［ｉ］に流れる電流は例え
ば１０ｎＡ未満となる。よって、対向サイドのビット線
ＢＬ［ｉ］に流れる電流をセンスアンプにて検出するこ
とで、ツインメモリセル１００［ｉ］のＭＯＮＯＳメモ
リ素子１０８Ｂ（選択セル）からのデータ読み出しが可
能となる。
出し時には対向セルに接続されたビット線ＢＬ［ｉ］
（不純物層１１０［ｉ］）をセンスアンプに接続し、他
のビット線ＢＬ［ｉ−１］，［ｉ＋１］，［ｉ＋２］の
電位ＶＤ［ｉ−１］，［ｉ＋１］，［ｉ＋２］を０Ｖに
それぞれ設定しておく。こうすると、ＭＯＮＯＳメモリ
素子１０８Ｂ（選択セル）に電荷が蓄積されていない場
合には電流Ｉｄｓが流れるため、オン状態のトランジス
タＴ１，Ｔ２を介して、対向サイドのビット線ＢＬ
［ｉ］に例えば２５μＡ以上の電流が流れる。これに対
し、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷
が蓄積されている場合には電流Ｉｄｓが流れないため、
トランジスタＴ１，Ｔ２がオン状態であっても、対向セ
ルに接続されたビット線ＢＬ［ｉ］に流れる電流は例え
ば１０ｎＡ未満となる。よって、対向サイドのビット線
ＢＬ［ｉ］に流れる電流をセンスアンプにて検出するこ
とで、ツインメモリセル１００［ｉ］のＭＯＮＯＳメモ
リ素子１０８Ｂ（選択セル）からのデータ読み出しが可
能となる。
【００６３】なお本実施の形態では、図１０に示すよう
に、ビット線ＢＬ［ｉ］，［ｉ＋２］にはビット線選択
トランジスタ（ｎ型ＭＯＳトランジスタ）２１７Ａが、
ビット線ＢＬ［ｉ−１］，［ｉ＋１］にはビット線選択
トランジスタ２１７Ｂが接続されている。
に、ビット線ＢＬ［ｉ］，［ｉ＋２］にはビット線選択
トランジスタ（ｎ型ＭＯＳトランジスタ）２１７Ａが、
ビット線ＢＬ［ｉ−１］，［ｉ＋１］にはビット線選択
トランジスタ２１７Ｂが接続されている。
【００６４】これらの選択トランジスタ２１７Ａ，１２
７Ｂはサイズの関係で電流駆動能力を高く確保すること
は困難であり、本実施の形態では例えばチャネル幅Ｗ＝
０．９μｍ、チャネル長Ｌ＝０．８μｍとなっている。
７Ｂはサイズの関係で電流駆動能力を高く確保すること
は困難であり、本実施の形態では例えばチャネル幅Ｗ＝
０．９μｍ、チャネル長Ｌ＝０．８μｍとなっている。
【００６５】センスアンプに接続されるビット線ＢＬ
［ｉ］には上述の電流を確保する必要上、ビット線選択
トランジスタ２１７Ａのゲート電圧を図示しない昇圧回
路を介して供給して、例えば４．５Ｖの電圧を供給して
いる。
［ｉ］には上述の電流を確保する必要上、ビット線選択
トランジスタ２１７Ａのゲート電圧を図示しない昇圧回
路を介して供給して、例えば４．５Ｖの電圧を供給して
いる。
【００６６】一方、図１０の選択サイドのＭＯＮＯＳメ
モリ素子１０８Ａのソース側の電圧は０Ｖに近い電圧
（数十〜百ｍＶ程度）となる。このため、ビット線選択
トランジスタ２１７Ｂのバックゲートの影響は少ないの
で、そのゲート電圧をＶｄｄに設定している。このゲー
トには４．５Ｖを供給しなくてもよいので、上述の昇圧
回路（チャージポンプ）の負荷を少なくできる。
モリ素子１０８Ａのソース側の電圧は０Ｖに近い電圧
（数十〜百ｍＶ程度）となる。このため、ビット線選択
トランジスタ２１７Ｂのバックゲートの影響は少ないの
で、そのゲート電圧をＶｄｄに設定している。このゲー
トには４．５Ｖを供給しなくてもよいので、上述の昇圧
回路（チャージポンプ）の負荷を少なくできる。
【００６７】なお、選択ブロック内の非選択セルについ
ては、表１の通りの電圧設定となる。
ては、表１の通りの電圧設定となる。
【００６８】次に、セクタ０内の選択ブロックと対向す
るセクタ１内の対向ブロック（スモールブロック２１
５）では、上述の表２の通りの電圧設定となり、その様
子を図１２に示す。図１２において、各ワード線ＷＬの
電圧、ビット線選択トランジスタのゲート電圧は、セク
タ０，１で共用されるため、図１０に示す選択ブロック
内と同じ設定となる。ビット線は全て０Ｖに設定され
る。
るセクタ１内の対向ブロック（スモールブロック２１
５）では、上述の表２の通りの電圧設定となり、その様
子を図１２に示す。図１２において、各ワード線ＷＬの
電圧、ビット線選択トランジスタのゲート電圧は、セク
タ０，１で共用されるため、図１０に示す選択ブロック
内と同じ設定となる。ビット線は全て０Ｖに設定され
る。
【００６９】選択ブロック及び対向ブロック以外であっ
て、セクタ０〜６３に存在する非選択ブロック（スモー
ルブロック２１５）では、上述の表２の通りの電圧設定
となり、その様子を図１３に示す。
て、セクタ０〜６３に存在する非選択ブロック（スモー
ルブロック２１５）では、上述の表２の通りの電圧設定
となり、その様子を図１３に示す。
【００７０】この非選択ブロックでは、ビット線選択ト
ランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線
ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設
定される。ビット線選択トランジスタ２１７Ａ，２１７
Ｂがオフしているので、ビット線ＢＬはフローティング
状態となる。
ランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線
ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設
定される。ビット線選択トランジスタ２１７Ａ，２１７
Ｂがオフしているので、ビット線ＢＬはフローティング
状態となる。
【００７１】（メモリセルのプログラミング）図１４
は、ワード線ＷＬ１に接続されたツインメモリセル１０
０［ｉ］のワードゲード１０４の右側のＭＯＮＯＳメモ
リ素子１０８Ｂ（選択セル）のデータプログラミングに
ついて説明する図であり、図１５は選択ブロック内の電
圧設定の様子を示している。このデータプログラミング
動作の前には、後述するデータ消去動作が実施されてい
る。
は、ワード線ＷＬ１に接続されたツインメモリセル１０
０［ｉ］のワードゲード１０４の右側のＭＯＮＯＳメモ
リ素子１０８Ｂ（選択セル）のデータプログラミングに
ついて説明する図であり、図１５は選択ブロック内の電
圧設定の様子を示している。このデータプログラミング
動作の前には、後述するデータ消去動作が実施されてい
る。
【００７２】図１４では、図９と同じく、サブコントロ
ールゲート線ＳＣＧ［ｉ］の電位はオーバライド電位
（例えば２．５Ｖ）とされ、サブコントロールゲート線
ＳＣＧ［ｉ−１］，［ｉ＋２］の電位は０Ｖとされてい
る。ここで、オーバライド電位とは、ツインメモリセル
１００［ｉ］の左側のＭＯＮＯＳメモリ素子１０８Ａ
（選択側の素子とは反対側の素子）のプログラムの有無
に拘わらず、ＭＯＮＯＳメモリ素子１０８Ａに相当する
トランジスタＴ１をオンさせてプログラム電流を流すた
めに必要な電位である。また、図１５の各ワードゲート
１０４の電位は、ワード線ＷＬ１により、電源電圧Ｖｄ
ｄより低い例えば１．０Ｖ程度のプログラム用ワード線
選択電圧に設定される。また、ツインメモリセル１００
［ｉ＋１］の右側のコントロールゲート１０８Ｂ（選択
セル）の電位は、サブコントロールゲート線ＳＣＧ［ｉ
＋１］を介して、プログラム用コントロールゲート電圧
である図４に示す書き込み電圧Ｖｗｒｉｔｅ（例えば
５．５Ｖ）に設定される。
ールゲート線ＳＣＧ［ｉ］の電位はオーバライド電位
（例えば２．５Ｖ）とされ、サブコントロールゲート線
ＳＣＧ［ｉ−１］，［ｉ＋２］の電位は０Ｖとされてい
る。ここで、オーバライド電位とは、ツインメモリセル
１００［ｉ］の左側のＭＯＮＯＳメモリ素子１０８Ａ
（選択側の素子とは反対側の素子）のプログラムの有無
に拘わらず、ＭＯＮＯＳメモリ素子１０８Ａに相当する
トランジスタＴ１をオンさせてプログラム電流を流すた
めに必要な電位である。また、図１５の各ワードゲート
１０４の電位は、ワード線ＷＬ１により、電源電圧Ｖｄ
ｄより低い例えば１．０Ｖ程度のプログラム用ワード線
選択電圧に設定される。また、ツインメモリセル１００
［ｉ＋１］の右側のコントロールゲート１０８Ｂ（選択
セル）の電位は、サブコントロールゲート線ＳＣＧ［ｉ
＋１］を介して、プログラム用コントロールゲート電圧
である図４に示す書き込み電圧Ｖｗｒｉｔｅ（例えば
５．５Ｖ）に設定される。
【００７３】次に、ビット線ＢＬの電圧設定について、
図１６を参照して説明する。図１６は、ビット線ＢＬに
接続されるＹパス回路４００の内部を概略的に示してい
る。
図１６を参照して説明する。図１６は、ビット線ＢＬに
接続されるＹパス回路４００の内部を概略的に示してい
る。
【００７４】このＹパス回路４００内には、ビット線Ｂ
Ｌをセンスアンプまたはビット線ドライバに接続するた
めの第１のトランジスタ４０１と、それ以外の経路に接
続するための第２のトランジスタ４０２とが設けられ
る。第１，第２のトランジスタ４０１，４０２のゲート
には相反する信号ＹＳ０，／ＹＳＯが入力される。
Ｌをセンスアンプまたはビット線ドライバに接続するた
めの第１のトランジスタ４０１と、それ以外の経路に接
続するための第２のトランジスタ４０２とが設けられ
る。第１，第２のトランジスタ４０１，４０２のゲート
には相反する信号ＹＳ０，／ＹＳＯが入力される。
【００７５】第２のトランジスタ４０２のソースには、
スイッチ４０３を介して電源電圧Ｖｄｄ（１．８Ｖ）
と、例えば５μＡの定電流を流す定電流源４０４が設け
られている。
スイッチ４０３を介して電源電圧Ｖｄｄ（１．８Ｖ）
と、例えば５μＡの定電流を流す定電流源４０４が設け
られている。
【００７６】プログラム時には、図１４及び図１５のビ
ット線ＢＬ［ｉ＋１］の電圧ＶＤ［ｉ＋１］は、図１６
の第１のトランジスタ４０１を介してビット線ドライバ
に接続されて、プログラム用ビット線電圧である例えば
５Ｖに設定される。
ット線ＢＬ［ｉ＋１］の電圧ＶＤ［ｉ＋１］は、図１６
の第１のトランジスタ４０１を介してビット線ドライバ
に接続されて、プログラム用ビット線電圧である例えば
５Ｖに設定される。
【００７７】また、ビット線ＢＬ［ｉ＋２］は、図１６
の第２のトランジスタ４０２及びスイッチ４０３を介し
てＶｄｄに設定される。
の第２のトランジスタ４０２及びスイッチ４０３を介し
てＶｄｄに設定される。
【００７８】ビット線ＢＬ［ｉ−１］，［ｉ］は共に、
図１６の第２のトランジスタ４０２及びスイッチ４０３
を介して定電流源４０４に接続される。ただし、ビット
線ＢＬ［ｉ−１］に接続されたＭＯＮＯＳセルは、その
コントロールゲート線ＣＧ［ｉ−１］が０Ｖのためオフ
しており、電流が流れないため定電流源４０４を介して
０Ｖに設定される。
図１６の第２のトランジスタ４０２及びスイッチ４０３
を介して定電流源４０４に接続される。ただし、ビット
線ＢＬ［ｉ−１］に接続されたＭＯＮＯＳセルは、その
コントロールゲート線ＣＧ［ｉ−１］が０Ｖのためオフ
しており、電流が流れないため定電流源４０４を介して
０Ｖに設定される。
【００７９】こうすると、ツインメモリセル１００
［ｉ］のトランジスタＴ１，Ｔ２がそれぞれオンして、
ビット線ＢＬ［ｉ］に向けて電流Ｉｄｓが流れる一方
で、ＭＯＮＯＳメモリ素子１０８ＢのＯＮＯ膜１０９に
はチャンネルホットエレクトロン（ＣＨＥ）がトラップ
される。こうして、ＭＯＮＯＳメモリ素子１０８Ｂのプ
ログラミング動作が実施されて、データの「０」または
「１」が書き込まれる。
［ｉ］のトランジスタＴ１，Ｔ２がそれぞれオンして、
ビット線ＢＬ［ｉ］に向けて電流Ｉｄｓが流れる一方
で、ＭＯＮＯＳメモリ素子１０８ＢのＯＮＯ膜１０９に
はチャンネルホットエレクトロン（ＣＨＥ）がトラップ
される。こうして、ＭＯＮＯＳメモリ素子１０８Ｂのプ
ログラミング動作が実施されて、データの「０」または
「１」が書き込まれる。
【００８０】ここで、プログラム用ワード線選択電圧を
約１Ｖでなく０．７７Ｖ程度に設定し、ビット線ＢＬ
［ｉ］を０Ｖとする方法もある。本実施の形態では、プ
ログラム用ワード線選択電圧を約１Ｖと上げてソース・
ドレイン間電流を増やしながらも、プログラム時にビッ
ト線ＢＬ［ｉ］に流れ込む電流を、定電流源４０４にて
制限しているので、ビット線ＢＬ［ｉ］の電圧を最適に
（０〜１Ｖの範囲で本実施形態では０．７Ｖ程度）に設
定でき、プログラム動作を最適に実施できるようにして
いる。
約１Ｖでなく０．７７Ｖ程度に設定し、ビット線ＢＬ
［ｉ］を０Ｖとする方法もある。本実施の形態では、プ
ログラム用ワード線選択電圧を約１Ｖと上げてソース・
ドレイン間電流を増やしながらも、プログラム時にビッ
ト線ＢＬ［ｉ］に流れ込む電流を、定電流源４０４にて
制限しているので、ビット線ＢＬ［ｉ］の電圧を最適に
（０〜１Ｖの範囲で本実施形態では０．７Ｖ程度）に設
定でき、プログラム動作を最適に実施できるようにして
いる。
【００８１】上述の動作上、非選択のツインメモリセル
１００［ｉ＋１］の右側の不揮発性メモリ素子１０８Ａ
のコントロールゲートにも５．５Ｖが印加される。この
とき、ツインメモリセル１００［ｉ＋１］の右側のコン
トロールゲートＣＧ［ｉ＋２］を０Ｖとしているので、
本来ツインメモリセル１００［ｉ＋１］のソース・ドレ
イン間（ビット線間）には電流が流れない。しかし、ビ
ット線ＢＬ［ｉ＋１］には５Ｖが印加されるので、ツイ
ンメモリセル１００［ｉ＋１］のソース・ドレイン間
（ビット線間）に高電界がかかると、パンチスルー電流
が流れて、ライトディスターブが生じてしまう。そこ
で、ビット線ＢＬ［ｉ＋２］の電圧を０Ｖでなく、例え
ばＶｄｄとし、ソース・ドレイン間の電位差を小さくし
て、ライトディスターブを防止している。また、ビット
線ＢＬ［ｉ＋２］の電圧を０Ｖを超える電圧、好ましく
はプログラム時のワード線選択電圧と同等以上とするこ
とで、メモリセル［ｉ＋１］のトランジスタＴ２をオン
しにくくなるため、それによってもディスターブを防止
することができる。
１００［ｉ＋１］の右側の不揮発性メモリ素子１０８Ａ
のコントロールゲートにも５．５Ｖが印加される。この
とき、ツインメモリセル１００［ｉ＋１］の右側のコン
トロールゲートＣＧ［ｉ＋２］を０Ｖとしているので、
本来ツインメモリセル１００［ｉ＋１］のソース・ドレ
イン間（ビット線間）には電流が流れない。しかし、ビ
ット線ＢＬ［ｉ＋１］には５Ｖが印加されるので、ツイ
ンメモリセル１００［ｉ＋１］のソース・ドレイン間
（ビット線間）に高電界がかかると、パンチスルー電流
が流れて、ライトディスターブが生じてしまう。そこ
で、ビット線ＢＬ［ｉ＋２］の電圧を０Ｖでなく、例え
ばＶｄｄとし、ソース・ドレイン間の電位差を小さくし
て、ライトディスターブを防止している。また、ビット
線ＢＬ［ｉ＋２］の電圧を０Ｖを超える電圧、好ましく
はプログラム時のワード線選択電圧と同等以上とするこ
とで、メモリセル［ｉ＋１］のトランジスタＴ２をオン
しにくくなるため、それによってもディスターブを防止
することができる。
【００８２】また、ビット線ＢＬ［ｉ＋１］に５Ｖを供
給する必要があるため、ビット線選択トランジスタ２１
７Ｂのゲートには、８Ｖを印加している。一方、ビット
線選択トランジスタ２１７Ａのゲートにも同じく８Ｖを
印加した。ビット線ＢＬ［ｉ＋２］に上述した理由でＶ
ｄｄに設定する必要上、トランジスタ２１７Ａのゲート
にもＶｄｄより高い電圧を印加する必要があるため、ト
ランジスタ２１７Ｂのゲート電圧と同じ８Ｖを使用し
た。なお、ビット線選択トランジスタ２１７Ａのゲート
電圧は、Ｖｄｄ＋Ｖｔｈより高ければよい。
給する必要があるため、ビット線選択トランジスタ２１
７Ｂのゲートには、８Ｖを印加している。一方、ビット
線選択トランジスタ２１７Ａのゲートにも同じく８Ｖを
印加した。ビット線ＢＬ［ｉ＋２］に上述した理由でＶ
ｄｄに設定する必要上、トランジスタ２１７Ａのゲート
にもＶｄｄより高い電圧を印加する必要があるため、ト
ランジスタ２１７Ｂのゲート電圧と同じ８Ｖを使用し
た。なお、ビット線選択トランジスタ２１７Ａのゲート
電圧は、Ｖｄｄ＋Ｖｔｈより高ければよい。
【００８３】なお、選択ブロック内の非選択セルについ
ては、表１の通りの電圧設定となる。
ては、表１の通りの電圧設定となる。
【００８４】次に、セクタ０内の選択ブロックと対向す
るセクタ１内の対向ブロック（スモールブロック２１
５）では、上述の表２の通りの電圧設定となり、その様
子を図１７に示す。図１７において、各ワード線ＷＬの
電圧、ビット線選択トランジスタのゲート電圧は、セク
タ０，１で共用されるため、図１４に示す選択ブロック
内と同じ設定となる。ビット線は全て０Ｖに設定され
る。
るセクタ１内の対向ブロック（スモールブロック２１
５）では、上述の表２の通りの電圧設定となり、その様
子を図１７に示す。図１７において、各ワード線ＷＬの
電圧、ビット線選択トランジスタのゲート電圧は、セク
タ０，１で共用されるため、図１４に示す選択ブロック
内と同じ設定となる。ビット線は全て０Ｖに設定され
る。
【００８５】選択ブロック及び対向ブロック以外であっ
て、セクタ０〜６３に存在する非選択ブロック（スモー
ルブロック２１５）では、上述の表２の通りの電圧設定
となり、その様子を図１８に示す。
て、セクタ０〜６３に存在する非選択ブロック（スモー
ルブロック２１５）では、上述の表２の通りの電圧設定
となり、その様子を図１８に示す。
【００８６】この非選択ブロックでは、ビット線選択ト
ランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線
ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設
定される。ビット線選択トランジスタ２１７Ａ，２１７
Ｂがオフしているので、ビット線ＢＬはフローティング
状態となる。
ランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線
ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設
定される。ビット線選択トランジスタ２１７Ａ，２１７
Ｂがオフしているので、ビット線ＢＬはフローティング
状態となる。
【００８７】ツインメモリセル１００［ｉ］の左側のＭ
ＯＮＯＳメモリ素子１０８Ａをプログラムするには、ツ
インメモリセル１００［ｉ−１］，［ｉ］，［ｉ＋１］
の各所の電位を、図１９に示すように設定すればよい。
ＯＮＯＳメモリ素子１０８Ａをプログラムするには、ツ
インメモリセル１００［ｉ−１］，［ｉ］，［ｉ＋１］
の各所の電位を、図１９に示すように設定すればよい。
【００８８】（メモリセルのデータ消去）図２０は、セ
クタ０内の全メモリセルを一括してデータ消去するため
の概略説明図であり、図２１にそのセクタ０の一部のメ
モリセルに対する設定電圧の様子が図示されている。
クタ０内の全メモリセルを一括してデータ消去するため
の概略説明図であり、図２１にそのセクタ０の一部のメ
モリセルに対する設定電圧の様子が図示されている。
【００８９】図２０では、各ワードゲート１０４の電位
は、ワード線ＷＬによって０Ｖに設定され、サブコント
ロールゲート線ＳＣＧ［ｉ−１］，［ｉ］，［ｉ＋
１］，［ｉ＋２］によって、コントロールゲート１０６
Ａ，１０６Ｂの電位は例えば−１〜−３Ｖ程度の消去用
コントロールゲート線電圧に設定される。さらに、ビッ
ト線ＢＬ［ｉ−１］，［ｉ］，［ｉ＋１］，［ｉ＋２］
の各電位は、ビット線選択トランジスタ２１７Ａ，２１
７Ｂ，ビット線ドライバにより例えば４．５〜５Ｖの消
去用ビット線電圧に設定される。
は、ワード線ＷＬによって０Ｖに設定され、サブコント
ロールゲート線ＳＣＧ［ｉ−１］，［ｉ］，［ｉ＋
１］，［ｉ＋２］によって、コントロールゲート１０６
Ａ，１０６Ｂの電位は例えば−１〜−３Ｖ程度の消去用
コントロールゲート線電圧に設定される。さらに、ビッ
ト線ＢＬ［ｉ−１］，［ｉ］，［ｉ＋１］，［ｉ＋２］
の各電位は、ビット線選択トランジスタ２１７Ａ，２１
７Ｂ，ビット線ドライバにより例えば４．５〜５Ｖの消
去用ビット線電圧に設定される。
【００９０】こうすると、各ＭＯＮＯＳメモリ素子１０
８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた
電子は、コントロールゲートに印加された消去用コント
ロールゲート電圧と、ビット線に印加された消去用ビッ
ト線電圧とで形成される電界により、トンネル効果によ
り抜かれて消去される。これにより、複数のツインメモ
リセルにて同時にデータ消去が可能となる。なお、消去
動作としては、上述のものとは異なり、ビットとなる不
純物層の表面のバンド−バンドトンネリングによりホッ
トホールを形成し、蓄えられていたエレクトロンを消去
するものであっても良い。
８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた
電子は、コントロールゲートに印加された消去用コント
ロールゲート電圧と、ビット線に印加された消去用ビッ
ト線電圧とで形成される電界により、トンネル効果によ
り抜かれて消去される。これにより、複数のツインメモ
リセルにて同時にデータ消去が可能となる。なお、消去
動作としては、上述のものとは異なり、ビットとなる不
純物層の表面のバンド−バンドトンネリングによりホッ
トホールを形成し、蓄えられていたエレクトロンを消去
するものであっても良い。
【００９１】また、セクタ内を一括してデータ消去する
ものに限らず、時分割でデータ消去しても良い。
ものに限らず、時分割でデータ消去しても良い。
【００９２】次に、セクタ０内の選択ブロックと対向す
るセクタ１内の対向ブロック（スモールブロック２１
５）では、上述の表２の通りの電圧設定となり、その様
子を図２２に示す。図２２において、各ワード線ＷＬの
電圧、ビット線選択トランジスタのゲート電圧は、セク
タ０，１で共用されるため、図１８に示す選択ブロック
内と同じ設定となる。ビット線は全て０Ｖに設定され
る。この対向ブロック内の各セルでは、コントロールゲ
ート線ＣＧとビット線ＢＬとが共に０Ｖであるので、デ
ィスターブが生ずることはない。
るセクタ１内の対向ブロック（スモールブロック２１
５）では、上述の表２の通りの電圧設定となり、その様
子を図２２に示す。図２２において、各ワード線ＷＬの
電圧、ビット線選択トランジスタのゲート電圧は、セク
タ０，１で共用されるため、図１８に示す選択ブロック
内と同じ設定となる。ビット線は全て０Ｖに設定され
る。この対向ブロック内の各セルでは、コントロールゲ
ート線ＣＧとビット線ＢＬとが共に０Ｖであるので、デ
ィスターブが生ずることはない。
【００９３】選択ブロック及び対向ブロック以外であっ
て、セクタ０〜６３に存在する非選択ブロック（スモー
ルブロック２１５）では、上述の表２の通りの電圧設定
となり、その様子を図２３に示す。
て、セクタ０〜６３に存在する非選択ブロック（スモー
ルブロック２１５）では、上述の表２の通りの電圧設定
となり、その様子を図２３に示す。
【００９４】この非選択ブロックでは、ビット線選択ト
ランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線
ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設
定される。ビット線選択トランジスタ２１７Ａ，２１７
Ｂがオフしているので、ビット線ＢＬはフローティング
状態となる。ただし、ビット線ＢＬの電圧はほとんど０
Ｖに近い電圧であるので、この非選択ブロック内のセル
でもディスターブが生ずるとこはない。
ランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線
ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設
定される。ビット線選択トランジスタ２１７Ａ，２１７
Ｂがオフしているので、ビット線ＢＬはフローティング
状態となる。ただし、ビット線ＢＬの電圧はほとんど０
Ｖに近い電圧であるので、この非選択ブロック内のセル
でもディスターブが生ずるとこはない。
【００９５】なお、本発明は上述した実施の形態に限定
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
【００９６】例えば、不揮発性メモリ素子１０８Ａ，１
０８Ｂの構造については、ＭＯＮＯＳ構造に限定される
ものではない。１つのワードゲート１０４と第１，第２
のコントロールゲート１０６Ａ，１０６Ｂにより、２箇
所にて独立して電荷をトラップできる他の種々のツイン
メモリセルを用いた不揮発性半導体記憶装置に、本発明
を適用することができる。
０８Ｂの構造については、ＭＯＮＯＳ構造に限定される
ものではない。１つのワードゲート１０４と第１，第２
のコントロールゲート１０６Ａ，１０６Ｂにより、２箇
所にて独立して電荷をトラップできる他の種々のツイン
メモリセルを用いた不揮発性半導体記憶装置に、本発明
を適用することができる。
【００９７】また、上述の実施形態では、セクタ領域の
分割数、ラージブロック、スモールブロックの分割数及
びスモールメモリブロック内のメモリセル数については
一例であり、他の種々の変形実施が可能である。ちなみ
に、ラージブロックの分割数を８としたのはメタル配線
ピッチの制約から決められた。もしメタル配線ピッチを
狭く出来れば、分割数をさらに増やすことができる。例
えば１６分割にすれば、１本のコントロールゲート線の
負荷容量（ゲート容量）はさらに減るので、より高速駆
動が可能となる。ただし、１６分割とするとメインコン
トロールゲート線の数が増えるので、ライン＆スペース
を狭くするか、面積を増大させるしかない。また、コン
トロールゲートドライバの数も増えるので、その分面積
が増大する。
分割数、ラージブロック、スモールブロックの分割数及
びスモールメモリブロック内のメモリセル数については
一例であり、他の種々の変形実施が可能である。ちなみ
に、ラージブロックの分割数を８としたのはメタル配線
ピッチの制約から決められた。もしメタル配線ピッチを
狭く出来れば、分割数をさらに増やすことができる。例
えば１６分割にすれば、１本のコントロールゲート線の
負荷容量（ゲート容量）はさらに減るので、より高速駆
動が可能となる。ただし、１６分割とするとメインコン
トロールゲート線の数が増えるので、ライン＆スペース
を狭くするか、面積を増大させるしかない。また、コン
トロールゲートドライバの数も増えるので、その分面積
が増大する。
【図１】本発明の一実施の形態に係る不揮発性半導体記
憶装置に用いられるメモリセルの断面図である。
憶装置に用いられるメモリセルの断面図である。
【図２】図２（Ａ）は図１に示す不揮発性半導体記憶装
置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中
の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）
中の一つのメモリブロックの平面図、図２（Ｄ）は図２
（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）
は図２（Ｄ）中の一つのスモールブロックの平面図であ
る。
置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中
の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）
中の一つのメモリブロックの平面図、図２（Ｄ）は図２
（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）
は図２（Ｄ）中の一つのスモールブロックの平面図であ
る。
【図３】図２（Ｂ）に示す一つのセクタ領域の多数のス
モールメモリブロックとその配線とを説明するための概
略説明図である。
モールメモリブロックとその配線とを説明するための概
略説明図である。
【図４】図３に示すスモールメモリブロックの回路図で
ある。
ある。
【図５】図３に示すスモールメモリブロックとコントロ
ールゲートドライバとの関係を示す回路図である。
ールゲートドライバとの関係を示す回路図である。
【図６】隣接する２セクタ中の２つのメモリブロックと
ローカルドライバとの関係を示す概略説明図である。
ローカルドライバとの関係を示す概略説明図である。
【図７】選択ブロック、それと対向する非選択の対向ブ
ロック、及びその他の非選択ブロックを示す概略説明図
である。
ロック、及びその他の非選択ブロックを示す概略説明図
である。
【図８】図１に示すメモリセルの等価回路図である。
【図９】図１に示す不揮発性半導体記憶装置でのデータ
読み出し動作を説明するための概略説明図である。
読み出し動作を説明するための概略説明図である。
【図１０】データ読み出し時での選択ブロック内の電圧
設定を説明するための概略説明図である。
設定を説明するための概略説明図である。
【図１１】図１に示すメモリセルでのコントロールゲー
ト電圧ＶCGとソース−ドレイン電流Ｉｄｓとの関係を示
す特性図である。
ト電圧ＶCGとソース−ドレイン電流Ｉｄｓとの関係を示
す特性図である。
【図１２】データ読み出し時での非選択の対向ブロック
内の電圧設定を説明するための概略説明図である。
内の電圧設定を説明するための概略説明図である。
【図１３】データ読み出し時での対向ブロック以外の非
選択ブロック内の電圧設定を説明するための概略説明図
である。
選択ブロック内の電圧設定を説明するための概略説明図
である。
【図１４】図１に示す不揮発性半導体記憶装置でのデー
タ書き込み（プログラム）動作を説明するための概略説
明図である。
タ書き込み（プログラム）動作を説明するための概略説
明図である。
【図１５】データプログラム時での選択ブロック内の電
圧設定を説明するための概略説明図である。
圧設定を説明するための概略説明図である。
【図１６】ビット線に接続されるＹパス回路を概略的に
示す回路図である。
示す回路図である。
【図１７】データプログラム時での非選択の対向ブロッ
ク内の電圧設定を説明するための概略説明図である。
ク内の電圧設定を説明するための概略説明図である。
【図１８】データプログラム時での対向ブロック以外の
非選択ブロック内の電圧設定を説明するための概略説明
図である。
非選択ブロック内の電圧設定を説明するための概略説明
図である。
【図１９】図１５とは異なる選択サイドのメモリ素子に
対するデータプログラム時での選択ブロック内の電圧設
定を説明するための概略説明図である。
対するデータプログラム時での選択ブロック内の電圧設
定を説明するための概略説明図である。
【図２０】図１に示す不揮発性半導体記憶装置でのデー
タ消去動作を説明するための概略説明図である。
タ消去動作を説明するための概略説明図である。
【図２１】データ消去時での選択ブロック内の電圧設定
を説明するための概略説明図である。
を説明するための概略説明図である。
【図２２】データ消去時での非選択の対向ブロック内の
電圧設定を説明するための概略説明図である。
電圧設定を説明するための概略説明図である。
【図２３】データ消去時での対向ブロック以外の非選択
ブロック内の電圧設定を説明するための概略説明図であ
る。
ブロック内の電圧設定を説明するための概略説明図であ
る。
【符号の説明】 １００ ツインメモリセル １０２ Ｐ型ウェル １０４ ワードゲート １０６Ａ，１０６Ｂ コントロールゲート（線） １０８Ａ，１０８Ｂ 不揮発性メモリ素子（ＭＯＮＯＳ
メモリ素子） １０９ ＯＮＯ膜 １１０ 不純物層（ビット線） ２００ メモリセルアレイ領域 ２０１ グローバルワード線デコーダ ２１０ セクタ領域 ２１２ ラージブロック ２１４ メモリブロック ２１５ スモールブロック ２１６ スモールメモリブロック ２１７Ａ，２１７Ｂ ビット線選択トランジスタ ２２０Ａ，２２０Ｂ ローカルドライバ ３００，３０１ ＣＧ（コントロールゲート）ドライバ ４００ Ｙパス回路 ４０１ 第１のトランジスタ ４０２ 第２のトランジスタ ４０３ スイッチ ４０４ 定電流源 ＷＬ ワード線 ＢＬ ビット線（不純物層） ＭＢＬ メインビット線 ＳＣＧ サブコントロールゲート線 ＭＣＧ メインコントロールゲート線
メモリ素子） １０９ ＯＮＯ膜 １１０ 不純物層（ビット線） ２００ メモリセルアレイ領域 ２０１ グローバルワード線デコーダ ２１０ セクタ領域 ２１２ ラージブロック ２１４ メモリブロック ２１５ スモールブロック ２１６ スモールメモリブロック ２１７Ａ，２１７Ｂ ビット線選択トランジスタ ２２０Ａ，２２０Ｂ ローカルドライバ ３００，３０１ ＣＧ（コントロールゲート）ドライバ ４００ Ｙパス回路 ４０１ 第１のトランジスタ ４０２ 第２のトランジスタ ４０３ スイッチ ４０４ 定電流源 ＷＬ ワード線 ＢＬ ビット線（不純物層） ＭＢＬ メインビット線 ＳＣＧ サブコントロールゲート線 ＭＣＧ メインコントロールゲート線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金井 正博 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 亀井 輝彦 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 5B025 AA07 AB01 AC02 AD03 AD04 AD09 AE08
Claims (8)
- 【請求項１】 １つのワードゲートと、第１，第２のコ
ントロールゲートにより制御される第１，第２の不揮発
性メモリ素子とを有するツインメモリセルが複数配列さ
れ、１本のワード線に前記ワードゲートが接続された隣
接する３つのツインメモリセル（ｉ−１），（ｉ），
（ｉ＋１）のうち、前記ツインメモリセル（ｉ）の前記
第２の不揮発性メモリ素子に対してデータをプログラム
する方法であって、 前記ワード線をプログラム用ワード線選択電圧に設定
し、 前記ツインメモリセル（ｉ）の前記第２のコントロール
ゲート及び前記ツインメモリセル（ｉ＋１）の前記第１
のコントロールゲートをプログラム用コントロールゲー
ト電圧に設定し、 前記ツインメモリセル（ｉ−１）の前記第２のコントロ
ールゲート及び前記ツインメモリセル（ｉ）の前記第１
のコントロールゲートをオーバライド電圧に設定し、 前記ツインメモリセル（ｉ）の前記第２の不揮発性メモ
リ素子及び前記ツインメモリセル（ｉ＋１）の前記第１
の不揮発性メモリ素子に共通接続されるビット線をプロ
グラム用ビット線電圧に設定し、 前記ツインメモリセル（ｉ＋１）の前記第２の不揮発性
メモリ素子に接続されるビット線の電圧を０Ｖより高い
電圧に設定することを特徴とする不揮発性半導体記憶装
置のプログラム方法。 - 【請求項２】 請求項１において、 前記ツインメモリセル（ｉ＋１）の前記第２の不揮発性
メモリ素子に接続されるビット線の電圧を、前記プログ
ラム用ワード線選択電圧と同等以上に設定したことを特
徴とする不揮発性半導体記憶装置のプログラム方法。 - 【請求項３】 請求項１または２において、 前記ツインメモリセル（ｉ−１）の前記第２の不揮発性
メモリ素子及び前記ツインメモリセル（ｉ）の前記第１
の不揮発性メモリ素子に共通接続されるビット線を、定
電流源に接続したことを特徴とする不揮発性半導体記憶
装置のプログラム方法。 - 【請求項４】 １つのワードゲートと、第１，第２のコ
ントロールゲートにより制御される第１，第２の不揮発
性メモリ素子とを有するツインメモリセルが複数配列さ
れ、１本のワード線に前記ワードゲートが接続された隣
接する３つのツインメモリセル（ｉ−１），（ｉ），
（ｉ＋１）のうち、前記ツインメモリセル（ｉ）の前記
第１の不揮発性メモリ素子に対してデータをプログラム
する方法であって、 前記ワード線をプログラム用ワード線選択電圧に設定
し、 前記ツインメモリセル（ｉ−１）の前記第２のコントロ
ールゲート及び前記ツインメモリセル（ｉ）の前記第１
のコントロールゲートをプログラム用コントロールゲー
ト電圧に設定し、 前記ツインメモリセル（ｉ）の前記第２のコントロール
ゲート及び前記ツインメモリセル（ｉ＋１）の前記第１
のコントロールゲートをオーバライド電圧に設定し、 前記ツインメモリセル（ｉ−１）の前記第２の不揮発性
メモリ素子及び前記ツインメモリセル（ｉ）の前記第１
の不揮発性メモリ素子に共通接続されるビット線をプロ
グラム用ビット線電圧に設定し、前記ツインメモリセル
（ｉ−１）の前記第１の不揮発性メモリ素子に接続され
るビット線の電圧を０Ｖより高い電圧に設定することを
特徴とする不揮発性半導体記憶装置のプログラム方法。 - 【請求項５】 請求項４において、 前記ツインメモリセル（ｉ−１）の前記第１の不揮発性
メモリ素子に接続されるビット線の電圧を、前記プログ
ラム用ワード線選択電圧と同等以上に設定したことを特
徴とする不揮発性半導体記憶装置のプログラム方法。 - 【請求項６】 請求項４または５において、 前記ツインメモリセル（ｉ）の前記第２の不揮発性メモ
リ素子及び前記ツインメモリセル（ｉ＋１）の前記第１
の不揮発性メモリ素子に共通接続されるビット線を、定
電流源に接続したことを特徴とする不揮発性半導体記憶
装置のプログラム方法。 - 【請求項７】 請求項３または６において、 前記プログラム用ワード線選択電圧は、プログラムされ
る前記不揮発性メモの素子を含む前記ツインメモリセル
のソース・ドレイン間に、前記定電流源にて流れる電流
以上の電流を流せる程度に高い電圧に設定されることを
特徴とする不揮発性半導体記憶装置のプログラム方法。 - 【請求項８】 請求項１乃至７のいずれかにおいて、 前記第１，第２の不揮発性メモリ素子の各々は、酸化膜
（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ
膜を電荷のトラップサイトとして有し、前記トラップサ
イトにデータをプログラムすることを特徴とする不揮発
性半導体記憶装置のプログラム方法。
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|---|---|---|---|
| JP2001137165A JP4715024B2 (ja) | 2001-05-08 | 2001-05-08 | 不揮発性半導体記憶装置のプログラム方法 |
| US09/955,160 US6587381B2 (en) | 2001-05-08 | 2001-09-19 | Programming method for non-volatile semiconductor memory device |
| AT02002973T ATE267447T1 (de) | 2001-05-08 | 2002-02-11 | Programmierverfahren für einen nichtflüchtigen halbleiterspeicher |
| EP02002973A EP1256960B1 (en) | 2001-05-08 | 2002-02-11 | Programming method for non-volatile semiconductor memory device |
| DE60200498T DE60200498T2 (de) | 2001-05-08 | 2002-02-11 | Programmierverfahren für einen nichtflüchtigen Halbleiterspeicher |
| KR10-2002-0024959A KR100446402B1 (ko) | 2001-05-08 | 2002-05-07 | 불휘발성 반도체 기억 장치의 프로그램 방법 |
| CNB021190542A CN1228786C (zh) | 2001-05-08 | 2002-05-08 | 非易失性半导体存储器的编程方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
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Publications (3)
| Publication Number | Publication Date |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010192021A (ja) * | 2009-02-17 | 2010-09-02 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3640175B2 (ja) * | 2001-04-13 | 2005-04-20 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP2002334588A (ja) * | 2001-05-11 | 2002-11-22 | Seiko Epson Corp | 不揮発性半導体記憶装置のプログラム方法 |
| JP3716914B2 (ja) | 2001-05-31 | 2005-11-16 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3659205B2 (ja) * | 2001-08-30 | 2005-06-15 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置及びその駆動方法 |
| JP3843869B2 (ja) * | 2002-03-15 | 2006-11-08 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3821032B2 (ja) * | 2002-03-20 | 2006-09-13 | セイコーエプソン株式会社 | ファイルストレージ型不揮発性半導体記憶装置 |
| JP3815381B2 (ja) * | 2002-06-06 | 2006-08-30 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置およびその駆動方法 |
| JP3867624B2 (ja) | 2002-06-06 | 2007-01-10 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置およびその駆動方法 |
| JP3871049B2 (ja) * | 2002-12-10 | 2007-01-24 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP2004199738A (ja) * | 2002-12-16 | 2004-07-15 | Seiko Epson Corp | 不揮発性記憶装置 |
| JP3985689B2 (ja) * | 2003-02-21 | 2007-10-03 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3873908B2 (ja) | 2003-02-28 | 2007-01-31 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2004265508A (ja) * | 2003-02-28 | 2004-09-24 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP3786095B2 (ja) * | 2003-02-28 | 2006-06-14 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3767588B2 (ja) * | 2003-08-29 | 2006-04-19 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置及びその制御方法 |
| JP4196191B2 (ja) * | 2003-09-09 | 2008-12-17 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置及びその制御方法 |
| US7307882B2 (en) * | 2005-06-29 | 2007-12-11 | Macronix International Co., Ltd. | Non-volatile memory |
| US7233528B2 (en) * | 2005-07-25 | 2007-06-19 | Atmel Corporation | Reduction of programming time in electrically programmable devices |
| TWI265626B (en) * | 2005-08-19 | 2006-11-01 | Powerchip Semiconductor Corp | Non-volatile memory and manufacturing method and operating method thereof |
| US7366013B2 (en) * | 2005-12-09 | 2008-04-29 | Micron Technology, Inc. | Single level cell programming in a multiple level cell non-volatile memory device |
| US7349254B2 (en) * | 2006-05-31 | 2008-03-25 | Qimonda Flash Gmbh & Co. Kg | Charge-trapping memory device and methods for its manufacturing and operation |
| KR101320519B1 (ko) * | 2006-07-27 | 2013-10-23 | 삼성전자주식회사 | 패스 트랜지스터를 갖는 비휘발성 메모리 소자 및 그 동작방법 |
| CN101373636B (zh) * | 2007-08-20 | 2010-12-22 | 中芯国际集成电路制造(上海)有限公司 | 防止存储器阵列产生位线干扰的方法 |
| US7672163B2 (en) * | 2007-09-14 | 2010-03-02 | Sandisk Corporation | Control gate line architecture |
| KR101849176B1 (ko) | 2012-01-06 | 2018-04-17 | 삼성전자주식회사 | 2-트랜지스터 플래시 메모리 및 2-트랜지스터 플래시 메모리의 프로그램 방법 |
| US20170006161A9 (en) * | 2013-03-15 | 2017-01-05 | Genesys Telecommunications Laboratories, Inc. | Intelligent automated agent for a contact center |
| KR102083826B1 (ko) * | 2013-05-13 | 2020-03-03 | 주식회사 실리콘웍스 | 표시 장치의 가비지 프로세싱 회로 |
| US10074438B2 (en) | 2016-06-10 | 2018-09-11 | Cypress Semiconductor Corporation | Methods and devices for reducing program disturb in non-volatile memory cell arrays |
| US9997253B1 (en) | 2016-12-08 | 2018-06-12 | Cypress Semiconductor Corporation | Non-volatile memory array with memory gate line and source line scrambling |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177797A (ja) * | 1985-10-15 | 1987-08-04 | テキサス インスツルメンツ インコ−ポレイテツド | 電気的にプログラム可能な半導体メモリ装置とアレ−のプログラミング電流を制御する方法 |
| US5851881A (en) * | 1997-10-06 | 1998-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making monos flash memory for multi-level logic |
| JPH118324A (ja) * | 1997-04-23 | 1999-01-12 | Sanyo Electric Co Ltd | トランジスタ、トランジスタアレイおよび不揮発性半導体メモリ |
| JPH1131393A (ja) * | 1997-05-15 | 1999-02-02 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置 |
| JP2001156275A (ja) * | 1999-09-17 | 2001-06-08 | Hitachi Ltd | 半導体集積回路 |
| JP2001357681A (ja) * | 2000-06-12 | 2001-12-26 | Sony Corp | 半導体記憶装置およびその駆動方法 |
| US20020131304A1 (en) * | 2001-03-15 | 2002-09-19 | Halo Lsi, Inc. | Twin monos memory cell usage for wide program |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3720358B2 (ja) * | 1991-08-29 | 2005-11-24 | ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド | 自己整列デュアルビット分割ゲートフラッシュｅｅｐｒｏｍセル |
| JPH07161851A (ja) | 1993-12-10 | 1995-06-23 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| US5408115A (en) | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| US5422504A (en) | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| US5440158A (en) * | 1994-07-05 | 1995-08-08 | Taiwan Semiconductor Manufacturing Company Ltd. | Electrically programmable memory device with improved dual floating gates |
| US5969383A (en) | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| JP2978477B1 (ja) | 1998-06-12 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| JP3973819B2 (ja) | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US6133098A (en) * | 1999-05-17 | 2000-10-17 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic flash memory |
| US6151248A (en) * | 1999-06-30 | 2000-11-21 | Sandisk Corporation | Dual floating gate EEPROM cell array with steering gates shared by adjacent cells |
| US6255166B1 (en) | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
| US6177318B1 (en) | 1999-10-18 | 2001-01-23 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate monos transistor |
| US6248633B1 (en) | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
| JP2001357682A (ja) | 2000-06-12 | 2001-12-26 | Sony Corp | メモリシステムおよびそのプログラム方法 |
| DE60133619T2 (de) | 2000-12-05 | 2009-06-10 | Halo Lsi Design And Device Technology Inc. | Programmier- und Löschverfahren in Zwilling-MONOS-Zellenspeichern |
-
2001
- 2001-05-08 JP JP2001137165A patent/JP4715024B2/ja not_active Expired - Fee Related
- 2001-09-19 US US09/955,160 patent/US6587381B2/en not_active Expired - Fee Related
-
2002
- 2002-02-11 DE DE60200498T patent/DE60200498T2/de not_active Expired - Lifetime
- 2002-02-11 AT AT02002973T patent/ATE267447T1/de not_active IP Right Cessation
- 2002-02-11 EP EP02002973A patent/EP1256960B1/en not_active Expired - Lifetime
- 2002-05-07 KR KR10-2002-0024959A patent/KR100446402B1/ko not_active IP Right Cessation
- 2002-05-08 CN CNB021190542A patent/CN1228786C/zh not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177797A (ja) * | 1985-10-15 | 1987-08-04 | テキサス インスツルメンツ インコ−ポレイテツド | 電気的にプログラム可能な半導体メモリ装置とアレ−のプログラミング電流を制御する方法 |
| JPH118324A (ja) * | 1997-04-23 | 1999-01-12 | Sanyo Electric Co Ltd | トランジスタ、トランジスタアレイおよび不揮発性半導体メモリ |
| JPH1131393A (ja) * | 1997-05-15 | 1999-02-02 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置 |
| US5851881A (en) * | 1997-10-06 | 1998-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making monos flash memory for multi-level logic |
| JP2001156275A (ja) * | 1999-09-17 | 2001-06-08 | Hitachi Ltd | 半導体集積回路 |
| JP2001357681A (ja) * | 2000-06-12 | 2001-12-26 | Sony Corp | 半導体記憶装置およびその駆動方法 |
| US20020131304A1 (en) * | 2001-03-15 | 2002-09-19 | Halo Lsi, Inc. | Twin monos memory cell usage for wide program |
Cited By (1)
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