CN1228786C - 非易失性半导体存储器的编程方法 - Google Patents

非易失性半导体存储器的编程方法 Download PDF

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Abstract

本发明的课题是在选择单元的编程时防止与其邻接的非选择单元中的干扰。本发明是对于双存储单元(i)的存储元件108B进行数据编程的方法。将字线WL1的电压设定为编程用字线选择电压(1V)，将控制栅[i+1]的电压设定为编程用控制栅电压(5.5V)，将控制栅CG[i]的电压设定为过载电压(2.5V)。将位线BL[i+1]的电压设定为编程用位线电压(5V)，将位线BL[i+2]的电压不设定为0V，而是设定为Vdd。

Description

非易失性半导体存储器的编程方法
技术领域
本发明涉及由具备1个字栅和被2个控制栅控制的2个非易失性存储元件的双存储单元构成的非易失性半导体存储器的编程方法。
背景技术
作为非易失性半导体装置，已知有沟道与栅之间的栅绝缘层由氧化硅膜、氮化硅膜和氧化硅膜的层叠体构成、电荷被俘获在氮化硅膜中的MONOS(金属-氧化物-氮化物-氧化物-半导体或衬底)型的非易失性半导体装置。
在文献(Y.Hayashi，et al，2000 Symposiumon VLSI TechnologyDigest of Technical Papers p.122-p.123)中公开了该MONOS型非易失性半导体存储器。在该文献中，公开了具备1个字栅和被2个控制栅控制的2个非易失性存储元件(MONOS存储元件或单元)的双MONOS flash(闪速)存储单元。即，1个flash存储单元具有2个电荷的俘获部位。
分别在行方向和列方向上排列多个具有这样的结构的多个双MONOS flash存储单元，构成存储单元阵列区。
发明内容
为了驱动该双MONOS flash存储单元，需要2条位线、1条字线和2条控制栅线。但是，在驱动多个双存储单元时，即使是不同的控制栅，在设定为相同的电位的情况下，也可共同地连接这些线。
在这种flash存储单元的工作中，有数据的擦除、编程和读出。通常在8位或16位的选择单元(已被选择的非易失性存储元件)中同时实施数据的编程和读出。
在此，在MONOS flash存储器中，将没有互相进行元件隔离的多个双MONOS flash存储单元连接到1条字线上。然后，为了对某个特定的选择单元进行数据编程，不仅必须进行具有该选择单元的双MONOSflash存储器的电压设定，而且必须适当地对与其邻接的双MONOSflash存储单元适当地进行电压设定。
在此，在这种非易失性存储器中，数据的干扰成为要研究的课题。所谓数据的干扰，指的是在对选择单元的控制栅线和位线施加高电位进行编程时，由于共用的布线的缘故，也对非选择的单元施加高电位，通过在每次编程时重复该状态，就对非选择单元(非选择的非易失性存储元件)进行编程或擦除，对非选择单元的数据进行干扰。
本发明提供下述一种非易失性半导体存储器的编程方法：在对选择单元进行数据编程时，适当地设定对于包含该选择单元的双存储单元和与其邻接的双存储单元的电压，可防止对非选择单元的干扰。
本发明的一种形态是一种非易失性半导体存储器的编程方法，该方法是对于排列了多个具有1个字栅和被第1、第2控制栅控制的第1、第2非易失性存储元件的双存储单元的上述字栅被连接到1条字线上的邻接的3个双存储单元(i-1)、(i)、(i+1)中的上述双存储单元(i)的上述第2非易失性存储元件进行数据编程的方法，其特征在于：
将上述字线的电压设定为编程用字线选择电压，
将上述双存储单元(i)的上述第2控制栅和上述双存储单元(i+1)的上述第1控制栅的电压设定为编程用控制栅电压，
将上述双存储单元(i-1)的上述第2控制栅和上述双存储单元(i)的上述第1控制栅的电压设定为过载电压，
将共同连接到上述双存储单元(i)的上述第2非易失性存储元件和上述双存储单元(i+1)的上述第1非易失性存储元件上的位线的电压设定为编程用位线电压，
将连接到上述双存储单元(i+1)的上述第2非易失性存储元件上的位线的电压设定为比0V高的电压。
本发明的另一种形态是一种非易失性半导体存储器的编程方法，该方法是对于排列了多个具有1个字栅和被第1、第2控制栅控制的第1、第2非易失性存储元件的双存储单元的上述字栅被连接到1条字线上的邻接的3个双存储单元(i-1)、(i)、(i+1)中的上述双存储单元(i)的上述第1非易失性存储元件进行数据编程的方法，其特征在于：
将上述字线的电压设定为编程用字线选择电压，
将上述双存储单元(i-1)的上述第2控制栅和上述双存储单元(i)的上述第1控制栅的电压设定为编程用控制栅电压，
将上述双存储单元(i)的上述第2控制栅和上述双存储单元(i+1)的上述第1控制栅的电压设定为过载电压，
将共同连接到上述双存储单元(i-1)的上述第2非易失性存储元件和上述双存储单元(i)的上述第1非易失性存储元件上的位线的电压设定为编程用位线电压，
将连接到上述双存储单元(i-1)的上述第1非易失性存储元件上的位线的电压设定为比0V高的电压。
在本发明的任一形态中，通过减小与数据被编程的选择单元(已被选择的非易失性存储元件)邻接的非选择的双存储单元的源、漏间(位线间)的电位差，防止在非选择的双存储单元中的穿通电流，可防止在非选择单元(非选择的非易失性存储元件)中的干扰。
此外，作为在位线中被设定的比0V高的电压，最好定为与编程用字线选择电压为同等以上。如果这样做，则在选择单元的相邻的非选择的双存储单元中，包含字栅的晶体管部分就难以导通，妨碍穿通电流的流动。根据这一点，也可防止在与选择单元邻接的非选择的双存储单元中产生干扰。
此外，在本发明的任一形态中，通过利用恒流源来限制编程时流入位线中的电流，也可适当地设定该位线的电压，能可靠地实施编程工作。
在此，最好将编程用字线选择电压设定为高到使流过上述恒流源的电流以上的电流流过已被选择的双存储单元的源、漏间的程度的电压。即使这样做，由于也可利用恒流源将编程时流入位线的电流限制为恒定值，故可适当地设定该位线的电压，能可靠地实施编程工作。
这样，如果将编程用字线选择电压设定得较高，虽然容易发生在非选择单元中的干扰，但由于如上所述可减小非选择单元的源、漏间的电位差，故可防止在非选择单元中的干扰。
第1、第2非易失性存储元件的每一个可具有由氧化膜(O)、氮化膜(N)和氧化膜(O)构成的ONO膜作为电荷的俘获部位，但不限于此，可采用其它的结构。
附图说明
图1是在与本发明的一个实施例的非易失性半导体存储器中使用的存储单元的剖面图。
图2(A)是图1中示出的非易失性半导体存储器整体的平面布局图，图2(B)是图2(A)中的2个扇区的平面图，图2(C)是图2(B)中的一个存储器块的平面图，图2(D)是图2(C)中的一个大块的平面图，图2(E)是图2(D)中的一个小块的平面图。
图3是说明图2(B)中示出的一个扇区的多个小存储器块及其布线用的概略说明图。
图4是图3中示出的小存储器块的电路图。
图5是示出图3中示出的小存储器块与控制栅驱动器的关系的电路图。
图6是示出邻接的2个扇区中的2个存储器块与局部驱动器的关系的概略说明图。
图7是示出选择块、与其相向的非选择的相向块和其它的非选择块的概略说明图。
图8是图1中示出的存储单元的等效电路图。
图9是说明图1中示出的非易失性半导体存储器中的数据读出工作用的概略说明图。
图10是说明数据读出时的选择块内的电压设定用的概略说明图。
图11是示出图1中示出的存储单元中的控制栅电压VCG与源-漏电流Ids的关系的特性图。
图12是说明数据读出时的非选择的相向块内的电压设定用的概略说明图。
图13是说明数据读出时的相向块以外的非选择块内的电压设定用的概略说明图。
图14是说明图1中示出的非易失性半导体存储器中的数据写入(编程)工作用的概略说明图。
图15是说明数据编程时的选择块内的电压设定用的概略说明图。
图16是概略地示出连接到位线上的Y通过电路的电路图。
图17是说明数据编程时的非选择的相向块内的电压设定用的概略说明图。
图18是说明数据编程时的相向块以外的非选择块内的电压设定用的概略说明图。
图19是说明对于与图15不同的选择一侧的存储元件的数据编程时的选择块内的电压设定用的概略说明图。
图20是说明图1中示出的非易失性半导体存储器中的数据擦除工作用的概略说明图。
图21是说明数据擦除时的选择块内的电压设定用的概略说明图。
图22是说明数据擦除时的非选择的相向块内的电压设定用的概略说明图。
图23是说明数据擦除时的相向块以外的非选择块内的电压设定用的概略说明图。
具体实施方式
以下，参照附图，说明本发明的实施例。
(双存储单元的结构)
图1示出了非易失性半导体存储器的一个剖面。在图1中，1个双存储单元100具有：在P型阱102上经栅氧化膜由包含例如多晶硅的材料形成的字栅104；第1、第2控制栅106A、106B；以及第1、第2存储元件(MONOS存储元件)108A、108B。
第1、第2控制栅106A、106B在字栅104的两侧壁上被形成，分别与字栅104在导电性方面绝缘。
第1、第2存储元件108A、108B的每一个通过在用与MONOS的M(金属)相当的多晶硅形成的第1、第2控制栅106A、106B的一个与P型阱102之间层叠氧化膜(O)、氮化膜(N)和氧化膜(O)而构成。再有，第1、第2控制栅106A、106B也可用硅化物(silicide)等的导电材料来构成。
这样，1个双存储单元100具有配备了分离栅(第1、第2控制栅106A、106B)的第1、第2 MONOS存储元件108A、108B，在第1、第2 MONOS存储元件108A、108B内共用了一个字栅104。
该第1、第2 MONOS存储元件108A、108B分别起到电荷的俘获部位的功能。第1、第2 MONOS存储元件108A、108B的每一个可用ONO膜109来俘获电荷。
如图1中所示，在行方向(图1的第2方向B)上隔开一定间隔排列的多个字栅104共同地连接到用多晶硅硅化物等形成的1条字线WL上。
此外，图1中示出的控制栅106A、106B沿列方向(与图1的纸面垂直的第1方向A)延伸，被在列方向上排列的多个双存储单元100所共用。于是，也将符号106A、106B称为控制栅线。
在此，将在比例如字栅、控制栅以及字线更上层的金属层所形成的子控制栅线SCG[i+1]连接到第[i]的双存储单元100[i]的控制栅线106B和第[i+1]的双存储单元100[i+1]的控制栅线106A上。
在P型阱102中设置了被第[i]的双存储单元100[i]的MONOS存储元件108B和第[i+1]的双存储单元100[i+1]的MONOS存储元件108A共用的第[i+1]的杂质层110[i+1]。
这些杂质层110[i]、[i+1]、[i+2]例如是在P型阱内形成的n型杂质层，沿列方向(与图1的纸面垂直的第1方向A方向)延伸，具有被在列方向上排列的多个双存储单元100共用的位线的功能。于是，也将符号110[i]、[i+1]、[i+2]等称为位线BL[i]、[i+1]、[i+2]。
(非易失性半导体存储器的整体结构)
参照图2(A)～图2(E)说明使用上述的双存储单元100而构成的非易失性半导体存储器的整体结构。
图2(A)是1个芯片的非易失性半导体存储器的平面布局图，具有存储单元阵列区200和总体字线译码器201。存储单元阵列区200具有例如合计64个、即第0～第63扇区210。
64个扇区210，如图2(A)中所示，是在第2方向(行方向)上分别分割了存储单元阵列区200的区域，各扇区210具有以第1方向(列方向)为长度方向的纵长形状。数据擦除的最小单位是扇区210，一并地或以时间分割的方式擦除扇区210内的存储数据。
存储器阵列区200具有例如4K条字线WL和4K条位线BL。在此，在本实施例中，由于将2个MONOS存储元件108A、108B连接到1条位线BL上，故4K条位线BL意味着8Kbit的存储容量。各扇区210的存储容量为存储器整体的存储容量的1/64，具有由(4K条字线WL)×(64条位线BL)×2定义的存储容量。
图2(B)示出了图2(A)中示出的非易失性半导体存储器的相邻的2个第0和第1扇区210的细节。如图2(B)中所示，在2个扇区210的两侧，配置了局部驱动器(包含局部控制栅驱动器、局部位线选择驱动器和局部字线驱动器)220A、220B。此外，在2个扇区210和2个局部驱动器220A、220B的例如上边，配置了扇区控制电路222。
各扇区210在第2方向上被分割，具有能对16位的数据进行读、写的I/O0～I/O15用的16个存储器块(与输入输出位对应的存储器决)214。各存储器块214，如图2(B)中所示，具有4K(4096)条字线WL。
如图2(C)中所示，图2(B)中示出的一个扇区210在第1方向A上被分割为8个大块212。该各大块212，如图2(D)中所示，在第1方向A上被分割为8个小块215。
各小块215，如图2(E)中所示，具有64条字线WL。
(扇区的细节)
图3示出了图2(A)中示出的扇区0的细节。图3中示出的小存储器块216，如图4中所示，是在列方向上例如排列了64个双存储单元100、在行方向上例如排列了4个双存储单元100的存储器决。将例如4条子控制栅线SCG0～SCG3、作为数据的输入输出线的4条位线BL0～BL3和64条字线WL连接到一个小存储器块216上。
在此，将偶数列(第0列或第2列)的多个双存储单元的每一个的第2控制栅106B和奇数列(第1列或第3列)的多个双存储单元的每一个的第1控制栅106A共同连接到偶数的子控制栅线SCG0、SCG2上。同样，将奇数列(第1列或第3列)的多个双存储单元的每一个的第2控制栅106B和偶数列(第0列或第2列)的多个双存储单元的每一个的第1控制栅106A共同连接到奇数的子控制栅线SCG1、SCG3上。
如图3中所示，在一个存储器块214内在列方向上排列了64个小存储器块216，为了进行16位的输入输出，在行方向上排列了与16个I/O0～I/O15对应的16个存储器块214。
将在行方向上排列的16个小存储器块216的16条子控制栅线SCG0在行方向上共同连接到主控制栅线MCG0上。同样，将16条子控制栅线SCG1共同连接到主控制栅线MCG1上，将16条子控制栅线SCG2共同连接到主控制栅线MCG2上，将16条子控制栅线SCG3共同连接到主控制栅线MCG3上。
设置了作为该扇区0的控制栅驱动部的CG驱动器300-0～300-63。将在行方向上延伸的上述4条主控制栅线MCG0～MCG3连接到该CG驱动器300上。
图5示出了相邻的扇区0与扇区1的关系。扇区0与扇区1共用字线WL，但分别独立地设置了主控制栅线MCG和主位线MBL。特别是在图5中，示出了与扇区0对应的CG驱动器300-0～300-1，与扇区1对应的CG驱动器301-0～301-1，在每个扇区中独立地设置了CG驱动器。
将在每个小存储器块216中配置的位线BL0(杂质层)共同连接到作为金属布线的主位线MBL上。该主位线MBL在列方向上排列的小存储器块间被共有。在从该主位线MBL至小存储器块内的各位线BL0的各路径途中配置了位线选择门217A。再有，将上述的位线选择门217A分别连接到第偶数条的位线BL0、BL2、BL4...上，而虽然在图5中省略了，但将位线选择门217B分别连接到第奇数条的位线BL1、BL3、BL5...上(参照图10、图15)。
在图6中示出相邻的2个第0、第1扇区210内的2个小块215和其两侧的局部驱动器220A、220B的细节。如图6中所示，在左侧的局部驱动器220A中配置了与图3和图5中示出的CG驱动器300相当的4个局部控制栅线驱动器CGDRV0～CGDRV3。同样，在右侧的局部驱动器220B中配置了与图5中示出的CG驱动器301相当的4个局部控制栅线驱动器CGDRV0～CGDRV3。
此外，在左侧的局部驱动器220A中配置了驱动扇区0、1内的第偶数条字线WL0、2、...62的局部字线驱动器WLDRV0、WLDRV2、...WLDRV62和驱动扇区0内的1条冗余字线的WLDRVR0。在右侧的局部驱动器220B中配置了驱动扇区0、1内的第奇数条字线WL1、3、...63的局部字线驱动器WLDRV1、WLDRV3、...WLDRV63和驱动扇区1内的1条冗余字线的WLDRVR1。
再者，在左侧的局部驱动器220A中配置了驱动连接到扇区0、1的例如第偶数条位线BL0、BL2上的位线选择门217A的局部位线驱动器BSRV0。在右侧的局部驱动器220B中配置了驱动连接到扇区0、1的例如第奇数条位线BL1、BL3上的位线选择门217B的局部位线驱动器BSRV1。
(工作说明)
在此，说明本实施例的非易失性半导体存储器中的数据读出、数据编程和数据擦除工作。
在以下的说明中，使用选择块(Selected Block)、非选择的相向决(Opposite Block)和非选择块(Unselected Block)等术语。这些术语是小块215的称呼的种类。所谓选择块，如图7中所示，如果例如以一对扇区0、1为例，则意味着例如在扇区0内已被选择的一个小块215。所谓非选择的相向块，意味着它是与扇区0邻接的扇区1内的小块215、而且是与选择块邻接的小块215。所谓非选择块，意味着扇区0、1内的选择块和相向块以外的全部的小块215(包含扇区2～63)。
此外，在读时或编程时的选择块内，有选择单元(Selected Cell：已被选择的双存储单元100)和非选择单元(Unselected Cell：未被选择的双存储单元100)。再者，在选择单元中，有选择侧(SelectedSide)的存储元件108A或108B和相向侧(Opposite Side)的存储元件108B或108A。
在以上那样的定义下，在下述的表1和表2中示出读时、编程时和擦除(erase)时的控制栅线CG、位线BL和字线WL的各电位。
对EP-0303501，EP-0303601通用
[表1]
  模式                                                  选择块
  BS                         选择双MONOS单元          非选择双MONOS单元
  WL        选择单元          相向单元   WL  BL CG
  BL   CG   BL   CG
读   4.5V(相向侧)Vdd(选择侧)   Vdd   0V   1.5V±0.1V   读出   3V   Vdd或0V  读出或0V 3v或1.5V±0.1V或0V
  编程   8V   约1V   5V   5.5V   Iprg＝5uA(0至1V)   2.5V   约1V或0V  5V或Vdd或(0至1V) 5.5V或2.5V或0V
  擦除   8V   0V   4.5至5V   -1至-3V   4.5至5V   -1至-3V
对EP-0303501，EP-0303601通用
[表2]
  模式                     相向块               非选择块
  BS   WL   BL   CG   BS   WL   BL   CG
  读   4.5V(相向侧)Vdd(选择侧)   Vdd或0V   0V   0V   0V   0V   F   0V
  编程   8V   约1V或0V   0V   0V   0V   0V   F   0V
  擦除   8V   0V   0V   0V   0V   0V   F   0V
以下，根据表1和表2，说明各模式的工作。
(来自存储单元的数据读出)
如图8中所示，可将一个双存储单元100模式化为串联连接了由字栅104驱动的晶体管T2和由第1、第2控制栅106A、106B分别驱动的晶体管T1、T3的结构。
在说明双存储单元100的工作时，如图9中所示，首先说明例如在扇区0中的某个选择块(已被选择的小块215)内邻接的3个双存储单元100[i-1]、[i]、[i+1]、[i+2]的各处的电位的设定。图9是说明以反相模式读出来自连接到字线WL1上的双存储单元100[i]的字栅104的右侧的MONOS存储元件108B(选择单元)的数据的情况的图，图10示出了此时的选择决中的电压设定。
此时，对处于与双存储单元100[i]为同一行的字线WL1施加Vdd(例如1.8V)作为读出用字线选择电压，使该行的各晶体管T2导通。此外，经子控制栅线SCG[i]对双存储单元100[i]的左侧(相向单元)的控制栅106A施加过载电压(例如3V)，使与MONOS存储元件108A相当的晶体管T1导通。作为双存储单元100[i]的右侧的控制栅106B的电压VCG，施加读出电压Vread(例如1.5V)。
此时，根据字栅104的右侧的MONOS存储元件108B(选择单元)中是否蓄积了电荷，如以下那样来知道与MONOS存储元件108B相当的晶体管T3的工作。
图11示出了对双存储单元100[i]的右侧(选择单元侧)的控制栅106B的施加电压和与由其控制的MONOS存储元件108B(选择单元)相当的晶体管T3的源-漏间流过的电流Ids的关系。
如图11中所示，在MONOS存储元件108B(选择单元)中没有蓄积电荷的情况下，如果控制栅电压VCG超过低的阈值电压Vlow，则电流Ids开始流动。与此不同，在MONOS存储元件108B(选择单元)中蓄积了电荷的情况下，只要选择侧的控制栅电位VCG不超过高的阈值电压Vhigh，电流Ids就不开始流动。
在此，将数据读出时施加到选择侧的控制栅106B上的电压Vread设定为2个阈值电压Vlow与Vhigh的大致中间的电压。
因而，在MONOS存储元件108B(选择单元)中没有蓄积电荷的情况下，电流Ids流动，在MONOS存储元件108B(选择单元)中蓄积了电荷的情况下，电流Ids不流动。
在此，如图10中所示，将数据读出时连接到相向单元上的位线BL[i](杂质层110[i])连接到读出放大器上，将其它的位线BL[i-1]、[i+1]、[i+2]的电位VD[i-1]、[i+1]、[i+2]分别设定为0V。如果这样做，则由于在MONOS存储元件108B(选择单元)中没有蓄积电荷的情况下电流Ids流动，故经导通状态的晶体管T1、T2在相向侧的位线BL[i]中流过例如25μA以上的电流。与此不同，由于在MONOS存储元件108B(选择单元)中蓄积了电荷的情况下电流Ids不流动，故即使晶体管T1、T2为导通状态，流过连接到相向单元上的位线BL[i]中的电流例如不到10nA。于是，通过检测在读出放大器中流过相向侧的位线BL[i]中的电流，可进行来自双存储单元100[i]的MONOS存储元件108B(选择单元)的数据读出。
再有，在本实施例中，如图10中所示，将位线选择晶体管(n型MOS晶体管)217A连接到位线BL[i]、[i+2]上，将位线选择晶体管217B连接到位线BL[i-1]、[i+1]上。
由于尺寸的关系，要确保这些选择晶体管217A、217B的高的电流驱动能力是困难的，在本实施例中，例如将沟道宽度定为W＝0.9微米，将沟道长度定为L＝0.8微米。
在连接到读出放大器的位线BL[i]中，在必须确保上述电流的方面，经未图示的升压电路供给了位线选择晶体管217A的栅电压，例如供给了4.5V的电压。
另一方面，图10的选择侧的MONOS存储元件108A的源侧的电压为接近于0V的电压(约几十～百mV)。因此，由于位线选择晶体管217B的受背栅的影响较小，故将其栅电压设定为Vdd。由于可不对该栅供给4.5V，故可减小上述的升压电路(充电泵)的负载。
再有，关于选择块内的非选择单元，成为如表1所示的电压设定。
其次，在与扇区0内的选择块相向的扇区1内的相向块(小块215)中，成为如表2所示的电压设定，在图12中示出其状况。在图12中，由于各字线WL的电压、位线选择晶体管的栅电压在扇区0、1中被共用，故成为与图10中示出的选择块内相同的设定。将位线的电压全部设定为0V。
在选择块和相向块以外、且存在于扇区0～63的非选择块(小块215)中，成为如表2所示的电压设定，在图13中示出其状况。
在该非选择块中，将位线选择晶体管217A、217B的栅电压、字线WL、控制栅线CG的电压都设定为0V。由于位线选择晶体管217A、217B已导通，故位线BL成为浮置状态。
(存储单元的编程)
图14是说明连接到字线WL1上的双存储单元100[i]的字栅104的右侧的MONOS存储元件108B(选择单元)的数据编程的情况的图，图15示出了选择块内的电压设定的状况。在该数据编程工作之前，实施了后述的数据擦除工作。
在图14中，与图9相同，将子控制栅线SCG[i]的的电位定为过载电位(例如，2.5V)，将于控制栅线SCG[i-1][i+2]的电位定为0V。在此，所谓过载电位，指的是不管双存储单元100[i]的左侧的MONOS存储元件108A(与选择侧的元件相反一侧的元件)是否进行编程、都使与MONOS存储元件108A相当的晶体管T1导通并且是为了流过编程电流所必要的电位。此外，利用字线WL1，将图15的各字栅104的电位设定为比电源电压Vdd低的例如约1.0V的编程用字线选择电压。此外，经子控制栅线SCG[i+1]将双存储单元100[i+1]的右侧的MONOS存储元件108B(选择单元)的电位设定为作为编程用控制栅电压的图4中示出的写入电压Vwrite(例如，5.5V)。
其次，参照图16，说明位线BL的电压设定。图16概略地示出了连接到位线BL上的Y通过电路400的内部情况。
在该Y通过电路400内设置将位线BL连接到读出放大器或位线驱动器上用的第1晶体管401和连接到除此以外的路径上用的第2晶体管402。对第1、第2晶体管401、402的栅输入相反的信号YS0、/YS0。
在第2晶体管402的源上，经开关403设置了电源电压Vdd(1.6V)和例如流过5μA的恒定电流的恒流源404。
在编程时，图14和图15的位线BL[i+1]的电压VD[i+1]经图16的第1晶体管401被连接到位线驱动器上，被设定为作为编程用位线电压的例如5V。
此外，位线BL[i+2]的电压经图16的第2晶体管402和开关403被设定为Vdd。
位线BL[i-1]、[i]都经图16的第2晶体管402和开关403连接到恒流源404上。但是，连接到位线BL[i-1]上的MONOS单元因其控制栅线CG[i-1]为0V而关断，由于不流过电流，故经恒流源404被设定为0V。
如果这样做，则双存储单元100[i]的晶体管T1、T2分别导通，朝向位线BL[i]流过电流Ids，另一方面，在MONOS存储元件108B的ONO膜109中俘获沟道热电子(CHE)。这样，就实施了MONOS存储元件108B的编程工作，写入数据的「0」或「1」。
在此，也有将编程用字线选择电压不是设定为约1V而是设定为约0.77V、将位线BL[i]的电压定为0V的方法。在本实施例中，一边使编程用字线选择电压上升到约1V，来增加源、漏间电流，一边用恒流源404来限制编程时流过位线BL[i]的电流，因此，可最佳地设定位线BL[i]的电压(0～1的范围，在本实施例中，约为0.7V)，可最佳地实施编程工作。
在上述的工作中，也对非选择的双存储单元100[i+1]的右侧的非易失性存储元件108A的控制栅施加5.5V。此时，由于将双存储单元100[i+1]的右侧的控制栅CG[i+2]的电压定为0V，故本来在双存储单元100[i+1]的源、漏间(位线间)不流过电流。但是，由于对位线BL[i+1]施加5V，故如果对双存储单元100[i+1]的源、漏间(位线间)施加高电场，则流过穿通电流，产生了写干扰。因此，不将位线BL[i+2]的电压定为0V，而是定为Vdd，这样可减小源、漏间的电位差，防止了写干扰。此外，通过将位线BL[i+2]的电压定为超过0V的电压、最好定为与编程时的字线选择电压为同等以上，由于存储单元[i+1]的晶体管T2难以导通，故由此也可防止干扰。
此外，由于必须对位线BL[i+1]供给5V，故对位线选择晶体管217B的栅施加了8V。另一方面，也对位线选择晶体管217A的栅施加了相同的8V。在根据上述的原因必须将位线BL[i+2]的电压设定为Vdd的方面，由于必须也对晶体管217A的栅施加比Vdd高的电压，故使用了与晶体管217B的栅电压相同的8V。再有，位线选择晶体管217A的栅电压比Vdd+Vth高即可。
再有，关于选择块内的非选择单元，成为如表1所示的电压设定。
其次，在与扇区0内的选择块相向的扇区1内的相向块(小块215)中，成为如上述的表2所示的电压设定，在图17中示出其状况。在图17中，由于各字线WL的电压、位线选择晶体管的栅电压在扇区0、1中被共用，故成为与图14中示出的选择块内相同的设定。将位线的电压全部设定为0V。
在选择块和相向块以外、且存在于扇区0～63的非选择块(小决215)中，成为如上述的表2所示的电压设定，在图18中示出其状况。
在该非选择块中，将位线选择晶体管217A、217B的栅电压、字线WL、控制栅线CG的电压都设定为0V。由于位线选择晶体管217A、217B已导通，故位线BL成为浮置状态。
为了对双存储单元100[i]的左侧的MONOS存储元件108A进行编程，如图19那样设定双存储单元100[i-1]、[i]、[i+1]的各处的电位即可。
(存储单元的数据擦除)
图20是一并地对扇区0内的全部存储单元进行数据擦除用的概略说明图，图21中图示了对于该扇区0的一部分的存储单元的设定电压的状况。
在图20中，利用字线WL将各字栅104的电位设定为0V，利用子控制栅线SCG[i-1]、[i]、[i+1]、[i+2]将控制栅106A、106B的电位设定为例如约-1～-3V的擦除用控制栅线电压。再者，利用位线选择晶体管217A、217B、位线驱动器将位线BL[i-1]、[i]、[i+1]、[i+2]的各电位设定为例如4.5～5V的擦除用位线电压。
如果这样做，则利用由对控制栅施加的擦除用控制栅电压和对位线施加的擦除用位线电压形成的电场，利用隧道效应抽出并擦除被各MONOS存储元件108A、108B的ONO膜109俘获的电子。由此，可同时对多个双存储单元进行数据擦除。再有，作为擦除工作，也可与上述的方式不同，利用成为位线的杂质层的表面的能带-能带隧道效应形成热空穴，来擦除已被蓄积的电子。
此外，不限于一并地在扇区内进行数据擦除的方式，也可用时间分割的方式来进行数据擦除。
其次，在与扇区0内的选择决相向的扇区1内的相向块(小块215)中，成为如上述的表2所示的电压设定，在图22中示出其状况。在图22中，由于各字线WL的电压、位线选择晶体管的栅电压在扇区0、1中被共用，故成为与图18中示出的选择块内相同的设定。将位线的电压全部设定为0V。在该相向块内的各单元中，由于控制栅线CG和位线BL的电压都为0V，故不会产生干扰。
在选择块和相向块以外、且存在于扇区0～63的非选择块(小块215)中，成为如表2所示的电压设定，在图23中示出其状况。
在该非选择块中，将位线选择晶体管217A、217B的栅电压、字线WL、控制栅线CG的电压都设定为0V。由于位线选择晶体管217A、217B已导通，故位线BL成为浮置状态。但是，由于位线BL的电压为大致接近于0V的电压，故即使在该非选择块内的单元中，也不会产生干扰。
再有，本发明不限定于上述的实施例，在本发明的要旨的范围内，可作各种变形来实施。
例如，关于非易失性存储元件108A、108B的结构，不限定于MONOS结构。使用了在利用1个字栅104和第1、第2控制栅106A、106B能在2个部位上独立地俘获电荷的其它各种双存储单元的非易失性半导体存储器中，都可应用本发明。
此外，在上述的实施例中，关于扇区的分割数、大块、小块的分割数和小存储器块内的存储单元数，是一个例子，可作各种变形来实施。顺便说说，之所以将大块的分割数定为8，是根据金属布线间距的制约来决定的。如果能使金属布线间距变窄，则可进一步增加分割数。例如，如果能进行16分割，则由于进一步减少1条控制栅线的负载电容(栅电容)，故可实现更高速的驱动。由于如果作成16分割就可增加主控制栅线的数目，故或是使线条和空间变窄，或是只使面积增加。此外，由于控制栅驱动器的数目也增加，故相应地增加了面积。

Claims (10)

1.一种非易失性半导体存储器的编程方法，该方法是对于排列了多个具有1个字栅和被第1、第2控制栅控制的第1、第2非易失性存储元件的双存储单元、且上述字栅被连接到1条字线上的邻接的3个双存储单元i-1、i、i+1中的上述双存储单元i的上述第2非易失性存储元件进行数据编程的方法，其特征在于：
将上述字线的电压设定为编程用字线选择电压，
将上述双存储单元i的上述第2控制栅和上述双存储单元i+1的上述第1控制栅的电压设定为编程用控制栅电压，
将上述双存储单元i-1的上述第2控制栅和上述双存储单元i的上述第1控制栅的电压设定为过载电压，
将共同连接到上述双存储单元i的上述第2非易失性存储元件和上述双存储单元i+1的上述第1非易失性存储元件上的位线的电压设定为编程用位线电压，
将连接到上述双存储单元i+1的上述第2非易失性存储元件上的位线的电压设定为比0V高的电压。
2.如权利要求1中所述的非易失性半导体存储器的编程方法，其特征在于：
将连接到上述双存储单元i+1的上述第2非易失性存储元件上的位线的电压设定为与上述编程用字线选择电压为同等以上。
3.如权利要求1或2中所述的非易失性半导体存储器的编程方法，其特征在于：
将共同连接到上述双存储单元i-1的上述第2非易失性存储元件和上述双存储单元i的上述第1非易失性存储元件上的位线连接到恒流源上。
4.如权利要求3中所述的非易失性半导体存储器的编程方法，其特征在于：
将上述编程用字线选择电压设定为高到使流过上述恒流源的电流以上的电流流过包含被编程的上述非易失性存储元件的上述双存储单元的源、漏间的程度的电压。
5.如权利要求1所述的非易失性半导体存储器的编程方法，其特征在于：
上述第1、第2非易失性存储元件的每一个具有由氧化膜O、氮化膜N和氧化膜O构成的ONO膜作为电荷的俘获部位，对上述俘获部位进行数据编程。
6.一种非易失性半导体存储器的编程方法，该方法是对于排列了多个具有1个字栅和被第1、第2控制栅控制的第1、第2非易失性存储元件的双存储单元、且上述字栅被连接到1条字线上的邻接的3个双存储单元i-1、i、i+1中的上述双存储单元i的上述第1非易失性存储元件进行数据编程的方法，其特征在于：
将上述字线的电压设定为编程用字线选择电压，
将上述双存储单元i-1的上述第2控制栅和上述双存储单元i的上述第1控制栅的电压设定为编程用控制栅电压，
将上述双存储单元i的上述第2控制栅和上述双存储单元i+1的上述第1控制栅的电压设定为过载电压，
将共同连接到上述双存储单元i-1的上述第2非易失性存储元件和上述双存储单元i的上述第1非易失性存储元件上的位线的电压设定为编程用位线电压，
将连接到上述双存储单元i-1的上述第1非易失性存储元件上的位线的电压设定为比0V高的电压。
7.如权利要求6中所述的非易失性半导体存储器的编程方法，其特征在于：
将连接到上述双存储单元i-1的上述第1非易失性存储元件上的位线的电压设定为与上述编程用字线选择电压为同等以上。
8.如权利要求6或7中所述的非易失性半导体存储器的编程方法，其特征在于：
将共同连接到上述双存储单元i的上述第2非易失性存储元件和上述双存储单元i+1的上述第1非易失性存储元件上的位线连接到恒流源上。
9.如权利要求8中所述的非易失性半导体存储器的编程方法，其特征在于：
将上述编程用字线选择电压设定为高到使流过上述恒流源的电流以上的电流流过包含被编程的上述非易失性存储元件的上述双存储单元的源、漏间的程度的电压。
10.如权利要求6所述的非易失性半导体存储器的编程方法，其特征在于：
上述第1、第2非易失性存储元件的每一个具有由氧化膜O、氮化膜N和氧化膜O构成的ONO膜作为电荷的俘获部位，对上述俘获部位进行数据编程。
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