CN1095200C - 非易失存储器的制造方法 - Google Patents

Abstract

非易失存储器的制造方法，包括：制备第一导电型半导体衬底；以预定间隔一方向在半导体衬底中形成多条位线；以预定间隔在垂直位线方向形成多个场氧化膜；在半导体衬底整个表面上形成栅绝缘膜；与位线同方向，各位线间栅绝缘膜上形成具有预定间隔的浮置线；在包括浮置线的半导体衬底整个表面上形成介电膜；在介电膜上形成导电层和绝缘膜，进行选择性去除，在各场氧化膜间垂直各位线形成多条字线；在各字线的两侧形成绝缘膜侧壁垫；用字线和绝缘膜侧壁垫作掩膜，选择去除介电膜和浮置线，形成多个浮置栅极；在各浮置栅极两侧形成隧道氧化膜；在各位线间形成多条编程线，与隧道氧化膜接触。

Description

非易失存储器的 制造方法

本发明涉及非易失存储器的制造方法，尤其是涉及具有最小有效尺寸的非易失存储器的制造方法。

通常，存储单元决定非易失存储器，例如电可擦编程只读存储器(EEPROM)和闪速EEPROM的封装密度。这种存储单元的有效尺寸由两个因素决定。

一个因素是单元尺寸。另一个因素是单元的阵列。存储单元具有最小单元结构例如简单叠栅结构。

近年来，随着非易失存储器应用的扩展，例如闪速EEPROM和闪速存储卡，要求对非易失存储器进行开发。

在非易失半导体存储器例如闪速EEPROM和EEPROM用做大容量存储载体时，存在非易失半导体存储器的单位比特的成本过于昂贵的问题。

此外，对于便携式产品的应用，需要功耗低的芯片。

为了降低单位比特的成本，近来研究了多比特单元。

由于传统的非易失存储器在一个存储单元中存储1比特数据，所以其封装密度与存储单元的数量为一比一的关系。另一方面，多比特单元中，由于2比特以上的数据存储于一个存储单元，所以封装密度高但不能降低存储单元的尺寸。

为了实现这种一单元多比特，需要在各存储单元中设计三个或更多的阈值电压电平。例如，为了在存储单元中每单元存储2比特数据，需要设计四个阈值电压电平(2²＝4)。此时，四个阈值电压电平分别具有逻辑值00、01、10、11。

在多电平编程中，存在各个阈值电压电平具有约0.5V的分布值的问题。

通过精确地调节各个阈值电压电平来减小这种分布值，可以设计更多的阈值电压电平并增加单位单元的比特数。为了降低这种电压电平，存在反复进行编程和监测的方法。

在这种方法中，为了以期望的阈值电压电平对非易失存储器单元编程，向单元施加一系列编程电压脉冲。

为了监视单元是否已经达到期望的阈值电压电平，对被编程的存储单元进行阈值电压的读出。在监视期间，如果被监视的阈值电压电平值达到期望的阈值电压电平值，则完成编程。

反复进行编程和监视时，由于受限于编程电压脉冲宽度，所以难以减少阈值电压电平的误分布。而且，由于用来反复进行编程和监视的算法是由电路实现的，所以存在芯片外围电路面积增大、编程时间变长的问题。

图1A是传统的简单叠层式非易失存储器的剖面图。图1B是传统的非易失存储器单元的符号。

如图1所示，在P型半导体衬底1上形成浮置栅极3。在浮置栅极3与P型半导体衬底1之间形成隧道氧化膜2。在浮置栅极3之上形成控制栅极5。在控制栅极5与浮置栅极3之间形成介电膜4。

在浮置栅极3的两侧于P型半导体衬底1中，形成N型源区6a和N型漏区6b。

在传统的简单叠层式非易失存储器单元中，存在随着非易失存储器单元的有效单元尺寸的减小，耦合效率变小。

为了解决这种问题，可以由氧化物-氮化物-氧化物(ONO)结构形成介电膜4。但是，这种结构导致复杂的工艺步骤，还需要高温退火处理。

此时，如图1B所示，非易失存储器单元包括浮置栅极3，控制栅极5、用于控制向浮置栅极提供的编程所用的电荷量，和场效应晶体管、用于读出(或监视)编程期间向浮置栅极3提供的电荷量。

场效应晶体管包括浮置栅极3，源区6a，和源区6a与漏区6b之间的沟道区7。

上述非易失存储器单元按以下方式工作，如果向控制栅极5和漏区6b施加足以编程的电压，则电流在漏区6b与源区6a之间流过。

该电流与参考电流比较。结果，如果与参考电流相同或小于参考电流，则产生编程完成信号。

以下将参照附图说明传统的非易失存储器。

图2A是传统的非易失存储器的电路图。图2B是具有无需金属接触的简单叠层式结构的传统非易失存储器的电路图。图2C是无金属接触的传统非易失存储器的电路图，其中源区和漏区相互分离。

如图2A所示，在列方向以预定间隔设置多条金属位线9。在垂直于金属位线9的方向设置多条字线10。在与字线10相同的方向设置每两条字线10共用的公共源线11。

如图2A所示，非易失存储器的一对单元的漏区6b与金属位线9连接，其源区6a与公共源线11连接。

因此，由于每两个单元需要一个金属接触8，所以明显地增大了存储单元的有效尺寸。

也就是说，尽管传统的非易失存储器单元阵列具有简单叠层式结构的最小单元尺寸，但是有效单元尺寸实际上受限于金属接触8的间距。

为了解决这类问题，已经建议了无金属接触的非易失存储器阵列，来减少整个金属接触的数量。

换言之，无金属接触的非易失存储器单元阵列具有简单叠层式单元结构，提供最小的有效单元尺寸。

但是，无金属接触的非易失存储器单元阵列存在引起编程干扰的问题，即对与字线相邻的未选择的单元编程或擦除的编程干扰。

为了解决这种问题，代替无金属接触的非易失存储器单元阵列，已经采用具有选择栅极12的不对称分裂沟道单元的非易失存储器单元阵列，如图2B所示。此时，在根据热电子注入的编程期间可以避免编程干扰，还可以消除过擦除。

如图2B所示，非易失存储器包括，在半导体衬底(未示出)上以预定间隔设置的多条字线10，垂直于字线10、以预定间隔形成多个矩形的多条位线13，和由各矩形之一设置一个的多个存储单元。

图2B的各个非易失存储器单元包括，浮置栅极3，控制栅极5、用于控制向浮置栅极提供编程所用的电荷量，和场效应晶体管、用于读出或监视编程期间向浮置栅极3提供的电荷量。

场效应晶体管包括浮置栅极3，源区6a，漏区6b和源区6a与漏区6b之间的沟道区7。

各个非易失存储器单元的控制栅极5与相邻字线10耦合。一个矩形中的非易失存储器单元的源区6a与相邻位线13耦合，该位线是与下一个矩形中的非易失存储器的漏区6b共用的。

而且，选择晶体管12与位线13耦合。每32个或更多的非易失存储器的金属接触8在列方向与选择晶体管12耦合。于是，可以减小有效单元尺寸。

然而，存在由于选择晶体管的栅极而使单位单元的尺寸增大的问题。尤其是，通过低功率工作的隧道效应难以进行编程。与字线方向相邻的两个单元经受相互相同的偏置条件的原因从图中易于确认。

为了解决这种问题，使隧道效应编程可以进行，已经建议了无金属接触的非易失存储器，其中源区和漏区相互分离，如图2C所示。

这种非易失存储器中，在列方向以预定间距设置多条金属数据线9。在与金属数据线9相同的方向，设置被源线15和漏线14分离的多条位线。

图2C的非易失存储器单元的源区6a与源区位线15耦合，其漏区6b与漏区位线14耦合。

金属接触8与各金属数据线9连接。控制栅极5与在垂直于位线方向的各字线10连接，字线被源区位线15和漏区位线14分隔。

但是，上述结构中，存在单位单元的尺寸因位线的分隔而增大的问题。

图3是具有分裂栅极的分裂沟道单元结构的传统非易失存储器的剖面图。

如图3所示，在P型半导体衬底1上形成浮置栅极3。在浮置栅极3与P型半导体衬底1之间形成隧道氧化膜2。在浮置栅极3之上形成控制栅极5。在包括控制栅极5和浮置栅极3的P型半导体衬底1上形成绝缘膜16。在绝缘膜16上形成选择栅极17。

在控制栅极5与浮置栅极3之间形成介电膜4。在浮置栅极3的一侧于P型半导体衬底1中形成源区6a，与浮置栅极3成偏置关系。在浮置栅极3的另一侧于P型半导体衬底1中形成漏区6b。

图4A是具有分裂沟道单元结构的传统非易失存储器的剖面图。图4B是在沟道宽度方向展示传统非易失存储器的剖面图。

在具有分裂沟道单元结构的传统非易失存储器中，如图4A所示，以预定间隔在P型半导体衬底1之上形成浮置栅极3。在浮置栅极3之上形成控制栅极5。

接着，在浮置栅极3与P型半导体衬底1之间形成隧道氧化膜2。在浮置栅极3与控制栅极5之间形成介电膜4。

在浮置栅极3的一侧于P型半导体衬底1中形成源区6a，与浮置栅极3成偏置关系。在浮置栅极3的另一例于P型半导体衬底1中形成漏区6b。

在沟道宽度方向的非易失存储器中，如图4B所示，以预定间隔在P型半导体衬底1上形成用于单元之间绝缘的场氧化膜18。在各场氧化膜18之间的P型半导体衬底1上形成栅绝缘膜19。

在栅绝缘膜19上形成浮置栅极3，搭接相邻场氧化膜18。在浮置栅极3的预定区域形成介电膜4。在介电膜4上形成控制栅极5。

在控制栅极5上形成栅极罩绝缘膜20。在栅极罩绝缘膜20和控制栅极5的两侧形成绝缘膜侧壁衬垫21。在场氧化膜18和栅极罩绝缘膜20上形成擦除栅极17。在浮置栅极3和相邻擦除栅极17的两侧分别形成隧道氧化膜22。

然而，上述传统非易失存储器存在以下问题，即无金属接触的简单叠层式单元结构的存储单元阵列可以提供最小的有效单元尺寸，但会引起编程干扰。

因此，本发明旨在提供一种非易失存器的制造方法，可以实质上消除由相关已有技术的限制和缺点引起的几个问题。

本发明的目的在于提供一种非易失存储器的制造方法，通过实现无金属接触的简单叠层式单元结构，使该存储器具有最小有效单元尺寸，而无编程干扰。

本发明的其他特征和优点将在以下说明中给出，而且部分内容可从说明中自然地了解到，或者通过本发明的实施得知。通过在文字说明和 书以及附图中具体指出的结构，将可实现和完成本发明的目的和其他优点。

为了实现这些及其他优点并与本发明的目的一致，作为概要性和概括性说明，根据本发明的非易失存储器的制造方法，包括以下步骤，制备第一导电类型的半导体衬底；以预定间隔于一个方向在半导体衬底中形成多条位线；以预定间隔在垂直于位线的方向形成多个场氧化膜；在半导体衬底的整个表面上形成栅绝缘膜；在与位线相同的方向，于各条位线之间的栅绝缘膜上形成多条具有预定间隔的浮置线；在包括浮置线的半导体衬底的整个表面上形成介电膜；接着在介电膜上形成导电层和绝缘膜，并对其进行选择性去除，在各场氧化膜之间垂直于各条位线形成多条字线；在各条字线的两侧形成绝缘膜侧壁衬垫；采用字线和绝缘膜侧壁衬垫作为掩膜，选择地去除介电膜和浮置线，形成多个浮置栅极；在各个浮置栅极的两侧形成隧道氧化膜；和在各条位线之间形成多条编程线，与隧道氧化膜接触。

应该明白，上述概括说明和以下具体说明均是示例性和解释性的，对本发明的进一步解释由权利要求书提供。

用于提供对本发明的进一步了解并作为本说明书的组成部分而引用的符图，展示了本发明的实施例并与文字说明一起用于解释本发明的本质。

图中：

图1A是传统简单叠层式非易失存储器的剖面图；

图1B是传统非易失存储器的符号；

图2A是传统非易失存储器的电路图；

图2B是具有无金属接触的简单叠层式结构的传统非易失存储器的电路图；

图2C是无金属接触的传统非易失存储器的电路图，其中源区和漏区相互分离；

图3是具有分裂沟道单元结构和分裂栅极结构的传统非易失存储器的剖面图；

图4A是具有分裂沟道单元结构的传统非易失存储器的剖面图；

图4B是在沟道宽度方向展示传统非易失存储器的剖面图；

图5A是根据本发明的非易失存储器单元的符号；

图5B是根据本发明的非易失存储器在沟道方向单位单元的剖面图；

图5C是根据本发明的非易失存储器在沟道宽度方向的剖面图；

图6是根据本发明的非易失存储器的电路图；

图7是根据本发明的非易失存储器的布图；

图8A是根据本发明的非易失存储器沿图7的线IV-IV截取的剖面图；

图8B是根据本发明的非易失存储器沿图7的线V-V截取的剖面图；

图8C是根据本发明的非易失存储器沿图7的线VI-VI截取的剖面图；

图8D是根据本发明的非易失存储器沿图7的线VII-VII截取的剖面图；

图9A-9G是沿图7的线IV-IV截取的、展示本发明的非易失存储器的制造方法的剖面图。

图10A-10G是沿图7的线V-V截取的、展示本发明的非易失存储器的制造方法的剖面图。

以下将参照其中展示了实例的附图对本发明做具体说明。

如图5A所示，根据本发明的非易失存储器单元包括，用于在编程期间存储电荷的浮置栅极31；编程栅极32，用于通过在编程期间把外部提供的电荷注入浮置栅极31从而进行编程；控制栅极33，用于控制从编程栅极32向浮置栅极31提供的电荷；和由浮置栅极31、沟道区、源区35和漏区36组成的晶体管，用于在编程期间监视从编程栅极32提供的电荷。

根据本发明的具有分裂沟道单元结构的非易失存储器单元，可以使编程工作区与沟道区分离。换言之，编程电流通道与沟道区在编程期间相互分离。

这样，编程期间，可以监视与浮置栅极31的电荷量变化对应的沟道区34导电性的变化。亦即，可以同时进行编程和监视。

利用由浮置栅极31、编程栅极32、和沟道区34组成的场效应晶体管进行监视。监视中，通过传统的读出放大器(未示出)监视单元的漏区电流或源区电流。根据本发明的非易失存储器单元中，编程电流通道和监视电流通道相互分离。

换言之，本发明的非易失存储器单元包括由控制栅极33、源区35、漏区36和编程栅极32组成的四端场效应晶体管。在这方面，本发明不同于具有三端场效应晶体管的传统非易失存储器。

本发明的非易失存储器单元可以同时进行编程和监视。另外，本发明的非易失存储器单元依次反复进行编程和监视。

以下说明根据本发明的非易失存储器单元的工作。

在n型晶体管中，通过向浮置栅极31注入电子进行非易失存储器单元的擦除操作。也可以利用来自沟道区34或漏区36的隧道效应(tunneling)进行擦除操作，或者利用来自源区35的热电子注入进行擦除操作。

采用热载流子注入进行擦除操作时，在沟道区34或漏区36与浮置栅极31之间设置的栅绝缘无需足以隧道效应的薄厚度。这样，由于栅绝缘具有好于传统的隧道效应栅绝缘的耦合系数，所以能进行低电压高速操作。这消除了多种问题，例如用于隧道效应的栅氧化膜的弱场泄漏电流和退化，这是因非易失存储器单元的尺寸递减引起的。在此方面，本发明的非易失存储器单元具有有利于单元尺寸递减的优点。

在上述本发明的非易失存储器单元中，通过独立地选择单元可以在单元阵列上进行编程或擦除。

换言之，编程时，利用控制栅极103和漏区106组成的晶体管选择存储单元。

例如，在N型晶体管中，利用隧道效应可以进行编程，利用源区侧热电子可以进行擦除。亦即，本发明的非易失存储器单元适用于EEPROM和闪速EEPROM。

此外，足以编程的电压施加在控制栅极33和漏区36，则在漏区36和源区35之间流过电流。此电流与给定的参考电流比较。结果，如果该电流具有与参考电流相同的值或小于参考电充，则产生编程完成信号。

如图5B和5C所示，通过N型重掺杂杂质的离子注入，在一个方向以预定间隔在P型半导体衬底51中形成位线52。在垂直于位线52的方向，以预定间隔在形成有位线52的P型半导体衬底51中形成场氧化膜53。

位线52对应于图5A的非易失存储器单元的源区35和漏区36。

接着，在P型半导体衬底51的有源区形成栅绝缘膜54，栅绝缘膜由场氧化膜53限定。在栅绝缘膜54之上形成浮置栅极55b。浮置栅极55b对应于图5A的非易失存储器单元的浮置栅极31。

在浮置栅极55b上形成字线57a，与位线52垂直。在字线57a上与位线52平行地形成编程线62。字线57a对应于图5A的非易失存储器单元的控制栅极33。编程线62对应于图5A的非易失存储器单元的编程栅极32。

接着，在浮置栅极55b与字线57a之间形成介电膜56。在浮置栅极55b两侧形成隧道氧化膜61。

在字线57a上形成氧化膜58。在字线57a和氧化膜58的两侧形成绝缘膜侧壁衬垫59。

此时，如图5C所示，形成编程线62而不影响单元尺寸。亦即，由于在单元之间的场氧化膜53上形成编程线62，所以编程线62不影响单元尺寸。

而且，利用在编程线62与浮置栅极55b之间形成的隧道氧化膜61可以进行编程。

例如，在具有n沟道区的非易失存储器单元的工作中，通过隧道效应把电子从编程栅极32注入浮置栅极31。这样，期望按如下方式向单元施加偏置用于编程，即向控制栅极33施加正电压，向编程栅极32施加负电压，以便产生足够的隧道效应。

另外，也可以向编程栅极32施加0V电压，向控制栅极33施加正电压。

本发明的非易失存储器单元中，经过编程栅极32利用隧道效应可以进行编程。同时，无论是否编程均可进行对浮置栅极31的电荷变化进行监视。

具体地说，向控制栅极33施加正电压，向编程栅极32施加负电压。同时，向源区35和漏区36施加偏置使漏区电流流动。利用读出放大器(未示出)监视漏区电流。

此时，用于编程的偏置应施加在进行编程的单元，以便在编程开始时导通沟道。

随着编程的进行，浮置栅极31的电荷量发生变化。利用由浮置栅极31、源区35和漏区36组成的场效应晶体管监视这种变化。

本发明的非易失存储器单元在编程期间用做四端浮置栅极场效应晶体管。

在本发明的非易失存储器单元中，用于编程的电流通道和用于监视的电流通道相互分离。这样，独立地进行编程和监视。

另一方面，传统的非易失存储器单元用做三端浮置栅极场效应晶体管。在传统的非易失存储器单元中，用于编程的电流通道和用于监视的电流通道相互不分离。这样，监视受编程的限制。

与本发明类似，具有三个多晶硅栅极的传统非易失存储器单元包括浮置栅极、控制栅极和擦除栅极。但是，由于传统的非易失存储器单元的擦除栅极在相同条件下对全部选择的单元擦除数据，所以不同于本发明的对选择的单元进行编程的编程栅极。

换言之，本发明的编程栅极32用做功能栅极。传统的非易失存储器的擦除栅极不被认为是功能栅极。

图6是根据本发明的非易失存储器的电路图。

如图6所示，非易失存储器包括，以预定间隔在半导体衬底(未示出)上设置的多条字线57a，在垂直字线57a的方向设置的，以预定间隔形成多个矩形的多条位线52，在与位线52相同的方向设置的多条编程线62，和在各个矩形中一个一个地设置的多个非易失存储器单元。

图6中，各非易失存储器单元包括，浮置栅极31，用于向浮置栅极31提供电荷的编程栅极32，用于对向浮置栅极31提供的电荷进行控制的控制栅极33，用于在编程期间读出(或监视)向浮置栅极31提供的电荷的场效应晶体管。

场效应晶体管包括浮置栅极31，源区35，漏区36，和位于漏区36与源区35之间的沟道区34。

各个非易失存储器单元的控制栅极33与相邻的字线57a耦合，编程栅极32与相邻编程线62耦合。

此外，一个矩形内的非易失存储器单元的源区35与下一个矩形内的非易失存储器单元的漏区36共用的相邻位线52耦合。

如图6所示，为了同时进行编程和监视，选择的单元需要编程选择性和监视选择性。

换言之，由于监视具有与读出相同的功能，选择的单元需要编程选择性和监视选择性。

对于监视选择性，向字线57a和与字线57a垂直的位线52施加读出电压。

例如，向字线57a施加8V的正电压，向选择的位线52施加1V的读出电压，向另一位线52施加0V的地电压。

在施加选择的位线52的读出电压的方向，向至少一条位线52施加与读出电压相同的1V电压，以使读出电压不流入未选择的单元。

对于编程选择性，向字线57a和垂直于字线57a的编程线62施加用于编程的偏置电压，产生隧道效应。

在n沟道单元的情形，由于电子从编程栅极32注入浮置栅极31，所以向字线57a施加8V正电压，向编程线62施加8V负电压。

为了避免未选择的单元的干扰，可以向未选择的字线57a和未选择的编程线62施加适当电压。这取决于单元的隧道效应特性和漏电流特性。

向字线57a和编程线62施加的电压应分配用来在编程开始时使单元导通。通过把单元设计成具有低的电容耦合系数的编程栅极32，可以容易地实现这种条件。亦即，如图5C的单元剖面机构所示，在各个单元之间的场氧化膜53上形成编程线62，并与和浮置栅极55b一样小的厚度的接触面积与浮置栅极55b接触。

以下说明根据本发明的的非易失存储器单元的工作。

经过单元的栅绝缘膜54，利用半导体衬底51或编程栅极32进行擦除操作。

在利用半导体衬底51进行擦除的情形，应以适应于隧道效应的薄约10nm的厚度形成栅绝缘膜54。此时，向控制栅极33施加负电压或地电压，向半导体衬底51施加正电压。

在利用编程栅极32进行擦除的情形，由于经过编程栅极32同时进行编程和擦除，所以应在考虑隧道氧化膜61可靠性的条件下进行擦除。

图7是根据本发明的非易失存储器的布图。图8A是根据本发明的非易失存储器沿图7的线IV-IV截取的剖面图。图8B是根据本发明的非易失存储器沿图7的线V-V截取的剖面图。图8C是根据本发明的非易失存储器沿图7的线VI-VI截取的剖面图。图8D是根据本发明的非易失存储器沿图7的线VII-VII截取的剖面图。

在本发明的非易失存储器中，在一个方向以预定间隔于P型半导体衬底51中形成多条位线52。此时，各个位线52具有与P型半导体衬底51相反的导电类型。亦即，各个位线52用做N型杂质区，并与非易失存储器单元的源区35和漏区36对应。

接着，在垂直于位线52的方向，以预定间隔在P型半导体衬底51上形成多条字线57a。在垂直于位线52的方向，以预定间隔在P型半导体衬底51上形成用于场绝缘的场氧化膜53。在位线52的各个场氧化膜53之间的P型半导体衬底51之上形成多个岛状浮置栅极55b。此时，在P型半导体衬底51与浮置栅极55b之间形成栅绝缘膜54。

各条字线57a覆盖多条形成对应的字线方向的多个浮置栅极55b，并与非易失存储器单元的控制栅极33对应。

以预定间隔与位线52平行地形成编程线62。在对应的编程线方向编程线62覆盖多个浮置栅极55b，并对应于非易失存储器单元的编程线32。

此时，各条位线52和浮置栅极55b利用介电膜56相互绝缘。在字线57a与编程线62之间形成氧化膜58，使字线57a和编程线62相互绝缘。在浮置栅极55b的两侧形成隧道氧化膜61，与编程线62接触。

编程线62对应于编程栅极32，字线57a对应于控制栅极33，位线52对应于源区35和漏区36。各条线用做栅极。

图9A-9G是沿图7的线IV-IV截取的，展示本发明的非易失存储器的制造方法的剖面图。图10A-10G是沿图7的线V-V截取的、展示本发明的非易失存储器的制造方法的剖面图。

如图9A和10A所示，在P型半导体衬底51上淀积光刻胶(未示出)，通过曝光和显影工艺构图。采用构图后的光刻胶作为掩膜，把N型重掺杂杂质离子注入P型半导体衬底51，形成包括N型杂质扩散区的多条位线52。

此时，为了防止单元尺寸因N型杂质离子注入P型半导体衬底51时的横向扩散而增大，在构图后的光刻胶的两侧形成高温弱淀积(HLD)衬垫。采用光刻胶和HLD衬垫作为掩膜，把N型杂质离注入P型半导体衬底51，形成位线52。

在垂直于位线52的方向，在场绝缘区形成多个场氧化膜53，用于各个单元之间的绝缘。

可以通过化学汽相淀积(CVD)或硅的局部氧化(LOCOS)，形成场氧化膜53。在各个场氧化膜53之间形成沟道区，用做有源区。

可以在场氧化膜53的两侧形成绝缘侧壁衬垫，以便有利于下面将要进行的多晶硅的干腐蚀工艺。

如图9B和10B所示，通过热氧化在P型半导体衬底51的有源区形成栅绝缘膜54，该栅绝缘膜由场氧化膜53限定。此时，为了在后续工艺的多晶硅腐蚀处理期间有足够的腐蚀阻挡，在位线52以厚于任何其他部位的厚度形成热氧化膜54a。

接着，在包括栅绝缘膜54的P型半导体衬底51的整个表面上，形成用于形成浮置栅极的第一多晶硅55。此时，第一多晶硅55完全覆盖沟道区。

如图9C和10C所示，选择地去除第一多晶硅55，从而形成多个浮置线55a。在包括浮置线55a的P型半导体衬底51的整个表面上，形成氧化物或氧化物/氮化物/氧化物(ONO)的介电膜56。在与位线52相同的方向形成浮置线55a。

接着，在包括介电膜56的P型半导体衬底51的整个表面上，形成用于形成字线的第二多晶硅57。在第二多晶硅57上形成氧化膜58。

如图9D和10D所示，在氧化膜58上淀积光刻胶(未示出)，通过曝光和显影工艺构图。采用构图后的光刻胶作为掩膜选择地去除氧化膜58。然后采用构图后的光刻胶作为掩膜选择地去除第二多晶硅58，以在各个场氧化膜53之间形成多条字线57a。在垂直于位线52的方向形成字线57a。

接着，在包括氧化膜58的P型半导体衬底51的整个表面上形成绝缘膜。通过深腐蚀工艺在氧化膜58和字线57a的两侧形成绝缘膜侧壁衬垫59。

如图9E和10E所示，采用氧化膜58和绝缘膜侧壁衬垫59作为掩膜，选择地去除介电膜56和浮置线55a，使场氧化膜53部分地暴露。结果，形成接触孔60。此时，选择地去除浮置线55a，形成多条浮置栅极55b。

如图9F和10F所示，采用氧化膜58和绝缘膜侧壁衬垫59作为掩膜进行热氧化，在浮置栅极55b的两侧形成隧道氧化膜61。

可以采用CVD和深腐蚀工艺代替热氧化工艺，形成隧道氧化膜61。换言之，可以通过在包括浮置栅极的半导体衬底整个表面上淀积CVD氧化膜形成隧道氧化膜61，在浮置栅极两侧通过深腐蚀工艺形成侧壁衬垫。

如图9G和10G所示，在包括接触孔60的P型半导体衬底51的整个表面上，形成用于形成编程线的第三多晶硅55。然后选择地去除第三多晶硅，在接触孔60内和与接触孔60相邻的绝缘膜58上形成多条编程线62。在场氧化膜53之上平行于位线52形成编程线62。

此时，编程线62与隧道氧化膜61搭接，并在位线52即每个单元中一个一个地形成。而且，编程线62依次与场氧化膜53上的隧道区连接，以降低编程耦合。如上所述，本发明的非易失存储器的制造方法具有以下优点，即利用无金属接触的阵列可以实现具有最小有效单元尺寸的非易失存储器单元。

本领域的技术人员应该明白，在不脱离本发明的精髓或范围的条件下，对本发明的非易失存储器的制造方法可以做出各种改进和变化。因此，只要改进和变化处于权利要求书及其等同物的范围内，则均应包含于本发明之中。

Claims (10)

1.一种非易失存储器的制造方法，包括以下步骤：

制备第一导电类型的半导体衬底；

以预定间隔于一个方向在半导体衬底中形成多条位线；

以预定间隔在垂直于位线的方向形成多个场氧化膜；

在半导体衬底的整个表面上形成栅绝缘膜；

在与位线相同的方向，于各条位线之间的栅绝缘膜上形成多条具有预定间隔的浮置线；

在包括浮置线的半导体衬底的整个表面上形成介电膜；

接着在介电膜上形成导电层和绝缘膜，并对其进行选择性去除，以在各场氧化膜之间垂直于各条位线形成多条字线；

在各条字线的两侧形成绝缘膜侧壁衬垫；

采用字线和绝缘膜侧壁衬垫作为掩膜，选择地去除介电膜和浮置线，形成多个浮置栅极；

在各个浮置栅极的两侧形成隧道氧化膜；和

在各条位线之间形成多条编程线，与隧道氧化膜接触。

2.根据权利要求1的非易失存储器的制造方法，其中，半导体衬底是P型，通过把N型杂质离子注入半导体衬底形成各条位线。

3.根据权利要求1的非易失存储器的制造方法，其中，形成各条位线的步骤包括：

在半导体衬底上形成主要是限定位线区的掩膜层；

在掩膜层两侧形成高温弱淀积(HLD)衬垫；和

采用掩膜层和HLD衬垫作为掩膜把杂质注入半导体衬底。

4.根据权利要求1的非易失存储器的制造方法，其中，通过热氧化形成栅绝缘膜。

5.根据权利要求1的非易失存储器的制造方法，其中，在形成栅绝缘膜时，在形成位线的部位形成的热氧化膜厚于任何其他部位。

6.根据权利要求1的非易失存储器的制造方法，其中，采用绝缘膜和绝缘膜侧壁衬垫作为掩膜，通过浮置栅极侧边的热氧化形成隧道氧化膜。

7.根据权利要求1的非易失存储器的制造方法，其中，通过在包括浮置栅极的半导体衬底的整个表面上淀积CVD氧化膜，形成隧道氧化膜，通过深腐蚀工艺在浮置栅极两侧形成侧壁衬垫。

8.根据权利要求1的非易失存储器的制造方法，其中，在各条位线之间一个一个地形成编程线。

9.根据权利要求1的非易失存储器的制造方法，其中，在各对位线之间一个一个地形成编程线。

10.根据权利要求1的非易失存储器的制造方法，其中，介电膜由氧化物或者氧化物/氮化物/氧化物(ONO)构成。

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