CN1677675A - 非易失性半导体存储器件 - Google Patents

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Abstract

本发明提供一种使非易失性半导体存储器件的特性提高了的非易失性半导体存储器件，其存储单元包括：用于蓄积电荷的氮化硅膜(SIN)，由位于其上下的氧化膜(BOTOX、TOPOX)构成的ONO膜，其上部的存储器栅电极(MG)，中间隔着ONO膜位于其侧部的选择栅电极(SG)，位于其下部的栅极绝缘膜(SGOX)，源极区域(MS)和漏极区域(MD)；给存储单元的源极区域(MS)施加正电位，给存储器栅电极(MG)施加负电位，给选择栅电极(SG)施加正电位，使电流从漏极区域(MD)向源极区域(MS)流动，并且将因BTBT而产生的空穴注入氮化硅膜(SIN)中，进行擦除。

Description

非易失性半导体存储器件
技术领域
本发明涉及一种非易失性半导体存储器件，特别涉及适用于擦除动作的高速化和提高耐改写性的非易失性半导体存储器件。
背景技术
作为可电写入、擦除的非易失性半导体存储器件，广泛使用EEPROM(Electronically Erasable and Programmable Read Only Memory电可擦除只读存储器)。现在正广泛使用的以闪存(flash memory快速擦写存储器)为代表的这些存储器件(存储器)，在MOS(Metal OxideSemiconductor)晶体管的栅电极下具有由氧化膜围成的导电性浮置栅电极和陷阱性绝缘膜，以浮置栅电极和陷阱性绝缘膜中的电荷蓄积状态为存储信息，将它作为晶体管的阈值来读出。该陷阱性绝缘膜是指可蓄积电荷的绝缘膜，作为一个例子，可列举出氮化硅膜等。通过电荷向这样的电荷蓄积区域的注入、释放，使MOS晶体管的阈值偏移并作为存储元件来工作。作为该闪存，有详细地追加说明的使用了MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor金属氮氧化物半导体)的分裂栅型(split gate cell)单元。
在这样的存储器中，由于使用氮化硅膜作为电荷蓄积区域，因此与导电性的浮置栅极膜相比，具有以下的优点：1)由于离散地蓄积电荷，因此数据保持的可靠性优良；2)由于数据保持的可靠性优良，因此能使氮化硅膜上下的氧化膜薄膜化，能实现写入、擦除动作的低电压化。
另外，由于使用分裂栅型单元，因此具有以下优点：1)能用源极侧(source side)注入方式将热电子注入氮化硅膜中，电子注入效率高，可进行高速、低电流的写入；2)由于写入、擦除动作的控制简单，因此可使外围电路规模减小。
作为上述存储器的擦除方式，已知隧道效应擦除方式和热空穴注入方式(hot hole注入方式)的两种。例如，在专利文献1(日本特开2001-102466号公报)中，记载了使用隧道效应擦除方式的存储器单元，另外，在专利文献2(USP5,969,383号公报)、专利文献3(USP6,248,633号公报)、专利文献4(日本特开2003-46002号公报)中，记载了使用BTBT热空穴注入擦除方式的存储器单元。
在隧道效应擦除方式中，通过施加电场，使因写入而注入到氮化硅膜中的电子在氮化硅膜的上部或者下部的氧化膜中产生隧道效应，并引向栅电极或者衬底，从而进行擦除。
在另外一种BTBT热空穴注入擦除方式中，通过注入具有正电荷的空穴(hole)使阈值变化，来代替引出电子。在空穴的注入方面已知，如IEEE International Electron Device Meeting 2003，pp.157-160所述，因BTBT(Band-To-Band Tunnelling带间隧道效应)现象而产生空穴，并通过电场加速注入到绝缘膜中(参考非专利文献1)。
[专利文献1]日本特开2001-102466号公报(与USP6,255,166对应)；
[专利文献2]USP5,969,383号公报；
[专利文献3]USP6,248,633号公报；
[专利文献4]日本特开2003-46002号公报；
[非专利文献1]IEEE International Electron Device Meeting2003，pp.157-160。
上述的隧道效应擦除方式和空穴注入方式(BTBT热空穴注入方式)相比较，在隧道效应擦除方式的情况下，可列举出数据保持特性和擦除特性的折衷(trade off)关系为问题点。即，为了提高数据保持特性，必须增加抑制电荷泄漏的氮化硅膜上下的氧化膜或陷阱，因此使氮化硅膜本身膜变厚。但是，在擦除动作中，必须使电荷在厚的氧化膜中产生隧道效应，结果是擦除速度变慢。另外，为了提高擦除速度，擦除电压的高电压化是必须的，但是外围电路因该高电压化而规模变大，导致芯片成本增大。引出电子侧的氧化膜，被限制在引起电子的隧道效应的范围内的薄的膜厚，从而制约数据保持特性。
而且，由于引出写入时注入的电子进行擦除，因此不能将擦除后的阈值电压降低到氮化硅膜为电中性的初始的阈值电压以下。如果不能充分降低阈值，则不能取出大的读出电流，不利于读出的高速化。
相反，在空穴注入擦除方式(BTBT热空穴注入擦除方式)的情况下，可以使擦除后的阈值偏移到初始的负侧。即，通过擦除动作，正电荷被注入蓄积到绝缘膜中，因此能使阈值降到比初始值低的负侧。由此，能达到使大量的电流流过的状态，因此适用于半导体电路的高速工作。因此，近年来空穴注入擦除方式受到关注。
在基于空穴注入擦除方式(BTBT热空穴注入擦除方式)的擦除动作中，在以NMOS为基础的存储器中，在源极扩散层上施加正电压，在栅电极上施加负电压，能由施加到源极扩散层和栅电极上的高电压形成的电场，对在源极扩散层端部因BTBT而产生的空穴(hole)进行加速，并注入到氮化硅膜中，从而进行擦除。
但是，根据本发明人的研究了解到：在使用空穴注入擦除方式(BTBT热空穴注入擦除方式)的情况下，因局部地进行空穴(hole)的注入，而蓄积空穴。该空穴的蓄积产生如下的问题：使擦除特性劣化，并且使电荷的保持特性劣化。
使用空穴注入擦除方式时的上述擦除特性的劣化象下述这样发生：对存储器栅极(MG)施加负电位，对源极(MS)施加正电位，擦除动作时的热空穴，如图30所示，在源极区域MS端部(图30的b部)产生，并注入到面向硅衬底的氮化膜(SIN)中的整个区域中。其结果是，在进行擦除当中，在空穴产生部位(图30的b部)正上方的氮化膜中(图30的c部)逐渐蓄积空穴(hole)。另外，图29是表示非易失性半导体存储器件(闪存)写入时的热电子的产生部位的主要部分剖面图，示意地示出了写入时的电子向电荷蓄积部注入的注入状态，图30是表示非易失性半导体存储器件擦除时的热电子的产生部位的主要部分剖面图，示意地示出了擦除时的空穴向电荷蓄积部的注入状态。对于图29和图30的闪存的各部位，与后述的本发明的实施方式相对应的部位标注同一标记，因此省略其说明。
由于该空穴蓄积，源极扩散层(MS)端部的绝缘膜-衬底界面的垂直方向电场减少，空穴的产生量减少，擦除动作停止。另外，如果反复进行改写，则空穴产生部位上部的氮化膜中的空穴蓄积量逐渐增加，在完全擦除因写入而注入的电子之前，空穴的产生停止。其结果是，产生限制反复进行写入擦除动作的问题。
另外，蓄积的空穴使电荷保持特性劣化。即，在写入状态下，注入的电子必须保持电荷。但是，如上所述，由BTBT引起的空穴注入，在源极扩散层端产生空穴，因此当在扩散层正上方过度蓄积空穴时，即使在写入状态下，也变成局部蓄积空穴的状态。因此，作为保持特性的劣化可以观测到因空穴和电子的再结合而引起的阈值变化。
发明内容
本发明的目的在于，谋求非易失性半导体存储器件的高性能化、高可靠性化。
另外，本发明的目的还在于，消除因擦除动作而蓄积的空穴(hole)所导致的特性劣化。
根据本说明书的记述和附图可以明白本发明的上述和其它的目的以及新的特征。
以下，简单地说明本申请所公开的发明中有代表性的发明的概要。
本发明是注入与因擦除动作而蓄积的载流子(空穴)相反极性的载流子(电子)来中和电荷。
另外，本发明的非易失性半导体存储器件，包括(a)在半导体衬底中形成的第1和第2半导体区域，(b)在上述第1和第2半导体区域之间的上述半导体衬底的上部形成的、位于上述第1半导体区域侧的第1导电体和位于上述第2半导体区域侧的第2导电体，(c)在上述第1导电体和上述半导体衬底之间形成的第1绝缘膜，(d)在上述第2导电体和上述半导体衬底之间形成的第2绝缘膜，该第2绝缘膜在其内部具有电荷蓄积部；进行(e)向该电荷蓄积部进行电子注入的动作和(f)向该电荷保持部进行空穴注入的动作；通过与空穴注入相配合地进行电子注入进行电荷中和动作。
另外，本发明的非易失性半导体存储器件，包括(a)在半导体衬底中形成的第1和第2半导体区域，(b)在上述第1和第2半导体区域之间的上述半导体衬底的上部形成的、位于上述第1半导体区域侧的第1导电体和位于上述第2半导体区域侧的第2导电体，(c)在上述第1导电体和上述半导体衬底之间形成的第1绝缘膜，(d)在上述第2导电体和上述半导体衬底之间形成的第2绝缘膜，该第2绝缘膜在其内部具有电荷蓄积部；(e)对上述第2半导体区域施加作为正或负的一方的第1极性的电位，对上述第2导电体施加与上述第1极性相反的第2极性的电位，通过对上述第1导电体施加与上述第1极性相同的极性的电位，将与上述第1极性相同极性的第1载流子注入到上述电荷蓄积部，由此进行擦除。
另外，本发明的非易失性半导体存储器件包括(a)在半导体衬底中形成的第1和第2半导体区域，(b)在上述第1和第2半导体区域之间的上述半导体衬底的上部形成的第1导电体和第2导电体，(c)在上述第1导电体和上述半导体衬底之间形成的第1绝缘膜，(d)在上述第2导电体和上述半导体衬底之间形成的第2绝缘膜，该第2绝缘膜在其内部具有电荷蓄积部；(e)在上述第1和第2半导体区域间流通电流的状态下，将由能带间隧道现象产生的载流子注入到上述电荷蓄积部，由此进行擦除。
本发明的非易失性半导体存储器件，多个存储单元配置成阵列状，该存储单元包括(a)在半导体衬底中形成的第1和第2半导体区域，(b)在上述第1和第2半导体区域之间的上述半导体衬底上部形成的第1导电体和第2导电体，(c)在上述第1导电体和上述半导体衬底之间形成的第1绝缘膜，(d)在上述第2导电体和上述半导体衬底之间形成的第2绝缘膜，该第2绝缘膜在其内部具有电荷蓄积部；(e)在上述多个存储单元中包括多条第1线和第2线，其中，所述第1线对排列在第1方向上的上述存储单元的上述第1导电体进行连接，所述第2线对排列在与上述第1方向正交的第2方向上的上述存储单元的、位于上述第1导电体侧的上述第1半导体区域进行连接；(f)在将作为正或负的一方的第1极性的电位施加到上述多个存储单元中的选择存储单元所连接的上述第1线的状态下，将因能带间隧道现象而产生的与上述第1极性相同的极性的第1载流子注入到上述选择存储单元的上述电荷蓄积部，由此进行擦除。
本发明的非易失性半导体存储器件，多个存储单元配置成阵列状，该存储单元包括(a)在半导体衬底中形成的第1和第2半导体区域，(b)在上述第1和第2半导体区域之间的上述半导体衬底的上部形成的第1导电体和第2导电体，(c)在上述第1导电体和上述半导体衬底之间形成的第1绝缘膜，(d)在上述第2导电体和上述半导体衬底之间形成的第2绝缘膜，该第2绝缘膜在其内部具有电荷蓄积部；(e)上述多个存储单元中包括多条第1线、第2线和第3线，所述第1线对排列在第1方向上的上述存储单元的上述第1导电体进行连接，所述第2线对排列在与上述第1方向正交的第2方向上的上述存储单元的、位于上述第2导电体侧的上述第2半导体区域进行连接，所述第3线对排列在第1方向上的上述存储单元的上述第1半导体区域进行连接；(f)在将作为正或负的一方的第1极性的电位施加到与上述多个存储单元中的选择存储单元连接的上述第1线的状态下，将由能带间隧道现象产生的、与上述第1极性相同极性的第1载流子，注入到上述选择存储单元的上述电荷蓄积部，由此进行擦除。
另外，本发明的非易失性半导体存储器件，包括(a)在半导体衬底中形成的第1和第2半导体区域，(b)在上述第1和第2半导体区域之间的上述半导体衬底上部形成的、位于上述第1半导体区域侧的第1导电体和位于上述第2半导体区域侧的第2导电体，(c)在上述第1导电体和上述半导体衬底之间形成的第1绝缘膜，(d)在上述第2导电体和上述半导体衬底之间形成的第2绝缘膜，该第2绝缘膜在其内部具有电荷蓄积部；在写入动作时，(e)对上述第2导电体施加正电位，对上述第2半导体区域施加正电位，对上述第1导电体施加正电位，由此将电子注入到上述电荷蓄积部，(f)对上述第2导电体施加正电位，对上述第2半导体区域施加0V或者比上述第2导电体低的正电位，对上述第1导电体施加与施加到上述第1半导体区域的电位相等或较其低的电位，由此将电子注入到上述电荷蓄积部。
另外，本发明的非易失性半导体存储器件，包括(a)在半导体衬底中形成的第1和第2半导体区域，(b)在上述第1和第2半导体区域之间的上述半导体衬底上部形成的、位于上述第1半导体区域侧的第1导电体和位于上述第2半导体区域侧的第2导电体，(c)在上述第1导电体和上述半导体衬底之间形成的第1绝缘膜，(d)在上述第2导电体和上述半导体衬底之间形成的第2绝缘膜，该第2绝缘膜在其内部具有电荷蓄积部；在擦除动作时，(e)对上述第2导电体施加负电位，对上述第2半导体区域施加正电位，对上述第1导电体施加正电位，由此将空穴注入到上述电荷蓄积部，(f)对上述第2导电体施加正电位，对上述第2半导体区域施加0V或者比施加到上述第2导电体的电位低的正电位，对上述第1导电体施加与施加到上述第1半导体区域的电位相等或较其低的电位，由此将电子注入到上述电荷蓄积部。
以下，简单地说明由本申请所公开的发明中有代表性的发明所取得的效果。
通过对因擦除动作而蓄积的载流子(空穴)，注入相反极性的载流子(电子)并中和电荷，由此能得到良好的元件特性。
另外，能实现非易失性半导体存储器件的高性能化、高可靠化。特别是能实现擦除动作的高速化和提高改写耐性。并且能实现读取速度和数据保持特性的提高。
附图说明
图1是本发明实施方式的非易失性半导体存储器件(闪存)的主要部分剖面图。
图2是表示在本发明实施方式的非易失性半导体存储器件的写入、擦除、读出时向选择存储单元的各部位施加的电压的施加条件的图表。
图3是表示擦除特性的曲线。
图4是比较在使用了沟道中流过电流的BTBT热空穴擦除方式的、反复进行了写入/擦除的存储单元中，有无空穴中和动作的存储单元的写入侧电荷保持特性的曲线。
图5是表示本发明实施方式的非易失性半导体存储器阵列的电路图。
图6是表示在图5的存储器阵列中在写入、擦除、读出时对各布线施加的电压条件的图表。
图7是表示在图5的存储器阵列中在写入、擦除、读出时对各布线施加的电压条件的图表。
图8是表示在图5的存储器阵列中在写入时对各布线施加电压的定时的说明图。
图9是表示在图5的存储器阵列中以恒定沟道电流实现写入、擦除的电路图。
图10是表示本发明实施方式的其它的非易失性半导体存储器阵列的电路图。
图11是表示在图10的存储器阵列中在写入、擦除、读出时对各布线施加的电压条件的图表。
图12是表示在图10的存储器阵列中在写入、擦除、读出时对各布线施加的电压条件的图表。
图13是表示本发明实施方式的其它的非易失性半导体存储器阵列的电路图。
图14是表示在图13的存储器阵列中在写入、擦除、读出时对各布线施加的电压条件的图表。
图15是表示在图13的存储器阵列中在写入、擦除、读出时对各布线施加的电压条件的图表。
图16是本发明实施方式的非易失性半导体存储器件(闪存)的主要部分剖面图。
图17是表示本发明实施方式的非易失性半导体存储器件的制造方法的衬底的主要部分剖面图。
图18是表示本发明实施方式的非易失性半导体存储器件的制造方法的衬底的主要部分剖面图。
图19是表示本发明实施方式的非易失性半导体存储器件的制造方法的衬底的主要部分剖面图。
图20是表示本发明实施方式的非易失性半导体存储器件的制造方法的衬底的主要部分剖面图。
图21是表示本发明实施方式的非易失性半导体存储器件的制造方法的衬底的主要部分剖面图。
图22是表示本发明实施方式的非易失性半导体存储器件的制造方法的衬底的主要部分剖面图。
图23是表示本发明实施方式的非易失性半导体存储器件的制造方法的衬底的主要部分剖面图。
图24是表示本发明实施方式的非易失性半导体存储器件的制造方法的衬底的主要部分剖面图。
图25是本发明实施方式的其它非易失性半导体存储器件(闪存)的主要部分剖面图。
图26是本发明实施方式的其它非易失性半导体存储器件(闪存)的主要部分剖面图。
图27是本发明实施方式的其它非易失性半导体存储器件(闪存)的主要部分剖面图。
图28是示意地表示集成多个非易失性存储器模块等而形成的半导体芯片的说明图。
图29是表示用于说明本发明的课题的非易失性半导体存储器件写入时的热电子产生部位的衬底的主要部分剖面图。
图30是表示用于说明本发明的课题的非易失性半导体存储器件擦除时的热电子产生部位的衬底的主要部分剖面图。
图31是示意地表示了对用于说明本发明的效果的、非易失性半导体存储器件施加了擦除电位的情况下的、电荷的状态的存储单元的主要部分剖面图。
具体实施方式
以下，根据附图详细地说明本发明的实施方式。在用于说明实施方式的所有图中具有同一功能的构件上标注同一标记，省略反复的说明。另外，在以下的实施方式中，除非特别需要，原则上不反复进行同一或者同样部分的说明。
另外，本发明主要在电荷蓄积部使用陷阱性绝缘膜(可蓄积电荷的绝缘膜)，因此在以下的实施方式中，对以NMOS(n沟道型MOS)晶体管为基础的使用了陷阱性绝缘膜的存储单元进行说明。并且，在以下的实施方式中的极性(写入、擦除、读出时施加电压的极性或载流子的极性)，是用于说明以NMOS(n沟道型MOS)晶体管为基础的存储单元时的动作的，以PMOS(p沟道型MOS)晶体管为基础时，使施加电位或载流子的导电方式等所有的极性都反转，因此原理上能得到相同的动作。
(1)对本发明的非易失性半导体存储器件(闪存)的基本结构进行说明。
图1是本发明实施方式的非易失性半导体存储器件(闪存)的主要部分剖面图。
该闪存是使用了MONOS膜的分裂栅型单元。
如图1所示，存储单元包括：由用于蓄积电荷的氮化硅膜(氮化膜)SIN(即电荷蓄积部)、和位于其上下的氧化膜(氧化硅膜)BOTOX、TOPOX的层叠膜构成的ONO膜(ONO)、由如n型多晶硅的导电体构成的存储器栅电极MG、由如n型多晶硅的导电体构成的选择栅电极SG、位于选择栅电极SG下部的栅极绝缘膜SGOX、由导入了n型杂质的半导体区域(硅区域)构成的源极区域(源极扩散层、n型半导体区域)MS、由导入了n型杂质的半导体区域(硅区域)构成的漏极区域(漏极扩散层、n型半导体区域)MD。并且，源极区域MS和漏极区域MD，形成在设置于p型硅衬底(半导体衬底)PSUB上的p型区域PWEL中。
在此，称由存储器栅电极MG构成的MOS晶体管(MISFET：MetalInsulator Semiconductor Field Effect Transistor金属绝缘半导体场效应晶体管)为存储晶体管，另外，称由选择栅电极SG构成的MOS晶体管(MISFET：Metal Insulator Semiconductor Field Effect Transistor)为选择晶体管。
接下来，说明写入、擦除、读出动作。在这里，将电子(electron)向氮化硅膜SIN的注入定义为“写入”，将空穴(hole)的注入定义为“擦除”。以下，对本实施方式的擦除动作、写入动作和读出动作进行说明。
(1-1)首先，说明擦除方法。在图2中，示出了在本实施方式的“写入”、“擦除”和“读出”时向选择存储单元的各部位施加电压的施加条件。在这里，由于给出了代表性的动作电压，因此使用用所谓的MOSFET的0.25μm代的工艺、器件技术形成的存储单元进行说明。即，选择晶体管使用栅极长为0.2μm、在1.5V进行动作的晶体管。另外，存储单元的沟道宽度为0.25μm。
如图2的“擦除”栏的上段所示，在擦除时，进行控制，使得施加到存储器栅电极MG的电压Vmg为-5V，施加到源极区域MS的电压Vs为7V，施加到漏极区域MD的电压Vd为0V，施加到选择栅电极SG的电压Vsg为使选择晶体管的沟道表面反转的设定值。例如，在阈值(选择晶体管的阈值电压)为0.4V的情况下，选择栅电极SG的电压Vsg可以是0.7V左右。向阱(well)施加0V(Vwell)。
这样，在擦除时(擦除动作时)，向源极区域MS施加正电位(Vs＞0)，向存储器栅电极施加负电位(Vmg＜0)，该负电位是极性与施加到源极区域MS的电位(正电位)相反的电位，给选择栅电极SG施加能使选择晶体管的沟道表面反转的电位，在这里，施加正电位(Vsg＞0)，该正电位是极性与施加到源极区域MS的电位相同的电位。另外，使漏极区域MD的电位比选择栅电极SG的电位和源极区域MS的电位低(Vd＜Vsg、Vd＜Vs)。
在本实施方式的擦除方法中，在因BTBT(Band-To-Band Tunneling：能带间隧道现象)而产生的空穴(正的极性的载流子)被注入到氮化硅膜SIN中，进行擦除的同时(即，在因BTBT而产生的空穴被注入到氮化硅膜SIN中而进行擦除时)，沟道电流经由选择栅电极的反转层流到源极-漏极之间(源极区域MS和漏极区域MD之间)。如果对阱施加高的源极电位，则衬底-阱之间的耗尽层宽度w用近似单边突变结进行扩展，使得表示为w＝(2εSiε0(VSB+φB)/(q×Nwell)0.5。在这里，εSi和ε0分别是硅的相对介电常数和真空介电常数，VSB是源极-阱间偏压，φB是阱的费米电位，q是电子电荷量，Nwell是阱的杂质浓度。因此，如果与耗尽层宽度w相比，缩短存储器栅极长度时，在衬底表面上，由于存储器栅极和绝缘膜中注入电荷的，即使在空穴蓄积的状态下，在衬底内部，耗尽层也进行扩展，因此能使在选择晶体管的沟道表面上反转保持的载流子漂移到源极侧。这与因存储晶体管部的短沟道效应而使电流流动相对应。进入源极扩散层(源极区域MS)的电场区域的电子(负的极性的载流子)被加速，注入到蓄积空穴的源极扩散层上部的氮化硅膜(SIN)中。因此，能消灭所蓄积的电荷，维持衬底表面的电场，从而能使因BTBT而进行的空穴产生持续下去。受电场加速的电子因碰撞电离而产生电子-空穴对，这些二次载流子大范围地注入到电荷保持区域，因此能加速擦除。当然，在作为注入整体来看时，与电子注入相比，必须在能实现空穴注入引起的阈值降低的状态下进行。例如，在设源极扩散层和阱间的结耐压为BVbs时，在擦除时，消除Vs直到接近BVbs的1V为止，由于引起过度的电子注入，因此尽管是擦除动作，阈值也上升。另外，在本实施方式中，称空穴(hole)为正的极性的载流子，电子(electron)为负的极性的载流子(与空穴相反的极性)。
另外，在该动作中，因BTBT和碰撞电离而产生的空穴使漏极-阱间的结势垒降低，因此产生分别以漏极、阱、源极为发射极、基极、集电极的双极动作，消耗大的电流。为防止这些，使漏极-阱间的结势垒保持得高一些，因此施加偏压是有效的。在图2的擦除中，示出了漏极施加和阱施加的擦除设定(分别与图2的擦除栏的第3段、第4段相对应)。
另外，可以用电路方式自动限制施加到漏极的电压，使得流过选择晶体管的电流不变得过大。即，可以用电路方式进行自动控制，使得源极区域MS和漏极区域MD间流过的的电流值(沟道电流)恒定。对于该自动控制，在写入中进行说明，可以使用与在进行恒定沟道电流的写入时使用的电路相同的电路。
在施加了上述电压(擦除电压、擦除电位)的情况下，如图30所示，借助于源极区域MS和存储器栅电极MG之间施加的电压，在扩散层端部因BTBT(Band-To-Band Tunneling：能带间隧道现象)而产生的空穴(hole)，因源极区域MS和存储器栅电极MG(之间)上施加的高电压而加速，变成热空穴，并注入到氮化硅膜SIN中。所注入的空穴被氮化硅膜SIN中的陷阱捕获，存储晶体管的阈值电压(阈值)降低。热空穴的注入部位不只是写入时注入了电子的、氮化硅膜SIN中的选择栅电极SG侧的端部附近(图29的a部)，而且注入到面向硅衬底的氮化膜(氮化硅膜SIN)中的整个区域，在基于BTBT的空穴产生部位(源极区域MS的端部附近，图30的b部)的上部的氮化硅膜SIN中(图30的c部)，进行空穴蓄积。
图31是示意地示出了施加了擦除电位(图2的“擦除”栏中记载的电位)时的电子的动作的非易失性半导体存储器件(闪存)的存储单元的主要部分剖面图，示出了与图1、图29和图30相对应的剖面图。流过上述的沟道的电子，在施加了高压的源极区域MS的端部，被在沟道方向上产生的高电场加速。然后，在基于BTBT的空穴产生部位(图30的b部)的上部的氮化硅膜SIN中蓄积了电荷的情况下，如图31所示，该电子被蓄积空穴产生的垂直方向的电场吸引，注入到氮化硅膜SIN中的空穴蓄积部(图30的c部)。电子的注入位置，由于与氮化硅膜SIN中的空穴蓄积部(图30的c部)相对应，因此为源极区域MS的端部附近的上部的氮化硅膜SIN。
即，擦除动作时，图30所示的因BTBT而产生的空穴向氮化硅膜SIN中的注入、和如图31所示的流过沟道的电子向氮化硅膜SIN中的空穴蓄积部的注入同时进行。
通过这样的电子向空穴蓄积部的注入，能降低空穴蓄积量，能抑制空穴蓄积导致的源极扩散层(源极区域MS)端部的垂直方向电场的降低、和BTBT导致的空穴产生量的降低。
图3是表示擦除特性的曲线。在图3中，对于使用了沟道中流过电流的BTBT热空穴擦除方式(与本实施方式对应)的情况(在图3的曲线中以实线表示)、和使用了沟道中不流过电流的BTBT热空穴擦除方式(与比较例对应)的情况(在图3的曲线中以虚线表示)，示出了1次改写后、1000次改写后以及10万次改写后的擦除特性。图3的曲线的横轴对应于擦除时间(擦除用电压的施加时间)，图3的曲线的纵轴对应于存储晶体管的阈值电压(阈值)Vth。
从图3可知，如本实施方式，若在擦除动作时沟道中流过电流，并向氮化硅膜SIN中的空穴蓄积部注入电子，则能抑制BTBT导致的空穴产生量的降低，因此与在擦除动作时沟道中不流过电流的比较例(现有)的BTBT热空穴擦除方式相比，擦除速度提高。
另外，如果反复进行改写(写入和擦除)，则在沟道中不流过电流的比较例(现有)的BTBT热空穴擦除方式中，空穴产生部位(源极区域MS的端部附近，图30的b部)的上部的氮化硅膜SIN(图30、图31的c部)中的空穴蓄积量逐渐增加，因此，擦除速度逐渐变慢。另外，在完全擦除写入时注入氮化硅膜SIN的电子(图29的a部的电子)之前，空穴的产生停止，因此由擦除而能降低的阈值电压升高(即，改写次数增加的同时，擦除后的阈值电压升高)，改写次数受到限制。
相反，如本实施例所示，若擦除动作时沟道中流过电流(电子)，并向氮化硅膜SIN中的空穴蓄积部(图30、图31的c部)注入电子，则每次改写都能降低空穴蓄积量，因此能抑制改写导致的擦除速度的劣化。另外，由擦除而能降低的阈值电压的升高也几乎见不到(即，即使改写次数增加，擦除后的阈值电压也不会那样变化)，能增加改写次数。
如上所述，如果缩短存储器栅极的栅极长度，则在存储器栅电极MG上施加了负电压的状态下，沟道中也会流过电流，即使使存储器栅电极MG下的沟道区域为n型，沟道中也同样会流过电流。
擦除时沟道中流过的电流(源极区域MS和漏极区域MD间流过的电流值)，更理想的是与后述的写入时相同的0.1～10μA左右。通过设为与写入时相同的电流量，能有效地使用电源电路。
另外，也可以在擦除动作的初始，沟道中不流过电流，上述空穴的蓄积量增加后，再在沟道中流过电流。即，也可以向源极区域MS提供正电位(例如7V)，向存储器栅电极MG提供负电位(例如-5V)，使空穴向氮化硅膜SIN中的注入开始(此时，使选择栅电极SG的电位Vsg为0V等，沟道中不流过电流)后，在经过预定的时间后，开始向选择栅电极SG提供使选择晶体管的沟道表面反转的正电位(例如0.7V)，使电流(沟道电流)在源极区域MS和漏极区域MD之间开始流过。由此，不流过多余的电流，从而能有效地利用电源电路的供给能力。使空穴向氮化硅膜SIN中的注入开始，并经过1μsec.(1微秒)以上后，再开始使电流(沟道电流)流过源极区域MS和漏极区域MD之间是有效的，使空穴向氮化硅膜SIN中的注入开始，并经过10μsec.(10微秒)以上后，再开始使电流(沟道电流)流过源极区域MS和漏极区域MD之间，则更有效。
即使在本实施方式的存储器单元中，反复进行擦除动作，由此在源极扩散层(源极区域MS)上的氮化硅膜SIN(图30、图31的c部)中蓄积电荷，电荷保持特性也会劣化。为了抑制该劣化，可以进行向氮化硅膜SIN的空穴蓄积部隧道注入电子来中和空穴的空穴中和动作(蓄积空穴中和动作)。在该空穴中和动作中，使源极区域MS保持接地电位，对存储器栅电极MG施加正电位，由此从源极扩散层(源极区域MS)向其正上方的氮化硅膜SIN的空穴蓄积部(图30、图31的c部)隧道注入(トンネル注入)电子。此时，所蓄积的空穴具有强的正电位，因此即使不对存储器栅电极MG施加大的电位，在支配沟道电流的实际的界面上，也能得到大的电场。空穴中和动作时的电压施加条件，例如，对存储器栅电极MG施加1V，对源极区域MS施加0V，对漏极区域MD施加0V。
图4是比较使用上述擦除方式(沟道中流过电流的BTBT热空穴擦除方式)反复进行写入、擦除动作的存储单元中的、有无空穴中和动作的存储单元的写入侧电荷保持特性的曲线。在图4的曲线中，示出了：进行了10000次写入、擦除动作之后，在进行了蓄积空穴的中和动作的情况下(图4的曲线中由实线表示)和不进行的情况下(图4的曲线中由虚线表示)所示出的电荷保持特性。图4的曲线的横轴对应于电荷保持时间，图4的曲线的纵轴对应于存储晶体管的阈值电压(阈值)Vth。由图4可知，通过进行空穴中和动作，能减小阈值的变化量，另外，在这里，使用单个存储单元进行了说明，但是，对于该蓄积空穴中和动作，在存储器阵列中的写入、擦除动作中能更有效地发挥作用，对此，以阵列动作为基础，在后面详述。
以上的擦除动作，如上所述，适用于以NMOS(n沟道型MOS)晶体管为基础的存储单元的情况(此时，源极区域MS和漏极区域MD由n型半导体区域形成)，如本实施方式所述，如果用以NMOS(n沟道型MOS)晶体管为基础的存储单元形成非易失性半导体存储器件，则能形成高性能的非易失性半导体存储器件，因此更理想。作为其它方式，在以PMOS(p沟道型MOS)晶体管为基础的存储单元的情况下(此时，源极区域MS和漏极区域MD由p型半导体区域形成)，使上述擦除动作中的施加电位和载流子(空穴或者电子)的导电类型等全部的极性反转，由此原理上能得到相同的动作。即，在以PMOS晶体管为基础的存储单元的情况下，在擦除(擦除动作时)时，对源极区域MS施加负电位(Vs＜0，例如Vs＝-7V)，对选择栅电极施加正电位(Vmg＞0，Vmg＝5V)，对存储器栅电极SG施加能使选择晶体管的沟道表面反转的电位，在此，施加负电位(Vsg＜0，例如Vsg＝-0.7V)，给漏极区域MD施加比选择栅电极SG和源极区域MS高的电位(Vd＞Vsg，Vd＞Vs，例如Vd＝0V)。由此，因BTBT而产生的电子注入到氮化硅膜SIN中，进行擦除，并且，沟道电流(由空穴的移动形成的电流)经由选择晶体管的反转层在源极-漏极间(源极区域MS和漏极区域MD之间)流动，进入了源极扩散层(MS)的电场区域的空穴被加速，并注入到蓄积电子的源极扩散层的上部的氮化硅膜(SIN)，从而可以消灭蓄积了的电子。
(1-2)接下来说明写入方法。写入方式是所谓的被称为源极侧注入方式的热电子写入。
如图2的“写入”栏的上段所示，在写入时，进行控制，使得施加到源极区域MS的电压Vs为5V，施加到存储器栅电极MG的电压Vmg为10V，施加到漏极区域MD的电压Vd为0V，施加到选择栅电极SG的电压Vsg为写入时的沟道电流的设定值。此时的Vsg由设定电流值和选择晶体管的阈值(阈值电压)决定，例如，在设定电流值为1μA的情况下，为0.7左右。对阱施加0V(Vwell)。
在上述电压条件下，以施加到选择栅电极SG的电压Vsg设定写入时的沟道电流，但是也可以使Vsg为1.5V，以Vd设定沟道电流。此时的Vd也由沟道电流的设定值和晶体管的阈值电压决定，例如，设定电流为1μA的情况下，为0.8左右(参考图2的“写入”栏的下段)。
在上述2个条件下，施加恒定电压进行写入，在写入时沟道中流过的电流，由选择栅电极SG和漏极区域MGD的电位差以及选择晶体管的阈值电压决定。选择晶体管的阈值电压有波动时，沟道电流产生波动，写入速度相应地产生波动。为了抑制该写入速度的波动，也可以用电路方式自动地控制Vd，使得成为设定沟道电流。如果使用公知文献IEEE，VLSI Circuits Symposium的2003年预稿集211页～21页记载的电路方式，则能进行恒定沟道电流的写入。
写入时的沟道电流取0.1～10μA。写入速度与沟道电流大致成比例地变快，越增大沟道电流，电源的面积越要增大，或者同时写入的位数减少。
热电子在2个栅电极(MG、SG)之下的沟道区域(源极、漏极间)中产生，只向存储器栅电极MG下的氮化硅膜SIN中的选择晶体管侧局部地注入热电子(参考图29的a部)。注入的电子(electron)被氮化硅膜SIN中的陷阱捕获，其结果是存储晶体管的阈值电压(阈值)升高。电子的分布，在氮化硅膜SIN中的选择栅电极SG侧的端部附近具有峰值。
(1-3)接下来，说明读出方法。读出，有使源极-漏极间的电压与写入时成反方向的读出和成同一方向的读出2种。
反方向读出的情况下，如图2的“读出”栏的上段所示，使施加到漏极区域MD的电压Vd为1.5V，使施加到源极区域MS的电压Vs为0V，使施加到选择栅电极SG的电压Vsg为1.5V，使施加到存储器栅电极MG的电压Vmg为1.5V来进行读出。
在同一方向读出的情况下，如图2的“读出”栏的下段所示，使施加到漏极区域MD的电压Vd和施加到源极区域MS的电压Vs互换，分别为0V、1.5V。
读出时施加到存储器栅电极MG的电压Vmg设定为：写入状态下的存储晶体管的阈值电压和擦除状态下的存储晶体管的阈值电压的中间值。通过取中间值，在数据保持中，即使写入状态的阈值电压降低2～3V，擦除状态的阈值电压升高2～3V，也能判别写入状态和擦除状态，数据保持特性的裕度(margin)宽。如果使擦除状态下的存储单元的阈值电压下降得非常低，则也可以使读出时的Vmg为0V。通过使读出时的Vmg为0V，能避免读出干扰，即能避免向存储器栅极施加电压而引起的阈值电压的变动。
(2)接下来，说明由多个存储单元构成阵列时的存储器动作。
图5是表示本实施方式的非易失性半导体存储单元阵列的电路图。为了简化，只示出了2×4个存储单元。
如图所示，连接各存储单元的选择栅电极SG的选择栅极线(字线word line)SGL0～～SGL3，连接存储器栅电极MG的存储器栅极线MGL0～MGL3和连接2个相邻的存储单元公用的源极区域MS的源极线SL0、SL1，分别在X方向上平行地延伸。
另外，连接存储单元的漏极区域MD的位线BL0、BL1在Y方向上，即与选择栅极线SGL等正交的方向上延伸。
另外，这些布线不只是在电路图上，在各元件和布线的布局上也在上述方向上延伸(在图9、图10和图13中都相同)。另外，选择栅极线SGL等也可以由选择栅电极SG构成，另外，也可以由选择栅极SG所连接的布线构成。
在图5中进行了省略，但是对于源极线SL和存储器栅极线MGL，为了在写入、擦除时施加高电压而连接了由高耐压的MOS晶体管构成的升压驱动器。另外，对于选择栅极线SGL，由于只施加1.5V左右的低电压，因此连接了低耐压且高速的升压驱动器。对于1条局部位线(local bit line)，连接16个、32个或者64个存储单元，局部位线经由选择局部位线的MOS晶体管连接到全局位线(global bit line)，全局位线连接到读出放大器。
图6和图7示出了在图5的存储器阵列中在写入、擦除、读出时施加到各布线的电压条件。图6和图7分别是由选择栅极线SGL的电位设定写入、擦除时的沟道电流的情况下、和由位线BL的电位设定写入、擦除时的沟道电流的情况下的条件。分别与由选择栅电极SG的电压Vsg进行图2所示的沟道电流的设定的情况(图2的“擦除”栏的第1段)、和由漏极区域MD的电压Vd进行图2所示的沟道电流的设定的情况(图2的“擦除”栏的第2段)相当。
(2-1)首先，说明图6所示的电压条件下的写入的阵列动作。进行写入的必要条件是沟道中流过电流，即选择晶体管处于导通状态。
图6所示的写入条件，是选择了图5所示的存储单元BIT1的情况下的条件。使选择栅极线SGL0从0V升压至0.7V附近，只使位线BL0从1.5V降压至0V，给选择单元所连接的源极线SL0施加5V，给存储器栅极线MGL0施加10V。其结果是，只在图5所示的存储单元BIT1中，选择栅极线SGL的电位大于位线BL的电位，选择晶体管变成导通状态，满足图2所示的写入条件，进行写入。
此时，对选择单元BIT1所连接的选择栅极线SGL0连接的、其它的存储单元BIT2等选择栅电极SG也施加0.7V的电位，但是，对上述其它存储单元所连接的位线BL1等施加大于或等于选择栅极线SGL0的电位(0.7V)的电位(图6中为1.5V)，由此在上述其它的存储单元中，选择晶体管变成截止状态，不能进行写入。
图6是以选择栅极线SGL的电位设定写入时的沟道电流的情况下的动作条件，但是即使在以图7所示的位线BL，即漏极区域MD的电位设定的情况下，如果使选择单元BIT1的选择栅极线SGL0和位线BL0分别为1.5V和0.8V，使未与选择单元BIT1连接的选择栅极线SGL1～3和位线BL1分别为0V和1.5V，则只在选择单元BIT1中，选择栅极线SGL的电位变得比位线BL的电位大，从而可以进行同样的写入动作。
(2-2)接下来，说明图6所示的电压条件下的擦除动作。在图6中，示出了擦除1条字线所连接的存储单元WORD1的情况下(图6的“擦除”栏的上段)和擦除多条字线所连接的图5的所有的单元的情况下的2个条件。前者的情况下，擦除所有的单元的时间长，但是能减小电源电路的面积。后者的情况下相反，电源电路的面积变大，但是能缩短擦除时间。
擦除前者的1条字线所连接的存储单元WORD1的情况下，位线BL全部为0V的状态下，将选择栅极线SGL0从0V升压至0.7V附近，对选择单元所连接的源极线SL0施加7V，对存储器栅极线MGL0施加-5V。其结果是，在图5所示的存储单元WORD1中，选择栅极线SGL的电位变得比位线BL的电位大，选择晶体管变成导通状态，满足图2所示的擦除条件，能进行擦除。此时，在存储单元WORD1和公用源极线(SL0)的存储单元WORD2中，能进行沟道中不流过电流的BTBT的热空穴擦除。在存储单元WORD1之后，可对该存储单元WORD2在沟道中流过电流的状态下，实施BTBT的热空穴擦除。
在擦除后者的多条字线所连接的图5的全部的单元(存储单元)的情况下，可以在位线BL全部为0V的状态下，使选择单元所连接的选择栅极线SGL全部从0V升压至0.7V附近，对选择单元所选择的全部的源极线SL、存储器栅极线MGL分别施加7V和-5V。
以上，是用选择栅极线SGL的电位设定擦除时的沟道电流的情况下的动作条件，但是即使是用在图7所示的位线BL，即漏极区域MD的电位进行设定的情况下，如果使选择单元所连接的选择栅极线SGL为1.5V，使选择单元未连接的选择栅极线SGL1～3为0V，使全部的位线BL为0.8V，则也只在选择单元BIT1中选择栅极线SGL的电位变得比位线BL的电位大，从而能进行流过沟道电流的擦除动作。
(2-3)接下来，说明存储器阵列的读出条件。读出的情况，也与写入、擦除一样，选择晶体管变成导通状态是必要条件，用选择栅极线SGL和位线BL进行读出单元的选择。
在读出的情况下，源极-漏极间的电压有方向与写入、擦除相反的情况和相同的情况。
在前者的情况下，使与选择单元BIT1连接的选择栅极线SGL0和位线BL0的电位为1.5V，使未与选择单元BIT1连接的选择栅极线SGL1～3和位线BL1的电位为0V，使源极线SL0、SL1的电位全部为0V。
另外，在后者的情况下，使选择单元BIT1连接的选择栅极线SGL0和位线BL0的电位分别为1.5V和0V，使未与选择单元BIT1连接的选择栅极线SGL1～3和位线BL1的电位分别为0V和1.5V，使源极线SL0、SL1的电位全部为1.5V。
存储器栅极线MGL的电位，为了得到更大的读出电流，可以只对选择单元所连接的线MGL0施加1.5V。在图6、图7所示的读出的电压条件下，相反方向和相同方向都能进行图5的存储单元BIT1的读出。
(2-4)接下来，说明之前所述的隧道电子注入的空穴中和动作在存储器阵列中的实施方法。隧道电子注入的空穴中和动作能在写入动作时或者擦除动作时进行。
图8示出了写入动作时进行隧道电子注入的空穴中和动作的电压施加定时的例子。在区间1中，存储单元BIT1、BIT3满足图6所示的写入电压条件，能进行写入(电子向氮化硅膜SIN中的源极侧注入)。一方面，在未进行写入的存储单元BIT4、BIT5中，使源极的电位降到0，由此对存储器栅极和源极间施加高电场，进行隧道电子注入的空穴中和动作。另外，在区间1中，在存储单元BIT1、BIT3中，与存储单元BIT4、BIT5的源极线SL1相比，源极线SL0的电位高，因此存储器栅极和源极间的电场相应地变低，不进行存储单元BIT4、BIT5那样的隧道注入(只进行源极侧注入)。同样地，在区间2中，存储单元BIT4、BIT5满足图6所示的写入电压条件，能进行写入(源极侧注入)。一方面，在未进行写入的存储单元BIT1、BIT3中，使源极的电位降到0，由此给存储器栅极和源极间施加高电场，进行隧道电子注入的空穴中和动作。另外，在区间2中，在存储单元BIT4、BIT5中，与存储单元BIT1、BIT3的源极线SL0相比，源极线SL1的电位高，因此存储器栅极和源极间的电场相应地变低，不进行存储单元BIT1、BIT3那样的隧道注入(只进行源极侧注入)。通过进行以上的隧道电子注入的空穴中和动作，如图4所示，能提高电荷保持特性。即，用源极侧注入(写入选择时)的电子注入动作和隧道注入(写入未选择时)的空穴中和动作的2个阶段进行写入动作，由此能得到良好的电荷保持特性。
空穴中和动作时的施加电压条件，可以对存储器栅极线(存储器栅电极MG)施加正电位，对源极线(源极区域MS)施加0V或者比存储器栅极线(存储器栅电极MG)低的正电位。另外，可以对选择栅极线(选择栅电极SG)施加等于或低于位线(漏极区域MD)的电位。在图8所示的例子中，对存储器栅电极MG施加10V，对源极区域MS施加0V，对选择栅电极SG施加0V，对漏极区域MD施加0V。
以上，说明了写入动作时的隧道电子注入的空穴中和动作，但是在擦除动作时，也能进行该空穴中和动作。擦除动作时的空穴中和动作，与写入时一样，在擦除的非选择存储单元中，可以对存储器栅极线(存储器栅电极MG)施加正电位，对源极线(源极区域MS)施加0V或者比存储器栅极线(存储器栅电极MG)低的正电位。另外，可以对选择栅极线(选择栅电极SG)施加等于或者低于位线(漏极区域MD)的电位。
(2-5)在上述(2-1)和(2-2)中，说明了施加恒定电压的写入、擦除动作，以下说明用电路方式进行控制，使得写入、擦除时的沟道电流恒定，进行写入、擦除的方法。图9示出了实现该恒定沟道电流的写入、擦除动作的电路结构的一个例子。在位线BL0、BL1的一方端设置有由PMOS晶体管构成的镜像电路，在另一方端设置有由NMOS晶体管构成的镜像电路。
在这里，说明在WORD1中所示的存储单元中流过恒定沟道电流进行的擦除动作。
首先，除了位线BL0、BL1以外，施加图7所示的电压，在恒流源CCS1中流过电流I1，在恒流源CCS2中流过比电流I1大的电流I2。使选择单元WORD1所连接的全部的位线BL0、BL1的位线选择开关晶体管BS0、BS1处于导通状态，根据镜像电路的原理，在NMOS晶体管MN0、MN1中，电流I2从位线流向接地的方向，在PMOS晶体管MP0、MP1中，电流I1流向进入位线的方向。I2和I1的差分电流，只经由位线所连接的存储单元中的选择晶体管处于导通状态的存储单元WORD1，并提供给位线。即，选择单元BIT1的沟道中流过电流Ip(＝I2-I1)。这样，将I2和I1的差分设定为擦除时的沟道电流，通过使位线选择的开关晶体管处于反转状态，能使电流在沟道中流过，进行擦除动作。
在写入动作中，也与擦除动作一样，能使电流在沟道中流过进行擦除。写入，通过是否流过沟道电流能选择写入单元，因此可以只使与进行写入的存储单元连接的位线的位线选择开关晶体管处于导通状态。这样，在选择的单元未连接的位线中，位线的电位经由PMOS晶体管升高到大于或等于选择晶体管的电位(SG0为1.5V，SG1～SG3为0V)的1.5V，BL1所连接的全部的存储单元的选择晶体管变成截止状态，能禁止未选择单元的写入。另外，如果BL1的电位因位线的结漏电(接合リ一ク)等而从1.5V开始下降，则BIT2中示出的存储单元的选择晶体管变成导通状态，沟道中流过电流，进行弱写入(弱い書き込み)。通过在镜像电路中经由PMOS晶体管MP1提供电流，能防止该弱写入。
在同时擦除字线所连接的多个存储单元(例如n×m个存储单元)的情况下，使选择单元所连接的全部位线的位线选择开关晶体管处于导通状态，使恒流源CCS2的电流I2和恒流源CCS1的电流I1的差等于擦除时的沟道电流Ip和位线所连接的存储单元的数量m个的积，即，使I2-I1＝Ip×m。这样，每一个进行擦除的单元都能流过Ip的沟道电流。
(3)接下来，说明其它的存储器阵列结构。图10是表示本实施方式的其它非易失性半导体存储器阵列的电路图。
对于图5所示的存储器阵列结构，连接有多条源极线，作为公用的源极线。另外，连接有多条存储器栅极线，作为公用的存储器栅极线MGL。
通过使源极线SL、存储器栅极线MGL公用化，能削减驱动这些线的高耐压的驱动器的数量，能实现芯片面积的降低。构成存储器阵列的布线的公用化，也可以是源极线SL或者存储器栅极线MGL中的某一种。
图11和图12示出了在图10的存储器阵列中写入、擦除、读出时施加到各布线的电压条件。图11和图12分别是以选择栅极线SGL的电位设定写入、擦除时的沟道电流的情况下的条件和以位线BL的电位设定写入、擦除时的沟道电流的情况下的条件。
施加到位线和选择栅极线SGL的电压与图5所示的存储器阵列的情况完全相同，对公用的源极线SL、存储器栅极线MGL施加与在图5的存储器阵列中施加到选择单元BIT1的电压相同的电压。
即，在写入时分别给源极线SL、存储器栅极线MGL施加5V和10V，在擦除时分别施加7V和-5V，在读出时，在相反方向读出的情况下分别施加0V和1.5V，在同一方向读出的情况下分别施加1.5V和1.5V。
(4)接下来，进一步说明其它存储器阵列结构。图13是表示本实施方式的其它非易失性半导体存储器阵列的电路图。
与图5所示的存储器阵列结构相比，在图13的情况下，为存储晶体管和选择晶体管的位置互换的配置，位线BL连接到存储晶体管侧的扩散层(漏极区域)，源极线SL连接到选择晶体管侧的扩散层(源极区域)。
在图14和图15中，示出了在图13的存储器阵列中在写入、擦除、读出时施加到各布线的电压条件。图14和图15分别是以选择栅极线SGL的电位设定写入、擦除时的沟道电流的情况下的条件、和以位线BL的电位设定写入、擦除时的沟道电流的情况下的条件。
如果对位线BL施加在图5所示的存储器阵列中施加到源极线SL的电压，对源极线SL施加施加到位线BL的电压，则将进行与图5的存储器阵列同样的写入、擦除、读出动作。
即，在图14所示的写入条件中，只使选择栅极线SGL0从0V升压至0.7V附近，并只使源极线SL0从1.5V降压至0V，给选择单元所连接的位线BL0施加5V，在写入时给存储器栅极线MGL0施加10V。其结果是，在图13所示的存储单元BIT1中进行写入。
在图14所示的擦除条件中，在擦除1条字线所连接的存储单元WORD1的情况下，在位线BL、源极线SL全部为0V的状态下，使选择栅极线SGL0从0V升压至0.7V附近，对选择单元所连接的位线BL0施加7V，对存储器栅极线MGL0施加-5V。其结果是，在图13所示的存储单元WORD1中，选择栅极线SGL的电位变得大于源极线SL的电位，选择晶体管变成导通状态，满足图2所示的擦除条件，进行擦除。擦除多条字线所连接的图13的全部单元的情况下，在源极线SL全部为0V的状态下，可以使选择单元所连接的选择栅极线SGL全部从0V升压至0.7V附近，对选择单元所连接的所有的位线BL、存储器栅极线MGL分别施加7V和-5V。
另外，关于图14和图15的读出条件，在该存储器阵列中，与图5的存储器阵列的情况相比，存储晶体管和选择晶体管的位置进行了互换，因此与图5的情况下的“相反方向读出”和“同一方向读出”的情况相比，施加电压条件相反。
以上，在图2、图6、图7、图11、图12、图14、图15中，示出了存储器动作的电压条件，但是这些条件是一个例子，具有这里所示出的数值，本发明并不限于此。另外，在图10、图13所示的存储单元阵列中，也可以适用图9所示的电路方式，进行恒定沟道电流的写入、擦除。
(5)接下来，关于实现上述方式的擦除，并能实现擦除、读出的高速化和改写、高温数据保持的可靠性提高的存储单元的具体结构，用图16进行说明。
为了进行上述擦除，在对存储器栅电极MG施加了负电压时，源极-漏极间必须流过电流。
为此，必须缩短存储晶体管的沟道长度，或者使存储晶体管的沟道区域(ME)n型化。
此两者都有助于读出电流的增加，因此采用本发明的擦除方式的存储单元适用于高速读出。
此外，本发明的擦除方式利用空穴注入，将消去后的阈值电压降低为比中性阈值电压低，而获得较大的读出电流。因此，在这一点上适合高速读出。
另外，由于利用了热载流子注入，因此擦除速度比隧道效应擦除高。另外，通过缩短存储晶体管的沟道长度，或者使存储晶体管的沟道区域(ME)的n型杂质高浓度化，读出电流将增加，进而实现高速化。
关于一方的选择晶体管的沟道区域SE，设定杂质浓度，使得选择晶体管的阈值电压大于存储晶体管的中性状态阈值电压。所谓存储晶体管的中性状态阈值电压是指在电荷蓄积区域未蓄积电荷的状态下的阈值电压。
如果选择晶体管的阈值电压过高，则不能取出大的读出电流，如果过低，则即使在其栅极电压为0V的情况下，也不会完全截止，漏电流妨碍正常的读出动作。因此，选择晶体管的阈值电压在正的范围内最好低一些。
接下来，说明漏极区域MD和源极区域MS的杂质分布图。
首先，是漏极区域MD，在存储器工作时，该区域所施加的电压最大为1.8V左右，因此可以采用以用1.8V驱动为前提的MOS晶体管的源极、漏极构造。例如，可以用与以1.8V工作的MOS晶体管同样程度的高浓度n型杂质区域构成漏极区域MD。另外，也可以在该漏极区域MD的栅电极方向的端部，设置低浓度n型杂质区域MDM作为LDD构造。
使另一方的源极区域MS也为高浓度n型杂质区域。另外，在高浓度n型杂质区域(源极区域)MS的栅电极方向上的端部，也可以设置n型杂质区域(低浓度n型杂质区域)MSM。必须使该n型杂质区域MSM的杂质浓度为适于引起BTBT的浓度。例如，n型杂质区域MSM的杂质浓度理想的是1018～1020/cm3左右，如果是1018～1019/cm3左右则更理想。另外，n型杂质区域MSM的杂质浓度最好低于高浓度n型杂质区域MS的杂质浓度。
另外，存储器栅电极MG下的氮化硅膜SIN和其上下的氧化膜TOPOX和BOTOX的膜厚是决定存储器特性的重要因素。
在采用了本发明的擦除方式的存储单元中，写入、擦除都利用了热载流子注入，因此能使氮化硅膜上下的氧化膜厚膜化。使氮化硅膜SIN的膜厚为3～15nm左右，使氮化硅膜上下的氧化膜TOPOX和BOTOX的膜厚为3～10nm左右。通过使氧化膜TOPOX和BOTOX的膜厚大于或等于3nm，能抑制隧道效应现象引起的蓄积电荷的变化。
通过这样使氮化硅膜上下的氧化膜变厚，能改善高温时的保持特性，并且抑制改写后的保持特性劣化。
(6)接着，以下参考图17～图24说明图16所示的非易失性半导体存储器件(存储单元)的制造方法的一个例子。图17～图24是表示本实施方式的非易失性半导体存储器件的制造方法的衬底的主要部分剖面图。在各图中，示出了共有源极区域的2个存储单元区域的剖面图。
首先，说明图17。在P型硅衬底PSUB上形成元件分离氧化膜区域STI，形成成为存储单元区域的p阱区域PWELL。
在该p阱区域PWELL的表面部，形成调整选择晶体管的阈值的p型杂质区域(沟道区域)SE。接下来，在对硅衬底表面进行了清洁化处理后，通过热氧化形成选择晶体管的栅极绝缘膜SGOX，在其上依次淀积成为选择栅电极的n型多晶硅层NSG(1000nm左右)和选择栅电极的保护用氧化硅膜CAP。
接着，说明图18。用光刻技术和干刻蚀技术，对在图17中在硅衬底上形成的n型多晶硅层NSG进行加工，形成选择晶体管的选择栅电极SG1和SG2。这些栅电极在向图面的纵深方向上延伸，是线状的图形。该图形相当于存储器阵列的选择栅极线SGL(参考图5)。另外，在形成该图形时，在热氧化膜(SGOX)的表面露出的阶段停止干刻蚀，使得硅衬底的表面不受到不必要的损伤。接着，在硅衬底表面的存储晶体管的沟道区域上形成阈值调整用的n型杂质区域ME。例如，n型杂质区域ME的杂质浓度为1×1012/cm2左右。
接着，说明图19。用氟酸除去在图18中在硅衬底表面残留的保护用氧化膜(SGOX)，淀积出成为存储晶体管的栅极绝缘膜的ONO(Oxide-Nitride-Oxide)膜。另外，在除去热氧化膜(SGOX)时，也可以一并除去选择栅电极SG上的氧化硅膜CAP。
为了形成ONO膜，在用热氧化形成例如下部氧化膜BOTOX(3～10nm左右)后，用气相生长法淀积氮化硅膜SIN，进而用气相生长法和热氧化形成上部氧化膜TOPOX。在此，下部氧化膜BOTOX和上部氧化膜TOPOX的膜厚最好是大于或等于隧道效应现象不易产生的3nm。
接着，ONO膜之上淀积出存储器栅电极MG的n型多晶硅层NMG(100nm左右)。
接下来，说明图20。用各向异性刻蚀技术除去在图19中所淀积的n型多晶硅层NMG，直到上部氧化膜TOPOX露出，在选择栅电极SG1、SG2的侧壁上中间隔着ONO膜形成存储器栅电极MG1和MG2。可以使该存储器栅电极MG1和MG2的间隔层宽度为40～90nm。此时，在与存储器栅电极MG1和MG2相反一侧的选择栅电极SG1、SG2的侧壁上，也形成多晶硅的侧壁间隔层MGR。
接着，为了除去侧壁间隔层MGR，用光刻技术以光致抗蚀剂膜RES1覆盖存储器栅电极MG1和MG2。此时，形成光致抗蚀剂膜RES1，使得其端部位于选择栅电极SG1、SG2上。
接下来，说明图21。用光刻技术除去在图20中形成的多晶硅侧壁间隔层MGR，进而去除光致抗蚀剂膜RES1。接着，分别用氟酸和热磷酸除去露出的上部氧化膜TOPOX、氮化硅膜SIN。之后，进行低浓度的n型杂质的离子注入，在漏极部形成低浓度杂质区域MDM。在该离子注入时，在源极部也形成低浓度杂质区域MSM。漏极部和源极部的低浓度杂质区域MDM和MSM也可以分别用光刻技术和抗蚀剂膜形成。
在图21中除去多晶硅侧壁间隔层MGR是为了形成漏极部的低浓度n型杂质区域MDM。例如，在图18中，在形成n型杂质区域ME后，用光刻技术以光致抗蚀剂覆盖源极部的上部，如果能在漏极部上形成上述低浓度n型杂质区域MDM，则不必除去多晶硅侧壁间隔层MGR。
接下来，说明图22。用氟酸除去了ONO膜的下部氧化膜BOTOX中的露出于表面的部分后，淀积氧化膜，并用各向异性刻蚀技术进行刻蚀，由此在选择栅电极SG1、SG2的侧壁和存储器栅电极MG1和MG2的侧壁上形成间隔层SW。
接下来，说明图23。通过进行n型杂质的离子注入，形成选择晶体管的漏极区域MD和存储晶体管的源极区域MS。
接下来，说明图24。在整个硅衬底上淀积布线层间绝缘膜INS1。用光刻技术和干刻蚀技术，在漏极区域MD上形成接触孔的开口，在开口部(接触孔)上淀积(形成)出金属层(插塞(plug))CONT。之后，用光刻技术和干刻蚀技术形成第1层布线M1。
如图所示，存储器栅电极MG和选择栅电极SG在例如垂直于纸面的方向上延伸，并连接到漏极区域MD；成为位线BL的第1层布线M1在与存储器栅电极MG和选择栅电极SG正交的方向上延伸(参考图5)。另外，在如图13所示的电路图的情况下，存储器栅电极MG和选择栅电极SG的位置互换。
接下来，淀积出布线层间绝缘膜INS2。以下，虽然省略图示，但是在层间绝缘膜INS2上形成接触孔，进而淀积导电性膜，并进行构图(patterning)，由此形成布线，这样，通过反复进行布线层间绝缘膜和布线的形成工序，可以形成多层布线。
(7)接下来，用图25～图27示出实现本发明的擦除方式的其它存储单元构造的例子。图25～图27是本实施方式的其它非易失性半导体存储器件(闪存)的主要部分剖面图。
图25是以存储器栅电极MG的侧壁间隔层的形状构成选择栅电极SG的存储单元。
在这样的存储单元的情况下，首先，形成存储晶体管的ONO膜(BOPOX、SIN和TOPOX)和存储器栅电极MG，并在其侧壁上形成由绝缘膜构成的侧壁间隔层GAPSW。进而，与参考图1等说明的存储单元的存储器栅极一样，在其侧壁上利用各向异性刻蚀技术，形成选择栅电极SG。
另外，以比选择晶体管的栅极绝缘膜SGOX厚的氧化膜形成侧壁间隔层GAPSW，由此能提高存储器栅电极MG和选择栅电极SG之间的耐压。
另外，存储晶体管的沟道区域(n型杂质区域ME)和选择晶体管的沟道区域SE的杂质的注入，分别在存储器栅电极MG的形成前后进行。
图26是使存储器栅电极MG设于选择栅电极SG上的结构的存储单元。
在这样的存储单元的情况下，与参考图1说明的存储单元的情况一样，先形成选择栅电极SG，再用光刻技术形成ONO膜和存储器栅电极MG。存储晶体管的沟道区域(n型杂质区域ME)和选择晶体管的沟道区域SE的杂质的注入，与参考图18说明的情况一样进行。
图27是使选择栅电极SG位于存储器栅电极MG上的结构的存储单元。
在这样的存储单元的情况下，除了用光刻技术形成选择栅电极SG之外，能与图25所示的存储单元一样地形成。即，在先形成ONO膜和存储器栅电极MG之后，形成选择栅电极MG。存储晶体管的沟道区域(n型杂质区域ME)和选择晶体管的沟道区域SE的杂质的注入，分别在存储器栅电极MG的形成前后进行。
这样，即使在图25～图27所示的存储单元构造中，在图5～图15所示的存储器阵列和电压条件下，也能进行与图1所示的存储单元同样的动作。
另外，如用图16所说明的那样，可实现擦除、读出的高速化和高温数据保持的可靠性提高的存储单元的具体结构，对于图25～图27所示的存储单元也能同样适用。
(8)在微处理器芯片中，不只为了提高存储器的集成度，还从各种用途出发考虑对多个非易失性存储单元进行集成。图28是示意地表示集成多个非易失性存储单元MMJ1～MMJ4等而形成的半导体芯片MPU的说明图(框图)。在图28的半导体芯片MPU内，集成有多个非易失性存储模块MMJ1～MMJ4(MMJ1、MMJ2、MMJ3、MMJ4)电源模块、用于控制非易失性存储模块MMJ1～MMJ4的存储器控制模块CMJ、用于给非易失性存储模块MMJ1～MMJ4提供预定的电位的电源模块PMJ、以及运算电路部OPC。这样，在将多个非易失性存储模块MMJ1～MMJ4集成到1个半导体芯片MPU内的情况下，要考虑每个模块(MMJ1～MMJ4)的存储单元的使用方法不同。在本实施方式中，不改变非易失性存储器模块的存储单元的构造就能改变其动作特性，因此能只在集成于1个半导体芯片MPU内的多个非易失性存储器模块MMJ1～MMJ4中的、必要的非易失性存储器模块上，应用本实施方式的方式(读写、擦除方式)，而使其它的非易失性存储器模块以现有的方式(读写、擦除方式)进行动作。即，能只在必要的非易失性存储器模块上应用上述实施方式的方式，同时能将按照现有方式进行动作的非易失性存储器模块集成到1个芯片上。
以上，在本实施方式中，使用了氮化硅膜(电荷陷阱性绝缘膜)作为存储单元的电荷蓄积膜，但是也可以不用氮化硅膜，而使用氧氮化硅膜、氧化钽膜、氧化铝膜等电荷陷阱性绝缘膜。
另外，也可以使用由多晶硅等导电性材料构成的微粒(点)作为电荷蓄积层。该点例如是在下部氧化膜上使多个多晶硅的粒状的块析出而成。在该点上进一步形成上部氧化膜，使各点之间绝缘。在使用了这样的点的情况下，点内蓄积的电荷(电子)在点之间不易移动。因此，通过使电子的注入位置和空穴的注入位置一致，能起到上述效果。另外，点能应用于图1、图25～图27所示的存储单元。使用点的情况下，其直径最好小于或等于10nm，在点之间淀积绝缘膜，使电荷离散地蓄积。
另外，在使用单一的导电性的浮置栅电极的情况下，电子和空穴能在浮置栅电极内移动，因此使电子的注入位置和空穴的注入位置一致而带来的效果小。
以上，基于发明的实施方式具体地说明了本发明人所做的发明，但是本发明并不限于上述实施方式，不用说，在不脱离其要旨的范围内可以进行各种变更。
(产业上利用的可能性)
本发明能应用于非易失性半导体存储器件。

Claims (43)

1.一种非易失性半导体存储器件，其特征在于，包括：
(a)在半导体衬底中形成的第1和第2半导体区域，
(b)在上述第1和第2半导体区域之间的上述半导体衬底上部形成的、位于上述第1半导体区域侧的第1导电体和位于上述第2半导体区域侧的第2导电体，
(c)在上述第1导电体和上述半导体衬底之间形成的第1绝缘膜，以及
(d)在上述第2导电体和上述半导体衬底之间形成的第2绝缘膜，该第2绝缘膜在其内部具有电荷蓄积部；
(e)对上述第2半导体区域施加作为正或负的一方的第1极性的电位，对上述第2导电体施加与上述第1极性相反的第2极性的电位，通过对上述第1导电体施加与上述第1极性相同的极性的电位，将与上述第1极性相同极性的第1载流子注入到上述电荷蓄积部，由此进行擦除。
2.如权利要求1所述的非易失性半导体存储器件，其特征在于，
在上述第1和第2半导体区域为n型半导体区域的情况下，上述第1极性对应于正，上述第2极性对应于负，上述第1载流子对应于空穴，
在上述第1和第2半导体区域为p型半导体区域的情况下，上述第1极性对应于负，上述第2极性对应于正，上述第1载流子对应于电子。
3.如权利要求1所述的非易失性半导体存储器件，其特征在于，
上述(e)的上述第1载流子的注入，是利用由能带间隧道现象产生的上述第1载流子进行的。
4.如权利要求1所述的非易失性半导体存储器件，其特征在于，
上述(e)的上述第1载流子的注入，是在上述第1和第2半导体区域间流通电流的状态下进行的。
5.如权利要求4所述的非易失性半导体存储器件，其特征在于，
在上述第1和第2半导体区域间流通0.1～10μA的电流，来进行上述(e)的上述第1载流子的注入。
6.如权利要求4所述的非易失性半导体存储器件，其特征在于，
利用电路的自动控制来进行上述(e)的上述第1载流子的注入，以使流通上述第1和第2半导体区域间的电流值一定。
7.如权利要求4所述的非易失性半导体存储器件，其特征在于，
开始上述(e)的上述第1载流子的注入之后，在上述第1和第2半导体区域间开始流通电流。
8.如权利要求1所述的非易失性半导体存储器件，其特征在于，
在上述(e)的上述第1载流子注入时，将在上述第1和第2半导体区域间流通的第2载流子、即具有与上述第1载流子相反的极性的上述第2载流子，注入到上述电荷蓄积部。
9.如权利要求8所述的非易失性半导体存储器件，其特征在于，
上述第1载流子为空穴，上述第2载流子为电子。
10.如权利要求8所述的非易失性半导体存储器件，其特征在于，
上述第2载流子的注入位置是上述第2导电体的端部附近的上述电荷蓄积部。
11.如权利要求1所述的非易失性半导体存储器件，其特征在于，
通过上述(e)的擦除，将上述第2导电体作为栅电极的MISFET的阈值降低。
12.如权利要求1所述的非易失性半导体存储器件，其特征在于，
将在上述第1和第2半导体区域间流通的、具有与上述第1载流子相反的极性的第2载流子，蓄积到上述第2绝缘膜的上述第1导电体侧的端部附近，由此进行写入。
13.如权利要求1所述的非易失性半导体存储器件，其特征在于，
上述电荷蓄积部是在上述第2绝缘膜中形成的陷阱(trap)性绝缘膜。
14.如权利要求1所述的非易失性半导体存储器件，其特征在于，
上述电荷蓄积部是在上述第2绝缘膜中形成的氮化膜。
15.如权利要求1所述的非易失性半导体存储器件，其特征在于，
上述第2绝缘膜是第1氧化膜、氮化膜和第2氧化膜的层叠膜。
16.如权利要求15所述的非易失性半导体存储器件，其特征在于，
上述第1和第2氧化膜大于等于3nm。
17.如权利要求1所述的非易失性半导体存储器件，其特征在于，
上述电荷蓄积部是在上述第2绝缘膜中形成的多个导电性微粒。
18.如权利要求1所述的非易失性半导体存储器件，其特征在于，
(f)在上述第2导电体下部的上述半导体衬底中形成第3半导体区域，
(f1)构成上述第3半导体区域的杂质的导电类型与构成上述第2半导体区域的杂质的导电类型相同，
(f2)上述第3半导体区域的杂质浓度低于上述第2半导体区域的杂质浓度。
19.如权利要求1所述的非易失性半导体存储器件，其特征在于，
在上述电荷蓄积部中未蓄积电荷的状态下，将上述第2导电体作为栅电极的MISFET的阈值，小于将上述第1导电体作为栅电极的MISFET的阈值。
20.一种非易失性半导体存储器件，其特征在于，包括：
(a)在半导体衬底中形成的第1和第2半导体区域，
(b)在上述第1和第2半导体区域之间的上述半导体衬底上部形成的第1导电体和第2导电体，
(c)在上述第1导电体和上述半导体衬底之间形成的第1绝缘膜，
(d)在上述第2导电体和上述半导体衬底之间形成的第2绝缘膜，该第2绝缘膜在其内部具有电荷蓄积部；
(e)在上述第1和第2半导体区域间流通电流的状态下，将由能带间隧道现象产生的载流子注入到上述电荷蓄积部，由此进行擦除。
21.如权利要求20所述的非易失性半导体存储器件，其特征在于，
上述载流子是空穴。
22.一种非易失性半导体存储器件，其特征在于，多个存储单元配置成阵列状，所述存储单元包括：
(a)在半导体衬底中形成的第1和第2半导体区域，
(b)在上述第1和第2半导体区域之间的上述半导体衬底上部形成的第1导电体和第2导电体，
(c)在上述第1导电体和上述半导体衬底之间形成的第1绝缘膜，
(d)在上述第2导电体和上述半导体衬底之间形成的第2绝缘膜，该第2绝缘膜在其内部具有电荷蓄积部；
(e)在上述多个存储单元中包括多条第1线和第2线，其中，
所述第1线对排列在第1方向上的上述存储单元的上述第1导电体进行连接，所述第2线对排列在与上述第1方向正交的第2方向上的上述存储单元的、位于上述第1导电体侧的上述第1半导体区域进行连接；
(f)在将作为正或负的一方的第1极性的电位，施加到与上述多个存储单元中的选择存储单元连接的上述第1线的状态下，将由能带间隧道现象产生的与上述第1极性相同极性的第1载流子注入到上述选择存储单元的上述电荷蓄积部，由此进行擦除。
23.如权利要求22所述的非易失性半导体存储器件，其特征在于，
在上述第1和第2半导体区域为n型半导体区域的情况下，上述第1极性对应于正，上述第1载流子对应于空穴，
在上述第1和第2半导体区域为p型半导体区域的情况下，上述第1极性对应于负，上述第1载流子对应于电子。
24.如权利要求22所述的非易失性半导体存储器件，其特征在于，
上述(f)的上述第1载流子的注入，是在上述选择存储单元的上述第1和第2半导体区域间流通电流的状态下进行的。
25.如权利要求22所述的非易失性半导体存储器件，其特征在于，
在上述(f)的上述第1载流子注入时，将在上述选择存储单元的上述第1和第2半导体区域间流过的第2载流子、即具有与上述第1载流子相反的极性的上述第2载流子，注入到上述选择存储单元的上述电荷蓄积部。
26.如权利要求25所述的非易失性半导体存储器件，其特征在于，
上述第1载流子为空穴，上述第2载流子为电子。
27.如权利要求25所述的非易失性半导体存储器件，其特征在于，
上述第2载流子的注入位置是上述第2导电体的端部附近的上述电荷蓄积部。
28.如权利要求22所述的非易失性半导体存储器件，其特征在于，
将在与上述(e)的多个存储单元中的选择存储单元连接的上述第1和第2半导体区域间流过的、具有与上述第1载流子相反的极性的第2载流子，蓄积到上述第2绝缘膜的上述第1导电体侧的端部附近，由此进行写入。
29.如权利要求22所述的非易失性半导体存储器件，其特征在于，
通过(f1)对与上述多条第1线中的上述选择存储单元连接的上述第1线施加第1电位V1，
(f2)对未与上述多条第1线中的上述选择存储单元连接的上述第1线施加第2电位V2，
(f3)对与上述多条第2线中的上述选择存储单元连接的上述第2线施加第3电位V3，
(f4)对未与上述多条第2线中的上述选择存储单元连接的上述第2线施加第4电位V4，
来进行上述(f)的擦除，
(f5)对于上述第1～第4电位，
上述第3电位小于上述第1电位(V3＜V1)且大于等于上述第2电位(V3≥V2)，
上述第4电位大于等于上述第1电位(V4≥V1)且大于等于上述第2电位(V4≥V2)。
30.如权利要求22所述的非易失性半导体存储器件，其特征在于，(g)还具有多条第3线，该第3线对上述多个存储单元中的排列在上述第1方向上的上述存储单元的上述第2半导体区域进行连接，
上述多条第3线以预定的单位彼此连接。
31.如权利要求22所述的非易失性半导体存储器件，其特征在于，
(g)还具有多条第3线，该第3线对上述多个存储单元中的排列在上述第1方向上的上述存储单元的上述第2半导体区域进行连接，
上述多条第3线以预定的单位彼此连接。
32.一种非易失性半导体存储器件，其特征在于，多个存储单元配置成阵列状，所述存储单元包括：
(a)在半导体衬底中形成的第1和第2半导体区域，
(b)在上述第1和第2半导体区域之间的上述半导体衬底上部形成的第1导电体和第2导电体，
(c)在上述第1导电体和上述半导体衬底之间形成的第1绝缘膜，
(d)在上述第2导电体和上述半导体衬底之间形成的第2绝缘膜，该第2绝缘膜在其内部具有电荷蓄积部；
(e)上述多个存储单元中包括多条第1线、第2线和第3线，所述第1线对排列在第1方向上的上述存储单元的上述第1导电体进行连接，所述第2线对排列在与上述第1方向正交的第2方向上的上述存储单元的、位于上述第2导电体侧的上述第2半导体区域进行连接，所述第3线对排列在第1方向上的上述存储单元的上述第1半导体区域进行连接；
(f)在将作为正或负的一方的第1极性的电位施加到与上述多个存储单元中的选择存储单元连接的上述第1线的状态下，将由能带间隧道现象产生的、与上述第1极性相同极性的第1载流子，注入到上述选择存储单元的上述电荷蓄积部，由此进行擦除。
33.如权利要求32所述的非易失性半导体存储器件，其特征在于，
在上述第1和第2半导体区域为n型半导体区域的情况下，上述第1极性对应于正，上述第1载流子对应于空穴，
在上述第1和第2半导体区域为p型半导体区域的情况下，上述第1极性对应于负，上述第1载流子对应于电子。
34.如权利要求32所述的非易失性半导体存储器件，其特征在于，
上述(f)的上述第1载流子的注入，是在上述选择存储单元的上述第1和第2半导体区域间流通电流的状态下进行的。
35.如权利要求32所述的非易失性半导体存储器件，其特征在于，
在上述(f)的上述第1载流子注入时，将在上述选择存储单元的上述第1和第2半导体区域间流通的第2载流子、即具有与上述第1载流子相反的极性的上述第2载流子，注入到上述选择存储单元的上述电荷蓄积部。
36.如权利要求35所述的非易失性半导体存储器件，其特征在于，
上述第1载流子为空穴，上述第2载流子为电子。
37.如权利要求35所述的非易失性半导体存储器件，其特征在于，
上述第2载流子的注入位置是上述第2导电体的端部附近的上述电荷蓄积部。
38.如权利要求32所述的非易失性半导体存储器件，其特征在于，
将在与上述(e)的上述多个存储单元中的选择存储单元连接的上述第1和第2半导体区域间流通的、具有与上述第1载流子相反的极性的第2载流子，蓄积到上述第2绝缘膜的上述第1导电体侧的端部附近，由此进行写入。
39.如权利要求32所述的非易失性半导体存储器件，其特征在于，
通过(f1)对与上述多条第1线中的上述选择存储单元连接的上述第1线施加第1电位V1，
(f2)对未与上述多条第1线中的上述选择存储单元连接的上述第1线施加第2电位V2，
(f3)对与上述多条第3线中的上述选择存储单元连接的上述第3线施加第3电位V3，
(f4)对未与上述多条第3线中的上述选择存储单元连接的上述第3线施加第4电位V4，
来进行上述(f)的擦除，
(f5)对于上述第1～第4电位，
上述第3电位小于上述第1电位(V3＜V1)且大于等于上述第2电位(V3≥V2)，
上述第4电位大于等于上述第1电位(V4≥V1)且大于等于上述第2电位(V4≥V2)。
40.如权利要求32所述的非易失性半导体存储器件，其特征在于，
上述多条第3线以预定的单位彼此连接。
41.41.如权利要求32所述的非易失性半导体存储器件，其特征在于，(g)还具有多条第4线，该第4线对上述多个存储单元中的排列在上述第1方向上的上述存储单元的上述第2导电体进行连接，
上述多条第4线以预定的单位彼此连接。
42.一种非易失性半导体存储器件，其特征在于，包括
(a)在半导体衬底中形成的第1和第2半导体区域，
(b)在上述第1和第2半导体区域之间的上述半导体衬底上部形成的、位于上述第1半导体区域侧的第1导电体和位于上述第2半导体区域侧的第2导电体，
(c)在上述第1导电体和上述半导体衬底之间形成的第1绝缘膜，
(d)在上述第2导电体和上述半导体衬底之间形成的第2绝缘膜，该第2绝缘膜在其内部具有电荷蓄积部；
在写入动作时，
(e)对上述第2导电体施加正电位，对上述第2半导体区域施加正电位，对上述第1导电体施加正电位，由此将电子注入到上述电荷蓄积部，
(f)对上述第2导电体施加正电位，对上述第2半导体区域施加0V或者比上述第2导电体低的正电位，对上述第1导电体施加与施加到上述第1半导体区域的电位相等或较其低的电位，由此将电子注入到上述电荷蓄积部。
43.一种非易失性半导体存储器件，其特征在于，包括：
(a)在半导体衬底中形成的第1和第2半导体区域，
(b)在上述第1和第2半导体区域之间的上述半导体衬底上部形成的、位于上述第1半导体区域侧的第1导电体和位于上述第2半导体区域侧的第2导电体，
(c)在上述第1导电体和上述半导体衬底之间形成的第1绝缘膜，
(d)在上述第2导电体和上述半导体衬底之间形成的第2绝缘膜，该第2绝缘膜在其内部具有电荷蓄积部；
在擦除动作时，
(e)对上述第2导电体施加负电位，对上述第2半导体区域施加正电位，对上述第1导电体施加正电位，由此将空穴注入到上述电荷蓄积部，
(f)对上述第2导电体施加正电位，对上述第2半导体区域施加0V或者比施加到上述第2导电体的电位低的正电位，对上述第1导电体施加与施加到上述第1半导体区域的电位相等或较其低的电位，由此将电子注入到上述电荷蓄积部。
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