CN1551362A - 半导体存储装置、半导体装置和便携电子设备 - Google Patents

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Abstract

一种半导体存储装置包括非易失性存储器部分和易失性存储器部分，其中非易失性存储器部分包括非易失性存储元件，该非易失性存储元件具有：通过栅绝缘膜在半导体层上形成的栅电极，在栅电极下放置的沟道区，在沟道区的两侧上形成并具有与沟道区相反的传导类型的扩散区，以及在栅电极的两侧上形成并具有用于保持电荷的功能的存储功能单元。

Description

半导体存储装置、半导体装置和便携电子设备
技术领域
本发明涉及一种半导体存储装置、包括该半导体存储装置的半导体装置和包括该半导体存储装置或半导体装置的便携电子设备。更具体而言，本发明涉及一种：包括非易失性存储元件的半导体存储装置，该非易失性存储元件由场效应晶体管构建，该场效应晶体管的每个都包括具有用于保持电荷的功能的存储功能单元；包括该半导体存储装置的半导体装置；以及包括该半导体存储装置或半导体装置的便携电子设备。
背景技术
一般而言，微型计算机包括CPU、非易失性存储器和易失性存储器。非易失性存储器在其中存储程序代码等，而易失性存储器被用作工作存储器。EEPROM(电可擦除可编程只读存储器)等已在常规上被用作非易失性存储器。
作为EEPROM的实例，将在以下描述闪存。图27是示出闪存元件的实例的示意断面图。图27中所示为半导体基片901、浮动栅902、字线(控制栅)903、扩散层源线904、扩散层位线905、装置隔离区906和绝缘膜907。
闪存元件具有浮动栅，并且信息是依照浮动栅中的电荷量来保持的。在通过安排存储元件而构建的存储元件阵列中，通过选择特定字线和特定位线并施加预定电压，重写/读取所需存储元件的操作可被执行。
图28是示意性地示出当闪存中的浮动栅中的电荷量变化时的漏电流(Id)-栅电压(Vg)特性的曲线图。当浮动栅中的负电荷量增加时，阈值增加并且Id-Vg曲线与Vg增加方向几乎平行地移动(例如见日本未检查的专利申请No.Hei 05-304277(1993))。
然而，由于EEPROM包括浮动栅，已经有必要的是图形化两层多晶硅层以形成浮动栅和控制栅，由此导致复杂的过程。因此，已经难以减小除了EEPROM本身以外还包括非易失性存储器和易失性存储器的半导体存储装置的成本。
发明内容
已考虑到所述问题而实现了本发明，其目的是以低成本提供一种包括非易失性存储器和易失性存储器两者的半导体存储装置。
依照本发明，提供了一种半导体存储装置，其包括：非易失性存储器部分；以及易失性存储器部分，其中非易失性存储器部分包括非易失性存储元件，该非易失性存储元件具有：通过栅绝缘膜在半导体层上形成的栅电极，在栅电极下放置的沟道区，在沟道区的两侧上设置并具有与沟道区相反的传导类型的扩散区，以及在栅电极的两侧上形成并具有用于保持电荷的功能的存储功能单元。
有了该配置，由于非易失性存储器部分包括可在简单制造过程中容易精制的非易失性存储元件，有可能以低成本提供一种包括非易失性存储器和易失性存储器两者的半导体存储装置。此外，由于在非易失性存储元件中可容易地放大在写入和擦除时的电流的差，有可能增加读取存储在非易失性存储器部分中的信息的速度，或者简化非易失性存储器部分中的读取电路的安排。
在依照本发明的实施例中，易失性存储器部分包括SRAM(静态随机存取存储器)。
依照该实施例，有可能抑制半导体存储装置中的电功耗。
在依照本发明的另一个实施例中，非易失性存储元件和SRAM被形成于单个芯片上。
依照该实施例，用于形成非易失性存储器部分的过程具有与用于形成具有一般结构的晶体管的过程的高度相似性。SRAM可由具有一般结构的晶体管来构建，因此可以在相当容易的过程中将非易失性存储器部分和易失性存储器部分组合安装在单个芯片上。因此，半导体存储装置可被减小尺寸，此外可被显著减小成本。
在又一个实施例中，易失性存储器部分包括DRAM(动态随机存取存储器)。
依照该实施例，有可能显著减小易失性存储器部分中每个位所占用的区域。作为结果，有可能减小半导体存储装置的成本，或者增加存储器容量。
在再一个实施例中，易失性存储器部分包括用于刷新DRAM的刷新操作装置。
依照该实施例，在组合诸如CPU(中央处理单元)的外部控制器与半导体存储装置的情况下，外部控制器不需要执行易失性存储器部分的任何刷新操作，或者不需要发出用于对易失性存储器部分执行刷新操作的命令。因此，有可能便于设计外部控制器。具体而言，有可能容易地使外部控制器通用。
而且，在再一个实施例中，具有被形成于其中的非易失性存储器部分的芯片和具有被形成于其中的易失性存储器部分的芯片被安装于单个封装中。
依照该实施例，半导体存储装置可被减小尺寸。
另外，依照本发明的半导体装置包括以上所述的半导体存储装置和逻辑操作部分。
有了该配置，由于半导体装置包括具有可在简单制造过程中容易地精制的存储元件的半导体存储装置和逻辑操作部分，有可能以低成本来提供能执行各种操作的半导体装置。
另外，在再一个实施例中，存储功能单元的至少一部分与扩散区的一部分重叠。
依照该实施例，有可能充分增加非易失性存储元件的读取速度。因此，可以以较高速度来激励半导体存储装置。
此外，在再一个实施例中，存储功能单元包括保持膜，其具有用于保持电荷的功能，并且该保持膜的表面被安排得与栅绝缘膜的表面几乎平行。
依照该实施例，有可能减小非易失性存储元件的记忆效应的偏差，从而抑制非易失性存储元件的读取电流的偏差。此外，有可能减小在信息保持操作期间的非易失性存储元件的特性的偏差，从而增强非易失性存储元件的信息保持特性。作为结果，半导体存储装置的可靠性可被提高。
而且，在再一个实施例中，保持膜被安排得与栅电极的侧表面几乎平行。
依照该实施例，有可能以高速度来执行非易失性存储元件的重写操作，这是因为非易失性存储元件的重写速度被增加。作为结果，可以以高速度来激励半导体存储装置。
另外，在再一个实施例中，存储功能单元包括具有用于保持电荷的功能的保持膜和用于分离保持膜与沟道区和半导体层之一的绝缘膜，并且绝缘膜具有比栅绝缘膜小的厚度并且不小于0.8nm。
依照该实施例，有可能减小非易失性存储元件中的写入操作和擦除操作期间的电压，或者以高速度来执行写入操作和擦除操作。此外，由于非易失性存储元件的记忆效应被增强，非易失性存储器部分的读取速度可被增加。这样，可以以高速度来激励半导体存储装置，同时具有减小的电功耗。
另外，在再一个实施例中，存储功能单元包括具有用于保持电荷的功能的膜和用于分离该膜与沟道区或半导体层的绝缘膜，并且绝缘膜具有比栅绝缘膜大的厚度并且不大于20nm。
在该实施例中，即使当非易失性存储元件被高度集成时，可实现令人满意的信息保持特性，这是因为保持特性可被提高而不恶化非易失性存储元件的短沟道效应。因此，有可能增加半导体存储装置的存储器容量，或者减小半导体存储装置的制造成本。
而且，依照本发明的便携电子设备包括以上所述的半导体存储装置或半导体装置。
依照本发明，由于便携电子设备包括不贵的半导体存储装置或半导体装置，有可能减小便携电子设备的制造成本。
附图说明
图1是示出存储元件(第一实施例)的主要部分的示意断面图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图2A和2B是每个都示出所述存储元件(第一实施例)的修改的主要部分的示意断面图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图3是用于描述所述存储元件(第一实施例)的写入操作的图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图4是用于描述所述存储元件(第一实施例)的写入操作的图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图5是用于描述所述存储元件(第一实施例)的擦除操作的图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图6是用于描述所述存储元件(第一实施例)的擦除操作的图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图7是用于描述所述存储元件(第一实施例)的读取操作的图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图8是示出存储元件(第二实施例)的主要部分的示意断面图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图9是图8中所示的主要部分的放大示意断面图；
图10是图8中所示的主要部分的修改的放大示意断面图；
图11是示出所述存储元件(第二实施例)的电特性的曲线图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图12是示出存储元件(第二实施例)的修改的主要部分的示意断面图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图13是示出存储元件(第三实施例)的主要部分的示意断面图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图14是示出存储元件(第四实施例)的主要部分的示意断面图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图15是示出存储元件(第五实施例)的主要部分的示意断面图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图16是示出存储元件(第六实施例)的主要部分的示意断面图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图17是示出存储元件(第七实施例)的主要部分的示意断面图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图18是示出存储元件(第八实施例)的主要部分的示意断面图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图19是示出存储元件(第九实施例)的电特性的曲线图，该存储元件构成依照本发明的用于显示器的驱动装置的非易失性存储器部分；
图20是示出依照本发明的半导体装置(第十实施例)的方块图；
图21是示出依照本发明的半导体装置(第十实施例)的非易失性存储器部分的存储元件阵列的电路图；
图22是示出依照本发明的半导体装置(第十一实施例)的方块图；
图23是示出依照本发明的半导体存储装置(第十二实施例)的示意断面图；
图24是示意性地描述依照本发明的半导体存储装置(第十三实施例)的断面图；
图25是示出依照本发明的半导体装置(第十四实施例)的方块图；
图26是示出依照本发明的便携电子设备(第十五实施例)的示意方块图；
图27是示出常规闪存的主要部分的示意断面图；并且
图28是示出常规闪存的电特性的曲线图。
具体实施方式
依照本发明的半导体存储装置主要由非易失性存储器部分和易失性存储器部分来构建。
形成非易失性存储器部分的存储元件主要由以下来构建：半导体层、栅绝缘膜、栅电极、沟道区、扩散区和存储功能单元。在此，沟道区一般是具有与半导体层相同的导电类型并且位于紧接着栅电极以下的区。扩散区表示具有与沟道区相反的导电类型的区。
具体地，本发明的存储元件可由以下来构建：作为扩散区的第一传导类型的区，作为沟道区的第二传导类型的区，被放置在第一和第二传导类型的区的边界上的存储功能单元，以及通过栅绝缘膜而提供的电极。本发明的存储元件由以下来构建是合适的：在栅绝缘膜上形成的栅电极，在栅电极的两侧上形成的两个存储功能单元，被放置在存储功能单元的栅电极的相对侧上的两个扩散区，以及被放置在栅电极以下的沟道区。
在本发明的半导体装置中，半导体层在半导体基片上被形成，优选的是在被形成于半导体基片中的第一传导类型的阱区上。
半导体基片并不被具体限制，只要它可被用于半导体装置，并且它的实例包括由诸如硅、锗等的元素半导体或诸如硅锗、GaAs、InGaAs、ZnSe或GaN的化合物半导体制成的体基片(bulk substrate)。作为在其表面上具有半导体层的基片，可使用各种基片，如SOI(绝缘体上硅)基片、SOS基片和多层SOI基片，或者在其上具有半导体层的玻璃或塑料基片。具体而言，在其表面上具有半导体层的硅基片和SOI基片是优选的。半导体基片或半导体层可以是单晶的(例如通过外延生长形成的)、多晶的、或者无定形的，尽管在其中流动的电流量有少许变化。
优选的是在半导体层上形成装置隔离区。此外，单层或多层结构可通过诸如晶体管、电容器和电阻器的装置，由这些装置形成的电路，半导体装置和层间绝缘膜的组合来形成。装置隔离区可由诸如LOCOS膜、沟槽氧化物膜和STI膜的任何各种装置隔离膜来形成。半导体层可以是P或N传导类型。在半导体层中，优选的是形成第一传导类型(P或N类型)的至少一个阱区。在该场(field)中处于已知范围内的杂质浓度可被用作半导体层和阱区中的杂质浓度。在使用SOI基片作为半导体层的情况下，阱区可被形成于表面半导体层中，并且体区可被提供于沟道区以下。
栅绝缘膜并不被具体限制，只要它通常被用于半导体装置，并且它的实例包括诸如氧化硅膜或氮化硅膜的绝缘膜或者诸如氧化铝、氧化钛、氧化钽或氧化铪的高介电常数膜的单层膜或叠层膜。具体而言，氧化硅膜是优选的。栅绝缘膜具有例如大约1到20nm的厚度，优选为大约1到6nm。栅绝缘膜可被仅紧接着在栅电极以下而形成或者被形成得比栅电极大(宽)。
栅电极是以通常被用于半导体装置的形状或具有栅绝缘膜上的下端部分中的凹陷的形状来形成的。栅电极优选地以整体形式被形成，而无需被单层或多层传导膜分离。栅电极可在它被单层或多层传导膜分离的状态下被放置。栅电极可具有其侧壁上的侧壁绝缘膜。通常，栅电极并不被具体限制，只要它被用于半导体装置，并且它的实例包括传导膜，例如由多晶硅，诸如铜或铝的金属，诸如钨、钛或钽的高耐熔金属，以及具有高耐熔金属的硅化物等制成的单层或多层膜。栅电极的适当厚度是例如大约50到400nm。沟道区被形成于栅电极之下。
优选地，栅电极仅被形成于存储功能单元的侧壁上或者不覆盖存储功能单元的顶部。通过这种安排，接触插头(contact plug)可被放置得较接近于栅电极以便于减小存储元件的尺寸。制造具有这种简单安排的存储元件是容易的，因此生产中的产量可被提高。
存储功能单元至少具有保持电荷的功能(在以下被描述为“电荷保持功能”)。换句话说，存储功能单元具有积累和保持电荷的功能，俘获电荷的功能，或者保持电荷极化状态的功能。例如当存储功能单元包括具有电荷保持功能的膜或区时，该功能被展示。具有以上功能的元素的实例包括：氮化硅；硅；包括诸如磷或硼的杂质的硅酸盐玻璃；碳化硅；氧化铝；诸如氧化铪、氧化锆或氧化钽的高介电材料；氧化锌；铁电物质；金属等。因此，存储功能单元可由例如以下的单层或叠层结构来形成：包括氮化硅膜的绝缘膜；在其中具有传导膜或半导体层的绝缘膜；包括至少一个导体或半导体点(dot)的绝缘膜；或者包括铁电膜的绝缘膜，所述铁电膜的内部电荷被电场极化并且极化状态在其中被保持。具体而言，由于存在俘获电荷的许多能级(level)，氮化硅膜可获得大的滞后特性，因此氮化硅膜是优选的。另外，电荷保持时间是长的，并且由于泄漏路径的出现而导致的电荷泄漏的问题并不存在，因此保持特性是好的。此外，氮化硅是在LSI过程中被用作标准的材料。
通过使用包括诸如氮化硅膜的具有电荷保持功能的膜的绝缘膜，保持和存储的可靠性可被增加。由于氮化硅膜是绝缘体，即使在电荷泄漏发生于氮化硅膜的部分中的情况下，整个氮化硅膜中的电荷并不立即丢失。在安排多个存储元件的情况下，即使当存储元件之间的距离被缩短并且相邻存储元件变得相互接触时，并不象存储功能单元由导体制成的情况，在存储功能单元中存储的信息并不丢失。此外，接触插头可被放置得较接近于存储功能单元。在某些情况下，接触插头可被放置得与存储功能单元重叠。这样便于存储元件尺寸的减小。
为了增加保持和存储的可靠性，具有电荷保持功能的膜并不必须总是具有膜形状。优选的是，具有电荷保持功能的膜离散地存在于绝缘膜中。具体地，优选的是，处于点形状的具有电荷保持功能的膜被散布于难以保持电荷的材料中，例如氧化硅中。
在使用传导膜或半导体层作为电荷保持膜的情况下，优选的是，该传导膜或半导体层通过绝缘膜而放置以使电荷保持膜不与半导体层(半导体基片、阱区、体区、源/漏区或扩散区)或栅电极直接接触。例如，传导膜和绝缘膜的叠层结构，处于点形式的传导膜被散布于绝缘膜中的结构，传导膜被安排于在栅的侧壁上形成的侧壁绝缘膜的一部分中的结构等可被提及。
优选的是使用在其中具有传导膜或半导体层的绝缘膜作为存储功能单元，这是由于将电荷注入到导体或半导体中的量可被自由地控制并且多能级值(multilevel)可被容易地获得。
此外，优选的是使用包括至少一个导体或半导体点的绝缘膜作为存储功能单元，这是由于通过电荷的直接隧道效应而执行写入和擦除变得较为容易，并且可实现功耗的减小。
可替换的是，作为存储功能单元，可使用在其中极化方向根据电场而变化的诸如PZT或PLZT的铁电膜。在此情况下，电荷基本上通过极化而产生于铁电膜的表面上并且被保持在该状态。它因此是优选的，这是因为铁电膜可获得类似于以下这种膜的滞后特性：电荷从具有存储器功能的膜的外部被供应给该膜并且该膜俘获电荷。另外，没有必要从所述膜的外部注入电荷以将电荷保持于铁电膜中，并且仅通过所述膜中的电荷的极化就可获得滞后特性(hysteresis characteristic)，因此可以以高速度执行写入/擦除。
作为构建存储功能单元的绝缘膜，具有抑制电荷逃逸的区或功能的膜是合适的。具有抑制电荷逃逸的功能的膜的实例包括氧化硅膜。
被包括在存储功能单元中的电荷保持膜被直接放置在栅电极的两侧上或者通过绝缘膜而放置，并且被直接或者通过栅绝缘膜放置在半导体层(半导体基片、阱区、体区或源/漏区，或者扩散区)上。优选地，栅电极的两侧上的电荷保持膜被形成以直接或者通过绝缘膜覆盖栅电极的侧壁的全部或部分。在应用实例中，在栅电极在其低端中具有凹陷的情况下，电荷保持膜可被形成以直接或通过绝缘膜完全或部分地埋住凹陷。
扩散区可起到源和漏区的作用并且具有与半导体层或阱区相反的传导类型。在扩散区和半导体层或阱区之间的结中，优选的是杂质浓度是高的，这是因为热电子或热空穴是以低电压而有效产生的，并且可以以较低电压执行高速度操作。扩散区的结深度并不被具体限制，而是可依照待获得的半导体存储装置的性能等来适当地调节。在使用SOI基片作为半导体基片的情况下，扩散区可具有比表面半导体层的厚度小的结深度。优选的是，扩散区具有与表面半导体层几乎相同的结深度。
扩散区可被放置得使与栅电极的一端重叠，使匹配该栅电极的一端，或者使与该栅电极的一端有偏移(offset)。偏移的情况是特别优选的，这是因为当电压被施加给栅电极时，电荷保持膜以下的偏移区的反转(inversion)的容易性(easiness)依照在存储功能单元中积累的电荷量而显著变化，记忆效应增加，并且短沟道效应被减小。然而，当扩散区偏移过多时，扩散区(源和漏)之间的驱动电流显著减小。因此，优选的是，偏移量，即在栅长度方向上到较接近于栅电极端之一的扩散区域的距离，比在与栅长度方向平行的方向上延伸的电荷保持膜的厚度短。特别重要的是，存储功能单元中具有电荷保持功能的膜或区的至少一部分被与扩散区的部分重叠。这是因为作为半导体存储装置的部件的存储元件的本质是通过电场来重写所存信息，所述电场是依照仅存在于存储功能单元的侧壁部分中的栅电极和扩散区之间的电压差而施加于存储功能单元上的。
扩散区的一部分可在比沟道区的表面或栅绝缘膜的下面(underface)高的水平上延伸。在此情况下，在被形成于半导体基片中的扩散区上，适当的是与扩散区集成的传导膜被层叠。该传导膜可由诸如多晶硅或无定形硅的半导体、硅化物、以上所述的金属、高耐熔金属等制成。具体而言，多晶硅是优选的。由于多晶硅的杂质扩散速度远远大于半导体层，容易使半导体层中的扩散区的结深度是浅的并抑制短沟道效应。在此情况下，优选的是扩散区的一部分被放置成与栅电极合作而夹着存储功能单元的至少一部分。
本发明的存储元件可通过一般的半导体过程来形成，例如与在栅电极的侧壁上形成具有单层或叠层结构的侧壁间隔物的方法类似的方法。该方法的具体实例包括以下几种方法：形成栅电极，之后形成包括如具有保持电荷的功能的膜(在以下被描述为“电荷保持膜”)的电荷保持膜的单层膜或叠层膜，电荷保持膜/绝缘膜，绝缘膜/电荷保持膜，或绝缘膜/电荷保持膜/绝缘膜，并且在适当条件下回刻蚀所形成的膜以剩下以侧壁间隔物形状的膜；方法：形成绝缘膜或电荷保持膜，在适当条件下回刻蚀所述膜以剩下处于侧壁间隔物形状的膜，进一步形成电荷保持膜或绝缘膜，并且类似地回刻蚀所述膜以剩下处于侧壁间隔物形状的膜；方法：施加或淀积绝缘膜材料，在其中由电荷保持材料制成的颗粒被散布于包括栅电极的半导体层上，并且在适当条件下回刻蚀所述材料以剩下处于侧壁间隔物形状的绝缘膜材料；以及方法：形成栅电极，之后形成单层膜或叠层膜，并且用掩模图形化该膜。依照另一种方法，在栅电极被形成之前，电荷保持膜，电荷保持膜/绝缘膜，绝缘膜/电荷保持膜，绝缘膜/电荷保持膜/绝缘膜等被形成。开口被形成于变成这些膜的沟道区的区内，栅电极材料膜被形成于开口的整个表面上，并且栅电极材料膜以包括开口并且大于开口的形状而被图形化。如以上所述，与具有浮动栅的EEPROM相比，本发明的存储元件可通过相当简单的过程来形成。另外，由于形成本发明存储元件的过程具有与形成一般MOSFET的过程的高度相似性，存储元件和MOSFET被容易地形成于单个芯片上。
在通过安排本发明的存储元件来构建存储元件阵列的情况下，存储元件的最佳模式满足所有要求：例如，(1)多个存储元件的栅电极被集成并且具有字线的功能；(2)存储功能单元被形成于字线的两侧上；(3)绝缘体，具体而言是氮化硅膜，保持存储功能单元中的电荷；(4)存储功能单元由ONO(氧化物氮化物氧化物)膜来构建并且氮化硅膜具有与栅绝缘膜的表面几乎平行的表面；(5)存储功能单元中的氮化硅膜通过氧化硅膜而与字线和沟道区隔离；(6)存储功能单元中的氮化硅膜和扩散区被重叠；(7)分离具有与栅绝缘膜的表面几乎平行的表面的氮化硅膜与沟道区或半导体层的绝缘膜的厚度和栅绝缘膜的厚度是彼此不同的；(8)写入/擦除一个存储元件的操作是由单个字线来执行的；(9)在存储功能单元上没有具有辅助写入/擦除操作的功能的电极(字线)；以及(10)在紧接着存储功能单元之下与扩散区接触的部分中，提供传导类型与扩散区相反的高浓度杂质的区。满足即使其中一个要求可能对于存储元件就是足够的。
所述要求的特别优选的组合是，例如，(3)绝缘体，具体而言是氮化硅膜，保持存储功能单元中的电荷，(6)存储功能单元中的绝缘膜(氮化硅膜)和扩散区被重叠，以及(9)在存储功能单元上没有具有辅助写入/擦除操作的功能的电极(字线)。
在存储元件满足要求(3)和(9)的情况下，它由于以下原因是很有用的。
首先，位线接触可被放置得较接近于字线侧壁上的存储功能单元，或者即使当存储元件之间的距离被缩短时，多个存储功能单元并不相互干扰，并且所存信息可被保持。因此便于存储元件的尺寸减小。在存储功能单元中的电荷保持区由导体制成的情况下，随着存储元件之间的距离减小，由于电容性耦合而在电荷保持区之间发生干扰，因此所存信息不能被保持。
在存储功能单元中的电荷保持区由绝缘体(例如氮化硅膜)制成的情况下，使存储功能单元对于每个存储元件独立变得没有必要。例如，被形成于由多个存储元件共享的单个字线的两侧上的存储功能单元不必为每个存储元件而被隔离。被形成于一个字线的两侧上的存储功能单元可由共享所述字线的多个存储元件来共享。因此，用于隔离存储功能单元的光刻蚀过程变得没有必要，并且制造过程被简化。此外，用于在光刻过程中定位的余量(margin)和用于通过刻蚀而进行膜减小的余量变得没有必要，因此相邻存储元件之间的余量可被减小。因此，与存储功能单元中的电荷保持区由导体(例如多晶硅膜)制成的情况相比，即使当存储功能单元以相同的微制造水平被形成时，存储元件占用的面积可被减小。在存储功能单元中的电荷保持区由导体制成的情况下，用于隔离每个存储元件的存储功能单元的光刻蚀过程是必要的，并且在光刻过程中用于定位的余量和用于通过刻蚀来进行膜减小的余量是必要的。
而且，由于具有辅助写入和擦除操作的功能的电极并不存在于存储功能单元上并且装置结构是简单的，工艺的数量减小，因此生产中的产量可被增加。因此它便于借助作为逻辑电路或模拟电路的部件的晶体管的形成，并且可获得便宜的半导体存储装置。
在不仅满足要求(3)和(9)而且满足要求(6)的情况下，本发明是更为有用的。
具体而言，通过重叠存储功能单元中的电荷保持区和扩散区，可以以很低的电压来执行写入和擦除。具体地，以5V或以下的低电压，写入和擦除操作可被执行。从电路设计的观点来看，该动作是很大的效应。由于不象闪存，没有必要在芯片中产生高电压，需要大占用面积的电荷抽运电路(charge pumping circuit)可被省略或其尺度可被减小。具体而言，当小规模容量的存储器被提供用于逻辑LSI中的调节时，就存储器部分中的所占用面积而论，用于驱动存储元件的外围电路的占用面积比存储元件有优势。因此，用于存储元件的电荷抽运电路的省略或尺寸减小对于减小芯片尺寸是最为有效的。
另一方面，在不满足要求(3)的情况下，就是说，在导体保持存储功能单元中的电荷的情况下，即使当不满足要求(6)时，具体而言，即使当存储功能单元中的导体和扩散区不彼此重叠时，亦可执行写入操作。这是因为存储功能单元中的导体通过与栅电极的电容性耦合而辅助了写入操作。
在不满足要求(9)的情况下，具体而言，在具有辅助写入和擦除操作的功能的电极存在于存储功能单元上的情况下，即使当不满足要求(6)时，具体而言，即使当存储功能单元中的绝缘体和扩散区不彼此重叠时，亦可执行写入操作。
在依照本发明的半导体存储装置中，存储元件和逻辑晶体管可被安装于相同的芯片上。在此情况下，由于用于形成依照本发明的半导体装置，具体而言是形成存储元件的过程，具有与用于形成诸如晶体管和逻辑晶体管的具有一般结构的晶体管的过程的高度相似性，存储元件和逻辑晶体管可同时形成。因此，用于组合安装存储元件和晶体管或逻辑晶体管的过程变得很简单和容易，由此实现了组合的不贵的装置。
在本发明的半导体存储装置中，存储元件可在一个存储功能单元中存储两个或多个值的信息。这样，存储元件可用作用于存储四个或多个值的信息的存储元件。该存储元件仅可存储二进制数据。亦允许该存储元件用作通过存储功能单元的可变电阻效应而具有选择晶体管和存储晶体管两者的功能的存储元件。
通过与其它存储元件、逻辑元、逻辑电路等组合，依照本发明的半导体存储装置可被广泛地应用于各种集成电路和电子设备。例如，依照本发明的半导体存储装置可被用于由电池驱动的便携电子设备，具体而言是便携信息终端。便携电子设备的实例包括便携信息终端、蜂窝电话、游戏设备等。
优选实施例描述
在以下将参照附图来详述依照本发明的半导体存储装置、显示驱动器、显示器和便携电子设备的实施例。
第一实施例
第一实施例的半导体存储装置具有如图1中所示的存储元件1。
存储元件1具有栅电极104，其通过栅绝缘膜103而形成于P型阱区102上，该阱区被形成于半导体基片101的表面上。在栅电极104的顶面和侧面上，具有保持电荷的俘获能级并用作电荷保持膜的氮化硅膜109被放置。在氮化硅膜109中，栅电极104的两个侧壁的部分用作存储功能单元105a和105b，用于实际保持电荷。存储功能单元指的是存储功能单元或者电荷保持膜中通过重写操作而实际积累电荷的部分。在栅电极104的两侧上的P型阱区102中，分别用作源区和漏区的N型扩散区107a和107b被形成。扩散区107a和107b的每个都具有偏移结构。具体而言，扩散区107a和107b并不到达栅电极104以下的区121，而电荷保持膜以下的偏移区120构建沟道区的部分。
用于在基本上保持电荷的存储功能单元105a和105b是栅电极104的两个侧壁上的部分。因此，仅在对应于所述部分的区中形成氮化硅膜109是足够的(见图2)。存储功能单元105a和105b的每个都可具有以下结构，在其中每个都由导体或半导体制成并具有纳米尺寸的细颗粒111向离散点(point)一样被分布在绝缘膜112中(见图2)。当细颗粒111具有小于1nm的尺寸时，量子效应是过大的，因此对于电荷来说变得难以通过那些点(dot)。当尺寸超过10nm时，在室温下不出现显著的量子效应。因此，细颗粒111的直径优选地处于从1nm到10nm的范围内。用作电荷保持膜的氮化硅膜109可以以侧壁间隔物形状被形成于栅电极的侧面上(见图3)。
将参照图3和4来描述存储元件的写入操作的原理。整个存储功能单元131a和131b具有保持电荷的功能的情况将被描述。“写入”在此表示当存储元件是N沟道类型时，将电子注入到存储功能单元131a和131b中。在以下将基于存储元件是N沟道类型的假设来进行描述。
为了注入电子(写入)到第二存储功能单元131b，如图3中所示，N类型的第一扩散区107a被设置为源电极，并且N类型的第二扩散区107b被设置为漏电极。例如，0V被施加给第一扩散区107a和P型阱区102，+5V被施加给第二扩散区107b，并且+5V被施加给栅电极104。在这样的电压参数下，反转层226从第一扩散区107a(源电极)延伸但不到达第二扩散区107b(漏电极)，并且出现夹断点(pinch off point)。电子通过高电场从该夹断点加速到第二扩散区107b(漏电极)，并且成为所谓的热电子(高能传导电子)。通过将热电子注入到第二存储功能单元131b而执行了写入。由于热电子未被产生于第一存储功能单元131a附近，写入未被执行。
另一方面，为了注入电子(写入)到第一存储功能单元131a中，如图3中所示，第二扩散区107a被设置为源电极，并且第一扩散区107a被设置为漏电极。例如，0V被施加给第二扩散区107b和P型阱区102，+5V被施加给第一扩散区107a，并且+5V被施加给栅电极104。通过互换源和漏区以不同于将电子注入到第二存储功能单元131b中的情况，电子被注入到第一存储功能单元131a中并可执行写入。
现在将参照图5和6来描述存储元件的擦除操作的原理。
在擦除被存储在第一存储功能单元131a中的信息的第一方法中，如图5中所示，通过将正电压(例如+5V)施加给第一扩散区107a并将0V施加给P型阱区102，第一扩散区107a和P型阱区102之间的PN结被反偏置，此外，负电压(例如-5V)被施加给栅电极104。此时，在PN结中，在栅电极104的附近，由于负电压所施加的栅电极的影响，具体而言，电势的梯度变陡。因此，热空穴(高能的正空穴)通过带间隧道效应而产生于PN结的P型阱区102侧。热空穴被吸引向具有负电势的栅电极104，作为结果，空穴被注入到第一存储功能单元131a。以这种方式，第一存储功能单元131a中的信息被擦除。此时，对于第二扩散区107b，施加0V是足够的。
在擦除被存储在第二存储功能单元131b中的信息的情况下，以上所述的操作被执行，同时互换第一扩散区和第二扩散区的电势。
在擦除被存储在第一存储功能单元131a中的信息的第二方法中，如图6中所示，正电压(例如+4V)被施加给第一扩散区107a，0V被施加给第二扩散区107b，负电压(例如-4V)被施加给栅电极104，并且正电压(例如+0.8V)被施加给P型阱区102。此时，正向电压被施加于P型阱区102和第二扩散区107b之间，并且电子被注入到P型阱区102。所注入的电子被扩散到P型阱区102和第一扩散区107a之间的PN结，在这里电子被强电场加速，由此变成热电子。由于该热电子，电子-空穴对被产生于PN结中。具体而言，通过将正向电压施加于P型阱区102和第二扩散区107b之间，被注入于P型阱区102中的电子变成触发，并且热空穴被产生于位于相对侧上的PN结。在PN结中产生的热空穴被吸引向具有负电势的栅电极104，作为结果，正空穴被注入到第一存储功能单元131a中。
依照该方法，亦在仅不足以通过带间隧道效应而产生热空穴的电压被施加于P型阱区和第一扩散区107a之间的PN结的情况下，从第二扩散区107b注入的电子变成触发以产生PN结中的电子-正空穴对，由此使能产生热空穴。因此擦除操作中的电压可被降低。具体而言，在存在偏移区120(见图1)的情况下，PN结中的电势梯度由于负电势所施加的栅电极而变陡的效应是低的。因此，尽管难以通过带间隧道效应来产生热空穴，通过第二方法，所述缺点被克服并且可以以低电压来实现擦除操作。
在擦除被存储在第一存储功能单元131a中的信息的情况下，在第一擦除方法中，+5V必须被施加给第一扩散区107a，而在第二擦除方法中，+4V是足够的。如以上所述，依照第二方法，擦除时的电压可被降低，因此功耗可被减小并且由于热载流子而导致的存储元件的劣化可被抑制。
在任何擦除方法中，在存储元件中并不容易发生过度擦除。过度擦除在此表示这样的现象：随着在存储功能单元中积累的正空穴的量增加，阈值降低而没有饱和。过度擦除在由闪存代表的EEPROM中是大问题。具体而言，在阈值变负的情况下，将发生选择存储元件变得不可能的关键故障。另一方面，在本发明的半导体存储装置中的存储元件中，亦在大量正空穴被积累于存储功能单元的情况下，仅电子被诱导(induce)于存储功能单元以下，但难以对栅绝缘膜下的沟道区中的电势施加影响。由于擦除时的阈值是由栅绝缘膜以下的电势来确定的，过度擦除的发生被抑制。
此外，将参照图7来描述存储元件的读取操作的原理。
在读取被存储在第一存储功能单元131a中的信息的情况下，第一扩散区107a被设置为源电极，第二扩散区107b被设置为漏电极，而晶体管被允许在饱和区中操作。例如，0V被施加给第一扩散区107a和P型阱区102，+1.8V被施加给第二扩散区107b，而+2V被施加给栅电极104。此时在电子未被积累于第一存储功能单元131a中的情况下，漏电流趋向于流动。另一方面，在电子被积累于第一存储功能单元131a中的情况下，反转层不容易被形成于第一存储功能单元131a的附近，因此漏电流不趋向于流动。因此，通过检测漏电流，被存储在第一存储功能单元131a中的信息可被读取。第二存储功能单元131b中的电荷积累的存在/不存在并不对漏电流施加影响，这是因为在漏的附近的区域中出现了夹断点。
在读取被存储在第二存储功能单元131b中的信息的情况下，第二扩散区107b被设置为源电极，第一扩散区107a被设置为漏电极，而晶体管被操作于饱和区中。例如，将0V施加给第二扩散区107b和P型阱区102，+1.8V施加给第一扩散区107a，并且+2V施加给栅电极104是足够的。通过互换读取被存储在第一存储功能单元131a中的信息的情况下的源和漏区，被存储在第二存储功能单元131b中的信息可被读取。
在剩余没有用栅电极104来覆盖的沟道区(偏移区120)的情况下，在没有用栅电极104来覆盖的沟道区中，反转层根据存储功能单元131a和131b中的过多电荷的存在/不存在而得以耗散或形成，作为结果，获得了大的滞后(阈值的变化)。然而，当偏移区120过宽时，漏电流大大降低并且读取速度变得慢得多。因此，优选的是确定偏移区120的宽度以获得足够的滞后和读取速度。
亦在扩散区107a和107b到达栅电极104的端部，即扩散区107a和107b与栅电极104重叠的情况下，晶体管的阈值几乎不通过写入操作而改变。然而，源/漏端处的寄生电阻大大改变，并且漏电流大大降低(等于或多于一个数字)。因此，可通过检测漏电流来执行读取，并且可获得作为存储器的功能。在较大存储器滞后效应有必要的情况下，优选的是扩散区107a和107b和栅电极104不被重叠(存在偏移区120)。
通过以上操作方法，每一个晶体管可有选择地写入/擦除两个位。通过将字线WL连接到存储元件的栅电极104，将第一位线BL1连接到第一扩散区107a，将第二位线BL2连接到第二扩散区107b，并且安排存储元件，可构建存储元件阵列。
在以上所述的操作方法中，通过互换源电极和漏电极，每一个晶体管的两个位的写入和擦除被执行。可替换的是，通过固定源电极和漏电极，晶体管可作为1位存储器而操作。在此情况下，公用固定电压可被施加给源和漏区之一，因此被连接于源/漏区的位线的数量可被减半。
如从以上描述显而易见的，在本发明的半导体存储装置中的存储元件中存储功能单元被独立于栅绝缘膜而形成，并且被形成于栅电极的两侧上，因此2位操作是可能的。由于每个存储功能单元被栅电极隔离，重写时的干扰被有效抑制。此外，由于栅绝缘膜被与存储功能单元隔离，它可被薄薄地形成并且短沟道效应可被抑制。因此，可容易地实现存储元件的尺寸减小并因此实现半导体存储装置的尺寸减小。
第二实施例
依照第二实施例的半导体存储装置中存储元件具有基本上类似于图1的存储元件的配置，除了如图8中所示，存储功能单元261和262的每个都由电荷保持区(它是电荷积累区并且可以是具有保持电荷的功能的膜)和用于抑制电荷逃逸的区(或者具有抑制电荷逃逸的功能的膜)来构建。
从提高存储器保持特性的观点来看，优选地，存储功能单元包括具有保持电荷的功能的电荷保持膜和绝缘膜。在第二实施例中，具有俘获电荷的能级的氮化硅膜242被用作电荷保持膜，而具有防止在电荷保持过程中积累的电荷的耗散的功能的氧化硅膜241和243被用作绝缘膜。存储功能单元包括电荷保持膜和绝缘膜，由此防止了电荷的耗散，并且保持特性可被提高。与存储功能单元仅由电荷保持膜来构建的情况相比，电荷保持膜的体积可被适当地减小，电荷保持膜中的电荷的运动被调整(regulate)，并且由于在信息保持期间电荷运动而导致的特性变化的发生可被抑制。此外，通过采用氮化硅膜242被氧化硅膜241和243夹着的结构，重写操作时的电荷注入效率变高，因此可执行较高速度的操作。在存储元件中，氮化硅膜242可被替换成铁电。
存储功能单元261和262中用于保持电荷的区(氮化硅膜242)与扩散区212和213重叠。重叠在此表示用于保持电荷的区的至少一部分存在于扩散区212和213的至少一部分上。参考数字211表示半导体基片，参考数字214表示栅绝缘膜，参考数字217表示栅电极，而参考数字271表示栅电极217和扩散区212和213之间的偏移区。尽管未被示出，栅绝缘膜214之下的半导体基片211的表面用作沟道区。
将描述当作为用于保持存储功能单元261和262中的电荷的区的氮化硅膜242与扩散区212和213重叠时所获得的效果。
如图9中所示，在存储功能单元262周围的区域中，当栅电极217和扩散区213之间的偏移量是W1并且在栅电极的沟道长度方向上横截面中的存储功能单元262的宽度是W2时，存储功能单元262和扩散区213之间的重叠量被表示为W2-W1。在这里重要的是，在存储功能单元262中由氧化硅膜242构建的存储功能单元262与扩散区213重叠，即满足关系W2＞W1。
在图9中，存储功能单元262中远离氮化硅膜242的栅电极的侧上的端部与远离栅电极217的侧上的存储功能单元262的端部匹配，因此存储功能单元262的宽度被定义为W2。
如图10中所示，当远离存储功能单元262a中的氮化硅膜242a的栅电极的侧上的端部与远离栅电极的侧上的存储功能单元262a的端部不匹配时，W2可被定义为从栅电极端部到远离氮化硅膜242a的栅电极的侧上的端部的距离。
图11示出当存储功能单元262的宽度W2被固定于100nm并且偏移量W1被改变于图9存储元件的结构中时的漏电流Id。在此，漏电流是通过基于存储功能单元262处于擦除状态(空穴被积累)的假设通过装置模拟而获得的，并且扩散区212和213分别用作源电极和漏电极。
如从图11显而易见的，在W1是100nm或以上(即氮化硅膜242和扩散区213彼此不重叠)的范围内，漏电流急剧下降。由于漏电流值几乎与读取操作速度成比例，存储器的性能由于100nm或以上的W1而急剧恶化。另一方面，在氮化硅膜242和扩散区213彼此重叠的范围内，漏电流的降低是平缓的。因此，在亦考虑大规模生产的偏差的情况下，如果作为具有保持电荷的功能的膜的氮化硅膜242的至少一部分不与源和漏区重叠，则在实际中难以获得存储器功能。
在装置模拟的结果的基础上，通过固定W2于100nm并且设置W1于60nm和100nm作为设计值，存储元件阵列被产生。在W1是60nm的情况下，作为设计值，氮化硅膜242和扩散区212和213相互重叠40nm。在W1是100nm的情况下，作为设计值，不存在重叠。存储元件阵列的读取时间被测量并且考虑偏差的最坏情况被相互比较。在W1被设置成60nm作为设计值的情况下，读取访问时间与其它情况的100倍一样快。当W1＝W2时，这种条件不能实现。在实践中，读取访问时间优选为每一个位100n/sec或以下。在亦考虑制造偏差的情况下，更优选的是(W2-W1)＞10nm。
为以类似于第一实施例的方式来读取被存储在存储功能单元261(区281)中的信息，优选的是设置扩散区212为源电极，设置扩散区213为漏电极，并且在较接近于沟道区中的漏区的一侧上形成夹断点。具体而言，在读取被存储在两个存储功能单元之一中的信息时，优选的是在沟道区中在较接近于另一个存储功能单元的区中形成夹断点。借助该安排，不管存储功能单元262的存储状态，可以以高灵敏度来检测被存储在存储功能单元261中的信息，并且它是实现2位操作的大因素。
另一方面，在仅在两个存储功能单元之一中存储信息的情况下或在以相同存储状态使用两个存储功能单元的情况下，不总是有必要在读取时形成夹断点。
尽管未在图8中示出，优选的是在半导体基片211的表面中形成阱区(在N沟道装置的情况下的P型阱)。通过形成阱区，变得容易的是控制其它电特性(耐电压、结电容和短沟道效应)，同时设置对存储器操作(重写操作和读取操作)最优的沟道区中的杂质浓度。
存储功能单元优选地包括与栅绝缘膜表面几乎平行而放置的电荷保持膜。换句话说，优选的是存储功能单元中的电荷保持膜的顶面的水平被放置得与栅绝缘膜214的顶面的水平平行。具体地，如图12中所示，作为存储功能单元262的电荷保持膜的氮化硅膜242a具有与栅绝缘膜214的表面几乎平行的表面。换句话说，优选的是氮化硅膜242a被形成于与对应于栅绝缘膜214的表面的水平平行的水平处。
由于与存储功能单元262中的栅绝缘膜214的表面几乎平行的氮化硅膜242a的存在，可依照在氮化硅膜242a中积累的电荷量而有效地控制偏移区271中的反转层的形成的容易性。这样，记忆效应可被增加。通过形成与栅绝缘膜214的表面几乎平行的氮化硅膜242a，即使在偏移量(W1)变化的情况下，记忆效应的变化可被维持相对小，并且记忆效应的偏差可被抑制。而且，在氮化硅膜242a中向上的电荷运动被抑制，并且由于在信息保持期间的电荷运动而导致的特性变化的发生可被抑制。
优选地，存储功能单元262包括绝缘膜(例如氧化硅膜244中的偏移区271上的部分)，用于分离与栅绝缘膜214的表面几乎平行的氮化硅膜242a和沟道区(或阱区)。由于该绝缘膜，在电荷保持膜中积累的电荷的耗散被抑制，并且具有较好保持特性的存储元件可被获得。
通过控制氮化硅膜242a的厚度并控制氮化硅膜242a以下的绝缘膜(氧化硅膜244中的偏移区271上的部分)的厚度为常数，从半导体基片的表面到被积累于电荷保持膜中的电荷的距离可被维持几乎为常数。具体而言，从半导体基片的表面到被积累于电荷保持膜中的电荷的距离可被控制在从氮化硅膜242a以下的绝缘膜的最小厚度值到氮化硅膜242a以下的绝缘膜的最大厚度值和氮化硅膜242a的最大厚度值之和的范围内。因此，由被积累于氮化硅膜242a中的电荷产生的电力线(electricline of force)的密度可几乎被控制，并且存储元件的记忆效应的偏差可被减小很多。
第三实施例
第三实施例的半导体存储装置中的存储功能单元262具有这样的形状，在其中作为电荷保持膜的氮化硅膜242具有几乎均匀的厚度，并且被放置得与如图13中所示的栅绝缘膜214的表面几乎平行(区281)并进一步与栅电极217的侧面几乎平行(区282)。
在正电压被施加于栅电极217的情况下，存储功能单元262中的电力线283如箭头所示而经过氮化硅膜242两次(区282和281)。当负电压被施加于栅电极217时，电力线的方向变成相反。在此，氮化硅膜242的介电常数是大约6，而氧化硅膜241和243的是大约4。因此，在电力线的方向上存储功能单元262的有效介电常数较高，并且与仅存在电荷保持膜的区281的情况相比，电力线的两端处的电势差可被减小得较多。换句话说，被施加于栅电极217的电压的大部分被用于增强偏移区271中的电场。
在重写操作中电荷被注入到氮化硅膜242的原因是所产生的电荷被偏移区271中的电场吸引。因此，通过包括由箭头282所示的电荷保持膜，被注入到存储功能单元262中的电荷在重写操作中增加，并且重写速度增加。
在氧化硅膜243的部分亦是氮化硅膜的情况下，即在电荷保持膜的水平不与对应于栅绝缘膜214的表面的水平平行的情况下，氮化硅膜中电荷的向上运动变得明显，并且保持特性恶化。
更优选地，代替氮化硅膜，电荷保持膜由具有很高介电常数的诸如氧化铪的高电介质制成。
优选的是存储功能单元进一步包括绝缘膜(氧化硅膜241中的偏移区271上的部分)，用于分离与栅绝缘膜214的表面几乎平行的电荷保持膜和沟道区(或阱区)。通过所述绝缘膜，在电荷保持膜中积累的电荷的耗散被抑制，并且保持特性可被进一步提高。
优选地，存储功能单元进一步包括绝缘膜(氧化硅膜241中的接触电极217的部分)，用于分离栅电极和与栅电极的侧面几乎平行而延伸的电荷保持膜。该绝缘膜防止电荷从栅电极被注入到电荷保持膜中，并因此防止了电特性的变化。这样，存储元件的可靠性可被提高。
此外，以类似于第二实施例的方式，优选的是控制氮化硅膜242下的绝缘膜(氧化硅膜241中的偏移区271上的部分)的厚度为常数并控制栅电极的侧面上的绝缘膜(在氧化硅膜241中与栅电极217接触的部分)的厚度为常数。因此，由被积累于氮化硅膜242中的电荷产生的电力线的密度可几乎被控制，并且电荷泄漏可被防止。
第四实施例
在第四实施例中，将描述对栅电极、存储功能单元以及半导体存储装置中的存储元件的源和漏区之间的距离的最优化。
如图14中所示，参考字符A表示在沟道长度方向上的切割表面中的栅电极的长度，参考字符B表示源和漏区之间的距离(沟道长度)，而参考字符C表示从存储功能单元之一的端部到另一个存储功能单元的端部的距离，即在沟道长度方向上的切割表面中具有保持存储功能单元之一中的电荷的功能的膜的端部(在远离栅电极的一侧上)到具有保持另一个存储功能单元中的电荷的功能的膜的端部(在远离栅电极的一侧上)之间的距离。
在这种存储元件中，B＜C是优选的。通过满足这样的关系，偏移区271存在于沟道区中的栅电极217以下的部分和扩散区212和213之间。因此，反转的容易性通过在存储功能单元261和262(氮化硅膜242)中积累的电荷而有效地波动于整个偏移区271中。因此，记忆效应增加，具体而言，实现了较高速度的读取操作。
在栅电极217和扩散区212和213相互偏移的情况下，即在满足A＜B的关系的情况下，电压被施加给栅电极时的偏移区中的反转的容易性依照在存储功能单元中积累的电荷量而大大变化，因此记忆效应增加，并且短沟道效应可被减小。
然而只要记忆效应出现，偏移区271并不总是必须存在。亦在不存在偏移区271的情况下，如果扩散区212和213中的杂质浓度足够低，则记忆效应可被展示于存储功能单元261和262(氮化硅膜242)中。
因此，A＜B＜C是最优选的。
第五实施例
第五实施例中的半导体存储装置的存储元件具有基本上类似于第二实施例的配置，除了SOI基片被用作第二实施例中的半导体基片，如图15中所示。
在存储元件中，埋入的氧化物膜288被形成于半导体基片286上，并且SOI层被形成于埋入的氧化物膜288中。在SOI层中，扩散区212和213被形成，并且另一个区是体区287。
亦通过该存储元件，获得了类似于第二实施例的存储元件的作用和效果。此外，扩散区212和213和体区287之间的结电容可被显著减小，因此可实现装置的较低功耗和较高速度的操作。
第六实施例
如图16中所示，第六实施例中的半导体存储装置中的存储元件具有基本上类似于第二实施例的存储元件的配置，除了P型高浓度区291被相邻于N型扩散区212和213的沟道侧而添加。
具体而言，P型高浓度区中的P型杂质(例如硼)的浓度比区292中的P型杂质高。P型高浓度区291的适当的P型杂质浓度是例如大约5×1017到1×1019cm-3。区292的P型杂质浓度可被设置成例如5×1016到1×1018cm-3。
通过提供P型高浓度区291，扩散区212和213和半导体基片211之间的结在存储功能单元261和262以下变陡。因此，热载流子被容易地产生于写入和擦除操作中，写入和擦除操作的电压可被降低，或者可以以高速度执行写入操作和擦除操作。而且，由于区292中的杂质浓度相对低，存储器处于擦除状态时的阈值是低的，并且漏电流是大的。因此，读取速度被提高。因此，可获得具有低重写电压或高重写速度和高读取速度的存储元件。
在图16中，通过在源/漏区的附近和存储功能单元以下(即不是紧接着在栅电极以下)提供P型高浓度区291，整个晶体管的阈值显著增加。增加程度比在P型高浓度区291位于紧接着栅电极以下的情况高得多。在写入电荷(当晶体管是N沟道类型时的电子)被积累于存储功能单元中的情况下，差异变得较大。另一方面，在足够的擦除电荷(当晶体管是N沟道类型是的正空穴)被积累于存储功能单元中的情况下，整个晶体管的阈值降低到由栅电极以下的沟道区(区292)中的杂质浓度来确定的阈值。就是说，擦除操作中的阈值不取决于P型高浓度区291的杂质浓度，而写入操作中的阈值被大大影响。因此，通过将P型高浓度区291置于存储功能单元以下以及源/漏区的附近，仅写入操作中的阈值大大波动，并且记忆效应(写入操作中的阈值和擦除操作中的阈值的差)可被显著增加。
第七实施例
第七实施例的半导体存储装置中的存储元件具有基本上类似于第二实施例的配置，除了如图17中所示，分离电荷保持膜(氮化硅膜242)和沟道区或阱区的绝缘膜的厚度(T1)小于栅绝缘膜的厚度(T2)。
栅绝缘膜214的厚度T2具有来自存储器的重写操作时的耐电压的要求的下限值。然而，绝缘膜的厚度T1可被使得小于T2而不管耐电压的要求。
由于以下原因，在存储元件中针对T1的设计的灵活性是高的。
在存储元件中，用于分离电荷保持膜和沟道区或阱区的绝缘膜未被栅电极和沟道区或阱区夹着。因此，对于用于分离电荷保持膜和沟道区或阱区的绝缘膜，在栅电极和沟道区或阱区之间起作用的高电场并不直接起作用，而是在横向(lateral)上从栅电极扩展的相对低的电场起作用。因此，不管到栅绝缘膜的耐电压的要求，可使T1小于T2。
通过使T1较薄，将电荷注入到存储功能单元中变得较为容易，写入操作和擦除操作的电压被降低，或者可以以高速度执行写入操作和擦除操作。由于当电荷被积累于氮化硅膜242中时沟道区或阱区中所诱导的电荷量增加，记忆效应可被增加。
存储功能单元中的电力线包括如图13中的箭头284所示不经过氮化硅膜242的短线。在相对短的电力线上，电场强度是相对高的，因此沿电功率线的电场在重写操作中起大作用。通过减小T1，氮化硅膜242在图中被向下放置并且由箭头283所示的电力线经过氮化硅膜。因此，存储功能单元中的有效介电常数沿电力线284增加，并且电力线的两端处的电势差可被进一步减小。因此，被施加给栅电极217的电压的大部分被用于增加偏移区中的电场，并且写入操作和擦除操作变得较快。
与此相对，例如在由闪存代表的EEPROM中，分离浮动栅和沟道区或阱区的绝缘膜被栅电极(控制栅)和沟道区或阱区夹着，因此来自栅电极的高电场直接起作用。因此，在EEPROM中，分离浮动栅和沟道区或阱区的绝缘膜的厚度被调整，并且存储元件的功能的最优化被禁止。
如从以上显而易见的，通过设置T1＜T2而不损害存储器的耐电压性能，写入和擦除操作的电压被降低，或者可以以高速度执行写入操作和擦除操作，此外，记忆效应可被增加。更优选地，绝缘膜的厚度T1是0.8nm或以上，在该厚度下制造过程的一致性或质量可被维持在预定水平，并且该厚度是保持特性不极端恶化的界限。
具体地，在设计规则中，在需要高耐电压的液晶驱动器LSI的情况下，为了驱动液晶面板TFT，需要处于最大值的15到18V电压，因此通常栅氧化膜不能被减薄。在将用于图像调节的非易失性存储器安装于液晶驱动器LSI的情况下，在本发明的存储元件中，分离电荷保持膜(氮化硅膜242)和沟道区或阱区的绝缘膜的厚度可被独立于栅绝缘膜的厚度而最优地设计。例如，对于具有250nm的栅电极长度(字线宽度)的存储元件，所述厚度可被单独设置为T1＝20nm和T2＝10nm，因此可实现具有高写入效率的存储元件(当T1大于一般逻辑晶体管的厚度时不产生短沟道效应的原因是源和漏区与栅电极偏移)。
第八实施例
第八实施例的半导体存储装置中的存储元件具有基本上类似于第二实施例的配置，除了如图18中所示，分离电荷保持膜(氮化硅膜242)和沟道区或阱区的绝缘膜的厚度(T1)大于栅绝缘膜的厚度(T2)。
栅绝缘膜214的厚度T2具有由于防止装置短沟道效应的要求而导致的上限值。然而，绝缘膜的厚度T1可被使得大于T2而不管防止短沟道效应的要求。具体而言，当减小在调整(scalling)过程中时(当进行栅绝缘膜的厚度的减小时)，分离电荷保持膜(氮化硅膜242)和沟道区或阱区的绝缘膜的厚度可被独立于栅绝缘膜的厚度而最优地设计。这样，存储功能单元不扰乱调整的效果被获得。
在存储元件中设计T1的灵活性高是因为如已描述的，分离电荷保持膜和沟道区或阱区的绝缘膜未被栅电极和沟道区或阱区夹着。因此，不管对栅绝缘膜的防止短沟道效应的要求，可使T1厚于T2。
通过使T1较厚，在存储功能单元中积累的电荷的耗散可被防止，并且存储器的保持特性可被提高。
因此，通过设置T1＞T2，保持特性可被提高而不恶化存储器的短沟道效应。
考虑到重写速度的降低，绝缘膜的厚度T1优选为20nm或以下。
具体地，在由闪存代表的常规非易失性存储器中，选择栅电极用作写入擦除栅电极，并且对应于写入擦除栅电极的栅绝缘膜(包括浮动栅)亦用作电荷积累膜。由于对尺寸减小的要求(膜的减薄对抑制短沟道效应是必不可少的)和对确保可靠性的要求(为抑制所保持电荷的泄漏，分离浮动栅和沟道区和阱区的绝缘膜的厚度不能被减小到大约7nm或以下)是矛盾的，因此难以减小尺寸。实际上，依照ITRS(用于半导体的国际技术路线图)，没有大约0.2微米或以下的物理栅长度的减小的前景。在存储元件中，由于T1和T2可如以上所述被单独设计，尺寸减小变为可能。
例如，对于具有45nm的栅电极长度(字线宽度)的存储元件，T2＝4nm和T1＝7nm被单独设置，并且可实现在其中不产生短沟道效应的存储元件。即使当T2被设置得比一般逻辑晶体管的厚度厚时亦不产生短沟道效应的原因是源/漏区与栅电极偏移。
由于在存储元件中源/漏区与栅电极偏移，与一般逻辑晶体管相比，更便于尺寸的减小。
由于用于辅助写入和擦除的电极并不存在于存储功能单元的上部中，在用于辅助写入和擦除的电极和沟道区或阱区之间起作用的高电场并不直接作用于分离电荷保持膜和沟道区或阱区的绝缘膜，而是仅来自栅电极的在水平方向上扩展的相对低的电场起作用。因此，可实现具有以下栅长度的存储元件：该栅长度被减小为等于或小于相同工艺代的逻辑晶体管的栅长度。
第九实施例
第九实施例涉及重写半导体存储装置的存储元件时的电特性的变化。
在N沟道类型存储元件中，当存储功能单元中的电荷量变化时，如图19中所示的漏电流(Id)-栅电压(Vg)特性(实际测量值)被展示。
如从图19显而易见的，在以擦除状态(实线)执行写入操作的情况下，不仅阈值简单地增加，而且曲线图的梯度在亚阈值区域中显著减小。因此，亦在栅电压(Vg)相对高的区中，擦除状态和写入状态之间的漏电流比是高的。例如，亦在Vg＝2.5V时，两个数位或以上的电流比被维持。该特性与在闪存的情况下(图28)大为不同。
这种特性的出现是由于栅电极和扩散区彼此偏移并且栅电场不容易到达偏移区而发生的特有现象。当存储元件处于写入状态时，即使当正电压被施加于栅电极时，反转层亦极其难以被形成于存储功能单元下的偏移区中。这是在写入状态下Id-Vg曲线的梯度在亚阈值区中平缓的原因。
另一方面，当存储元件处于擦除状态时，高密度的电子被诱导于偏移区中。此外，当0V被施加于栅电极时(即当栅电极处于关断状态时)，电子不被诱导于栅电极以下的沟道中(因此，关断状态电流是小的)。这是在擦除状态下Id-Vg曲线的梯度在亚阈值区中陡峭并且电流增加速率(电导)在阈值或以上的区中高的原因。
如从以上可显然理解的，在本发明的半导体存储装置中的存储元件中，可以使写入操作和擦除操作之间的漏电流比特别做成高的。
在以上已描述了形成依照本发明的半导体存储装置中的非易失性存储器部分的存储元件。
在以下将描述包括具有上述存储元件的非易失性存储器部分和易失性存储器部分的半导体存储装置。
第十实施例
第十实施例被指向半导体存储装置，其包括具有在其中安排的多个存储元件的非易失性存储器部分和易失性存储器部分。每个元件都已被描述于第一到第八实施例中。
图20是说明本实施例中的半导体存储装置的方块图。图20中所示的半导体装置包括半导体存储装置11(由图20中的虚线包围的区来表示)和形成逻辑操作电路的CPU(中央处理单元)301。半导体存储装置11包括非易失性存储器部分302和易失性存储器部分303。
非易失性存储器部分302被提供有存储元件阵列，其具有在其中安排的多个存储元件，其每个都被描述于第一到第八实施例中。此外，非易失性存储器部分302被提供有外围电路部分(未示出)，用于驱动存储元件阵列。
图21是说明存储元件阵列的一个实例的电路图。为寻求简化，存储元件通过一般的场效应晶体管用符号来示出。存储元件Mij(其中i是1、2、3或4而j是1、2、3、4或5)在其栅电极处被连接于字线WLi(其中i是1、2、3或4)，在其扩散层区之一处被连接于位线BLj(其中j是1、2、3、4或5)并且在其另一个扩散层区处被连接于位线BLj(其中j是2、3、4、5或6)。
接下来将描述用于激励存储元件阵列的方法。
首先将描述读取方法。在此，假定所存信息从被连接于位线BL3并被包含于存储元件M23中的存储器存储部分M1中被读取。首先，位线BL3和另一个位线BL4被分别预充电至逻辑电平L和逻辑电平H。此时，优选的是，在与位线BL4的相对侧上相邻于位线BL3的位线BL2被预充电至逻辑电平L；相反，在与位线BL3的相对侧上相邻于位线BL4的位线BL5被预充电至逻辑电平H。在完成预充电之后，字线WL2被设置到逻辑电平H。在WL2被设置到逻辑电平H的时刻，存储元件M23被开启。此时，借助高电压(逻辑电平H-逻辑电平L)的施加，电流流动于存储元件M23中的源和漏之间。在此，所述电流的量取决于存储器存储部分M1的状态。因此，可通过检测位线BL3或BL4中流动的电流量或监视位线BL3或BL4的电势的变化来确认存储器存储部分M1的状态。
在以上所述的操作中，如果位线BL2不被预充电至逻辑电平L，则一旦字线WL2被设置到逻辑电平H，存储元件M22就被开启，然后，电流不利地从位线BL2流到位线BL3。这样的电流阻止对在所选存储元件M23中流动的电流的检测。因此，优选的是，位线BL2被预充电至与位线BL3相同的逻辑电平L。以相同的方式，优选的是位线BL5被预充电至与位线BL4相同的逻辑电平H。
如在第九实施例中所述，由于在存储元件中，写入和擦除时漏电流之间的比(读取电流比)可变得相当大，写入状态和擦除状态之间的区别变得容易。因此，在以上所述的存储元件被用作依照本发明的半导体存储装置中的非易失性存储器部分的情况下，被存储在非易失性存储器部分中的信息的读取速度可被增加，或者非易失性存储器部分的读取电路的安排可被简化。
接下来将描述重写方法。在此，重写操作表示写入或擦除存储元件中的数据。为了写入或擦除数据，以将在第一实施例中描述的电压施加给要被写入或擦除的存储元件中的每个端子的方式，适当的电压被施加给每个字线和位线。例如，在数据被写入于存储元件M23中的存储器存储部分M1的情况下，+5V的电压被施加给位线BL3；0V被施加给位线BL4；+5V被施加给字线WL2；并且0V被施加给字线WL1、WL3到WL5；相反，其它位线BL1、BL2、BL5和BL6被释放。
易失性存储器部分303由例如SRAM来构建。SRAM可以是通常的6晶体管类型，或者是具有较小占用面积的4晶体管类型。SRAM所具有的特征在于它不需要任何刷新操作并且在无操作(即待机)时的电流消耗是小的。
CPU 301被连接于非易失性存储器部分302和易失性存储器部分303，其构成半导体存储装置11以由此将命令给予每个存储器部分并且发送数据给每个存储器部分或者从其接收数据。非易失性存储器部分302存储不需要频繁重写的数据，如程序代码或操作CPU 301所需的字符数据。另一方面，易失性存储器部分303被用作工作存储器，如高速缓存。在必要时，非易失性存储器部分302的一部分可被用作工作存储器。
非易失性存储器部分302包括在第一到第八实施例中描述的存储元件。如已经描述的，在第一到第八实施例中描述的存储元件可被容易地小型化，此外，与具有浮动栅的EEPROM相比，可被容易地制造，由此可以以减小的成本来制造。作为结果，有可能以低成本来提供包括非易失性存储器部分和易失性存储器部分两者的半导体存储装置。而且，由于在存储元件中，在写入和擦除时的电流差可被容易地使得是大的，在上述存储元件被用作依照本发明的半导体存储装置中的非易失性存储器部分的情况下，可以以提高的速度来读取被存储在非易失性存储器部分中的信息，或者用于非易失性存储器部分的读取电路的安排可被简化。
可以以减小的成本来制造包括依照本发明的半导体存储装置和逻辑操作部分的半导体装置。
作为在本实施例中的非易失性存储器部分中使用的存储元件，优选的是使用第七实施例中的存储元件。就是说，在第七实施例中，用于分离电荷保持膜(氮化硅膜242)与沟道区或阱区的绝缘膜的厚度T1小于栅绝缘膜的厚度T2并且不小于0.8nm。如果这种存储元件被用作非易失性存储器部分，则写入操作和擦除操作中的电压可被降低，并且可以以高速度来执行写入操作和擦除操作。另外，由于存储元件的记忆效应被增强，非易失性存储器部分的读取速度可被增加。这样，有可能减小半导体存储装置中的功耗并实现高速度操作。
作为在本实施例中的非易失性存储器部分中使用的存储元件，优选的是使用第八实施例中的存储元件。就是说，在第八实施例中，用于分离电荷保持膜(氮化硅膜242)与沟道区或阱区的绝缘膜的厚度(T1)大于栅绝缘膜的厚度(T2)并且不大于20nm。如果这种存储元件被用作非易失性存储器部分，则即使当非易失性存储器部分被高度集成时亦可实现令人满意的信息保持特性，这是因为保持特性可被提高而不恶化存储元件的短沟道效应。因此，有可能增加半导体存储装置的存储器容量并减小半导体存储装置的制造成本。
如在第二实施例中所述，对于在本实施例中的非易失性存储器部分中使用的存储元件，优选地保持存储功能单元261和262中的电荷的区(氮化硅膜242)分别与扩散区212和213重叠。如果这种存储元件被用作非易失性存储器部分，则非易失性存储器部分的读取速度可被充分增加。这样，有可能实现半导体存储装置中的高速度操作。
如在第二实施例中所述，对于在本实施例中的非易失性存储器部分中使用的存储元件，优选地存储功能单元包括被安排得与栅绝缘膜的表面几乎平行的电荷保持膜。如果这种存储元件被用作非易失性存储器部分，则有可能减小存储元件的记忆效应的偏差，从而抑制非易失性存储器部分中的读取电流的偏差。此外，有可能减小在信息保持操作期间存储元件的特性的变化，从而增强非易失性存储器部分的信息保持特性。这样，半导体存储装置的可靠性被增强。
如在第三实施例中所述，对于在本实施例中的非易失性存储器部分中使用的存储元件，优选地存储功能单元包括被安排得与栅绝缘膜的表面几乎平行的电荷保持膜以及与栅电极的侧面几乎平行而延伸的部分。如果这种存储元件被用作非易失性存储器部分，则有可能增加存储元件的重写速度，从而以高速度来执行非易失性存储器部分中的重写操作。这样，有可能实现半导体存储装置中的高速度操作。
已被描述的最佳优选实施例中的存储元件被最优地用作在本实施例中的非易失性存储器部分中使用的存储元件。这样，有可能实现半导体存储装置中的非易失性存储器部分的最佳性能。
第十一实施例
第十一实施例的半导体装置与第十优选实施例的半导体装置的不同之处在于有形成逻辑操作电路的多个CPU，其中每个CPU都具有半导体存储装置。
如图22中所示，本实施例中的半导体装置包括主CPU 304和次CPU307，其分别包括半导体存储装置12和13。半导体存储装置12和13分别包括非易失性存储器部分305和308以及易失性存储器部分306和309。
在本实施例中的半导体装置被结合到例如蜂窝电话中的情况下，主CPU 304用作用于基带部分的CPU，该基带部分用于执行相对于数据通信协议或基本电话功能的处理；相反，次CPU 309用作用于执行相对于诸如Java(注册商标)的应用程序的处理应用的CPU。尽管本实施例中的半导体装置包括两组CPU和半导体存储装置，它亦可包括三组或更多组。
提供了形成逻辑操作电路的多个CPU，此外，每个CPU都被组合了具有非易失性存储器部分和易失性存储器部分的半导体存储装置，由此实现了较高功能性的操作。
第十二实施例
在第十二实施例中，第十或第十一实施例中的半导体存储装置被安装于单个封装中。
第十和第十一优选实施例中的半导体存储装置11、12和13的每个都具有非易失性存储器部分和易失性存储器部分。如图23中所示，具有在其中被形成的非易失性存储器部分的芯片322和具有在其中被形成的易失性存储器部分的芯片323被安装于单个封装14中。在图23中，参考数字321表示PCB(印刷电路板)；参考数字324和325表示绝缘体；参考数字326和327表示金线；而参考数字328表示焊球。
在其中具有非易失性存储器部分的芯片和在其中具有易失性存储器部分的芯片被安装于单个封装中，因此半导体存储装置可被减小尺寸。例如，由于迫切要求对部件的小型化，具体而言在蜂窝电话的情况下，优选的是使用本实施例中的半导体存储装置。应指出，除了半导体存储装置以外，形成逻辑操作电路的CPU亦可被组合安装于单个封装中。在此情况下，包括CPU的半导体装置可被减小尺寸。
第十三实施例
在第十二实施例中，第十或第十一实施例中的半导体存储装置被安装于单个芯片上。
作为构成非易失性存储器部分的存储元件，使用了在第一到第八实施例中描述的存储元件。用于形成在第一到第八实施例中描述的存储元件的过程具有与用于形成一般晶体管的过程的高度相似性。而且，易失性存储器部分由例如SRAM来构建。该SRAM由一般晶体管组合而构建。因此，本实施例中的半导体存储装置可在具有与用于形成一般晶体管的过程的高度相似性的过程中被容易地形成。
图24是示意性地示出在单个芯片上安装的构成非易失性存储器部分的装置和构成易失性存储器部分的装置的断面图。构成非易失性存储器部分的存储元件具有例如第二实施例中的图8所示的结构。应指出，对由图8中的参考数字来表示的构成元件的描述将在以下被省略。尽管易失性存储器部分中的SRAM可由互补型MOS来构建，为寻求简化，仅在图24中的横截面上示出了NMOS。
非易失性存储器部分中的存储元件21和构成易失性存储器部分中的SRAM的晶体管22被形成于单个半导体基片211上。晶体管22是具有一般结构的MOSFET。在此，晶体管22处的栅侧壁绝缘膜被配置成使氮化硅膜242被夹在氧化硅膜存储元件241和243之间，其具有与存储元件21处的栅侧壁绝缘膜相同的结构。在图24中，存储元件21和晶体管22之间的结构差异在于晶体管22具有LDD(轻微掺杂的漏)区或延伸区351，而存储元件21没有LDD区或延伸区。参考数字352表示装置隔离区。
可依照以下过程来形成本优选实施例中的半导体存储装置。
首先，依照已知过程在半导体基片211上形成栅绝缘膜214和栅电极217。
接下来，在光致抗蚀剂涂敷之后，以在非易失性存储器部分中的存储元件21处剩余光致抗蚀剂的方式来执行图形化。之后，通过使用光致抗蚀剂和栅电极217作为掩模，N型杂质被注入，由此形成LDD区或延伸区351。如从以上描述显而易见的，没有LDD区或延伸区被形成于存储元件21上。
随后，由氧化硅膜/氮化硅膜/氧化硅膜组成的多层膜被形成于基片211的整个表面上，之后通过各向异性刻蚀而回蚀(etch back)，由此形成栅侧壁绝缘膜。
接下来，通过使用栅绝缘膜214和栅侧壁绝缘膜作为掩模，N型杂质被注入，由此形成扩散区212和213。
之后，通过已知方法来形成上部接线，由此导致完成半导体存储装置。
在此，为了最优化存储元件21的性能，阱区被形成于半导体基片211的内部，或者可使存储元件21中的阱区中的杂质浓度与晶体管22中的阱区中不同。否则，可使存储元件21中的扩散区中的杂质浓度与晶体管22中的扩散区中不同。
如从以上过程显而易见的，可在很容易的工艺中在单个芯片上形成非易失性存储器部分和易失性存储器部分。具体而言，与非易失性存储器部分包括具有浮动栅的EEPROM的情况相比，工艺的数量可被显著减小。因此，有可能减小半导体存储装置的尺寸，此外，有可能显著减小半导体存储装置的成本。
应指出，由于包括逻辑操作电路的CPU亦包括一般结构的晶体管，除了以上所述的半导体存储装置以外，该CPU亦可容易地被组合安装于单个芯片上。在此情况下，有可能减小包括所述CPU的半导体装置的尺寸。
第十四实施例
第十四实施例与第十或第十一实施例的不同之处在于易失性存储器部分包括DRAM。
如图25中所示，主CPU 311和次CPU 315分别包括半导体存储装置15和16。半导体存储装置15包括非易失性存储器部分312、由DRAM构成的易失性存储器部分314和接口电路部分313。优选的是接口电路部分313具有用于自动执行对由DRAM构成的易失性存储器部分314的刷新操作的功能。以这种方式，被放置在半导体存储装置15以外的主CPU 311不需要执行对易失性存储器部分314的任何刷新操作，或者不需要发出用于对易失性存储器部分314执行刷新操作的命令。因此，主CPU 311的设计变得容易。具体而言，在主CPU 311是通用类型的情况下，有可能产生减小改变设计所需的成本的增强效应。
此外，优选的是主CPU 311以与SRAM的情况相同的方式来控制由DRAM构成的易失性存储器部分314，并因此接口电路部分313具有这种控制的功能。换句话说，更优选的是易失性存储器部分314和接口电路部分313在整体上用作伪SRAM。
尽管半导体存储装置16包括非易失性存储器部分316、由SRAM组成的易失性存储器部分317，应理解可以以与半导体存储装置15相同的方式来配置它。
用于易失性存储器部分的DRAM的使用可显著减小每个位所占用的区域。这样，有可能减小半导体存储装置的成本或增加存储器容量。
第十五实施例
图26示出了作为便携电子设备的蜂窝电话，在其中结合了以上所述的半导体存储装置或半导体装置。
该便携电话主要由控制电路811、电池812、RF(射频)电路813、显示器814、天线815、信号线816、电源线817等构建。控制电路在其中结合了以上所述的半导体存储装置或半导体装置，由此提供了不贵的便携电子设备。
如从以上描述显而易见的，在依照本发明第一方面的半导体存储装置中，由于非易失性存储器部分包括可在简单制造过程中容易精制的存储元件，有可能以低成本提供一种包括非易失性存储器部分和易失性存储器部分两者的半导体存储装置。此外，由于在存储元件中可容易地放大写入和擦除时的电流差，有可能增加存储在非易失性存储器部分中的信息的读取速度，或者简化非易失性存储器部分中的读取电路的安排。
在优选实施例中，由于易失性存储器部分包括SRAM，有可能抑制半导体存储装置中的电功耗。
此外，在优选实施例中，由于非易失性存储元件和SRAM被形成于单个芯片上，用于形成非易失性存储器部分的过程具有与用于形成具有一般结构的晶体管的过程的高度相似性。SRAM可由具有一般结构的晶体管来构建，因此可以在很容易的过程中将非易失性存储器部分和易失性存储器部分组合安装在单个芯片上。因此，半导体存储装置可被减小尺寸，此外，半导体存储装置可被显著减小成本。
而且，在优选实施例中，由于易失性存储器部分包括DRAM，有可能显著减小易失性存储器部分中每个位所占用的区域。作为结果，有可能减小该半导体存储装置的成本，或者增加存储器容量。
另外，在优选实施例中，由于易失性存储器部分包括用于刷新DRAM的刷新操作装置，在组合诸如CPU的外部控制器与半导体存储装置的情况下，外部控制器不需要执行易失性存储器部分的任何刷新操作，或者不需要发出用于对易失性存储器部分执行刷新操作的命令。因此，有可能便于设计外部控制器。具体而言，有可能容易地使外部控制器通用。
另外，在优选实施例中，由于具有被形成于其中的非易失性存储器部分的芯片和具有被形成于其中的易失性存储器部分的另一个芯片被安装于单个封装中，半导体存储装置可被减小尺寸。
此外，在依照本发明第二方面的半导体装置中，由于该半导体装置包括具有可在简单制造过程中容易地精制的存储元件的半导体存储装置和逻辑操作部分，有可能以低成本来提供能执行各种操作的半导体装置。
而且，在优选实施例中，由于存储功能单元的至少一部分与扩散区的一部分重叠，有可能充分增加非易失性存储元件的读取速度。因此，可以以较高速度来激励半导体存储装置。
另外，在优选实施例中，由于存储功能单元包括具有保持电荷的功能的膜，并且具有保持电荷的功能的膜的表面被安排得与栅绝缘膜的表面几乎平行，有可能减小非易失性存储元件的记忆效应的偏差，从而抑制非易失性存储元件的读取电流的偏差。此外，有可能减小在信息保持操作期间的非易失性存储元件的特性的偏差，从而增强非易失性存储元件的信息保持特性。作为结果，半导体存储装置的可靠性可被提高。
另外，在优选实施例中，由于具有保持电荷的功能的膜被安排得与栅电极的侧表面几乎平行，有可能以高速度来执行非易失性存储元件的重写操作，这是因为非易失性存储元件的重写速度被增加。作为结果，可以以高速度来激励半导体存储装置。
此外，在优选实施例中，由于存储功能单元包括具有保持电荷的功能的膜和用于分离该膜与沟道区或半导体层的绝缘膜，并且该绝缘膜具有比栅绝缘膜小的厚度并且是0.8nm或以上，有可能减小非易失性存储元件中的写入操作和擦除操作期间的电压，或者以高速度来执行写入操作和擦除操作。此外，由于非易失性存储元件的记忆效应被增强，非易失性存储器部分的读取速度可被增加。这样，可以以高速度来激励半导体存储装置，同时具有减小的电功耗。
而且，在优选实施例中，由于存储功能单元包括具有保持电荷的功能的膜和用于分离该膜与沟道区或半导体层的绝缘膜，并且该绝缘膜具有比栅绝缘膜大的厚度并且是20nm或以下，即使当非易失性存储元件被高度集成时，可实现令人满意的信息保持特性，这是因为保持特性可被提高而不恶化非易失性存储元件的短沟道效应。因此，有可能增加半导体存储装置的存储器容量，或者减小半导体存储装置的制造成本。
另外，在依照本发明第三方面的便携电子设备中，由于便携电子设备包括依照本发明第一方面的不贵的半导体存储装置或依照本发明第二方面的半导体装置，有可能减小便携电子设备的制造成本。

Claims (14)

1.一种半导体存储装置，包括：
非易失性存储器部分；以及
易失性存储器部分，其中
非易失性存储器部分包括非易失性存储元件，该非易失性存储元件具有：通过栅绝缘膜在半导体层上形成的栅电极，在栅电极下放置的沟道区，在所述沟道区的两侧上形成并具有与沟道区相反的传导类型的扩散区，以及在栅电极的两侧上形成并具有用于保持电荷的功能的存储功能单元。
2.权利要求1的半导体存储装置，其中
所述易失性存储器部分包括SRAM。
3.权利要求2的半导体存储装置，其中
所述非易失性存储元件和SRAM被形成于单个芯片上。
4.权利要求1的半导体存储装置，其中
所述易失性存储器部分包括DRAM。
5.权利要求4的半导体存储装置，其中
所述易失性存储器部分包括用于刷新DRAM的刷新操作装置。
6.权利要求1的半导体存储装置，进一步包括：
第一芯片，其形成非易失性存储器部分；
第二芯片，其形成易失性存储器部分；以及
单个封装，其在其中包含第一芯片和第二芯片。
7.权利要求1的半导体存储装置，其中
所述存储功能单元的至少一部分与所述扩散区的一部分重叠。
8.权利要求1的半导体存储装置，其中
所述存储功能单元包括具有用于保持电荷的功能的保持膜，并且该保持膜的表面被安排得与所述栅绝缘膜的表面几乎平行。
9.权利要求8的半导体存储装置，其中
具有保持电荷的功能的所述膜被安排得与栅电极的侧表面几乎平行。
10.权利要求1的半导体存储装置，其中
所述存储功能单元包括具有用于保持电荷的功能的保持膜和用于分离所述保持膜与所述沟道区和所述半导体层之一的绝缘膜，所述绝缘膜具有比所述栅绝缘膜小的厚度并且不小于0.8nm。
11.权利要求1的半导体存储装置，其中
所述存储功能单元包括具有用于保持电荷的功能的保持膜和用于分离所述保持膜与所述沟道区和所述半导体层之一的绝缘膜，所述绝缘膜具有比所述栅绝缘膜大的厚度并且不大于20nm。
12.一种半导体装置，其包括：
权利要求1的半导体存储装置；以及
逻辑操作部分，用于在被存储在所述半导体存储装置中的信息的基础上执行操作处理。
13.一种包括权利要求1到11的任何一个的半导体存储装置的便携电子设备。
14.一种包括权利要求12的半导体装置的便携电子设备。
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