CN1303691C - 半导体器件及其制造方法，便携式电子设备和集成电路卡 - Google Patents

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Abstract

半导体开关元件(31)和半导体存储元件(32)分别具有栅电极(3)、一对源区/漏区(13)和沟道形成区(19)。在半导体存储元件(32)的栅电极(3)的相对侧上提供具有电荷存储功能的存储功能体(25)。在半导体存储元件(32)中，当施加电压到栅电极(3)时，从源区/漏区(13)之一流到源区/漏区(13)中另一个的电流量随着保持在存储功能体(25)中的电荷量变化。

Description

半导体器件及其制造方法，便携式电子设备和集成电路卡
技术领域
[0002]本发明涉及一种半导体器件，以及它的制造方法，其中构成逻辑电路区的半导体开关元件和构成存储区的半导体存储元件混合安装在一个衬底上。
[0003]本发明还涉及到分别配备这种半导体器件的便携式电子设备和集成电路卡。
背景技术
[0004]图1是普通快速存储器的结构横截面视图。通过第一氧化物104在P-型阱区101上提供由多晶硅制成的浮置栅极106，以及通过第二氧化物105在浮置栅极106上提供由多晶硅制成的控制栅极107。在栅电极106，107两侧上的P-型阱区101的表面上，形成第一N-型扩散区102和第二N-型扩散区103。栅电极106，107的端部分别与第一N-型扩散区102和第二N-型扩散区103的端部重叠。
[0005]作为快速存储器和逻辑电路的一种混合安装模式，也有已知的技术，即存储单元按照阵列构形排列，而在阵列周边区域，布置用作外围电路如解码器、写/擦电路和读电路的逻辑电路。
[0006]还有一种已知的技术，即提供逻辑电路单元如MPU(微处理单元)，用作高速缓冲存储器的SRAM(静态随机存取储存器)单元等，从而使存储单元具有作为用于个人计算机，便携式电话等的信息处理系统的功能。
[0007]通常，制造其中快速存储器和逻辑电路混合安装的半导体器件必然使成本大幅度增加。至于导致总成本增加的制造成本增加的原因，是因为混合安装使工艺更复杂，需要额外的掩模。例如，对于快速存储器而言，由于需要两个多晶硅层用于存储元件以及其它原因，将不得不增加七到八个掩模到标准CMOS制造工艺中。
发明内容
[0008]因此，本发明的一个目的是提供一种半导体器件，其中构成逻辑电路区的半导体开关元件和构成存储区的半导体存储元件混合安装，并且该器件易于用简单工艺制造，并且能减少成本。
[0009]本发明的另一个目的是提供半导体器件的制造方法，该方法使得能够用简单的工艺制造其中构成逻辑电路区的半导体开关元件和构成存储区的半导体存储元件混合安装的半导体器件，并能够实现减少成本。
[0010]本发明的再一个目的是提供分别配备这种半导体器件的便携式电子设备和集成电路卡。
[0011]为了解决上述问题，在根据本发明的半导体器件中，具有半导体开关元件的逻辑电路区域和具有半导体存储元件的存储区域布置在一个半导体衬底上。半导体开关元件和半导体存储元件每个都具有栅电极、一对第一导电类型的源区/漏区，和第二导电类型的沟道形成区，其中，一对第一导电类型的源区/漏区在和栅电极的相对侧对应的半导体衬底表面的一部分上形成，沟道形成区在源区/漏区之间形成。在半导体存储元件的栅电极的相对侧上提供具有存储电荷功能的存储功能体。而且，在半导体存储元件中，当施加电压到栅电极时，从源区/漏区之一流到源区/漏区中另一个的电流量随着存储在存储功能体中的电荷量变化。
[0012]在栅电极相对侧上的存储功能体可以彼此相连以呈环形。或者，这些存储功能体可以是分离的，从而彼此电绝缘。
[0013]在一般的快速存储器中，用于存储电荷的区域位于栅电极下方。因此这样的快速存储器只具有作为场效应晶体管的能力，其中，栅绝缘体形成为厚膜。然而，本发明的半导体存储元件，其中存储功能体位于栅电极的旁边，允许应用最新的MOSFET制造工艺。因而，根据本发明，能够提供一种半导体器件，其中这样的半导体存储元件和半导体开关元件混合安装。此外，逻辑电路部分由多个半导体开关元件构成，而非易失存储器部分由多个半导体存储元件构成。这样，能够完成具有逻辑电路部分和非易失存储器部分的半导体器件，其中逻辑电路部分和非易失存储器部分具有上述效用和优点，并易于在同一衬底上形成。
[0014]在一个实施例中，在半导体开关元件中，源区/漏区相对于沟道方向延伸在栅电极下面并与其重叠；而在半导体存储元件中，相对于沟道方向在栅电极和源区/漏区的每一个之间提供间隔，并且在栅电极的相对侧上布置具有电荷存储功能的存储功能体，以便分别和半导体衬底表面处的间隔相重叠。
[0015]在本发明的半导体器件中，在半导体衬底上布置具有半导体开关元件的逻辑电路区域和具有半导体存储元件的存储器区域。即，在相同衬底上混合形成半导体开关元件和半导体存储元件。制造半导体元件，从而使从源区/漏区之一流到源区/漏区中另一个的电流量随着保留的电荷量变化。这样构造半导体开关元件，使得即使它能够保持电荷，从源区/漏区之一流到源区/漏区中另一个的电流量也不随保持的电荷量变化到影响元件操作的程度。由于具有存储电荷功能的存储功能体布置在半导体存储元件中的栅电极旁边，半导体存储元件能够用作非易失半导体存储器件。
[0016]此外，由于相对于沟道方向在栅电极和源区/漏区之间具有间隔(偏移区)的半导体存储元件和没有这种间隔的半导体开关元件混合安装在同一衬底上，使得混合安装高电流驱动功率的半导体开关元件和良好存储效应的半导体存储元件成为可能。
[0017]在一个实施例中，在半导体开关元件的栅电极的相对侧上提供和半导体存储元件的存储功能体一致的存储功能体。
[0018]由于不仅在半导体存储元件中而且在半导体开关元件中，存储功能体在栅电极旁边形成，因此两种元件的制造工艺没有大的区别，从而可以用简单的工艺和减少的成本很容易地制造其中半导体开关元件和半导体存储元件混合安装的半导体器件。
[0019]在一个实施例中，存储功能体是提供在栅电极侧面上的侧壁衬垫。
[0020]在本实施例的半导体器件中，由于侧壁衬垫可以通过自对准工艺形成，因此可以通过自对准工艺，相当容易地混合安装由半导体开关元件构成的逻辑电路等和由半导体存储元件构成的非易失存储器。
[0021]在一个实施例中，存储功能体包含由具有电荷存储功能的材料构成的电荷保持部分，和具有阻止存储电荷耗散的功能的抗耗散绝缘体，并且该抗耗散绝缘体具有第一绝缘体，第一绝缘体布置在电荷保持部分和栅电极之间以及电荷保持部分和半导体衬底之间。
[0022]在本实施例的半导体器件中，由于电荷保持部分通过第一绝缘体与栅电极和半导体衬底接触，因此可以抑制存储的电荷从电荷保持部分泄漏到栅电极和半导体衬底。结果，电荷保持特性变好，并且增强了长期可靠性。
[0023]在一个实施例中，抗耗散绝缘体还具有第二绝缘体，它与第一绝缘体一起将电荷保持部分夹在中间。
[0024]在本实施例中，由于电荷保持部分夹在第一绝缘体和第二绝缘体之间，从例如第一绝缘体侧注入电荷保持部分的电子被第二绝缘体阻挡，不能快速通过电荷保持部分。这样，增强了指令效率(injunction efficiency)，从而能够提供高速操作的非易失存储器。
[0025]在一个实施例中，电荷保持部分的最高位置低于栅电极的最高位置。
[0026]根据本发明的半导体器件，电荷保持部分限定地布置在沟道附近。由此，通过写操作注入的电子被限制在沟道附近，因此通过擦除操作去除电子变得更容易完成。因此，可防止擦除失败。而且，由于被电荷保持部分占据的区域是有限的，因此假定注入电子量不变，则电子密度增加。因而，可以形成能够有效完成电子写/擦除操作并因而加快写/擦除速度的非易失存储元件。
[0027]在一个实施例中，电子保持部分的最高位置低于第一绝缘体的最高位置。
[0028]根据本实施例的半导体器件，在栅电极和电子保持部分彼此连接情况下的最短距离被加长。因此，在硅化物中或互连或其它工艺中可抑制栅电极和电荷保持部分之间的短路，从而可形成能够得到好产量的半导体器件。
[0029]在一个实施例中，电荷保持部分具有许多具有电荷存储功能的细颗粒。
[0030]根据本实施例的半导体器件，由于细颗粒可以沿沟道附近布置，将要通过写操作注入的电子被限制在沟道附近，使电子更容易通过擦除操作去除。因此，可防止擦除失败。作为选择，例如，细颗粒可形成为纳米点似的构形。因此，由于库仑阻塞效应存储效应大大改善。于是形成具有相当高的长期可靠性的非易失存储元件。
[0031]在一个实施例中，半导体开关元件的源区/漏区的延伸在栅电极下的部分的掺杂浓度低于位于栅电极和存储功能体外的源区/漏区的其它部分的掺杂浓度。
[0032]根据本实施例的半导体器件，漏极耐压提高。另一方面，在该半导体存储元件中，由于相对于沟道方向在栅电极和源区/漏区之间提供间隔，有效生成热载流子，因此可获得足够快的写/擦除速度。因此，可同时实现高可靠性的半导体开关元件和具有足够快的写/擦除速度的半导体存储元件。
[0033]另外，供给逻辑电路区域中的半导体开关元件和存储区域中的半导体存储元件的电源电压可彼此独立设定。在此情况下，由于可供给存储区域中的半导体存储元件相对高的电源电压，写/擦除速度相对提高。此外，由于可供给逻辑电路区域中的半导体开关元件相对低的电源电压，可抑制由于栅绝缘体等击穿导致的晶体管特性退化，这使得功耗进一步减少，并使得能够混合安装这些元件。由此，使得能够完成具有高可靠性逻辑电路区域和写/擦除速度相当快的存储区域的半导体器件，两个区域都容易混合安装在相同衬底上。
[0034]另外，静态随机存取存储器可以由多个半导体开关元件构成。在此情况下，逻辑电路部分和静态随机存取存储器由多个半导体开关元件组成，而非易失存储器部分由多个半导体存储元件组成。因此，可以容易地实现具有逻辑电路部分和静态随机存取存储器，以及非易失存储器部分，且三部分混合安装在同一衬底上的半导体器件。另外，混合安装作为高速操作存储器暂时储存存储器的静态随机存取存储器使得功能进一步提高。
[0035]在一个实施例中，在半导体存储元件中，电荷保持部分的至少一部分与源区/漏区的一部分重叠。
[0036]在本实施例的半导体器件中，在半导体存储元件的读操作中的电流值与没有这种重叠的情况相比显著提高。因此，半导体存储元件的读速度显著提高。
[0037]在一个实施例中，电荷保持部分具有大体上平行于栅绝缘体的一表面的表面，栅绝缘体在栅电极正下方形成。
[0038]在本实施例的半导体器件中，偏移区的可逆性可通过保持在电荷保持部分中的电荷量控制，从而可增加存储效应。而且，甚至当偏移量改变，存储效应的变化可以保持地相对较小，从而可抑制存储效应的变化。
[0039]在一个实施例中，电荷保持部分具有大体上平行于栅电极的侧面表面。
[0040]在本实施例的半导体器件中，在重写操作中将要注入到电荷保持部分的电荷增加，从而重写速度增加。
[0041]在一个实施例中，第一绝缘体的膜厚度比在栅电极正下方形成的栅绝缘体的膜厚度薄，但不小于0.8nm。
[0042]在本实施例的半导体器件中，将电荷注入到电荷保持部分变得更容易完成，从而可以降低用于写操作和擦除操作的电压，或写操作和擦除操作的速度可以加快。而且，当电荷保持在电荷保持部分中时，被感生到沟道形成区或阱区的电荷量增加，从而可增加存储效应。此外，由于第一绝缘体的膜厚度不小于0.8nm，抑制了保持特性的异常退化。
[0043]在一个实施例中，第一绝缘体的膜厚度比在栅电极正下方形成的栅绝缘体膜厚度厚，但不超过20nm。
[0044]在本实施例的半导体器件中，可在不劣化存储器的短沟道效应的情况下改善保持特性。而且，由于第一绝缘体的膜厚度不超过20nm，可抑制重写速度的减少。
[0045]根据本发明的集成电路卡包括本发明的半导体器件。
[0046]根据本发明的集成电路卡，产生和本发明的半导体器件相同的效果和优势。例如，集成电路卡可以包括半导体器件，其中，非易失存储器及其周围电路部分，逻辑电路部分，SRAM部分等易于混合安装，实现了成本的减少。因此，可以提供成本降低的集成电路卡。
[0047]根据本发明的便携式电子设备包括本发明的半导体器件。
[0048]根据本发明的便携式电子设备，产生和本发明的半导体器件相同的效果和优势。例如，移动电话可以包括半导体器件，其中，非易失存储器及其周围电路部分，逻辑电路部分，SRAM部分等易于混合安装，实现了成本的减少。因此，可以提供成本降低的移动电话。
[0049]而且，根据本发明的半导体器件的制造方法是用于在设置在半导体衬底上的存储器区域中形成半导体存储元件同时在设置在半导体衬底上的逻辑电路区域中形成半导体开关元件的半导体器件制造方法，该制造方法包含：
分别在和逻辑电路区和存储器区对应的半导体衬底表面的部分上形成栅电极，使栅绝缘体介于每个栅电极和半导体衬底表面之间；
在提供掩模从而防止掺杂剂引入存储器区域的状态下，用栅电极作掩模将掺杂剂引入逻辑电路区中，从而在逻辑电路区中形成第一掺杂区，第一掺杂区成为源区/漏区的一部分；
在至少存储器区域中的栅电极侧面上形成具有电荷储存功能的存储功能体；以及
用栅电极和存储功能体作掩模，将导电型与前面步骤中所用的掺杂剂相同掺杂剂引入逻辑电路区和存储器区，从而在逻辑电路区和存储器区中形成第二掺杂区，第二掺杂区成为逻辑电路区和存储器区的源区/漏区中每个的至少一部分。
[0050]根据本发明的半导体器件的制造方法，可以很容易地用简单地工艺制造半导体器件并减少成本，在半导体器件中，半导体开关元件和半导体存储元件混合安装。更特别地，半导体开关元件在设置在半导体衬底上的逻辑电路区中形成，而半导体存储元件同时在设置在半导体衬底上的存储器区中形成。最后所得到的半导体开关元件是一个元件，其中第一掺杂区布置在半导体衬底表面和栅电极的两侧对应的部分上，并且其中对应于沟道方向在栅电极和源区/漏区之间没有间隔。另一方面，最后所得到的半导体存储元件是一个元件，其中，对应于沟道方向在栅电极和源区/漏区的每个之间提供间隔(偏移区)，其中，提供具有电荷存储功能的存储功能体，从而覆盖半导体衬底表面处的间隔。另外，由于没有偏移区的半导体开关元件驱动电流相对大，而有偏移区的半导体存储元件存储效应相对大，使得混合安装大驱动电流的逻辑电路和大存储效应的非易失存储器变得容易实现。
[0051]在一个实施例中，形成存储功能的步骤包括：
淀积具有电荷存储功能的材料和具有阻止被存储电荷功能的材料，从而用这些材料覆盖栅电极的上表面和侧表面，以及覆盖布置在栅电极相对侧上的半导体衬底表面的部分；以及
选择性刻蚀材料以在栅电极侧表面上形成由该材料构成的侧壁衬垫。
[0052]在本实施例的半导体器件制造方法中，侧壁衬垫以自对准方式通过选择性内腐蚀形成。在此情况下，可以通过使用自对准工艺简单地形成没有偏移区的半导体开关元件，而且也可以通过使用自对准工艺简单地形成有偏移区的半导体存储元件。因此，混合安装非易失存储器的半导体存储元件和逻辑电路部分等的半导体开关元件变得可十分容易地实现。
[0053]形成存储功能体的步骤可以包括：
淀积绝缘膜，从而在逻辑电路区和存储器区的每一个中，用绝缘膜覆盖栅电极的上表面和侧表面，以及覆盖和栅电极相对侧对应的半导体衬底表面的部分；
在整个绝缘膜上淀积具有电荷存储功能的材料；以及
选择性刻蚀该材料，从而在逻辑电路区和存储器区的每一个中的栅电极的侧表面上，形成由绝缘膜和上述材料构成的侧壁衬垫。
[0054]在该方法中，由于具有电荷保持功能的材料通过绝缘膜(加工后称为绝缘体)与栅电极和半导体衬底接触，可抑制被存储的电荷从该材料泄露到栅电极和半导体衬底。结果，电荷保持特性变好，且长期可靠性增强。
[0055]而且，用于形成存储功能体的步骤可以包括：
淀积第一绝缘膜，从而在逻辑电路区和存储器区的每一个中，用绝缘膜覆盖栅电极的上表面和侧表面，以及覆盖和栅电极相对侧对应的半导体衬底表面的部分；
在整个第一绝缘膜上淀积具有电荷存储功能的材料；以及
在整个材料上淀积第二绝缘膜；以及
选择性刻蚀第二绝缘膜和该材料，从而在逻辑电路区和存储器区的每一个中的栅电极的侧表面上，形成由第一绝缘膜、该材料和第二绝缘膜构成的侧壁衬垫。
[0056]在该方法中，由于具有电荷保持功能的材料通过第一绝缘膜(加工后称为第一绝缘体)与栅电极和半导体衬底接触，可抑制被存储的电荷从该材料泄露到栅电极和半导体衬底。结果，电荷保持特性变好，且长期可靠性增强。另外，由于具有电荷存储功能的材料夹在第一绝缘膜和第二绝缘膜(加工后称为第二绝缘体)之间，能够抑制侧壁衬垫和用于连接到源区/漏区的互连线之间的短路，并减少任何寄生电容。因此，可以提供能够容易地按比例缩减的半导体器件。
[0057]在一个实施例中，第一掺杂区的掺杂剂浓度低于第二掺杂区的掺杂剂浓度。
[0058]根据该实施例，由于在半导体开关元件的源区/漏区中，第一掺杂区的掺杂剂浓度低于第二掺杂区的掺杂剂浓度，漏极耐压提高。另一方面，在该半导体存储元件中，由于相对于沟道方向在栅电极和源区/漏区之间提供间隔，可有效生成热载流子，因此可获得足够快的写/擦除速度。因此，可同时制造高可靠性的半导体开关元件和具有足够快的写/擦除速度的半导体存储元件。
附图说明
[0059]通过以下的详细描述和附图，本发明将变得更加清楚，附图只以图解说明的方式给出，因此不认为是限制了本发明，其中：
[0060]图1是表示传统非易失存储元件结构的示意性横截面视图；
[0061]图2A～2D是根据本发明的半导体存储元件的示意性横截面视图；
[0062]图3A～3D是表示根据本发明的第一实施例的半导体存储器件的制造工艺的示意性横截面视图；
[0063]图4A～4F是表示根据本发明的第二实施例的半导体存储器件的制造工艺的示意性横截面视图；
[0064]图5A～5D是表示根据本发明的第三实施例的半导体存储器件的制造工艺的示意性横截面视图；
[0065]图6是表示根据本发明的第四实施例的半导体存储元件的结构示意性横截面视图；
[0066]图7是图6所示的半导体存储元件的存储功能体及其周围部分的放大视图；
[0067]图8是表示投影的视图，与图7相比，距离存储功能体的氮化硅膜的栅电极更远的一端与距离存储功能体的栅电极更远的一端不一致；
[0068]图9是绘制的沿横坐标轴的偏移W1和沿纵坐标轴的漏极电流，Id，的曲线；
[0069]图10表示存储功能体的氮化硅膜大体上平行于栅绝缘膜的表面布置；
[0070]图11是表示根据本发明的第五实施例的半导体存储器件的结构示意性横截面视图；
[0071]图12是表示根据本发明的第六实施例的半导体存储器件的结构示意性横截面视图；
[0072]图13是表示根据本发明的第七实施例的半导体存储器件的结构示意性横截面视图；
[0073]图14是表示根据本发明的第八实施例的半导体存储器件的结构示意性横截面视图；
[0074]图15是表示根据本发明的第九实施例的半导体存储器件的结构示意性横截面视图；
[0075]图16是表示根据本发明的第十实施例的半导体存储器件的结构示意性横截面视图；
[0076]图17A～17D是表示根据本发明的第十一实施例的半导体存储器件的制造工艺的示意性横截面视图；
[0077]图18A～18D是表示根据本发明的第十二实施例的半导体存储器件的制造工艺的示意性横截面视图；
[0078]图19A～19E是表示根据本发明的半导体存储器件的制造工艺步骤的一部分的示意性横截面视图；
[0079]图20是表示表示根据本发明的第一实施例的半导体存储元件的一个实例的结构示意性横截面视图；
[0080]图21是根据本发明的第一实施例的半导体存储元件的另一个实例的结构示意性横截面视图；
[0081]图22A和22B是表示根据本发明的第十三实施例的IC卡的示意性框图；
[0082]图23是表示根据本发明的第十四实施例的移动电话的示意性框图；
[0083]图24是表示根据本发明的实施例的半导体存储元件的结构示意性横截面视图，其中，电荷保持部分由多个细颗粒构成。
具体实施方式
[0084]在下文，通过附图所示的实施例详细描述本发明。
[0085](第一实施例)
图20表示存储单元200的平面布局，它是本发明的半导体器件的一个实施例。在该存储单元200中，备有半导体开关元件的逻辑电路区202和备有半导体存储元件的存储器区201布置在一个半导体衬底1上。在存储器区201中形成存储单元阵列，其中，半导体存储元件，其详细情况将在后面描述，布置在阵列结构中。在逻辑电路区202(虚线包围区域)中形成外围电路，外围电路可以由标准MOSFET(金属-氧化物-半导体场效应晶体管)，如解码器203，写/擦除电路204，读电路205，模拟电路206，控制电路207和各种类型的输入/输出电路208。
[0086]此外，为了使用于个人计算机，便携式电话等的信息处理系统的存储器件300用如图21所示的一个芯片构成，需将应该添加到存储单元200的逻辑电路区的MPU(微处理单元)301，高速缓冲存储器(SRAM(静态随机存取储存器))302，逻辑电路303，模拟电路304等，布置在同一半导体衬底1上。
[0087]通常，与标准CMOS形成相比，存储器区201和逻辑电路区202的混合安装导致制造成本大幅度增加。从下面的描述中将明白，本发明可抑制制造成本的增加。
[0088]本发明的半导体器件可用于电池驱动便携式电子设备，特别是个人数字助理。便携式电子设备的例子有个人数字助理、便携式电话、游戏装置等。
[0089]图2A～2D表示沿构成存储器区201的多个半导体存储元件32中的一个沟道方向截取的横截面。图2A～2D中的横向对应沟道方向。
[0090]在该半导体存储元件32中，如图2A～2D所示，在半导体衬底1上提供栅电极3，栅绝缘体2介于这二者之间。在栅电极3的两侧上的半导体衬底表面1a处形成两个源/漏(扩散)区13。这些源区/漏区13被从栅电极3的各个端部3e偏移。即，沿沟道方向在栅电极3和源区/漏区13之间提供间隔(称为“偏移区”)。在由栅绝缘体2和栅电极3构成的栅极叠层8的两侧上，以这样一种方式形成具有电荷存储功能的存储功能体25，从而分别覆盖间隔20并与之重叠。
[0091]此处，存储功能体及其各部分的名称定义如下。
[0092]即，如图2A～2D所示，存储功能体25指栅电极3旁边形成的并具有电荷存储功能的区域。在此情况下，存储功能体25由电荷保持部分和抗耗散绝缘体构成。例如，如图2C所示，存储功能体25可由电荷保持部分11和第一绝缘体12构成，其中，电荷保持部分11是能够存储电荷的区域，第一绝缘体12能够防止电荷耗散。而且，如图2D所示，存储功能体25可由是能够保持电荷的部分的电荷保持部分11和能够防止电荷耗散的第一绝缘体12和第二绝缘体18构成。在下文中，第一绝缘体12或第一绝缘体12和第二绝缘体18称为抗耗散绝缘体。
[0093]注意第一绝缘体12和第二绝缘体18仅仅是为方便起见划分的，实际上二者之间并不需要任何特殊的界线。即，当由同种材料形成时，这些绝缘体实际上彼此不可能区别开。不过，即使在这种情况下，不必说，本发明的效用可以没有任何降格地展现出来。
[0094]而且，如图2C和2D所示，第一绝缘体12在某些情况下膜厚不均匀，而是上部比下部厚，反之亦然。在这种情况下，本发明的效用当然也可以没有降格地发挥出来。在上部比下部厚的情况下，与膜厚均匀的情况相比，可抑制电荷从上部的栅电极过量注入，而且此外，被保持的电荷对偏移区有较大影响。
[0095]另外，在半导体存储元件32中，由于源区/漏区13从栅电极3偏移，施加电压到栅电极3时，存储功能体25下的偏移区的逆向性程度可被存储在存储功能体25中的电荷量大幅度改变，从而使得能够增加存储效应。另外，与普通结构的MOSFET相比，可抑制短沟道效应，从而使得能够按比例缩小栅极长度。与没有偏移布置的逻辑晶体管相比，由于上述原因导致的对于短沟道效应抑制的结构适宜性使得能够允许采用膜厚度更厚的栅绝缘体膜，从而能够提高可靠性。
[0096]半导体存储元件32的存储功能体25由和栅绝缘体2无关的材料形成。因此，存储功能体25提供的存储功能和由栅绝缘体2提供的晶体管操作功能彼此独立完成。而且，由于同样的原因，可选择适用于存储功能的材料形成存储功能体25。
[0097]半导体存储元件32在一个存储功能体25中存储二值或多值信息，从而作为存储四值或多值信息的半导体存储元件32发挥作用。而且，依靠存储功能体25的可变电阻效应，半导体存储元件32也作为同时具有选择器晶体管和存储器晶体管功能的存储单元起作用。然而，该半导体存储元件32不一定需要制造用于存储四值或多值信息并发挥这样的作用，而是可以被制造用于存储二值信息。
[0098]此处表示的是每个晶体管用于执行2比特存储的写/擦除和读操作的原理实例。以下描述的是存储元件为N-沟道型的情形。这意味着当存储元件为P-沟道型时，反转电压符号可使相同原理适用。注意接地电压可以提供给节点，节点施加的电压不指定(源极、漏极、栅极、衬底)。
[0099]对于该半导体存储元件32的写操作，栅极施加正电压，与施加到栅极的电压电平相似或比其高的正电压施加到漏极。在此情况下，源极提供的电荷(电子)在接近漏极端处被加速，变成热电子并被注入到漏侧的存储功能体25。当这种情况发生时，电子不被注入到存在于源侧的存储功能体25。这样，能够完成写入特定一侧上的存储功能体25的操作。源极和漏极彼此替换使得2比特写操作轻松完成。
[0100]为了擦除写入半导体存储元件32的信息，采用热空穴注入。即，施加正电压到扩散层区(源/漏)，该区位于其上存在要被擦除的存储功能体25一侧；同时施加负电压到栅极。施加电压后，通过PN结处的带间隧穿效应生成空穴，PN结位于半导体衬底1和施加正电压的扩散层区之间，所以空穴被吸引到具有负电压的栅极，从而被注入到要擦除的存储功能体25。这样，可以擦除特定一侧上的信息。可以通过施加正电压到相反侧的存储功能体25来擦除写在相反侧的存储功能体25中的信息。
[0101]其次，对于读取写在该半导体存储元件32中的信息，在其上存在要读的存储功能体25的一侧上的扩散区假定为源极，而相反侧的扩散区假定为漏极。即可以施加正电压到栅极，同时施加电平类似于或比施加到栅极电压高的正电压到漏极(对于写操作，其已被假定为源极)。但是，本操作中的电压需要设定得足够小，以抑制写操作。漏极电流根据存储在存储功能体25中的电荷量改变，由此可探测到所存储的信息。此外，源极和漏极彼此互换使得写在相反侧的存储功能体25中的信息被读出。
[0102]上述用于写/擦除和读操作的方法是相对于存储功能体25中使用氮化物膜的情况一个实例，也可以使用其他方法。另外，即使在使用其他材料的情况下，也可以使用上述或其他写和擦除方法。
[0103]而且，由于存储功能体25没有放置在栅电极3下面，而是在栅电极3的两侧，因此不需要将栅绝缘体2用作存储功能体25，从而允许栅绝缘体2只简单地用作与存储功能体25无关的栅绝缘体。因此，可以实现遵循LSI比例法则进行设计。结果，如同快速存储器所做的一样，不需要在沟道和控制栅之间插入浮置栅；而且不需要采用具有存储功能的ONO膜作为栅绝缘体2。这使得能够采用与按比例缩减相匹配的栅绝缘体，同时栅电极3的电场对沟道施加更强的影响，从而可以获得具有存储功能和抗短沟道效应强的半导体存储元件32。因此，随着实施更多的按比例缩减，集成度可以提高，并且可以提供不太贵的非易失存储元件。另外，对于在同时形成的逻辑电路部分的MOSFET中的栅绝缘体2，也能够象在半导体存储元件32中一样采用适于按比例缩减的栅绝缘体，因此可以同时形成抗短沟道效应强的MOSFET。因此，可以使用自对准通过简单工艺形成高性能非易失存储元件和逻辑电路部分等的MOSFET。
[0104]如上所示，根据该半导体存储元件32，当执行每个晶体管2比特存储时，可以大大抑制短沟道效应，使得能够实现按比例缩减。而且，可以达到高速操作和低能耗。此外，当电荷保持在存储功能体25中时，由于沟道形成区19的一部分受电荷强烈影响，漏极电流值改变。结果，形成其中电荷存在与否是可区别开的非易失存储元件。
[0105]注意，作为选择，可以在第二导电类型阱区上形成半导体存储元件32，第二导电类型阱区在第一导电类型半导体衬底内形成。
[0106]此外，存储单元只有一个字线就可以完成传统的选择器晶体管和存储单元晶体管两个功能，该字线为该存储单元必须的且被连接到栅电极3或作为栅电极3本身使用。因此，可以获得高集成度的半导体器件。
[0107]另外，根据从源区/漏区13之一流动到源区/漏区13中另一个的电流量的变化探测存储功能体25中电荷的存在/不存在，使得能够象大电流差别一样区分存储功能体25中轻微的电荷差别。
[0108]此外，位于存储功能体25下面的可变电阻部分的电阻值根据存储功能体25中电荷的存在或不存在变化。根据从源区/漏区13之一流动到源区/漏区13中的另一个的电流量的变化探测存储功能体25中电荷的存在或不存在，使得能够象大电流差别一样检测存储功能体25中轻微的电荷差别。
[0109]此外，对于一个存储单元，它是这样构造的，即单个栅电极3夹在两个存储功能体25，25之间，两个存储功能体在存储单元的两侧形成，这使得探测方法必需的电极数量能够最小化，在该探测方法中，根据从源区/漏区13之一流动到源区/漏区13中另一个的电流量的变化探测存储功能体25中电荷的存在或不存在，也就是探测方法允许轻微电荷差别象大电流差别一样被区分开。因此，存储单元所占面积可被减小。
[0110]优选构成本发明的半导体器件的半导体存储元件形成在半导体衬底上，或在阱区中形成，阱区在半导体衬底中形成并和半导体衬底中的沟道形成区具有相同的导电类型。
[0111]半导体衬底不限于特定衬底，只要它可适用于半导体装置，而且可以使用各种衬底，如由包括硅或锗的元素半导体制成的衬底；由化合物半导体构成的衬底，包括SiGe，GaAs，InGaAs，ZnSe和GaN，SOI(绝缘体上硅)衬底和多层SOI衬底和玻璃或塑料衬底上具有半导体层的衬底。在这些衬底中，优选具有硅表面层的硅衬底或SOI衬底。半导体衬底或半导体层可以是单晶(例如，通过外延生长获得的单晶)、多晶或非晶体，尽管它们之间在内部流动的电流量会稍有差别。
[0112]在半导体衬底或半导体层中，优选形成器件隔离区，并且更优选将元件如晶体管、电容器和电阻器、由这些元件构成的电路、半导体器件和(多个)层间绝缘膜组合形成为单层或多层结构。注意器件隔离区可以通过各种器件隔离膜中的任何一种形成，包括LOCOS(硅局部氧化)膜，沟槽氧化物膜和STI(浅沟槽隔离)膜。半导体衬底既可以是P型也可以是N型导电类型，并优选在半导体衬底中形成至少一个第一导电类型(P型或N型)阱区。半导体衬底和阱区的可接受杂质浓度在本技术领域已知的范围内。注意在使用SOI衬底作为半导体衬底的情况下，可以在半导体层表面中形成阱区，并且还可以在沟道形成区下面提供本体区。
[0113]栅绝缘膜的实例不特别限定，并且包括那些用于典型半导体装置的例子，如绝缘膜，包括氧化硅膜和氮化硅膜；以及高介电膜，包括氧化铝膜、氧化钛膜、氧化钽膜、氧化铪膜，以单层或多层膜的形式。在这些膜中，优选氧化硅膜。栅绝缘膜的适合厚度是，例如，与绝缘体厚度相当的约1～20nm，优选1～6nm。栅绝缘膜可以刚好在栅电极下形成，或可以形成为大于(在宽度方向)栅电极。
[0114]通常以用于半导体器件的形状或下端部分具有凹陷部分的形状在栅绝缘膜上形成栅电极或电极。此处，“单个栅电极”定义为由单层或多层导电膜构成并形成为单独的不可分割的块栅电极。栅电极可以在每个侧面具有侧壁绝缘膜。栅电极通常不特别限定，只要能用于半导体器件，并且可以是列举的导电膜：多晶硅；金属，包括铜和铝；高熔点金属，包括钨、钛和钽；以及高熔点金属硅化物，以单层或多层形式构成。栅电极应该适当形成，例如，使膜厚约为50～400nm。应该注意，沟道形成区在栅电极下形成。
[0115]存储功能体至少具有一个膜或一个区域，它们具有电荷保持功能、存储和保持电荷的功能、捕获电荷的功能或保持电荷极化状态的功能。实现这些功能的材料包括：氮化硅；硅；包含诸如磷或硼杂质的硅酸盐玻璃；碳化硅；氧化铝；高介电物质如氧化铪、氧化锆或氧化钽；氧化锌；以及金属。存储功能体可以形成为单层或多层结构，例如，由含氮化硅的绝缘膜；内部混合导电膜或半导体层的绝缘膜；以及包含一个或多个导体点或半导体点的绝缘膜构成。在这些膜中，优选氮化硅膜，因为它可以获得大的滞后性，这是由于存在许多捕获电荷的能级，并且因为氮化硅膜具有良好的保持特性，这在于它的电荷保持时间长，而且几乎不会发生由于产生泄漏路径导致的电荷泄漏，而且还因为它是通常用于LSI工艺的材料。
[0116]使用内含具有电荷保持功能的绝缘膜如氮化硅膜，能够增加有关存储保持的可靠性。由于氮化硅膜是绝缘体，即使一部分电荷泄漏，整个氮化硅膜的电荷也不会立即失去。而且，在多个存储器件排成阵列的情况下，即使存储器件之间的距离缩短，并且相邻存储功能体彼此接触，存储在每个存储功能体中的信息也不会象存储功能体由导体构成的情况一样失去。而且，使得能够更接近存储功能体布置接触栓塞，或在一些情况下，使得能够布置接触栓塞从而与存储功能体重叠，这有利于存储器件的小型化。
[0117]为了进一步增加有关存储保持的可靠性，具有电荷保持功能的绝缘体不必是膜状，并且具有电荷保持功能的绝缘体优选以不连续形式存在于绝缘膜中。更特别地，优选绝缘体象点一样分散在难于保持电荷的材料如氧化硅中。
[0118]而且，使用内含导电膜或半导体层的绝缘体膜作为存储功能体使得能够自由控制注入导体或半导体的电荷数量，从而产生便于获得多能级单元的效果。
[0119]此外，由于电荷的直接隧穿，使用含一个或多个导体或半导体点的绝缘体膜作为存储功能体便于写和擦除的执行，从而产生减少功耗的效果。
[0120]此外，使用其极化方向随电场改变的铁电膜如PZT(锆钛酸铅)和PLZT(锆钛酸铅镧)作存储功能体是可以接受的。在此情况下，电荷实质上是由铁电膜表面上的极化产生并在极化状态中保持。因此，从具有存储功能的膜之外提供电荷，并且可获得与捕获电荷的膜类似的滞后特性。另外，由于不需要从膜外注入电荷，并且可以只通过膜内的电荷极化获得滞后特性，能够获得高速写和擦除。
[0121]优选存储功能体进一步包含阻碍电荷逃逸的区或具有阻碍电荷逃逸功能的膜。实现阻碍电荷逃逸功能的材料包括氧化硅。
[0122]包含在存储功能体中的电荷保持部分直接或通过绝缘膜形成在栅电极两侧上形成，而且它直接或通过栅绝缘膜或绝缘膜布置在半导体衬底(阱区、本体区，或源区/漏区或扩散层区)上。优选形成栅电极两侧上的电荷保持部分，从而直接或通过绝缘膜覆盖栅电极侧壁的全部或一部分。在一种应用中，其中栅电极在下边缘侧具有凹陷部分，可以形成电荷保持部分，从而直接或通过绝缘膜填充整个凹陷部分或其一部分。
[0123]优选只在存储功能体的侧壁上形成栅电极，或这样形成栅电极，即存储功能体的上部分不被覆盖。在这样的布置中，能够更靠近栅电极布置接触栓塞，这便于半导体存储元件的小型化。而且，具有这种简单布置的半导体存储元件容易制造，结果使产量增加。
[0124]在使用导电膜作电荷保持部分的情况下，电荷保持部分优选插入绝缘膜当中布置，从而使电荷保持部分不和半导体衬底(阱区、本体区，或源区/漏区或扩散层区)或栅电极直接接触。这通过这些结构实现，例如，由导电膜和绝缘膜构成的多层结构；将象点一样的导电膜分散在绝缘膜中的结构；以及将导电膜布置在形成于栅电极侧壁上的侧壁绝缘膜的一部分以内的结构。
[0125]源区/漏区作为具有和半导体衬底或阱区的导电类型相反导电型的扩散区被布置在和栅电极相对的存储功能体的侧面。在源区/漏区被连接到半导体衬底或阱区的部分中，优选杂质浓度很陡。这是因为很陡的杂质浓度以低电压下有效产成热电子和热空穴，这使得能够以低电压进行高速操作。源区/漏区的结深度不特别限定，因此必要时，可以根据要制造的存储器件的性能等进行调节。注意如果SOI衬底用作半导体衬底，源区/漏区的结深度可以小于表面半导体层的膜厚度，尽管优选结深度几乎和表面半导体层的膜厚度相等。
[0126]可以布置源区/漏区，从而与栅电极边缘重叠，或与栅电极边缘相接，或从栅电极边缘偏移。特别地，优选源区/漏区相对于栅电极边缘偏移。这是因为在此情况下，当施加电压到栅电极时，电荷保持部分下的偏移区的反转容易度被存储在存储功能体中的电荷量大幅度改变，结果增加了存储效应并减少了短沟道效应。但是，注意太多的偏移极大地减少了源和漏间的驱动电流。因此，优选在栅长度方向偏移量短于电荷保持部分的厚度，其中偏移量是在栅长度方向从栅电极的一边到靠近栅电极的源区或漏区的距离。特别重要的是，存储功能体中的电荷保持部分的至少一部分与作为扩散层区的源区/漏区重叠。这是因为构成本发明的半导体器件的半导体存储元件的本质是通过栅电极和源区/漏区之间的电压差，用穿过存储功能体的电场重写存储器，其中，栅电极只存在于存储功能体的侧壁部分上。
[0127]源区/漏区的一部分可以延伸到高于沟道形成区表面的位置，即栅绝缘膜的下表面。在此情况下，以和源区/漏区集成的方式，将导电膜置于形成于半导体衬底中的源区/漏区上。导电膜的例子包括半导体如多晶硅和非晶硅、硅化物，以及上述金属和高熔点金属。在这些材料中，优选多晶硅。由于多晶硅杂质扩散速度远大于半导体衬底，因此容易使半导体衬底中源区/漏区的结深度浅，并且容易控制短沟道效应。在此情况下，优选这样布置源区/漏区，即至少使电荷保持膜的一部分介于源区/漏区的一部分和栅电极之间。
[0128]根据一种方法可以通过普通的半导体工艺形成本发明的半导体存储元件，该方法类似于在栅电极或字线的侧壁上形成单层或叠层结构的侧壁衬垫的方法。具体地，能够列举的方法有：一种方法，该方法包含形成栅电极或字线，之后形成包括电荷保持部分的单层膜或多层膜，如电荷保持部分、电荷保持部分/绝缘膜、绝缘膜/电荷保持部分，以及绝缘膜/电荷保持部分/绝缘膜，并通过适当条件下的内腐蚀，以便留下侧壁衬垫形状的膜；一种方法，包含：形成绝缘膜或电荷保持部分，通过适当条件下的内腐蚀留下侧壁衬垫形状的膜，进一步形成电荷保持部分或绝缘膜，并通过适当条件下的内腐蚀使膜以侧壁衬垫形状保留；一种方法，包含：在包括栅电极的半导体晶片上涂覆或淀积其中分布颗粒状电荷保持材料的绝缘膜材料，并通过适当条件下的内腐蚀使绝缘膜材料以侧壁衬垫形状保留；一种方法，包含：形成栅电极，之后形成单层膜或多层膜，并使用掩模进行图案加工等。此外，可以列举一种方法，该方法包含：在形成栅电极或电极之前形成电荷保持部分、电荷保持部分/绝缘膜、绝缘膜/电荷保持部分，或绝缘膜/电荷保持部分/绝缘膜，在成为沟道形成区的区域中形成穿过单层膜或多层膜的开口，在晶片的整个上表面上形成栅电极材料膜，并对该栅电极材料膜进行图案加工，加工成尺寸大于开口并环绕开口的形状。
[0129]当通过排列本发明的半导体存储元件而构成存储单元阵列时，半导体存储元件的最佳模式是满足，例如，以下要求：
[0130](i)字线的功能为多个半导体存储元件的栅电极的集成体所有；
[0131](ii)在字线相对侧的每一侧上形成存储功能体；
[0132](iii)在存储功能体中保持电荷的材料是绝缘体，并且特别是氮化硅膜；
[0133](iv)存储功能体由ONO(氧化物氮化物氧化物)膜构成，并且氮化硅膜具有一个和栅绝缘膜表面大致平行的表面；
[0134](v)在每个存储功能体中的氮化硅膜通过氧化硅膜，与字线和沟道形成区分开；
[0135](vi)在每个存储功能体中的氮化硅膜与对应扩散区重叠；
[0136](vii)绝缘膜的厚度与栅绝缘膜的厚度不同，该绝缘膜将具有一个和栅绝缘膜表面大致平行表面的氮化硅膜与沟道形成区或半导体层分开；
[0137](viii)通过单个字线执行一个半导体存储元件的写和擦除操作；
[0138](ix)在每个存储功能体上没有具有辅助写和擦除操作的功能的电极(字线)；以及
[0139](x)与位于每个存储功能体正下方的扩散区接触的部分具有一个区，在该区中，导电类型与扩散区导电类型相反的杂质的浓度高。
[0140]最佳模式是其中所有这些要求都满足的模式，但没有必要满足所有要求。
[0141]当上述要求中的一些满足时，存在这些要求的优选组合。例如，最优选的要求组合为(iii)在存储功能体中保持电荷的材料是绝缘体，并且特别是氮化硅膜；(ix)在每个存储功能体上没有具有辅助写和擦除操作的功能的电极(字线)；以及(vi)在每个存储功能体中的绝缘体(氮化硅膜)与对应扩散区重叠。
根据本发明者的发现，当绝缘体在存储功能体中保持电荷，并且在每个存储功能体上没有具有辅助写和擦除操作的功能的电极时，只有当在每个存储功能体中的绝缘体(氮化硅膜)与对应扩散区重叠时，写操作令人满意地进行。即，当要求(iii)和(ix)满足时，特别优选满足要求(vi)。另一方面，如果导体在存储功能体中保持电荷，或者如果在每个存储功能体上有具有辅助写和擦除操作的功能的电极时，即使在每个存储功能体中的绝缘体不与对应扩散区重叠，写操作也受影响。然而，如果绝缘体在存储功能体中保持电荷，或如果在每个存储功能体上没有具有辅助写和擦除操作的功能的电极，可以获得下列大的优势。即，可以靠近存储功能体放置接触栓塞。或者，即使半导体存储元件彼此距离靠近，多个存储功能体相互不干扰，并且可以保持存储信息。因此，有助于半导体存储元件的小型化。此外，由于元件结构简单，因此制造工艺步骤数目减少并且提高产量。而且，便于和构成逻辑电路和模拟电路的晶体管进行组合。另外，我们发现可以在不高于5V的低电压下执行写和擦除操作。这就是为什么特别优选满足要求(iii)，(ix)和(vi)的原因。
[0142]其中半导体存储元件和逻辑元件组合的本发明的半导体器件可应用于电池驱动的便携式电子设备，特别是个人数字助理。便携式电子设备的实例除了个人数字助理，可以是移动电话和游戏机。
[0143]第一实施例描述N-沟道型器件。但是，器件可以是P-沟道型的，在该情况下，杂质的导电型应该变得相反。
[0144]此外，在附图中，相同的参考数字表示使用相同材料和物质的部分，但不一定表示具有相同的形状。
[0145]另外，应该注意附图是示意性的，而且厚度和平面间的尺寸关系、各层与各部分之间厚度和大小比等与实际值不同。因此厚度和大小的实际尺寸应考虑下列描述决定。此外，当然，其相互尺寸关系和比例在图与图之间不同的部分包括在内。
[0146]此外，除特别说明外，本发明专利说明书中描述的各层和各部分的厚度和大小是半导体器件完成阶段的最终形状尺寸。因此，应该注意，与膜、杂质区等刚形成后的尺寸相比，最终形状尺寸随后续工艺的热历史等略有变化。
[0147]其次，图3A～3D表示在一个半导体衬底(芯片)上混合安装或形成逻辑电路区4和存储器区5的生产过程，其中，逻辑电路区4具有多个半导体开关元件31，它们是标准结构MOSFET；而存储器区5具有多个上述半导体存储元件32。在图3A～3D中，左半部分表示和逻辑电路区4中的一个标准结构的MOSFET对应的区；而右半部分表示和存储器区5中的一个非易失存储器元件对应的区(相同情况在后面描述的如图4A～4F，图5A～5D，图17A～17D以及图18A～18D所示的实施例中也成立)。逻辑电路区4一般指包含存储器外围电路，逻辑电路，SRAM等的区域。
[0148]在存储器区5的每个半导体存储元件32中，由于在栅极叠层8的侧面上提供存储功能体25，因此混合安装工艺变得非常简单。更详细地，下面表明，通过在栅电极3形成随后增加光刻步骤，从而提供一个其中形成LDD(轻掺杂漏)扩散区的区域和另一个没有形成LDD扩散区的区域方式，可以在一个衬底上自动制作逻辑电路区4和存储器区5。
[0149]首先，如图3A所示，在半导体衬底1上形成由约1nm～6nm厚的氮化硅膜构成的栅绝缘体2和约50nm～400nm厚的用于形成栅电极3的材料膜，并且这些膜被加工成所要结构的图案，由此形成栅极叠层8。
[0150]注意，用于形成栅电极3的材料膜以多晶硅、多晶硅和高熔点金属硅化物的多层膜，或多晶硅和金属的多层膜为例。如上所述，栅绝缘体2和栅电极3的材料可以是在遵循当前的比例法则(thedays’scaling law)的逻辑工艺中使用的材料，并且不限于前面所述材料。
[0151]其次，如图3B所示，形成光致抗蚀剂涂层，从而用光致抗蚀剂7覆盖存储器区5；并进行图案加工，从而在逻辑电路区4中将要形成半导体开关元件31的位置处提供抗蚀剂开口(图3B的左半部分对应抗蚀剂开口)。然后，用光致抗蚀剂7和栅极叠层8作掩模，注入掺杂剂，由此在和逻辑电路区4中的栅极叠层8的两侧对应的位置处的半导体衬底表面形成LDD区6。已经在要形成标准结构晶体管的逻辑电路区4中形成了LDD区6，而在存储器区5中没有形成LDD区6
[0152]随后，如图3C所示，在得到的半导体衬底1和栅极叠层8的暴露表面上形成约20nm～100nm厚的氮化硅膜，并通过各向异性刻蚀进行内腐蚀，由此适于存储的存储功能体25作为侧壁沿栅电极3的侧表面形成。更优选，取代由氮化硅膜构成的单层膜，接连淀积约1～20nm的氧化硅膜和约2～100nm的氮化硅膜，并通过各向异性刻蚀进行内腐蚀，从而在栅电极的侧表面上，以侧壁构形形成最适于存储的存储功能体25。
[0153]在该实例中，氮化硅膜用作存储功能体25的材料。然而，如前面所述，存储功能体25只必须用具有存储或捕获电荷或保持电荷极化状态功能的物质形成。例如，可以使用包括氮化硅的绝缘物质、内含电导体或半导体的绝缘物质、含一个或多个电导体或半导体点的绝缘物质等组成的单层或多层结构形成。除此之外，其中极化方向随电场变化的铁电物质如PZT和PLZT，也可用作一种模式的存储功能体25。
[0154]然而，当存储功能体25的材料由电导体或半导体，或包含具有导电性的物质，如内含电导体或半导体的绝缘体提供时，有必要在环绕栅电极3的外部边缘表面的存储功能体25形成之后，使存储功能体25成为在栅电极3的右侧和左侧上相互电绝缘的存储功能体25。
[0155]因此，如图19A所示，为了形成电绝缘的右和左存储功能体25，25，环形存储功能体25的一部分(去除区21)被刻蚀去除。这些去除的区21如环形存储功能体25前后位置处的画阴影线的部分所示。去除方法是通过使用已知的光刻工艺，对光致抗蚀剂进行图案加工，从而使存储功能体25除去除区外被光致抗蚀剂覆盖。之后，通过进行各向异性刻蚀，去除存储功能体25的暴露部分(去除区21)。这种刻蚀可以在这样的条件下适当进行，即允许存储功能体25被选择性刻蚀，并提供大的存储功能体25对栅电极3和半导体衬底1的刻蚀选择比。注意，去除区21优选位于器件隔离区上。
[0156]之后，如图3D所示，用栅电极3和存储功能体25作掩模，离子注入掺杂剂，由此在与栅电极3和存储功能体25组成的单元两侧对应的半导体衬底表面部分形成源区/漏区13。
[0157]用如上所述这样一种方法，可以在一个衬底1上同时形成半导体开关元件31和半导体存储元件32。
[0158]从上面的生产过程可以明白，用于形成半导体存储元件32的工序与标准结构的MOSFET的形成工艺高度一致。半导体存储元件32的结构接近于已知的通用MOSFET的结构。仅仅通过不形成LDD区6，并把例如具有作为存储功能体25的功能材料用作已知的通用MOSFET的侧壁衬垫，就可以把这样的通用MOSFET变成半导体存储元件32。即使构成存储器外围电路部分，逻辑电路部分，SRAM部分等的标准结构MOSFET的侧壁衬垫具有作为存储功能体25的功能，它的晶体管性能也不减弱，只要侧壁衬垫具有适当的宽度并且在不引起重写操作的电压下操作。因此，相同的侧壁衬垫既可用于由标准结构MOSFET构成的半导体开关元件31，也可用于半导体存储元件32。此外，需要在存储器外围电路区、逻辑电路区、SRAM区等中形成LDD结构，以便形成半导体存储元件32和半导体开关元件31，其中半导体开关元件31由标准结构MOSFET形成，并且它们构成存储器外围电路区、逻辑电路区、SRAM区等。为了形成LDD结构，在形成栅电极3之后及淀积用于形成存储功能体25的材料之前，进行掺杂剂注入。因此，只需在用于形成LDD的掺杂剂注入工艺中，用光致抗蚀剂7掩蔽存储器区5，就可以容易地混合形成半导体存储元件(非易失存储元件)32和标准结构MOSFET，其中，它们构成存储器外围电路部分、逻辑电路部分、SRAM部分等。此外，当SRAM由半导体存储元件32和构成存储器外围电路部分、逻辑电路部分、SRAM部分等的标准结构MOSFET组成时，可易于实现在一个芯片上混合安装非易失存储器，逻辑电路和SRAM。
[0159]在半导体存储元件32需要施加高于在逻辑电路部分、SRAM部分等中允许的电压的情况下，所需要的只是增加高压阱形成掩模和高压栅绝缘体形成掩模到标准MOSFET形成掩模。通常，与标准MOSFET工艺相比，在一个芯片上混合形成EEPROM(电可擦除可编程只读存储器)和逻辑电路部分的工艺将牵涉到增加相当数量的必需掩模和工时。这意味着，与混合安装EEPROM和诸如存储器外围电路、逻辑电路和SRAM的电路的情况相比，本发明能够显著减少掩模数量和工时。提高了由存储器外围电路、逻辑电路和SRAM等的标准结构MOSFET，和半导体存储元件32二者形成的芯片的产量。
[0160](第二实施例)
图4A～4F表示另一个生产过程，用于在同一半导体衬底1上混合安装逻辑电路区4中的半导体开关元件31(只表示出其中的一个)和在存储器区5中的半导体存储元件32(只表示出其中的一个)。更特殊地，它表明，通过在栅电极3形成之后和用于形成电荷保持部分11的材料10淀积在栅极侧面之前，通过进行光刻步骤和随后的掺杂剂注入步骤，可以在要形成标准结构MOSFET的位置处选择性形成LDD区，由此可以简单地且不需要任何复杂工艺而同时形成半导体开关元件31和半导体存储元件32。
[0161]如图4A所示，在具有P型导电类型的半导体衬底1上，形成栅绝缘体2和栅电极3，即，栅极叠层8经过了MOS(金属-氧化物-半导体)形成工艺而提供MOS结构。
[0162]典型的MOS形成工艺如下。
[0163]首先，通过已知方法，在具有P-型半导体区的半导体衬底1上形成器件隔离区(未示出)。器件隔离区可以防止漏电流流过相互邻接的器件之间的衬底。然而，共用源区/漏区13的相互邻接器件不需要形成这样的器件隔离区。前面提到的已知的器件隔离区形成方法是使用LOCOS氧化物的方法，或使用沟槽隔离区的方法，或任何其它方法，只要方法能够达到使器件彼此隔离的目的。
[0164]其次，在半导体区(图4A表示一个已经形成图案的状态)的暴露表面上，整个形成绝缘膜2。该绝缘膜2将要用作MOSFET的栅绝缘体，通过使用包括N2O氧化、NO氧化、氧化后氮化以及其它步骤的工艺，将该绝缘膜2形成为希望得到的具有作为栅绝缘体2的良好特性的膜。具有作为栅绝缘体2的良好特性的膜意味着绝缘膜能够抑制对促进按比例缩减和增强MOSFET性能不利的每一因素，例如，抑制MOSFET的短沟道效应；抑制漏电流，即不必流经栅绝缘体2的电流；以及抑制栅电极3的掺杂剂扩散到MOSFET沟道形成区，同时抑制栅电极3的掺杂剂的损耗。典型的膜是诸如热氧化物膜、N2O氧化物膜或NO氧化物膜的氧化物膜，并且膜的厚度约在1nm～6nm范围之内。
[0165]其次，在栅绝缘体2上整个形成用于栅电极3的材料(下文中，为简化起见，称为“栅电极材料”并用和栅电极相同的参考数字3表示)。作为栅电极材料3，可以使用任何材料，只要它能够作为MOSFET的性能，如多晶硅、掺杂多晶硅或其它半导体，Al、Ti、W或其它金属、这些金属和硅的化合物。
[0166]其次，通过光刻工艺在栅电极材料3上形成希望得到的光致抗蚀剂图案，并且用得到的光致抗蚀剂图案作掩模，刻蚀栅电极材料3和栅绝缘体2，以形成如图4A所示的图案。从而，形成栅极叠层8。在该工艺中，不一定要求刻蚀栅绝缘体2。当未刻蚀的栅绝缘体2在随后的掺杂剂注入步骤中用作注入保护膜时，可以省略形成注入保护膜的步骤。
[0167]此外，栅极叠层8也可以通过下列工艺形成。在具有P-型半导体区的半导体衬底1的暴露表面上整个形成具有如上所述相同功能的栅绝缘体2。其次，在栅绝缘体2上形成具有如上所述相同功能的栅电极材料3。然后，在栅电极材料3上形成掩模绝缘膜，掩模绝缘膜由氧化物膜、氮化物膜、氮氧化物膜等形成。然后，在掩模绝缘膜上形成具有如上所速相同功能的光致抗蚀剂图案，然后根据该光致抗蚀剂图案刻蚀掩模绝缘膜以形成图案。其次，去除光致抗蚀剂图案，并用掩模绝缘膜作刻蚀掩模，刻蚀栅电极材料3。其次，刻蚀掩模绝缘膜和栅绝缘体2的暴露部分，由此形成如图4A所示的栅极叠层8。在该工艺中，不必要求刻蚀栅绝缘体2。当未刻蚀的栅绝缘体2在随后的掺杂剂注入步骤中用作注入保护膜时，可以省略形成注入保护膜的步骤。
[0168]其次，如图4B所示在逻辑电路区4中形成LDD区6。在该步骤中，在存储器区5中，因为已形成光致抗蚀剂7，因此不形成LDD区。这样，尽管在存储器区5中没有LDD形成，但已在将要形成标准结构晶体管的逻辑电路区4中形成了LDD区。阻止注入的光致抗蚀剂只需要是可以选择性去除的抗蚀剂。因此，氮化物等绝缘膜也可以代替光致抗蚀剂使用。
[0169]其次，如图4C所示，在栅极叠层8和半导体衬底1的暴露表面上形成第一绝缘膜15。此处表示的是形成该第一绝缘膜15的方法。要在栅极叠层8和半导体衬底1的暴露表面上形成的第一绝缘膜15将用作电子从中通过的绝缘膜，因此优选该膜由耐压高、漏电流小和可靠性高的膜提供。例如，象栅绝缘体2的材料一样，使用氧化物膜，如热氧化物、N2O或NO。在使用这样的氧化物膜的情况下，优选膜厚度约为1nm～20nm。此外，在形成这样薄的绝缘膜15，以至于隧穿电流从中通过的情况下，可降低电荷注入/擦除所需要的电压，由此可以降低功耗。典型地，在那种情况下的膜厚度优选约为1nm～5nm。现在，由于第一绝缘膜15的形成导致电荷保持部分11与半导体衬底1和栅电极3通过第一绝缘膜15接触，因此可通过该绝缘膜抑制被保持电荷的泄漏。从而，获得具有良好电荷保持特性和长期可靠性高的半导体存储元件32。
[0170]其次，在整个第一绝缘膜15上以大致均匀的厚度淀积材料10，材料10用于形成电荷保持部分(即具有存储电荷功能的材料)。电荷保持部分的材料10可以是能够保持电子和空穴的材料，如氮化物或氮氧化物；捕获电荷的材料，如氧化物膜；能够通过极化或其它现象感生电荷到电荷保持部分11的表面的材料，如铁电材料；具有在氧化物膜中包含可保持电荷物质如漂移(floating)多晶硅或硅点这样一种结构的材料等。即，材料10只需要是能够保持或感生电荷的材料。用于形成电荷保持部分的材料10的膜厚只能是约2nm～100nm，例如在使用氮化物膜的时候。
[0171]其次，如图4D所示，对用于形成电荷保持部分的材料10进行各向异性刻蚀，由此在栅极叠层8的侧面上形成电荷保持部分11。这种刻蚀可以在这样的条件下适当进行，即允许用于形成电荷保持部分的材料10被选择性刻蚀，并提供大的材料10对第一绝缘膜15的刻蚀选择比。
[0172]但是，在包含具有导电性的物质，如导体或半导体，的材料用作电荷保持部分的材料10的情况下，有必要在电荷保持部分11形成之后，使环绕栅电极3的外部周边表面的电荷保持部分11成为分开的电荷保持部分11，11，它们位于栅电极3的右侧和左侧上，并且彼此间电绝缘。为此，如图19B所示，环形电荷保持部分11的一部分(去除区21)通过刻蚀去除。这些去除区21如环形电荷保持部分11前后位置处的画阴影线的部分所示。去除方法是通过使用已知的光刻工艺，对光致抗蚀剂进行图案加工，从而使电荷保持部分11除去除区外被光致抗蚀剂覆盖。之后，通过进行各向异性刻蚀，去除电荷保持部分11的暴露部分(去除区21)。这种刻蚀可以在这样的条件下适当进行，即允许电荷保持部分11被选择性刻蚀，并提供大的电荷保持部分11对栅电极3和半导体衬底1的刻蚀选择比。注意，去除区21优选位于衬底的器件隔离区上。
[0173]其次，如图4E所示，在第一绝缘膜15上进行各向异性刻蚀，从而只选择性去除暴露部分，由此获得由第一绝缘膜15的一部分构成的L形的第一绝缘体12(L形一词仅仅指两个组成部分之间有角，而不是指两个组成部分之间有直角的形状。该定义可用于其后每次出现的“L形”)。这种刻蚀可以在这样的条件下适当进行，即允许第一绝缘膜15被选择性刻蚀，并提供第一绝缘膜15对用于形成电荷保持部分的材料10，以及对栅电极材料3和半导体衬底1材料的大的刻蚀选择比。这样，完成了由第一绝缘体12(第一绝缘膜15)和电荷保持部分11构成的存储功能体25。注意，由于该步骤采用了各向异性刻蚀，不被电荷保持部分11覆盖的第一绝缘体12的一部分被去除。然而，第一绝缘体12的一部分保持如图19E所示这样一种状态。既然第一绝缘体12的一部分保持如图19E所示这样一种覆盖栅电极外部周边的状态，可以抑制源/漏的接触和栅电极3之间的短路。因而，进一步按比例缩减变得更容易完成，而且更高集成度的存储器变得能够实现。
[0174]作为选择，如图4C到4E所示的结构可以在一个步骤中加工。即，通过进行各向异性刻蚀，通常要求两个步骤的工艺可以在一个步骤中完成，该各向异性刻蚀允许第一绝缘膜15和电荷保持部分的材料10二者被选择性刻蚀，并且采用对栅电极3材料和对半导体衬底1材料的大刻蚀选择比的条件。在这样一种情况下，可以减少工艺步骤的数量。但是，在那种情况下，当包含具有导电性的物质，如导体或半导体的材料用作电荷保持部分的材料10的情况下，有必要在电荷保持部分11形成之后，使环绕栅电极3的外部周边表面的电荷保持部分11成为分开的电荷保持部分11，11，它们位于栅电极3的右侧和左侧，并且彼此间电绝缘。为此，如图19E所示，环形电荷保持部分11的一部分(去除区21)通过刻蚀去除。这些去除区21如环形电荷保持部分11前后位置处的画阴影线的部分所示。去除方法是通过使用已知的光刻工艺，对光致抗蚀剂进行图案加工，从而使电荷保持部分11除去除区外被光致抗蚀剂覆盖。之后，通过进行各向异性刻蚀，去除去除区21，即电荷保持部分11的暴露部分。这种刻蚀可以在这样的条件下适当进行，即允许用于形成电荷保持部分的材料10被选择性刻蚀，并提供材料10对第一绝缘体12和对栅电极3的大刻蚀选择比。
[0175]其次，如图4F所示，用栅电极3和在栅电极3的两侧的存储功能体25、25作为整体掩模，进行源/漏注入，接着进行特殊的热处理。这样，以自对准形式形成源区/漏区13。
[0176]通过使用上述工艺，仅仅通过增加简单的工艺步骤且不采用任何复杂的工艺步骤，就可以在一个衬底上同时形成半导体开关元件31和半导体存储元件32，其中，半导体开关元件31为具有将用于逻辑电路区4的LDD区的标准结构MOSFET；半导体存储元件32为将用于存储器区5的非易失存储元件。
[0177]而且，当电荷保持在电荷保持部分11中时，沟道形成区的一部分受电荷强烈影响，导致漏极电流值改变。因此，能够使半导体存储元件32根据被保持电荷的存在与不存在存储信息。
[0178]与标准MOSFET工艺相比，通过彼此独立地提供栅绝缘体2和电荷保持部分11，使得能够在一个芯片上混合安装标准结构MOSFET的半导体开关元件31和非易失存储元件的半导体存储元件32，而不牵涉任何大的工艺变动和工时的增加。因此，可以很大程度地减少用于在一个半导体衬底(芯片)1上混合安装存储器外围电路部分等4和存储器区5的制造成本。
[0179]通过如自对准的工艺，在一个衬底上形成半导体存储元件32和逻辑电路中的半导体开关元件31，其中，半导体存储元件32具有从栅电极3偏移的源区/漏区13，半导体开关元件31具有不从栅电极3偏移的源区/漏区13。这意味着能够用简单的方式而不需要任何复杂工艺步骤，就可以在一个芯片上混合安装非易失存储元件和逻辑电路中的标准MOSFET，其中，非易失存储元件具有高存储效应，标准MOSFET具有高电流驱能力。
[0180]此外，根据该半导体存储元件32，由于可以实现每个晶体管2比特的存储，每比特的存储单元占据面积可以减少，从而可以获得大容量的非易失存储元件。
[0181]而且，由于第一绝缘体12介于电荷保持部分11和半导体衬底1和栅电极3之间，可通过该绝缘体12抑制被保持电荷的泄漏。因此，可以获得电荷保持特性良好且长期可靠性高的非易失存储元件。
[0182](第三实施例)
图5A～5D表示另一个生产工艺，用于在一个半导体衬底1上混合形成逻辑电路区4中的半导体开关元件31(只表示出其中的一个)和在存储器区5中的半导体存储元件32(只表示出其中的一个)。更特殊地，它表明，在栅电极3形成之后和在栅侧表面上形成电荷保持部分11的材料10的淀积之前，进行光刻步骤和随后的掺杂剂注入步骤，以在要形成标准结构MOSFET的位置处选择性形成LDD区，从而使得能够简单地并且同时形成半导体开关元件31和半导体存储元件32，不需要任何复杂工艺。
[0183]可以使用和第二实施例相同的步骤，直到LDD区形成步骤。因此，相同的步骤不再图示也不再解释。即，通过使用第二实施例中所示的步骤形成图4B所示的结构，并随后去除光致抗蚀剂。
[0184]其次，如图5A所示，在栅极叠层8和半导体衬底1的暴露表面上以大致均匀的厚度形成第一绝缘膜15。第一绝缘膜15，它成为电子从中通过的绝缘膜，优选该膜由耐压高、漏电流小和可靠性高的膜提供。例如，象栅绝缘体2的情况一样，使用氧化物膜，如热氧化物膜、N2O膜或NO膜。在使用这样的氧化物膜的情况下，优选膜厚度约为1nm～20nm。此外，在形成这样薄的绝缘膜15，以至于隧穿电流从中通过的情况下，可降低电荷注入/擦除所需要的电压，由此可以降低功耗。典型地，在那种情况下的膜厚度优选约为1nm～5nm。现在，由于第一绝缘膜15的形成导致电荷保持部分11与半导体衬底1和栅电极3通过第一绝缘膜15接触，因此可通过该绝缘膜抑制被保持电荷的泄漏。从而，获得具有优良的电荷保持特性和长期可靠性高的半导体存储元件32。
[0185]其次，在整个第一绝缘膜15上以大致均匀的厚度淀积材料10，材料10用于形成电荷保持部分(即具有存储电荷功能的材料)。电荷保持部分的材料10可以是能够保持电子和空穴的材料，如氮化物或氮氧化物；捕获电荷的材料，如氧化物膜；能够通过极化或其它现象感生电荷到电荷保持部分11的表面的材料，如铁电材料；具有在氧化物膜中包含可保持电荷物质如浮置多晶硅或硅点这样的结构的材料等。即，材料10只能是能够保持或感生电荷的材料。用于形成电荷保持部分的材料10的膜厚只能是约2nm～100nm，例如在使用氮化物膜的时候。
[0186]进一步，在用于形成电荷保持部分的材料10的整个上表面上，以大致均匀的厚度形成第二绝缘膜16。该第二绝缘膜优选由使用HTO(高温氧化物)或其它CVD(化学气相沉积)氧化物且提供良好台阶覆盖的膜提供。对于使用HTO膜，膜厚只能是大约5nm～100nm。
[0187]其次，如图5B所示，各向异性刻蚀第二绝缘膜16，由此围绕栅极叠层8的侧面形成侧壁形状的第二绝缘体18，栅极叠层8和第二绝缘体18之间插入第一绝缘膜15和用于形成电荷保持部分的材料10。这种刻蚀可以在这样的条件下适当进行，即允许第二绝缘膜16被选择性刻蚀，并提供第二绝缘膜16对用于形成电荷保持部分的材料10的大刻蚀选择比。
[0188]但是，在包含具有导电性的物质，如导体或半导体的材料用作电荷保持部分的材料10的情况下，有必要在电荷保持部分11形成之后，使环绕栅电极3的外部周边表面的电荷保持部分11成为分开的电荷保持部分11，11，它们位于栅电极3的右侧和左侧，并且彼此间电绝缘。为此，如图19C所示，环形第二绝缘体18的一部分(去除区22)通过刻蚀去除。这些去除区22如环形第二绝缘体18前后位置处画阴影线的部分所示。去除方法是通过使用已知的光刻工艺，对光致抗蚀剂进行图案加工，从而使第二绝缘体18除去除区外被光致抗蚀剂覆盖。之后，通过进行各向异性刻蚀，去除去除区22，去除区22是第二绝缘体18的暴露部分。这种刻蚀可以在这样的条件下适当进行，即允许第二绝缘体18被选择性刻蚀，并提供第二绝缘体18对用于形成电荷保持部分的材料10的大刻蚀选择比。注意，去除区22优选位于衬底的器件隔离区上。
[0189]其次，如图5C所示，用第二绝缘体18作刻蚀掩模，对用于形成电荷保持部分的材料10进行各向同性刻蚀，由此在栅极叠层8的相对侧上形成电荷保持部分11，第一绝缘膜15介于栅极叠层8和电荷保持部分11之间。在此情况下，刻蚀可以在这样的条件下适当进行，即允许用于形成电荷保持部分的材料10被选择性刻蚀，并提供对第一绝缘膜和对第二绝缘体18的大刻蚀选择比。由于第二绝缘体18的一部分(去除区22)已经通过如图19C所示的前面的步骤中的刻蚀去除，并且由于这一步刻蚀采用了各向同性刻蚀技术，电荷保持部分11的一部分(去除区21)在这一步也被去除，结果形成如图19D所示的构形。因此，右侧和左侧的电荷保持部分11、11彼此电绝缘。
[0190]其次，各向异性刻蚀第一绝缘膜15，由此在栅极叠层8的侧面上形成第一绝缘体12。在这种情况下，刻蚀可以在这样的条件下适当进行，即允许第一绝缘体12被选择性刻蚀，并包括对第二绝缘体18、电荷保持部分11和半导体衬底1的大刻蚀选择比。这样，由第一绝缘体12(第一绝缘膜15)、电荷保持部分11和第二绝缘体18(第二绝缘膜16)构成的存储功能体25已形成。在这种情况下，其中，电荷保持部分11的去除区21和第二绝缘体18的去除区22通过刻蚀被去除，由于这一步采用了各向异性刻蚀，因此第一绝缘体12的没有被电荷保持部分11覆盖的一部分被刻蚀。然而，第一绝缘体12的一部分保持如图19D所示这样一种状态。既然第一绝缘体12的一部分保持如图19E所示这样一种覆盖栅电极3外部边缘的状态，可以抑制源/漏的接触和栅电极3之间的短路。因而，进一步按比例缩减变得更容易完成，而且更高集成度的存储器变得能够实现。
[0191]但是，有一种情形，其中，第一绝缘体12和第二绝缘体18由象氧化物膜一样的同种材料构成，在此情况下，不能获得大的刻蚀选择比。因此，在这样一种情况下，有必要考虑第二绝缘体18在第一绝缘膜15的刻蚀工艺中的刻蚀量，应相应减少在第二绝缘体18形成过程中的刻蚀量。
[0192]作为选择，如图5A到5C所示的结构可以在一个步骤中加工。即，通过进行各向异性刻蚀，通常要求三个步骤的工艺可以在一个步骤中完成，各向异性刻蚀采用这样的条件，即允许第一绝缘膜15和第二绝缘膜16和电荷保持部分的材料10都被选择性刻蚀，并且包括对栅电极3材料和对半导体衬底1材料的大刻蚀选择比。在这样一种情况下，可以减少工艺步骤的数量。但是，在那种情况下，当包含具有导电性的物质，如导体或半导体的材料用作电荷保持部分的材料10的情况下，有必要在电荷保持部分11形成之后，使环绕栅电极3的外部边缘表面的电荷保持部分11成为电荷保持部分11、11，它们位于栅电极3的右侧和左侧上，并且彼此间电绝缘。为此，如图19C所示，环形第二绝缘体18的一部分(去除区22)通过刻蚀去除。这些去除区22如环形第二绝缘体18前后位置处画阴影线的部分所示。去除方法是通过使用已知的光刻工艺，对光致抗蚀剂进行图案加工，从而使第二绝缘体18除去除区外被光致抗蚀剂覆盖。之后，通过进行各向异性刻蚀，去除去除区22，它是第二绝缘体18的暴露部分。这种刻蚀可以在这样的条件下适当进行，即允许第二绝缘体18被选择性刻蚀，并且包括对用于形成电荷保持部分的材料10的大刻蚀选择比。此外，如图19D所示，环形电荷保持部分11的一部分(去除区21)通过刻蚀去除。这些去除区21如环形电荷保持部分11前后位置处的画阴影线的部分所示。去除方法是通过使用已知的光刻工艺，对光致抗蚀剂进行图案加工，从而使电荷保持部分11除去除区外被光致抗蚀剂覆盖。之后，通过进行各向异性刻蚀，去除电荷保持部分11的暴露部分(去除区21)。这种刻蚀可以在这样的条件下适当进行，即允许用于形成电荷保持部分的材料10被选择性刻蚀，并包括对第一绝缘体12的大刻蚀选择比。由于第一绝缘体12在这一步保留，从而覆盖栅电极3的外边缘，可以抑制源/漏的接触和栅电极3之间的短路。因而，进一步按比例缩减变得更容易完成，而且更高集成度的存储器变得能够实现。
[0193]其次，如图5D所示，当栅电极3和栅电极两侧上的存储功能体25、25用作整体掩模14的时候，进行源/漏注入，接着进行特殊的热处理。这样，以自对准形式形成源区/漏区13。
[0194]通过使用上述工艺，仅仅通过增加简单的工艺步骤且不采用任何复杂的工艺步骤，就可以在一个衬底上同时形成标准结构MOSFET的半导体开关元件31和非易失存储元件的半导体存储元件32，其中，半导体开关元件31中已经形成将要用于逻辑电路区4的LDD区；半导体存储元件32将用于存储器区5。
[0195]而且，当电荷保持在电荷保持部分11中时，沟道形成区的一部分受电荷强烈影响，导致漏极电流值改变。能够获得根据漏极电流值的变化识别电荷的存在与不存在的非易失存储元件。
[0196]通过彼此独立地提供栅绝缘体2和电荷保持部分11，可以用和标准结构MOSFET相同的制作工艺，同时形成具有相似水平的短沟道效应的存储单元晶体管。因此混合安装逻辑电路区4和存储器区5的工艺可以十分简单地完成。
[0197]此外，根据该非易失存储元件，当实现每个晶体管2比特的存储时，可以很大程度减小短沟道效应，从而能够进一步按比例缩减。而且，可以获得更高的操作速度和更低的功耗。
[0198]而且，由于电荷保持部分11通过第一绝缘膜15与半导体衬底1和栅电极3接触，可通过该绝缘膜15抑制被保持电荷的泄漏。因此，可以获得电荷保持特性良好且长期可靠性高的非易失存储元件。
[0199]而且，由于电荷保持部分11为L形，电荷保持部分的比例甚至可以做得更小。因此，电荷保持部分11可以在沟道附近形成，从而使它更容易擦除和去除已被写-注入到该部分的电子。因此，可以防止擦除失败。另外，按比例缩减电荷保持部分使电荷擦除有效完成，从而可以得到读和擦除速度快且可靠性高的非易失存储元件。
[0200]在半导体或导体用作电荷保持部分11的情况下，施加正电压到栅电极3导致电荷保持部分11极化，这又导致在栅电极3的侧面附近电子被感生，从而沟道形成区附近的电子量减少。因此，从半导体衬底1或源区/漏区13注入的电子可以被加速，从而可以形成写速度快且可靠性高的非易失存储元件。
[0201](第四实施例)
下面将参考图6描述本发明的第四实施例。
[0202]本实施例涉及到一个涉及第三实施例的图5D所示的半导体存储元件的具体实例，该半导体存储元件在栅电极的相对侧上具有存储功能体。除了第三实施例描述的优点之外，将提供其它优点，后面将描述这些优点。
[0203]在如图5所示的该实施例的半导体存储元件中，每个存储功能体161、162由电荷保持部分(用于存储电荷的区域，它可以是具有电荷保持功能的膜)和用于阻碍电荷释放的区(它可以是具有阻碍电荷释放功能的膜)构成。存储功能体具有，例如，ONO(氧化物氮化物氧化物)结构，如图6所示。更特殊地，存储功能体161、162都构造成这样的状态，即氮化硅膜142介于氧化硅膜141和氧化硅膜143之间。此处，氮化硅膜142实现保持电荷的功能。氧化硅膜141、143实现防止存储在氮化硅膜中的电荷释放的功能。
[0204]而且，存储功能体161、162中的电荷保持部分(氮化硅膜142)与源区/漏区112、113重叠。此处，“重叠”一词用于指这样的状态，即电荷保持区(氮化硅膜142)的至少一部分位于源区/漏区112、113的至少一部分上。半导体衬底111、栅绝缘膜114、栅电极117和偏移区171(位于栅电极和源区/漏区之间)也被表示出来。尽管附图中未表示出，在栅绝缘膜114下的半导体衬底111的最上表面区域用作沟道形成区。
[0205]将描述使存储功能体161、162中的电荷保持部分142与源区/漏区112、113重叠的效果。
[0206]图6是表示位于图5右侧的存储功能体162的邻近部分的放大视图。参考数字W1表示栅绝缘膜114和源区/漏区112、113之间的偏移量。并且，参考数字W2表示栅电极的栅长度方向的横截面上的存储功能体162的宽度。由于远离存储功能体162中栅电极117的侧上的氮化硅膜142的边缘与远离栅电极117的侧上的存储功能体162的边缘对准，因此存储功能体162的宽度定义为W2。存储功能体162和源区/漏区113之间的重叠量用W2-W1表示。特别重要的是构成存储功能体162中的电荷保持部分的氮化硅膜142与源区/漏区113重叠，即满足关系W2＞W1来构造氮化硅膜142。
[0207]如图8所示，在远离存储功能体162a中的栅电极的侧上的氮化硅膜142a的边缘不与远离栅电极的侧上的存储功能体162a的边缘对准的情况下，W2可以定义为从栅电极的边缘到远离栅电极侧上的氮化硅膜142a的边缘的宽度。图8中所示的组成部分用图7中相应组成部分所用的数字表示，并在数字后增加符号“a”。
[0208]图9表示图7结构中的漏极电流Id，其中存储功能体162的宽度W2固定到100nm，而偏移量W1改变。此处，漏极电流通过器件模拟获得，器件模拟在存储功能体162处于擦除状态(存储空穴)，并且源区/漏区112、113分别设定为源电极和漏电极的条件下进行。
[0209]如图9所示，当W1为100nm或更大时(即当氮化硅膜142和源区/漏区113不重叠时)，漏极电流呈现迅速减少。由于漏极电流值几乎和读操作的速度成比例，因此当W1为100nm或更大时，存储性能迅速退化。在氮化硅膜142和源区/漏区113重叠的范围内，漏极电流呈现缓和减少。因此，当甚至连大生产引起的变动或差量都考虑时，实际上很难获得存储功能，除非具有电荷保持功能的氮化硅膜142的至少一部分与源区/漏区重叠。
[0210]根据上述器件模拟结果，将W2固定到100nm，且W1设定到60nm和100nm作为设计值，以此制造存储单元阵列。当W1为60nm时，氮化硅膜142与源区/漏区112、113重叠40nm作为设计值；而当W1为100nm时，没有重叠作为设计值。测量这些存储单元阵列的读出时间，并在考虑差量的最坏情况下对这些时间进行比较，结果发现W1是60nm设计值的情况的读出存取时间快100倍。从实用角度，优选读出存取时间为每比特100纳秒或更少。然而，发现该条件在W1＝W2的情况下从未能满足。还发现考虑到制造差量，更优选W2-W1＞10nm。
[0211]对于读取存储在存储功能体161(区181)中的信息，优选将源区/漏区112设定为源电极，而源区/漏区113设定为漏区，并在靠近沟道形成区的漏区的一侧上形成夹断点。更特殊地，在当读取存储在两个存储功能体中之一中的信息时，优选在靠近沟道形成区的另一个存储功能体的区中形成夹断点。这使得能够以好的灵敏度探测例如一个存储功能体161中的存储信息，而不管另一个存储功能体162的存储条件，从而对2-比特操作产生大的贡献。
[0212]在只在两个存储功能体中的一个中存储信息的情况下，或在相同存储条件下使用这两个存储功能体的情况下，在读出操作中不一定形成夹断点。
[0213]虽然图6中未表示出，但优选在半导体衬底111的表面处形成阱区(在N-沟道器件的情况下为P型阱)。形成阱区便于控制电特性(耐压、结电容和短沟道效应)，同时保持沟道形成区的杂质浓度最适于存储操作(重写操作和读出操作)。
[0214]从提高存储保持特性的观点出发，优选存储功能体包括具有保持或保留电荷功能的电荷保持部分，和绝缘膜(抗耗散绝缘体)。本实施例用氮化硅膜142作为具有用于捕获电荷的能级的电荷保持部分；用氧化硅膜141、143作为具有防止存储在电荷保持部分中的电荷分散功能的绝缘膜。具有电荷保持部分和绝缘膜存储功能体使得能够防止电荷耗散，并提高保留特性。此外，与仅由电荷保持部分构成的存储功能体相比，它能够适当减少电荷保持部分的体积。电荷保持部分体积的适当减少使得可以约束电荷保持部分中电子的移动，并能够控制在存储保持阶段由于电荷移动导致的特性改变的发生。
[0215]而且，优选存储功能体包含大致平行于栅绝缘膜的表面布置的电荷保持部分。换言之，优选存储功能体中电荷保持部分的表面如此布置，以使它与栅绝缘膜的表面保持恒定的距离。更特别地，如图10所示，存储功能体162中电荷保持部分142b具有一个大致平行于栅绝缘膜114的表面。换言之，优选形成电荷保持部分142b，以使它相对于栅绝缘膜114的表面具有均匀的高度。存储功能体162中存在具有一个大致平行于栅绝缘膜114的表面的电荷保持部分142b，使得能够利用存储在电荷保持部分142b中的电荷量，有效控制偏移区171中反型层的形成，由此能够增加存储效应。而且，通过大致平行于栅绝缘膜114的表面放置电荷保持部分142b，即使具有离散的偏移量(W1)，也可以使存储效应的改变保持相对小，从而限制存储效应的离散。另外，控制电荷向电荷保持部分142b的上方移动，并由此可以限制在存储保持阶段由于电荷移动导致的特性改变。
[0126]此外，存储功能体162优选包含绝缘膜(例如，偏移区171上的氧化硅膜144的一部分)，该绝缘膜把大致平行于栅绝缘膜114的表面的电荷保持部分142b和沟道形成区(或阱区)分隔开。该绝缘膜限制存储在电荷保持部分中的电荷的损耗，由此有助于获得具有较好保留或保持特性的半导体存储元件。
[0217]注意，控制电荷保持部分142b的膜厚以及控制电荷保持部分142b下的绝缘膜(偏移区171上氧化硅膜144的一部分)的厚度保持不变，使得能够保持从半导体衬底的表面到存储在电荷保持部分中的电荷的距离大致不变。更特别地，从半导体衬底的表面到存储在电荷保持部分142b中的电荷的距离可以被控制在一个范围内，该范围从电荷保持部分142b下的绝缘膜的最小膜厚度值到电荷保持部分142b下的绝缘膜的最大膜厚度值与电荷保持部分142b的最大膜厚度值之和。因此，能够粗略控制由存储在电荷保持部分142b中的电荷产生的电力线的密度，并因此使半导体存储器件的存储效应的离散度最小化。
[0218](第五实施例)
在第五实施例中，存储功能体162中的电荷保持部分142b具有大致均匀的膜厚，如图11所示。此外，电荷保持部分142这样构成，以使它的一部分(用181表示)大致平行于栅绝缘膜114的表面延伸，而另一部分(用182表示)大致平行于栅电极117的侧面延伸。
[0219]当施加正电压到栅电极117时，存储功能体162中的电力线穿过氮化硅膜142总共两次(在182和181所示位置)，如箭头183所示。注意，当施加负电压到栅电极117时，电力线的方向反转。此处，氮化硅膜142的相对电容率或介电常数约为6，而氧化硅膜141、143的介电常数约为4。最后，存储功能体162在电力线183方向上的有效介电常数变得大于电荷保持部分142只包括181部分的情况下的介电常数，这使得能够减少电力线两边的电势差。更特殊地，施加到栅电极117的大部分电压被用于增强偏移区171中的电场。
[0220]电荷在重写操作中被注入到氮化硅膜142，因为产生的电荷受偏移区171中的电场吸引。由于电荷保持部分142包括182部分，因此增加的电荷在重写操作中被注入到存储功能体162，由此增加了重写速度。
[0221]在用氮化硅膜取代氧化硅膜143的情况下，更具体地，当电荷保持部分的上表面相对于栅绝缘膜114的表面不在一个恒定的高度时，电荷向氮化硅膜上方的移动变得显著，保留特性退化。
[0222]代替氧化硅膜，更优选电荷保持部分由具有相当高得介电常数或相对电容率的高介电物质，如氧化铪形成。
[0223]此外，存储功能体更优选包括绝缘膜(偏移区171上的氧化硅膜141的一部分)，该绝缘膜把大致平行于栅绝缘膜表面的电荷保持部分和沟道形成区(或阱区)分隔开。该绝缘膜限制存储在电荷保持部分中的电荷的损耗，由此能够进一步改善保持特性。
[0224]而且，存储功能体更优选包括绝缘膜(与栅电极117接触的氧化硅膜141的一部分)，该绝缘膜把栅电极与在大致平行于栅电极侧面的方向上延伸的电荷保持部分分隔开。该绝缘膜防止电荷从栅电极注入到电荷保持部分，从而防止电特性的改变，这可以增加半导体存储元件的可靠性。
[0225]此外，类似于第四实施例，优选电荷保持部分142下的绝缘膜(偏移区171上的氧化硅膜141的一部分)的膜厚控制为恒定值，更进一步控制布置在栅电极侧面上的绝缘膜(与栅电极117接触的氧化硅膜141的一部分)的厚度恒定不变。从而，使得能够粗略控制由存储在电荷保持部分142的电荷产生的电力线的密度，并可以防止电荷泄漏。
[0226](第六实施例)
本实施例涉及到栅电极、存储功能体和源区/漏区之间距离的优化。
[0227]如图12所示，参考符号A表示在栅长度方向上的横截面中的栅电极长度；参考符号B表示源区和漏区之间的距离(沟道长度)，而参考符号C表示从一个存储功能体的外边缘到另一个存储功能体的外边缘的距离，更明确地是在栅长度方向上的横截面中，从一个存储功能体中具有电荷保持功能的膜的外边缘(远离栅电极地一边)到另一个存储功能体中具有电荷保持功能的膜的外边缘(远离栅电极地一边)的距离。
[0228]首先优选保持B＜C的关系。在沟道形成区中，在栅电极117下的部分和源区/漏区112、113的每一个之间存在偏移区171。由于B＜C，因此存储在存储功能体161、162(氮化硅膜142)中的电荷有效改变偏移区171整个部分的可逆性。结果，提高了存储效应，特别是能够进行高速读出操作。
[0229]而且，当栅电极117和源区/漏区112、113彼此相对偏移时，即当满足A＜B的关系时，在施加电压到栅电极的时候，偏移区的可逆性通过存储在存储功能体中的电荷量大幅度改变。从而，增加了存储效应，并可以减小短沟道效应。然而，只要存储效应有效，不一定需要偏移区。甚至当不存在偏移区171时，如果源区/漏区112、113中的杂质浓度足够小，存储功能体161、162(氮化硅膜142)中的存储效应依然有效。因此最优选A＜B＜C的状态。
[0230](第七实施例)
第七实施例中的半导体存储元件具有基本上和第四实施例中的元件相同的结构，除了本实施例中的半导体衬底是SOI衬底，如图13所示。
[0231]半导体存储元件是这样构造的，即在半导体衬底186上形成埋置氧化物膜188，以及在埋置氧化物膜188上更进一步形成SOI层。在SOI层中有源区/漏区112、113和构成本体区187的其它区形成。
[0232]该半导体存储元件也产生和第四实施例中的半导体存储元件类似的效果。此外，由于源区/漏区112、113和本体区187之间的结电容可以相当大地减少，因此使得能够增加器件速度并减少功耗。
[0233](第八实施例)
该第八实施例中的半导体存储元件具有基本上和第四实施例中的元件相同的结构，除了在第八实施例中，在N型源区/漏区112、113的沟道侧的附近，提供P型高浓度区191，如图14所示。
[0234]更具体地，在P型高浓度区191中的P型杂质(例如硼)的浓度高于区192中的P型杂质浓度。P型高浓度区191中的P型杂质浓度的合适值为，例如，约5×1017～1×1019cm-3。而且，区192中的P型杂质浓度的值可以设定到，例如，5×1016～1×1018cm-3。
[0235]提供P型高浓度区191使源区/漏区112、113和半导体衬底111之间的结在存储功能体161、162的正下方变陡。这便于写和擦除操作中热载流子的生成，由此能够减少写操作和擦除操作时的电压，或便于实现高速写操作和擦除操作。另外，由于区192中的杂质浓度相对较低，存储器处于擦除状态时的阈值小，因而漏极电流变大。结果，读出速度增加。这使得能够提供具有低重写电压或高重写速度并具有高读出速度的存储元件。
[0236]而且在图14中，通过在邻近源区/漏区且在存储功能体的较低侧上的位置处(那是一个不在栅电极正下方的位置)提供P型高浓度区191，整个晶体管的阈值呈现显著增加。增加程度远远大于P型高浓度区191处于栅电极正下方的情形。当写电荷(在晶体管为N-沟道型的情况下是电子)存储在存储功能体161、162中时，差别变得更大。当足够的擦除电荷(在晶体管为N-沟道型的情况下是空穴)存储在存储功能体中时，整个晶体管的阈值减少到一个值，该值由栅电极下的沟道形成区(区192)中的杂质浓度决定。更具体地，擦除状态下的阈值不取决于P型高浓度区191中的杂质浓度，但是写状态下的阈值受其影响很大。因此，将P型高浓度区191布置在存储功能体下并邻近源区/漏区，只极大改变写状态下的阈值，由此，使存储效应(擦除和写状态下的阈值的差)显著增加。
[0237](第九实施例)
第九实施例中的半导体存储元件具有基本上和第四实施例中的元件相同的结构，除了在第九实施例中，将电荷保持部分(氮化硅膜142)和沟道形成区或阱区分隔开的绝缘膜的厚度T1小于栅绝缘膜的厚度T2，如图15所示。
[0238]由于存储器重写操作中的耐压要求，栅绝缘膜114有一个厚度T2的下限。但是，绝缘膜的厚度T1可以小于T2，而不考虑耐压要求。
[0239]在本实施例的半导体存储元件中，由于下列原因，绝缘膜的厚度T1如上所述具有高的设计自由度。在本实施例的半导体存储元件中，将电荷保持部分和沟道形成区或阱区分隔开的绝缘膜不介于栅电极和沟道形成区或阱区之间。因此，将电荷保持部分和沟道形成区或阱区分隔开的绝缘膜不受高电场的直接影响，该高电场作用于栅电极和沟道形成区或阱区之间的区域；但是受水平方向上从栅电极扩展的相对弱的电场的影响。结果，尽管栅绝缘膜有耐压要求，也可以使T1小于T2。与此相反，例如在以快速存储器为代表的EEPROM中，将浮栅和沟道形成区或阱区分隔开的绝缘膜介于栅电极(控制栅)和沟道形成区或阱区之间，所以绝缘膜受来自栅电极的高电场的直接影响。因此，在EEPROM中，将浮栅和沟道形成区或阱区分隔开的绝缘膜的厚度被限制，这阻碍了存储器件功能的最优化。从上面可以明白，T1高自由度的基本原因在于一个事实，即在实施例6的存储器件中，将电荷保持部分和沟道形成区或阱区分隔开的绝缘膜不介于栅电极117和沟道形成区或阱区之间。
[0240]减少绝缘膜的厚度T1有助于电荷注入道存储功能体中，减少用于写操作和擦除操作的电压，或使得能够进行高速写操作和擦除操作。此外，当电荷存储在氮化硅膜142中时，由于沟道形成区或阱区中被感生的电荷量增加，因此可以实现存储效应的增加。
[0241]如图15中的箭头184所示，存储功能体中一些长度短的电力线不通过氮化硅膜142。由于在这种短电力线上的电场强度相对较大，沿电力线的电场在重写操作中起重要作用。通过减少绝缘膜的厚度T1，氮化硅膜142移动到图15的下方，从而箭头183所示的电力线通过氮化硅膜142。结果，存储功能体中沿电力线184方向的有效介电常数变大，这能够使电力线184两端之间的电势差变小。因此，施加到栅电极117的大部分电压被用于增强偏移区中的电场，由此实现高速写操作和擦除操作。
[0242]从上面可以清楚，由于T1＜T2的关系，能够减少写操作和擦除操作中的电压，或实现高速写操作和擦除操作，并且能够进一步增加存储效应，同时不使存储器的耐压能力降低。
[0243]注意，绝缘膜的厚度T1优选至少为0.8nm，0.8nm是一个限度，在此限度，制造工艺的均匀性或一定水平的膜质量被保持，并且保持特性不会极度退化。
[0244](第十实施例)
第十实施例中的半导体存储元件具有基本上和第四实施例中的元件相同的结构，除了将电荷保持部分(氮化硅膜142)和沟道形成区或阱区分隔开的绝缘膜的厚度T1大于栅绝缘膜的厚度T2，如图16所示。
[0245]由于防止器件短沟道效应的要求，栅绝缘膜114有一个厚度T2的上限。但是，允许绝缘膜的厚度T1可以大于T2，而不考虑防止短沟道效应要求。
[0246]在本第十实施例的半导体存储元件中，绝缘膜的厚度T1如上所述具有高的设计自由度，这是因为，如已经描述的，将电荷保持部分和沟道形成区或阱区分隔开的绝缘膜不介于栅电极和沟道形成区或阱区之间。结果，尽管有防止栅绝缘膜上的短沟道效应的要求，也可以使T1大于T2。
[0247]增加T1能够防止存储在存储功能体中的电荷损耗，并能够提高存储器的保留或保持特性。
[0248]因此，设定T1＞T2能够提高保持特性，而不增加存储器的短沟道效应。
[0249]注意，考虑到要防止重写速度的减少，绝缘膜的厚度T1优选为20nm或更小。
[0250](第十一实施例)
图17A～17D表示另一个生产过程，用于在一个半导体衬底1上混合安装逻辑电路区4中的半导体开关元件31(只表示出其中的一个)和在存储器区5中的半导体存储元件32(只表示出其中的一个)。更特殊地，它表明，在栅电极3形成之后和用于形成电荷保持部分11的材料10淀积在栅侧表面之前，进行光刻步骤和随后的掺杂剂注入步骤，以在要形成标准结构MOSFET的位置处选择性形成LDD区，由此可以简单并同时形成半导体开关元件31和半导体存储元件32，不需要任何复杂工艺。
[0251]可以使用和第二实施例相同的步骤，直到LDD区形成步骤。因此，相同的步骤不再图示也不再解释。即，通过使用第二实施例中所示的步骤形成图4B所示的结构，之后去除光致抗蚀剂。
[0252]其次，如图17A所示，在栅极叠层8和半导体衬底1的暴露表面上以大致均匀的厚度形成第一绝缘膜15。第一绝缘膜15，它成为电子从中通过的绝缘体，优选该膜由耐压高、漏电流小和可靠性高的膜供给。例如，象栅绝缘体2的情况一样，使用氧化物膜，如热氧化物膜、N2O膜或NO膜。在使用这样的氧化物的情况下，优选膜厚度约为1nm～20nm。此外，由于形成这样薄的绝缘膜15，以至于隧穿电流从中通过，可降低电荷注入/擦除所需要的电压，由此可以降低功耗。典型地，在那种情况下的膜厚度优选约为1nm～5nm。现在，由于第一绝缘膜15的形成导致电荷保持部分11与半导体衬底1和栅电极3通过第一绝缘膜15接触，因此可通过该绝缘膜抑制被保持电荷的泄漏。从而，形成具有优良的电荷保持特性和长期可靠性高的半导体存储元件32。
[0253]其次，在第一绝缘膜15上整个以大致均匀的厚度淀积氮化物膜10。该氮化物膜可以用以下材料代替：捕获电荷的材料，如氮氧化物或氧化物；或能够通过极化或其它现象感生电荷到电荷保持部分的表面的材料，如铁电材料；或材料，如包含在氧化物膜中的漂移多晶硅(floating polysilicon)或硅点。即，可以使用任何能够保持或感生电荷的材料代替氮化物膜。氮化物膜10的膜厚只能是约2nm～100nm。
[0254]其次，如图17B所示，通过第一绝缘膜15在栅极叠层8的侧壁上形成电荷保持部分11，并进一步在其上淀积第二绝缘膜16。以下将说明电荷保持部分11的形成方法和第二绝缘膜16的淀积方法的实例。
[0255]首先，对用于形成电荷保持部分的材料10进行各向异性刻蚀，由此在栅极叠层8的侧面形成侧壁形状的电荷保持部分11，第一绝缘膜15介于二者之间。在这种情况下这种刻蚀可以在这样的条件下适当进行，即允许用于形成电荷保持部分的材料10被选择性刻蚀，并包括材料10对第一绝缘膜15的大刻蚀选择比。其次，在第一绝缘膜15和电荷保持部分11的整个暴露表面上，以大致均匀的厚度形成第二绝缘膜16。该第二绝缘膜16优选由使用HTO(高温氧化物)或其它CVD(化学气相沉积)氧化物且提供良好台阶覆盖的膜供给。对于使用HTO膜。膜厚只能是约5nm～100nm。
[0256]但是，在包含具有导电性的物质，如导体或半导体的材料用作电荷保持部分的材料10的情况下，有必要在电荷保持部分11形成之后，使环绕栅电极3的电荷保持部分11成为分开的电荷保持部分11，11，它们位于栅电极3的右侧和左侧上，并且彼此间电绝缘。为此，如图19B所示，通过刻蚀从环形电荷保持部分11去除一部分(去除区21)。这些去除区21如环形电荷保持部分11前后位置处的画阴影线的部分所示。去除方法是通过使用已知的光刻工艺，对光致抗蚀剂进行图案加工，从而使电荷保持部分11除去除区外被光致抗蚀剂覆盖。之后，通过进行各向异性刻蚀，去除电荷保持部分11的暴露部分(去除区21)。这种刻蚀可以在这样的条件下适当进行，即允许电荷保持部分11被选择性刻蚀，并提供大的电荷保持部分11对第一绝缘膜15的刻蚀选择比。注意，去除区21优选位于衬底的器件隔离区上。
[0257]其次，如图17C所示，对第一绝缘膜15和第二绝缘膜16上进行各向异性刻蚀，由此在栅极叠层8的侧面上形成第一绝缘体12。进一步，形成第二绝缘体18，第一绝缘体12和电荷保持部分11介于第二绝缘体和栅电极之间。这样，由第一绝缘体12(第一绝缘膜15)、电荷保持部分11和第二绝缘体18(第二绝缘膜16)构成的存储功能体25完成。在这种情况下，刻蚀可以在这样的条件下适当进行，即允许第一绝缘膜15和第二绝缘膜16被选择性刻蚀，并提供绝缘膜对栅电极3和对半导体衬底1的大刻蚀选择比。虽然未表示出，可以对第二绝缘膜16进行各向异性刻蚀，直到电荷保持部分11暴露。在此情况下，各向异性刻蚀可以在前述条件下或在这样的条件下适当进行，即允许第一绝缘膜15和第二绝缘膜16被选择性刻蚀，并提供绝缘膜对电荷保持部分11、栅电极3和对半导体衬底1的大刻蚀选择比。
[0258]其次，如图17D所示，用栅电极3和在栅电极3的两侧的存储功能体25、25作为整体掩模14，进行源/漏注入，由此，以自对准形式形成源区/漏区13。
[0259]通过使用上述工艺，仅仅通过增加简单的工艺步骤且不采用任何复杂的工艺步骤，就可以在一个衬底上同时形成半导体开关元件31和半导体存储元件32，其中，半导体开关元件31为具有将用于逻辑电路区4的LDD区的标准结构MOSFET；半导体存储元件32为将用于存储器区5的非易失存储元件。
[0260]而且，当电荷保持在电荷保持部分11中时，沟道形成区的一部分受电荷强烈影响，导致漏极电流值改变。因此，能够获得一种非易失存储元件，它可以根据漏极电流值的变化识别电荷的存在与不存在。
[0261]通过提供彼此独立的栅绝缘体2和电荷保持部分11，可以用和标准结构MOSFET相同的工艺，并与其同时形成具有和标准结构MOSFET相似水平的短沟道效应的存储单元晶体管。因此混合形成逻辑电路区4和存储器区5的工艺可以十分简单地完成。
[0262]根据该非易失存储元件，当实现每个晶体管2比特的存储时，可以很大程度减小短沟道效应，从而能够进一步按比例缩减。而且，可以获得更高的操作速度和更低的功耗。
[0263]而且，由于电荷保持部分11通过第一绝缘膜15与半导体衬底1和栅电极3接触，可通过该绝缘膜15抑制被保持电荷的泄漏。因此，可以获得电荷保持特性良好且长期可靠性高的非易失存储元件。
[0264]而且，由于电荷保持部分11为I形，电荷保持部分的尺寸甚至可以按比例做得更小。因此，电荷保持部分11可以在沟道附近形成，从而使它更容易擦除或去除已注入到用于程序设计的部分中的电子。因此，可以防止擦除失败。另外，按比例缩减电荷保持部分能够使电荷擦除有效完成，从而可以得到读和擦除速度快且可靠性高的非易失存储元件。
[0265]在半导体或导体用作电荷保持部分11的情况下，施加正电压到栅电极3导致电荷保持部分11极化，这又导致在栅电极3的侧面附近电子被感生，从而沟道形成区附近的电子量减少。因此，从衬底1或源区/漏区13注入的电子可以被加速，从而可以形成写速度快且可靠性高的非易失存储元件。
[0266](第十二实施例)
图18A～18D表示又一个生产过程，用于在一个半导体衬底1上混合安装逻辑电路区4中的半导体开关元件31(只表示出其中的一个)和在存储器区5中的半导体存储元件32(只表示出其中的一个)。更特殊地，它表明，在栅电极3形成之后和用于形成电荷保持部分11的材料10淀积在栅极侧表面之前，进行光刻步骤和随后的掺杂剂注入步骤，以在要形成标准结构MOSFET的位置处选择性形成LDD区，由此可以简单并同时形成半导体开关元件31和半导体存储元件32，不需要任何复杂工艺。
[0251]可以使用和第二实施例相同的步骤，直到LDD区形成步骤。因此，相同的步骤不再图示也不再解释。即，通过使用第二实施例中所示的步骤形成图4B所示的结构，之后去除光致抗蚀剂。其后，用有关第十一实施例描述的方式形成如图17A所示的结构。
[0268]其次，如图18A所示，对用于形成电荷保持部分的材料10进行各向异性刻蚀，由此通过第一绝缘膜15在栅极叠层8的侧面上形成侧壁形状的电荷保持部分11。与第四实施例的电荷保持部分11相比，本实施例的电荷保持部分11的特点在于电荷保持部分11用较大的刻蚀量形成，即它的高度较小。即这样形成电荷保持部分11，以使电荷保持部分11的最高位置低于栅电极3的最高位置。理想地，刻蚀后，电荷保持部分11的高度约为1nm～12nm。此外，电荷保持部分11的横向宽度理想情况下约为1nm～12nm。在此情况下，刻蚀可以在这样的条件下适当进行，即允许用于形成电荷保持部分的材料10被选择性刻蚀，并提供材料10对第一绝缘膜15的大刻蚀选择比。由于形成第一绝缘膜15导致电荷保持部分11通过第一绝缘膜15与半导体衬底1和栅电极3接触，因此可通过该绝缘膜15抑制被保持电荷的泄漏。因此，可以获得电荷保持特性良好且长期可靠性高的非易失存储元件。
[0269]但是，在包含具有导电性的物质，如导体或半导体的材料用作电荷保持部分的材料10的情况下，有必要在电荷保持部分11形成之后，使环绕栅电极3的电荷保持部分11成为分开的电荷保持部分11，11，它们位于栅电极3的右侧和左侧，并且彼此间电绝缘。为此，如图19B所示，通过刻蚀，从环形电荷保持部分11去除一部分(去除区21)。这些去除区21如环形电荷保持部分11前后位置处的画阴影线的部分所示。去除方法是通过使用已知的光刻工艺，对光致抗蚀剂进行图案加工，从而使电荷保持部分11除去除区外被光致抗蚀剂覆盖。之后，通过进行各向异性刻蚀，去除去除区21，它是电荷保持部分11的暴露部分。这种刻蚀可以在这样的条件下适当进行，即允许电荷保持部分11被选择性刻蚀，并提供大的电荷保持部分11对第一绝缘膜15的刻蚀选择比。注意，去除区21优选位于衬底的器件隔离区上。
[0270]其次，如图18B所示，在第一绝缘膜15和电荷保持部分11的整个暴露表面上，以大致均匀的厚度形成第二绝缘膜16。第二绝缘膜16优选由使用HTO(高温氧化物)或其它CVD(化学气相沉积)氧化物且提供良好台阶覆盖的膜供给。对于使用HTO膜，膜厚只能是5nm～100nm。
[0271]其次，如图18C所示，对第一绝缘膜15和第二绝缘膜16上进行各向异性刻蚀，由此在栅极叠层8的侧面上形成第一绝缘体12。进一步，形成第二绝缘体18，第一绝缘体12和电荷保持部分11介于第二绝缘体和栅电极之间。这样，由第一绝缘体12(第一绝缘膜15)、电荷保持部分11和第二绝缘体18(第二绝缘膜16)构成的存储功能体25完成。在这种情况下，刻蚀可以在这样的条件下适当进行，即允许第一绝缘膜15和第二绝缘膜16被选择性刻蚀，并提供绝缘膜对栅电极3和对半导体衬底1的大刻蚀选择比。此时，应该进行这样的刻蚀，以使电荷保持部分11的最高位置低于第一绝缘体12(第一绝缘膜15)的最高位置。
[0272]其次，如图18D所示，用栅电极3和在栅电极3的两侧的存储功能体25、25作为整体掩模14，进行源/漏注入，由此，以自对准形式形成源区/漏区13。
[0273]通过使用上述工艺，仅仅通过增加简单的工艺步骤且不采用任何复杂的工艺步骤，就可以在一个衬底上同时形成半导体开关元件31和半导体存储元件32，其中，半导体开关元件31为具有将用于逻辑电路区4的LDD区的标准结构MOSFET；半导体存储元件32为将用于存储器区5的非易失存储元件。
[0274]而且，当电荷保持在电荷保持部分11中时，沟道形成区的一部分受电荷强烈影响，导致漏极电流值改变。因此，能够获得一种非易失存储元件，它可以根据漏极电流值的变化识别电荷的存在与不存在。
[0275]通过彼此独立地提供栅绝缘体2和电荷保持部分11，可以用和标准结构MOSFET相同的工艺，并与其同时形成具有和标准结构MOSFET相似水平的短沟道效应的存储单元晶体管。因此混合形成逻辑电路区4和存储器区5的工艺可以十分简单地完成。
[0276]根据该非易失存储元件，当实现每个晶体管2比特的存储时，可以很大程度减小短沟道效应，从而能够进一步按比例缩减。而且，可以获得更高的操作速度和更低的能耗。
[0277]而且，由于电荷保持部分11通过第一绝缘膜15与半导体衬底1和栅电极3接触，可通过该绝缘膜15抑制被保持电荷的泄漏。因此，可以获得电荷保持特性良好且长期可靠性高的非易失存储元件。
[0278]而且，由于电荷保持部分11为I形或点状，电荷保持部分按比例甚至可以微得更小。因此，电荷保持部分11可以在沟道附近形成，从而便于擦除或去除已注入到用于程序设计的部分中的电子。因此，可以防止擦除失败。另外，按比例缩减电荷保持部分使电荷擦除有效完成，从而可以得到读和擦除速度快且可靠性高的非易失存储元件。
[0279]在半导体或导体用作电荷保持部分11的情况下，施加正电压到栅电极3导致电荷保持部分11极化，这又导致在栅电极3的侧面附近电子被感生，从而沟道形成区附近的电子量减少。因此，从衬底1或源区/漏区13注入的电子可以被加速，从而可以形成写速度快且可靠性高的非易失存储元件。
[0280]此外，根据该实施例，电荷保持部分11可以形成纳米点构形。即，如图24所示，存储功能体25由具有保持电荷功能材料的细颗粒和具有防止被存储电荷损耗散的绝缘体的细颗粒构成。注意，此处“细颗粒”一词指电荷保持部分11，而“绝缘体”一词指第一绝缘体12(第一绝缘膜15)和第二绝缘体18(第二绝缘膜16)。因此，电荷保持部分可以被进一步按比例缩减并在沟道附近形成，从而便于擦除或去除已注入到用于程序设计的电荷保持部分的电子。因此，可以防止擦除失败。另外，由于电荷保持部分11为纳米点构形，存储效应由于库仑阻塞效应而大大改善。从而可以得到读出速度非常快、可靠性高、电荷保持特性良好且长期可靠性高的非易失存储元件。
[0281](第十三实施例)
图22A和22B表示根据本发明的第十三实施例的IC卡400A和400B每一个的结构。
[0282]如图22A所示的IC卡400A具有内置MPU(微处理单元)401和内置连接部分408。MPU401具有数据存储部分404、操作部分402、控制部分403、ROM(只读存储器)405，以及RAM(随机存取存储器)406，所有这些都在一个芯片上形成。用于操作MPU401的程序存储在ROM405中。RAM406用作工作区并且暂时储存操作数据。MPU401具有根据本发明的半导体器件。组成元件或部分402、403、404、405、406和408通过线(包括数据总线和电源线)407彼此连接。当IC卡400A放置在读出器/写入器409中的位置处时，连接部分408和读出器/写入器409彼此连接，从而使IC卡400A通电并进行数据交换。
[0283]IC卡400A的特点在于MPU401包括数据存储部分404，以及在于半导体开关元件和半导体存储元件一同放置在一个半导体芯片上。
[0284]前面提到的能够减少生产成本的半导体存储元件30、31、41、51A～51C或61A～61D被用于数据存储部分404中。这些存储元件容易小型化并允许2比特操作。这便于以具有这样的存储元件排列的存储单元阵列面积的减少，并且可以以减少的成本制造该存储单元阵列。在IC卡400A的数据存储部分404中使用这样的存储单元阵列将会减少IC卡的成本。
[0285]此外，因为MPU401，它包括数据存储部分404，在一个芯片上形成，IC卡的生产成本可以大大减少。
[0286]此外，因为MPU401具有根据本发明的半导体器件，更具体地，数据存储部分404使用半导体存储元件，而其它电路使用半导体开关元件，与数据存储部分404使用快速存储器的情况相比，IC卡的制造工艺大大简化。其原因是用于数据存储部分404中的半导体存储元件的制造工艺非常类似于用于逻辑电路(即操作部分402和控制部分403)中的半导体开关元件的制造工艺，因此，很容易以混合方式将这些存储元件和开关元件放置在一个芯片上。从而，在一个芯片上在MPU401中包括数据存储部分404导致成本极大减少。
[0287]ROM405可以由上述半导体存储元件构成。这使得能够外部重写ROM405，这带来IC卡功能的显著增加。因为上述半导体存储元件容易小型化并允许2比特操作，用这些半导体存储元件代替掩蔽ROM的存储单元，几乎不会引起芯片面积的增加。而且，用于形成半导体存储元件的工艺几乎和通用CMOS形成工艺相同，这便于半导体存储元件和逻辑电路的混合放置。
[0288]其次，参考图22B，IC卡400B包括MPU部分401、RF接口部分410和天线部分411。MPU部分401包含数据存储部分404、操作部分402、控制部分403、ROM405和RAM406，所有这些都在一个芯片上形成。各部分402、403、404、405、406、410和411通过线(包括数据总线和电源线)407彼此连接。
[0289]图22B的IC卡400B不同于图22A的IC卡400A，在于IC卡400B是非接触型的。因此，控制部分403不被连接到连接部分，而是通过RF接口部分410连接到天线部分411。RF接口部分410具有和外部设备通信的功能和功率收集功能。RF接口部分410具有通信从天线部分411发射的高频信号并馈给功率的功能，和调制和解调信号功能。注意，RF接口部分410和天线部分411可以和MPU401一起放置在一个芯片中。
[0290]由于IC卡400B是非接触型的，它能够防止通过连接部分发生的静电破坏。而且，IC卡不一定需要和外部装置紧密接触，这使应用自由度变大。此外，与通常的快速存储器(电源电压约12V)相比，构成数据存储部分404的半导体存储元件每个都在低电源电压下操作(约9V)，这能够减小RF接口部分410的电路尺寸，并且能够降低成本。
[0291](第十四实施例)
本发明的半导体器件可应用于电池驱动便携式电子设备，特别是应用到手提终端或个人数字助理(PDA)。便携式电子设备包括，例如，PDA、移动电话、游戏机。
[0292]图23表示根据本发明的实施例的移动电话500的结构图。
[0293]移动电话500包括MPU部分501、人-机接口部分508、RF电路部分510和天线部分511。MPU部分501具有数据存储部分504、操作部分502、控制部分503、ROM505，以及RAM506，所有这些都在一个芯片上形成。用于操作MPU501的程序存储在ROM505中。RAM506用作工作区并且暂时储存操作数据。根据本发明的半导体器件包括在MPU501中。组成元件或部分502、503、504、505、506、508、510和511通过线(包括数据总线和电源线)507彼此连接。
[0294]移动电话500特点在于MPU501包括数据存储部分504，以及在于半导体开关元件和半导体存储元件一同放置在一个半导体芯片上。
[0295]前面提到的能够减少生产成本的半导体存储元件30、31、41、51A～51C或61A～61D被用于数据存储部分504。这些存储元件容易小型化并允许2比特操作。这便于以具有这样的存储元件排列的存储单元阵列面积的减少，并且可以以减少的成本制造该存储单元阵列。在移动电话500的数据存储部分504中使用这样的存储单元阵列将会减少移动电话的成本。
[0296]此外，因为MPU501，它包括数据存储部分504，在一个芯片上形成，移动电话的生产成本可以大大减少。
[0297]此外，因为MPU501具有根据本发明的半导体器件，更具体地，数据存储部分504使用半导体存储元件，而其它电路使用半导体开关元件，与数据存储部分504使用快速存储器的情况相比，移动电话的制造工艺大大简化。其原因是用于数据存储部分504中的半导体存储元件的制造工艺非常类似于用于逻辑电路(即操作部分502和控制部分503)中的半导体开关元件的制造工艺，因此，很容易以混合方式将这些存储元件和开关元件放置在一个芯片上。从而，在MPU501中包括数据存储部分504并将其放置在一个芯片上导致成本极大减少。
[0298]ROM505可以由上述半导体存储元件构成。这使得能够外部重写ROM505，这带来移动电话功能的显著增加。因为上述半导体存储元件容易小型化并允许2比特操作，用这些存储元件代替掩蔽的ROM的存储单元，几乎不会引起芯片面积的增加。而且，用于形成半导体存储元件的工艺几乎和通用CMOS形成工艺相同，这便于半导体存储元件和逻辑电路在一个芯片上的混合放置。
[0299]从上面的描述可以明白，本发明的半导体器件应用到以移动电话500为代表的便携式电子器件，有助于电子器件的控制电路生产成本的降低并因此有助于便携式电子器件本身价格的降低，或有助于包括在这种控制电路中的半导体存储器件的数量的增加，从而提高便携式电子设备整体功能。
[0300]如此描述了本发明，但显然同样的情况可以有很多变化。这种变化不应该被认为是偏离了本发明的宗旨和范围，并且所有对这种本领域技术人员来说显而易见的修改意在包含在下列权利要求的范围之内。

Claims (18)

1.一种半导体器件，其中具有半导体开关元件的逻辑电路区和具有半导体存储元件的存储器区布置在一个半导体衬底上；
其中，半导体开关元件和半导体存储元件中的每个具有栅电极、一对第一导电类型的源区/漏区，以及第二导电类型的沟道形成区，源区/漏区在半导体衬底表面与栅电极的相对侧对应的部分上形成，沟道形成区在源区/漏区之间形成；
其中，在半导体存储元件的栅电极的相对侧上提供具有电荷存储功能的存储功能体；以及
其中，在半导体存储元件中，当施加电压到栅电极时从源区/漏区之一流到源区/漏区中另一个的电流量根据保持在存储功能体中的电荷量变化；
其中，在半导体开关元件的栅电极的相对侧上提供和半导体存储元件的存储功能体一致的存储功能体。
2.如权利要求1所述的半导体器件，其中
在半导体开关元件中，源区/漏区相对于沟道方向延伸在栅电极下并与栅电极重叠；以及
在半导体存储元件中，相对于沟道方向在栅电极和源区/漏区的每个之间提供间隔，并且在栅电极的相对侧上布置具有电荷存储功能的存储功能体，以分别和半导体衬底表面处的间隔相重叠。
3.如权利要求1或2所述的半导体器件，其中
存储功能体是在栅电极侧面上提供的侧壁衬垫。
4.如权利要求1或2所述的半导体器件，其中
存储功能体包含由具有电荷存储功能的材料构成的电荷保持部分，和具有防止存储的电荷耗散的功能的抗耗散绝缘体，并且
抗耗散绝缘体具有第一绝缘体，该第一绝缘体布置在电荷保持部分和栅电极之间以及电荷保持部分和半导体衬底之间。
5.如权利要求4所述的半导体器件，其中
抗耗散绝缘体还具有第二绝缘体，它与第一绝缘体相关将电荷保持部分夹在中间。
6.如权利要求4所述的半导体器件，其中
电荷保持部分的最高位置低于栅电极的最高位置。
7.如权利要求4所述的半导体器件，其中
电荷保持部分的最高位置低于第一绝缘体的最高位置。
8.如权利要求4所述的半导体器件，其中
电荷保持部分包括多个具有电荷存储功能的细颗粒。
9.如权利要求2所述的半导体器件，其中
延伸在栅电极下的半导体开关元件的源区/漏区的部分的掺杂剂浓度低于位于栅电极和存储功能体外的源区/漏区的其它部分的掺杂剂浓度。
10.如权利要求4所述的半导体器件，其中
在半导体存储元件中，电荷保持部分的至少一部分与相关源区/漏区的一部分重叠。
11.如权利要求4所述的半导体器件，其中
电荷保持部分具有大体上平行于栅绝缘体的一表面的表面，该栅绝缘体在栅电极正下方形成。
12.如权利要求4所述的半导体器件，其中
电荷保持部分具有大体上平行于栅电极的一侧面的表面。
13.如权利要求4所述的半导体器件，其中
第一绝缘体的膜厚度比在栅电极正下方形成的栅绝缘体的膜厚度薄，但不小于0.8nm。
14.如权利要求4所述的半导体器件，其中
第一绝缘体的膜厚度比在栅电极正下方形成的栅绝缘体的膜厚度厚，但不超过20nm。
15.具有如权利要求1或2所定义的半导体器件的IC卡。
16.具有如权利要求1或2所定义的半导体器件的便携式电子设备。
17.半导体器件的制造方法，该方法用于在设置在半导体衬底上的存储器区中形成半导体存储元件，同时在设置在半导体衬底上的逻辑电路区中形成半导体开关元件，该制造方法包含：
分别在和逻辑电路区和存储器区对应的半导体衬底表面的部分上形成栅电极，使栅绝缘体介于每个栅电极和半导体衬底表面之间；
在提供掩模从而防止掺杂剂引入存储器区域的状态下，用栅电极作掩模将掺杂剂引入逻辑电路区，从而在逻辑电路区中形成第一掺杂区，该第一掺杂区成为源区/漏区的一部分；
至少在存储器区中的栅电极侧面上形成具有电荷储存功能的存储功能体；以及
用栅电极和存储功能体作掩模，将导电类型与前面步骤中所用的掺杂剂的导电类型相同的掺杂剂引入逻辑电路区和存储器区，从而在逻辑电路区和存储器区中形成第二掺杂区，该第二掺杂区成为逻辑电路区和存储器区的源区/漏区中每个的至少一部分。
18.如权利要求17所述的半导体器件的制造方法，其中
第一掺杂区的掺杂剂浓度低于第二掺杂区的掺杂剂浓度。
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