JP5190189B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 129
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 212
- 239000012535 impurity Substances 0.000 claims abstract description 209
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000002955 isolation Methods 0.000 claims description 66
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 238000010438 heat treatment Methods 0.000 claims description 13
- 238000002513 implantation Methods 0.000 description 70
- 238000000034 method Methods 0.000 description 55
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 32
- 229910052698 phosphorus Inorganic materials 0.000 description 32
- 239000011574 phosphorus Substances 0.000 description 32
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 20
- 229910052796 boron Inorganic materials 0.000 description 20
- 238000000926 separation method Methods 0.000 description 18
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- 238000000059 patterning Methods 0.000 description 11
- 230000004913 activation Effects 0.000 description 7
- 238000000137 annealing Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 241000027294 Fusi Species 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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Description
以下に、本発明の第1の実施形態に係る半導体装置の製造方法について、図1(a) 〜(c) 、図2(a) 及び(b) 並びに図3(a) 及び(b) を参照しながら説明する。図1(a) 〜(c) 、図2(a) 及び(b) 並びに図3(a) 及び(b) は、本発明の第1の実施形態に係る半導体装置の製造方法について示すゲート幅方向における要部工程断面図である。
:第2の注入ドーズ量 =8×1015 atoms/cm2
第4のP型不純物の注入条件:第4の注入エネルギー=5keV
:第4の注入ドーズ量 =3×1015 atoms/cm2
第1のN型不純物の注入条件:第1の注入エネルギー=10keV
:第1の注入ドーズ量 =4×1015 atoms/cm2
第3のP型不純物の注入条件:第3の注入エネルギー=5keV
:第3の注入ドーズ量 =2×1015 atoms/cm2
次に、図3(a) に示すように、ロジック部用n型ゲート電極形成膜109,ロジック部用p型ゲート電極形成膜112,SRAM部用n型ゲート電極形成膜108,及びSRAM部用n型ゲート電極形成膜111の各々をパターニングすることにより、ロジック部用n型ゲート電極109A,ロジック部用p型ゲート電極112A,SRAM部用n型ゲート電極108A,及びSRAM部用p型ゲート電極111Aの各々を形成する。ここで、図3(a) に示すように、ロジック部用n型ゲート電極109Aとロジック部用p型ゲート電極112Aとは一体に形成されていると共に、SRAM部用n型ゲート電極108AとSRAM部用p型ゲート電極111Aとは一体に形成されている。そして、SRAM部用n型ゲート電極108A及びSRAM部用p型ゲート電極111Aは、ロジック部用n型ゲート電極109A及びロジック部用p型ゲート電極112Aに比べてそれぞれゲート幅方向の幅が小さく形成されている。
以下に、本発明の第2の実施形態に係る半導体装置の製造方法について、図4(a) 〜(c) 並びに図5(a) 及び(b) を参照しながら説明する。図4(a) 〜(c) 並びに図5(a) 及び(b) は、本発明の第2の実施形態に係る半導体装置の製造方法について示すゲート幅方向における要部工程断面図である。
:第1の注入ドーズ量 =8×1015 atoms/cm2
第2のN型不純物の注入条件:第2の注入エネルギー=10keV
:第2の注入ドーズ量 =8×1015 atoms/cm2
第3のP型不純物の注入条件:第3の注入エネルギー=5keV
:第3の注入ドーズ量 =3×1015 atoms/cm2
第4のP型不純物の注入条件:第4の注入エネルギー=5keV
:第4の注入ドーズ量 =3×1015 atoms/cm2
次に、図5(a) に示すように、SRAM部用ゲート電極形成膜206a及びSRAM部用n型ゲート電極形成膜208,SRAM部用p型ゲート電極形成膜211,ロジック部用n型ゲート電極形成膜209,並びにロジック部用p型ゲート電極形成膜212の各々をパターニングすることにより、SRAM部用n型ゲート電極208A,SRAM部用p型ゲート電極211A,ロジック部用n型ゲート電極209A,及びロジック部用p型ゲート電極212Aの各々を形成する。
101,201 素子分離領域
102,202 SRAM部用n型ウエル領域
103,203 ロジック部用n型ウエル領域
104,204 SRAM部用ゲート絶縁膜
105,205 ロジック部用ゲート絶縁膜
106,206 ゲート電極形成膜
107a,107b,207 レジストパターン
108,208 SRAM部用n型ゲート電極形成膜
109,209 ロジック部用n型ゲート電極形成膜
206a SRAM部用ゲート電極形成膜
110a,110b,210 レジストパターン
111,211 SRAM部用p型ゲート電極形成膜
112,212 ロジック部用p型ゲート電極形成膜
108A,108B,208A,208B SRAM部用n型ゲート電極
109A,109B,209A,209B ロジック部用n型ゲート電極
206b 不純物非注入領域
208b n型不純物注入領域
111A,111B,211A,211B SRAM部用p型ゲート電極
112A,112B,212A,212B ロジック部用p型ゲート電極
Claims (8)
- SRAM部とロジック部とを有する半導体装置であって、
SRAM部での半導体基板上における第1の素子形成領域に、第1のゲート絶縁膜を介して形成された第1のn型ゲート電極を有する第1のn型MISトランジスタと、
ロジック部での前記半導体基板上における第2の素子形成領域に、第2のゲート絶縁膜を介して形成された第2のn型ゲート電極を有する第2のn型MISトランジスタと、
前記SRAM部での前記半導体基板上における第3の素子形成領域に、第3のゲート絶縁膜を介して形成された第1のp型ゲート電極を有する第1のp型MISトランジスタとを備え、
前記半導体基板における前記第1の素子形成領域と前記第3の素子形成領域との間には第1の素子分離領域が形成されており、
前記第1のn型ゲート電極と前記第1のp型ゲート電極とは一体であり、
前記第1のn型ゲート電極における第1のn型不純物の第1の不純物濃度は、前記第2のn型ゲート電極における第2のn型不純物の第2の不純物濃度と比較して低く、
前記ロジック部での前記半導体基板上における第4の素子形成領域に、第4のゲート絶縁膜を介して形成された第2のp型ゲート電極を有する第2のp型MISトランジスタを更に備え、
前記半導体基板における前記第2の素子形成領域と前記第4の素子形成領域との間には第2の素子分離領域が形成されており、
前記第1の素子分離領域におけるゲート幅方向の幅は、前記第2の素子分離領域におけるゲート幅方向の幅に比べて小さく、
前記第2のn型ゲート電極と前記第2のp型ゲート電極とは一体であり、
前記第1のp型ゲート電極における第1のp型不純物の第3の不純物濃度と前記第2のp型ゲート電極における第2のp型不純物の第4の不純物濃度とは、同一の不純物濃度を有することを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1のn型ゲート電極と前記第1のp型ゲート電極とのpn境界は、前記第1の素子分離領域上に位置していることを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記第2のn型ゲート電極と前記第2のp型ゲート電極とのpn境界は、前記第2の素子分離領域上に位置していることを特徴とする半導体装置。 - 請求項1〜3のうちいずれか1項に記載の半導体装置において、
前記第1のp型ゲート電極におけるp型不純物の第3の不純物濃度は、前記第1の不純物濃度と比較して低いことを特徴とする半導体装置。 - 請求項1〜4のうちいずれか1項に記載の半導体装置において、
前記第1のn型ゲート電極におけるゲート幅方向の幅は、前記第2のn型ゲート電極におけるゲート幅方向の幅に比べて小さいことを特徴とする半導体装置。 - 請求項1〜5のうちいずれか1項に記載の半導体装置において、
前記第1のゲート絶縁膜と前記第2のゲート絶縁膜とは、同一の絶縁膜からなることを特徴とする半導体装置。 - 請求項1〜6のうちいずれか1項に記載の半導体装置において、
前記第1のn型ゲート電極及び前記第2のn型ゲート電極はポリシリコン電極であることを特徴とする半導体装置。 - SRAM部での半導体基板上における第1の素子形成領域及び第3の素子形成領域に第1のゲート絶縁膜及び第3のゲート絶縁膜を形成すると共に、ロジック部での前記半導体基板上における第2の素子形成領域及び第4の素子形成領域に第2のゲート絶縁膜及び第4のゲート絶縁膜を形成する工程(a)と、
前記第1のゲート絶縁膜、前記第2のゲート絶縁膜、前記第3のゲート絶縁膜及び前記第4のゲート絶縁膜上にゲート電極形成膜を形成する工程(b)と、
前記第1の素子形成領域上の前記ゲート電極形成膜に、第1のn型不純物を第1の不純物濃度で導入することにより、第1のn型ゲート電極形成膜を形成する工程(c)と、
前記第2の素子形成領域上の前記ゲート電極形成膜に、第2のn型不純物を第2の不純物濃度で導入することにより、第2のn型ゲート電極形成膜を形成する工程(d)と、
前記第3の素子形成領域上の前記ゲート電極形成膜に、第1のp型不純物を第3の不純物濃度で導入することにより、第1のp型ゲート電極形成膜を形成する工程(e)と、
前記第4の素子形成領域上の前記ゲート電極形成膜に、第2のp型不純物を第4の不純物濃度で導入することにより、第2のp型ゲート電極形成膜を形成する工程(f)と、
前記工程(c)、前記工程(d)、前記工程(e)及び前記工程(f)の後に、前記第1のn型ゲート電極形成膜及び前記第1のp型ゲート電極形成膜をパターニングすることにより、第1のn型ゲート電極と第1のp型ゲート電極とを一体に形成すると共に、前記第2のn型ゲート電極形成膜及び前記第2のp型ゲート電極形成膜をパターニングすることにより、第2のn型ゲート電極と第2のp型ゲート電極とを一体に形成する工程(g)と、
前記工程(g)の後に、熱処理により、前記第1のn型ゲート電極及び前記第1のp型ゲート電極に含まれる前記第1のn型不純物及び前記第1のp型不純物を拡散させると共に、前記第2のn型ゲート電極及び前記第2のp型ゲート電極に含まれる前記第2のn型不純物及び前記第2のp型不純物を拡散させる工程(h)と、
前記工程(a)よりも前に、前記SRAM部での前記半導体基板に前記第1の素子形成領域と前記第3の素子形成領域とを分離する第1の素子分離領域を形成すると共に、前記ロジック部での前記半導体基板に前記第2の素子形成領域と前記第4の素子形成領域とを分離する第2の素子分離領域を形成する工程(i)とを備え、
前記工程(e)と前記工程(f)とは、同一の工程で行い、前記第1のp型不純物と前記第2のp型不純物とは、同一の不純物からなり、前記第3の不純物濃度と前記第4の不純物濃度とは、同一の不純物濃度を有しており、
前記第1の不純物濃度は、前記第2の不純物濃度と比較して低いことを特徴とする半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006217341A JP5190189B2 (ja) | 2006-08-09 | 2006-08-09 | 半導体装置及びその製造方法 |
US11/808,620 US7598574B2 (en) | 2006-08-09 | 2007-06-12 | Semiconductor device including a SRAM section and a logic circuit section |
US12/539,203 US7824987B2 (en) | 2006-08-09 | 2009-08-11 | Method of manufacturing a semiconductor device including a SRAM section and a logic circuit section |
US12/886,036 US8264045B2 (en) | 2006-08-09 | 2010-09-20 | Semiconductor device including a SRAM section and a logic circuit section |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006217341A JP5190189B2 (ja) | 2006-08-09 | 2006-08-09 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008042092A JP2008042092A (ja) | 2008-02-21 |
JP5190189B2 true JP5190189B2 (ja) | 2013-04-24 |
Family
ID=39049862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006217341A Active JP5190189B2 (ja) | 2006-08-09 | 2006-08-09 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (3) | US7598574B2 (ja) |
JP (1) | JP5190189B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5190189B2 (ja) * | 2006-08-09 | 2013-04-24 | パナソニック株式会社 | 半導体装置及びその製造方法 |
US7718496B2 (en) | 2007-10-30 | 2010-05-18 | International Business Machines Corporation | Techniques for enabling multiple Vt devices using high-K metal gate stacks |
JP5857225B2 (ja) * | 2011-03-25 | 2016-02-10 | パナソニックIpマネジメント株式会社 | 半導体装置 |
JP6382025B2 (ja) * | 2014-08-22 | 2018-08-29 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP5190189B2 (ja) * | 2006-08-09 | 2013-04-24 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
2006
- 2006-08-09 JP JP2006217341A patent/JP5190189B2/ja active Active
-
2007
- 2007-06-12 US US11/808,620 patent/US7598574B2/en active Active
-
2009
- 2009-08-11 US US12/539,203 patent/US7824987B2/en active Active
-
2010
- 2010-09-20 US US12/886,036 patent/US8264045B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20090298255A1 (en) | 2009-12-03 |
US7824987B2 (en) | 2010-11-02 |
JP2008042092A (ja) | 2008-02-21 |
US8264045B2 (en) | 2012-09-11 |
US20080036010A1 (en) | 2008-02-14 |
US20110006374A1 (en) | 2011-01-13 |
US7598574B2 (en) | 2009-10-06 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100909 |
|
RD02 | Notification of acceptance of power of attorney |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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|
S111 | Request for change of ownership or part of ownership |
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|
R360 | Written notification for declining of transfer of rights |
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R360 | Written notification for declining of transfer of rights |
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R371 | Transfer withdrawn |
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R350 | Written notification of registration of transfer |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S131 | Request for trust registration of transfer of right |
Free format text: JAPANESE INTERMEDIATE CODE: R313135 |
|
SZ02 | Written request for trust registration |
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|
S131 | Request for trust registration of transfer of right |
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|
SZ02 | Written request for trust registration |
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R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S131 | Request for trust registration of transfer of right |
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S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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