JP4313986B2 - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法 Download PDFInfo
- Publication number
- JP4313986B2 JP4313986B2 JP2002163854A JP2002163854A JP4313986B2 JP 4313986 B2 JP4313986 B2 JP 4313986B2 JP 2002163854 A JP2002163854 A JP 2002163854A JP 2002163854 A JP2002163854 A JP 2002163854A JP 4313986 B2 JP4313986 B2 JP 4313986B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- cell array
- sram
- sram cell
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Description
【０００１】
【発明の属する技術分野】
本発明は、複数のスタティックランダムアクセスメモリ（ＳＲＡＭ）と、これらのＳＲＡＭにそれぞれアクセスする複数の論理回路とを搭載したＣＭＯＳ構成の半導体集積回路と、その製造方法とに関するものである。
【０００２】
【従来の技術】
携帯電話等の携帯機器用に開発された最近のシステムＬＳＩは、音声や動画データの高速処理動作が要求されるデジタル信号処理装置（Digital Signal Processor：ＤＳＰ）と、アプリケーション処理や待ち受け時のシステム制御を行う中央処理ユニット（Central Processing Unit：ＣＰＵ）とを搭載している。ＤＳＰは、送受信データのバッファメモリとして高速ＳＲＡＭを必要とする。また、ＣＰＵにはワークメモリとして使うべきＳＲＡＭが必要である。
【０００３】
従来の携帯機器用のシステムＬＳＩは、待ち受け時のリーク電流を削減するために、ＭＯＳトランジスタの閾値電圧（Ｖｔ）を比較的高くする傾向にあるが、同時に、ＤＳＰやＣＰＵの速度を維持していかなければならないため、その速度とリーク電流のトレードオフの関係で、ぎりぎりのトランジスタ設計、回路設計を行ってきた。そこで、現実には、携帯機器以外のための標準プロセスとは別に、Ｖｔをわずかに高くしたり、リーク電流のばらつきの問題を回避するためにＭＯＳトランジスタのゲート長をわずかに大きくしたりした、携帯機器用の特殊プロセスが開発されている。
【０００４】
【発明が解決しようとする課題】
しかし、携帯電話をはじめとする携帯機器がインターネットに接続され、データ処理量が急激に増大してきた。また、動画やインターネットのデータをバッファリングするメモリの容量も大きくなってきた。
【０００５】
そのため、メモリの大容量化に伴うリーク電流増大と、ＤＳＰやＣＰＵの高速動作の要求が同時に発生したため、前記したトランジスタ設計や回路設計の最適化のレベルでは、もはや解決できなくなってきた。
【０００６】
もちろん、リーク電流の削減の問題は、ＬＳＩの内蔵回路に対する電源を遮断することで解決が期待できるが、携帯機器は無線のネットワークに接続していることから待ち受け時に処理しなければならない処理も残存するので、単純に電源遮断することができない問題がある。
【０００７】
今後、種々の目的を持った多数の回路ブロックを同一チップ上に搭載する場合、その回路ブロック毎に個別に最適化した製造プロセスを採用すると、製造プロセスが複雑になることで製造コストが上昇する。
【０００８】
本発明の目的は、製造プロセスを複雑にすることなく、種々の要求性能を満たす複数の回路ブロックを同一チップ上に搭載できるようにすることにある。
【０００９】
【課題を解決するための手段】
本発明は、高速動作が要求される第１のＳＲＡＭセルアレイと、これより低速で動作する第２のＳＲＡＭセルアレイとを備えたＣＭＯＳ構成の半導体集積回路を前提とする。第１のＳＲＡＭセルアレイは、必要に応じて、例えば待ち受け時に電源が遮断される。第２のＳＲＡＭセルアレイは、データ保持のために、第１のＳＲＡＭの電源が遮断されているときにも電源供給がなされる。したがって、待ち受け時のリーク削減必要度は、第１のＳＲＡＭセルアレイでは小さく、第２のＳＲＡＭセルアレイでは大きい。そこで、本発明によれば、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのうちの少なくとも一方について、第１のＳＲＡＭセルアレイに高速化のために低ＶｔのＭＯＳトランジスタを、第２のＳＲＡＭセルアレイにリーク削減のために高ＶｔのＭＯＳトランジスタをそれぞれ採用する。そのため、まず高集積度が要求される第１及び第２のＳＲＡＭセルアレイで「逆ナローチャネル特性（チャネル幅が小さくなるほどＶｔの絶対値が小さくなる特性）」が利用できるように、第１及び第２のＳＲＡＭセルアレイの各々を構成するＭＯＳトランジスタの平均チャネル幅を、その他の回路ブロック（例えば、ＳＲＡＭ周辺回路や論理回路）の各々を構成するＭＯＳトランジスタの平均チャネル幅の半分以下に設定する。しかも、第２のＳＲＡＭセルアレイのＭＯＳトランジスタのチャネル不純物濃度を、追加イオン注入によって第１のＳＲＡＭセルアレイのＭＯＳトランジスタのチャネル不純物濃度より高く設定する。この追加イオン注入により、第２のＳＲＡＭセルアレイのＭＯＳトランジスタにおける逆ナローチャネル効果によるＶｔの絶対値の減少が補償されて、高ＶｔのＭＯＳトランジスタが得られる。なお、ここに言う「高Ｖｔ」とは、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのいずれにおいても閾値電圧の絶対値が大きいことを意味する。
【００１０】
また、上記追加イオン注入に代えてゲート酸化膜厚の調整を行うこととしてもよい。すなわち、第２のＳＲＡＭセルアレイのＭＯＳトランジスタのゲート酸化膜厚を、膜厚調整によって第１のＳＲＡＭセルアレイのＭＯＳトランジスタのゲート酸化膜厚より厚く設定する。この膜厚調整によっても、第２のＳＲＡＭセルアレイのＭＯＳトランジスタにおける逆ナローチャネル効果によるＶｔの絶対値の減少が補償されて、高ＶｔのＭＯＳトランジスタが得られる。
【００１１】
第２のＳＲＡＭセルアレイと同様に第１のＳＲＡＭセルアレイより低速で動作し、かつ第２のＳＲＡＭセルアレイより大きい記憶容量を持つ第３のＳＲＡＭセルアレイを更に備える場合には、第２のＳＲＡＭセルアレイと同様に高Ｖｔのトランジスタ条件で第３のＳＲＡＭセルアレイを作って１メモリセル当たりのリーク電流を削減しても、当該第３のＳＲＡＭセルアレイの動作時に総メモリセルに流れる総リーク電流を無視できない。そこで、本発明によれば、データ保持の必要がない第３のＳＲＡＭセルアレイについては、必要に応じて電源を遮断することとする。
【００１２】
【発明の実施の形態】
図１は、本発明に係る半導体集積回路の内部構成例を示している。図１の半導体集積回路１０は、例えば携帯電話用のＣＭＯＳシステムＬＳＩである。この半導体集積回路１０は、待ち受け時に電源が遮断される第１の領域１１と、常に電源供給がなされる第２の領域１２とを持つ。第１の領域１１には、第１のＳＲＡＭセルアレイ２１と、第１の周辺回路２２と、第１の論理回路２３とが配置される。第１の周辺回路２２は、第１のＳＲＡＭセルアレイ２１へのアクセスを仲介するための回路であって、アドレスデコーダ、センスアンプ等を含み、第１のＳＲＡＭセルアレイ２１とともに第１のＳＲＡＭを構成する。第１の論理回路２３は、音声や動画データの高速ベースバンド処理を司るＤＳＰであって、送受信データのバッファメモリである第１のＳＲＡＭにアクセスする。第２の領域１２には、第２のＳＲＡＭセルアレイ２４と、第２の周辺回路２５と、第２の論理回路２６とが配置される。第２の周辺回路２５は、第２のＳＲＡＭセルアレイ２４へのアクセスを仲介するための回路であって、アドレスデコーダ、センスアンプ等を含み、第２のＳＲＡＭセルアレイ２４とともに第２のＳＲＡＭを構成する。第２の論理回路２６は、アプリケーション処理や待ち受け時のシステム制御を行うＣＰＵであって、ワークメモリである第２のＳＲＡＭにアクセスする。第１の領域１１には更に、第３のＳＲＡＭセルアレイ２７と、第３の周辺回路２８と、第３の論理回路２９とが配置される。第３の周辺回路２８は、第３のＳＲＡＭセルアレイ２７へのアクセスを仲介するための回路であって、アドレスデコーダ、センスアンプ等を含み、第３のＳＲＡＭセルアレイ２７とともに第３のＳＲＡＭを構成する。第３の論理回路２９は、動画データの圧縮・伸張処理を司る画像処理ユニット（Image Processing Unit：ＩＰＵ）であって、画像フレームのバッファメモリである第３のＳＲＡＭにアクセスするようになっている。
【００１３】
図２（ａ）は図１中の第１、第２及び第３のＳＲＡＭセルアレイ２１，２４，２７の部分回路構成を、図２（ｂ）は図１中の第１、第２及び第３の周辺回路２２，２５，２８の部分構成を、図２（ｃ）は図１中の第１、第２及び第３の論理回路２３，２６，２９の部分回路構成をそれぞれ示している。図２（ａ）は６トランジスタ構成の単一メモリセルを表しており、ＢＬ及び／ＢＬは各々ビット線、ＷＬはワード線、ＭＮ０及びＭＮ１は各々ドライブトランジスタの機能を持つＮチャネルＭＯＳトランジスタ、ＭＮ２及びＭＮ３は各々アクセストランジスタの機能を持つＮチャネルＭＯＳトランジスタ、ＭＰ０及びＭＰ１は各々負荷トランジスタの機能を持つＰチャネルＭＯＳトランジスタ、Ｖｃｃは電源、Ｖｓｓは接地である。図２（ｂ）はＣＭＯＳアドレスデコーダを表しており、Ａi-1、Ａi、Ａi+1は各々アドレスビットである。図２（ｃ）は単一のＣＭＯＳフリップフロップを表しており、Ｄｉｎは入力データ、Ｄｏｕｔは出力データ、ＣＬＫはクロックである。
【００１４】
図３は、図１中の第１、第２及び第３のＳＲＡＭの各々の要求特性を示している。第１のＳＲＡＭセルアレイ２１と第１の周辺回路２２とで構成される第１のＳＲＡＭは、２５０ＭＨｚの周波数で動作する高速ＳＲＡＭであって、１００Ｋビットの記憶容量を持つ。待ち受け時に電源が遮断される当該第１のＳＲＡＭでは、動作時、待ち受け時ともにリーク削減必要度は小さい。第２のＳＲＡＭセルアレイ２４と第２の周辺回路２５とで構成される第２のＳＲＡＭは、１００ＭＨｚの周波数で動作する中速ＳＲＡＭであって、１００Ｋビットの記憶容量を持つ。データ保持の必要がある当該第２のＳＲＡＭでは、動作時のリーク削減必要度は小さいものの、常に電源供給がなされるため待ち受け時のリーク削減必要度は大きい。第３のＳＲＡＭセルアレイ２７と第３の周辺回路２８とで構成される第３のＳＲＡＭは、３３ＭＨｚの周波数で動作する低速ＳＲＡＭであって、５００Ｋビットを超える記憶容量を持つ。待ち受け時に電源が遮断される当該第３のＳＲＡＭでは、待ち受け時のリーク削減必要度は小さいものの、記憶容量が大きいため動作時のリーク削減必要度は大きい。
【００１５】
図４は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第１の例を示している。図４によれば、高集積度が要求される第１〜第３のＳＲＡＭセルアレイ２１，２４，２７の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅は、逆ナローチャネル特性が利用できるように、その他の回路ブロック２２，２３，２５，２６，２８，２９の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅（例えば０．６μｍより大）の半分以下に、例えば０．２５μｍに設定される。しかも、第２及び第３のＳＲＡＭセルアレイ２４，２７のＮチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ３）は、追加イオン注入により、その他の回路ブロック２１，２２，２３，２５，２６，２８，２９の各々のＮチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ１）より高く設定される。また、第２及び第３のＳＲＡＭセルアレイ２４，２７のＰチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ４）は、追加イオン注入により、その他の回路ブロック２１，２２，２３，２５，２６，２８，２９の各々のＰチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ２）より高く設定される。その結果、第１のＳＲＡＭセルアレイ２１のＮチャネルＭＯＳトランジスタはその他の回路ブロック２２〜２９の各々のＮチャネルＭＯＳトランジスタより低いＶｔを持ち、第１のＳＲＡＭセルアレイ２１のＰチャネルＭＯＳトランジスタはその他の回路ブロック２２〜２９の各々のＰチャネルＭＯＳトランジスタより低い（絶対値が小さい）Ｖｔを持つこととなる。低ＶｔのＭＯＳトランジスタで構成された第１のＳＲＡＭセルアレイ２１は高速動作が可能であり、高ＶｔのＭＯＳトランジスタで構成された第２及び第３のＳＲＡＭセルアレイ２４，２７ではリーク削減が達成される。なお、第２の周辺回路２５をなすアドレスデコーダやセンスアンプは、支障がない限り待ち受け時に電源を遮断することとしてもよい。ただし、第２の論理回路（ＣＰＵ）２６はフリップフロップを含むので、その記憶データを消失させないために、第２のＳＲＡＭセルアレイ２４と同様に電源遮断無とする。
【００１６】
なお、追加イオン注入の対象を、図２（ａ）中のドライブトランジスタＭＮ０，ＭＮ１及び負荷トランジスタＭＰ０，ＭＰ１に限定してもよい。つまり、第２及び第３のＳＲＡＭセルアレイ２４，２７中のドライブトランジスタＭＮ０，ＭＮ１及び負荷トランジスタＭＰ０，ＭＰ１のみのチャネル不純物濃度を選択的に高く設定するのである。アクセストランジスタＭＮ０，ＭＮ１は、接地Ｖｓｓの電位を制御したり、ワード線ＷＬの電位を負に制御したりすることで、そのリーク電流を抑制することができる。
【００１７】
図５は、図４のトランジスタ諸特性に対応したイオン注入工程のフローチャートを示している。図５の前工程として、前記のとおり、第１〜第３のＳＲＡＭセルアレイ２１，２４，２７の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅を、その他の回路ブロック２２，２３，２５，２６，２８，２９の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅の半分以下に設定する。そして、図５の工程Ｓ１では、全回路ブロック２１〜２９について、ＮチャネルＭＯＳトランジスタのチャネル領域にイオン注入を施すことにより、均一なチャネル不純物濃度ｎ１を実現する。工程Ｓ２では、全回路ブロック２１〜２９について、ＰチャネルＭＯＳトランジスタのチャネル領域にイオン注入を施すことにより、均一なチャネル不純物濃度ｎ２を実現する。工程Ｓ３では、特定の回路ブロック２４，２７のみについて、ＮチャネルＭＯＳトランジスタのチャネル領域に追加イオン注入を施すことにより、ｎ１より高いチャネル不純物濃度ｎ３を実現する。工程Ｓ４では、特定の回路ブロック２４，２７のみについて、ＰチャネルＭＯＳトランジスタのチャネル領域に追加イオン注入を施すことにより、ｎ２より高いチャネル不純物濃度ｎ４を実現するのである。
【００１８】
図６は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第２の例を示している。図６によれば、図４の例と違って第２及び第３のＳＲＡＭセルアレイ２４，２７のＰチャネルＭＯＳトランジスタが追加イオン注入の対象から外される。つまり、全回路ブロック２１〜２９のＰチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ２）が均一である。逆ナローチャネルの効果はＮチャネルＭＯＳトランジスタの方がＰチャネルＭＯＳトランジスタより大きいので、ＮチャネルＭＯＳトランジスタのみＶｔを上昇させるための追加イオン注入を行うこととするのである。これにより、図５中の工程Ｓ４の実施を省略できるので、イオン注入の工程数が減る効果がある。
【００１９】
図７は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第３の例を示している。図７によれば、図４の例と違って回路ブロック２４〜２９の全てが追加イオン注入の対象となる。つまり、第２及び第３のＳＲＡＭセルアレイ２４，２７、第２及び第３の周辺回路２５，２８並びに第２及び第３の論理回路２６，２９の各々のＮチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ３）は、追加イオン注入により、その他の回路ブロック２１，２２，２３の各々のＮチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ１）より高く設定される。また、第２及び第３のＳＲＡＭセルアレイ２４，２７、第２及び第３の周辺回路２５，２８並びに第２及び第３の論理回路２６，２９の各々のＰチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ４）は、追加イオン注入により、その他の回路ブロック２１，２２，２３の各々のＰチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ２）より高く設定される。その結果、第２及び第３のＳＲＡＭセルアレイ２４，２７、第２及び第３の周辺回路２５，２８並びに第２及び第３の論理回路２６，２９の各々が高ＶｔのＭＯＳトランジスタで構成され、リーク削減が達成される。
【００２０】
図８は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第４の例を示している。図８によれば、図７の例と違って第２及び第３のＳＲＡＭセルアレイ２４，２７、第２及び第３の周辺回路２５，２８並びに第２及び第３の論理回路２６，２９の各々のＰチャネルＭＯＳトランジスタが追加イオン注入の対象から外される。つまり、全回路ブロック２１〜２９のＰチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ２）が均一である。図６の例と同様に、イオン注入の工程数が減る効果がある。
【００２１】
図９は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第５の例を示している。図９によれば、図７の例と違って回路ブロック２４，２５，２７，２８のみが追加イオン注入の対象となる。つまり、第２及び第３のＳＲＡＭセルアレイ２４，２７並びに第２及び第３の周辺回路２５，２８の各々のＮチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ３）は、追加イオン注入により、その他の回路ブロック２１，２２，２３，２６，２９の各々のＮチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ１）より高く設定される。また、第２及び第３のＳＲＡＭセルアレイ２４，２７並びに第２及び第３の周辺回路２５，２８の各々のＰチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ４）は、追加イオン注入により、その他の回路ブロック２１，２２，２３，２６，２９の各々のＰチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ２）より高く設定される。その結果、第２及び第３のＳＲＡＭセルアレイ２４，２７並びに第２及び第３の周辺回路２５，２８の各々が高ＶｔのＭＯＳトランジスタで構成され、リーク削減が達成される。なお、図９の例でもＰチャネルＭＯＳトランジスタを追加イオン注入の対象から外すことができる。
【００２２】
図１０は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第６の例を示している。図１０によれば、高集積度が要求される第１〜第３のＳＲＡＭセルアレイ２１，２４，２７の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅は、逆ナローチャネル特性が利用できるように、その他の回路ブロック２２，２３，２５，２６，２８，２９の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅（例えば０．６μｍより大）の半分以下に、例えば０．２５μｍに設定される。しかも、第２及び第３のＳＲＡＭセルアレイ２４，２７のＮチャネルＭＯＳトランジスタのゲート酸化膜厚は、膜厚調整により、その他の回路ブロック２１，２２，２３，２５，２６，２８，２９の各々のＮチャネルＭＯＳトランジスタのゲート酸化膜厚より厚く設定される。また、第２及び第３のＳＲＡＭセルアレイ２４，２７のＰチャネルＭＯＳトランジスタのゲート酸化膜厚は、膜厚調整により、その他の回路ブロック２１，２２，２３，２５，２６，２８，２９の各々のＰチャネルＭＯＳトランジスタのゲート酸化膜厚より厚く設定される。その結果、第１のＳＲＡＭセルアレイ２１のＮチャネルＭＯＳトランジスタはその他の回路ブロック２２〜２９の各々のＮチャネルＭＯＳトランジスタより低いＶｔを持ち、第１のＳＲＡＭセルアレイ２１のＰチャネルＭＯＳトランジスタはその他の回路ブロック２２〜２９の各々のＰチャネルＭＯＳトランジスタより低い（絶対値が小さい）Ｖｔを持つこととなる。低ＶｔのＭＯＳトランジスタで構成された第１のＳＲＡＭセルアレイ２１は高速動作が可能であり、高ＶｔのＭＯＳトランジスタで構成された第２及び第３のＳＲＡＭセルアレイ２４，２７ではリーク削減が達成される。なお、第２の周辺回路２５をなすアドレスデコーダやセンスアンプは、支障がない限り待ち受け時に電源を遮断することとしてもよい。ただし、第２の論理回路（ＣＰＵ）２６はフリップフロップを含むので、その記憶データを消失させないために、第２のＳＲＡＭセルアレイ２４と同様に電源遮断無とする。
【００２３】
なお、膜厚増加の対象を、図２（ａ）中のドライブトランジスタＭＮ０，ＭＮ１及び負荷トランジスタＭＰ０，ＭＰ１に限定してもよい。つまり、第２及び第３のＳＲＡＭセルアレイ２４，２７中のドライブトランジスタＭＮ０，ＭＮ１及び負荷トランジスタＭＰ０，ＭＰ１のみのゲート酸化膜厚を選択的に厚く設定するのである。アクセストランジスタＭＮ０，ＭＮ１は、接地Ｖｓｓの電位を制御したり、ワード線ＷＬの電位を負に制御したりすることで、そのリーク電流を抑制することができる。
【００２４】
図１１は、図１０のトランジスタ諸特性に対応したゲート酸化膜形成工程のフローチャートを示している。図１１の前工程として、前記のとおり、第１〜第３のＳＲＡＭセルアレイ２１，２４，２７の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅を、その他の回路ブロック２２，２３，２５，２６，２８，２９の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅の半分以下に設定する。そして、図１１の工程Ｓ１１では、全回路ブロック２１〜２９について、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタのゲート酸化膜を薄く形成する。工程Ｓ１２では、特定の回路ブロック２４，２７のみについて、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタのゲート酸化膜を増加させる膜厚調整を施すことにより、厚いゲート酸化膜を実現するのである。
【００２５】
図１２は、図１０のトランジスタ諸特性に対応したゲート酸化膜形成工程の他のフローチャートを示している。図１２の前工程として、前記のとおり、第１〜第３のＳＲＡＭセルアレイ２１，２４，２７の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅を、その他の回路ブロック２２，２３，２５，２６，２８，２９の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅の半分以下に設定する。そして、図１２の工程Ｓ２１では、全回路ブロック２１〜２９について、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタのゲート酸化膜を厚く形成する。工程Ｓ２２では、特定の回路ブロック２４，２７以外について、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタのゲート酸化膜を減少させる膜厚調整を施すことにより、薄いゲート酸化膜を実現するのである。
【００２６】
図１３は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第７の例を示している。図１３によれば、図１０の例と違って第２及び第３のＳＲＡＭセルアレイ２４，２７のＰチャネルＭＯＳトランジスタが膜厚調整の対象から外される。つまり、全回路ブロック２１〜２９のＰチャネルＭＯＳトランジスタのゲート酸化膜厚が均一である。逆ナローチャネルの効果はＮチャネルＭＯＳトランジスタの方がＰチャネルＭＯＳトランジスタより大きいので、ＮチャネルＭＯＳトランジスタのみＶｔを上昇させるための膜厚調整を行うこととするのである。
【００２７】
図１４は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第８の例を示している。図１４によれば、図１０の例と違って回路ブロック２４〜２９の全てが膜厚調整の対象となる。つまり、第２及び第３のＳＲＡＭセルアレイ２４，２７、第２及び第３の周辺回路２５，２８並びに第２及び第３の論理回路２６，２９の各々のＮチャネルＭＯＳトランジスタのゲート酸化膜厚は、膜厚調整により、その他の回路ブロック２１，２２，２３の各々のＮチャネルＭＯＳトランジスタのゲート酸化膜厚より厚く設定される。また、第２及び第３のＳＲＡＭセルアレイ２４，２７、第２及び第３の周辺回路２５，２８並びに第２及び第３の論理回路２６，２９の各々のＰチャネルＭＯＳトランジスタのゲート酸化膜厚は、膜厚調整により、その他の回路ブロック２１，２２，２３の各々のＰチャネルＭＯＳトランジスタのゲート酸化膜厚より厚く設定される。その結果、第２及び第３のＳＲＡＭセルアレイ２４，２７、第２及び第３の周辺回路２５，２８並びに第２及び第３の論理回路２６，２９の各々が高ＶｔのＭＯＳトランジスタで構成され、リーク削減が達成される。なお、第１のＳＲＡＭセルアレイ２１、第１の周辺回路２２及び第１の論理回路２３の各々の電源は待ち受け時に遮断されるので、ゲート酸化膜が薄膜であることに伴うリーク増加が問題になることはない。
【００２８】
図１５は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第９の例を示している。図１５によれば、図１４の例と違って第２及び第３のＳＲＡＭセルアレイ２４，２７、第２及び第３の周辺回路２５，２８並びに第２及び第３の論理回路２６，２９の各々のＰチャネルＭＯＳトランジスタが膜厚調整の対象から外される。つまり、全回路ブロック２１〜２９のＰチャネルＭＯＳトランジスタのゲート酸化膜厚が均一である。
【００２９】
図１６は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第１０の例を示している。図１６によれば、図１４の例と違って回路ブロック２４，２５，２７，２８のみが膜厚調整の対象となる。つまり、第２及び第３のＳＲＡＭセルアレイ２４，２７並びに第２及び第３の周辺回路２５，２８の各々のＮチャネルＭＯＳトランジスタのゲート酸化膜厚は、膜厚調整により、その他の回路ブロック２１，２２，２３，２６，２９の各々のＮチャネルＭＯＳトランジスタのゲート酸化膜厚より厚く設定される。また、第２及び第３のＳＲＡＭセルアレイ２４，２７並びに第２及び第３の周辺回路２５，２８の各々のＰチャネルＭＯＳトランジスタのゲート酸化膜厚は、膜厚調整により、その他の回路ブロック２１，２２，２３，２６，２９の各々のＰチャネルＭＯＳトランジスタのゲート酸化膜厚より厚く設定される。その結果、第２及び第３のＳＲＡＭセルアレイ２４，２７並びに第２及び第３の周辺回路２５，２８の各々が高ＶｔのＭＯＳトランジスタで構成され、リーク削減が達成される。なお、図１６の例でもＰチャネルＭＯＳトランジスタを膜厚調整の対象から外すことができる。
【００３０】
ここで、上記逆ナローチャネル特性及び追加イオン注入について、具体的かつ詳細に説明する。
【００３１】
図１７は、ＮチャネルＭＯＳトランジスタのチャネル幅Ｗをパラメータとしたチャネル不純物濃度と閾値電圧Ｖｔとの関係を示している。チャネル幅Ｗが一定であるとき、Ｖｔはチャネル不純物濃度の２乗に略比例する。しかも、Ｗ＝０．２５μｍの場合の比例係数は、Ｗ＞０．６０μｍの場合より小さい。
【００３２】
図１８は、ＮチャネルＭＯＳトランジスタのチャネル不純物濃度をパラメータとしたチャネル幅Ｗと閾値電圧Ｖｔとの関係を示している。図１８中の黒丸は、図４に示したトランジスタ諸特性に対応している。チャネル不純物濃度がｎ１で一定であるとき、チャネル幅Ｗが小さくなるほどＶｔが低くなる逆ナローチャネル特性を示す。したがって、第１のＳＲＡＭセルアレイ２１のＮチャネルＭＯＳトランジスタは、回路ブロック２２，２３，２５，２６，２８，２９の各々のＮチャネルＭＯＳトランジスタより低いＶｔを持つ。つまり、チャネル不純物濃度が同じでもチャネル幅Ｗを変えることによりＶｔの大きさを制御できるのである。第２及び第３のＳＲＡＭセルアレイ２４，２７のＮチャネルＭＯＳトランジスタは、追加イオン注入によりチャネル不純物濃度がｎ３に引き上げられることで、回路ブロック２２，２３，２５，２６，２８，２９の各々のＮチャネルＭＯＳトランジスタと同程度の大きさのＶｔを持つ。この結果、第１のＳＲＡＭセルアレイ２１のＮチャネルＭＯＳトランジスタが最も低いＶｔを持つこととなる。
【００３３】
図１９は、ＮチャネルＭＯＳトランジスタのチャネル不純物濃度をパラメータとしたチャネル幅Ｗと単位長さ当たりのドレイン電流Ｉｄｓとの関係を示している。セル電流に直接影響するＩｄｓは、図１９に示すとおり第１のＳＲＡＭセルアレイ２１のＮチャネルＭＯＳトランジスタが最大値を示す。つまり、回路ブロック２２，２３，２５，２６，２８，２９と同じ製造プロセスで、最も高い駆動能力を持つＮチャネルＭＯＳトランジスタを第１のＳＲＡＭセルアレイ２１に実現することができる。
【００３４】
なお、ゲート酸化膜厚を変えることによっても閾値電圧Ｖｔの大きさを制御できる。つまり、ゲート酸化膜の厚みを厚くすればＶｔを上昇させることができて、リーク削減が達成される。
【００３５】
ＭＯＳトランジスタのゲート幅の選定にあたっては、以下に述べる点に注意が必要である。
【００３６】
図２０は、図１の半導体集積回路１０におけるＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの断面図である。図２０において、左側がＮチャネルＭＯＳトランジスタの領域を、右側がＰチャネルＭＯＳトランジスタの領域をそれぞれ示している。図２１は、図２０中のＮチャネルＭＯＳトランジスタのゲート幅方向の断面図である。両図において、３０はＰ型半導体基板、３１はＮウェル、３２は分離領域、４１及び５１はゲート酸化膜、４２及び５２はゲート電極、４３及び５３はソース電極、４４及び５４はドレイン電極である。図２０に示すように、チャネル幅がかなり小さくなると、実効チャネル幅Ｗeffがマスク幅Ｗmaskより小さくなる。
【００３７】
図２２は、チャネル幅がかなり小さい場合のＮチャネルＭＯＳトランジスタのチャネル不純物濃度をパラメータとした実効チャネル幅Ｗeffと単位長さ当たりのドレイン電流Ｉｄｓとの関係を示している。図１９と図２２とを比較して判るように、ＷeffがＷmaskより小さくなるとＩｄｓが減少する。この減少分を小さくしないと、せっかく逆ナローチャネル特性で第１のＳＲＡＭセルアレイ２１のＮチャネルＭＯＳトランジスタのＶｔが下がっても、Ｉｄｓがむしろ減少するのである。
【００３８】
Ｗmaskが小さくなると、図２１に示したＮチャネルＭＯＳトランジスタと分離領域３２との境界部のトランジスタ特性の影響が大きくなる。分離領域３２との境界部に形成されるトランジスタのＶｔが低ければ、その影響で全体のＶｔが低くなる。このような分離領域３２のトランジスタ特性は、当該分離領域３２を形成する際の側壁注入や、電界分布に影響する分離領域３２の形状に依存し、特にゲート電極４２の直下に位置する分離領域３２の境界部の電界分布に影響することで、Ｖｔに影響する。よって、分離領域３２の形状や、その側壁への注入、分離領域３２に埋め込まれた酸化膜のゲート電極４２の直下での形状を制御することで、図１８の逆ナローチャネル特性を示すように不純物濃度分布を決定する必要がある。
【００３９】
最後に、第１、第２及び第３のＳＲＡＭセルアレイ２１，２４，２７のレイアウトについて説明する。第１のＳＲＡＭセルアレイ２１には、１メモリセル当たりのビット線の長さが１メモリセル当たりのワード線より短くなる横型メモリセル構造を採用する。一方、第２及び第３のＳＲＡＭセルアレイ２４，２７には、それぞれ１メモリセル当たりのビット線の長さが１メモリセル当たりのワード線より長くなる縦型メモリセル構造を採用する。
【００４０】
図２３は、第１のＳＲＡＭセルアレイ２１の横型メモリセルを示している。図２３において、ＢＬ及び／ＢＬは各々ビット線、ＷＬはワード線、ＭＮ０及びＭＮ１は各々ドライブトランジスタの機能を持つＮチャネルＭＯＳトランジスタ、ＭＮ２及びＭＮ３は各々アクセストランジスタの機能を持つＮチャネルＭＯＳトランジスタ、ＭＰ０及びＭＰ１は各々負荷トランジスタの機能を持つＰチャネルＭＯＳトランジスタ、ＮＷはＮウェル、ＢＣはビット線コンタクト、ＳＨ０及びＳＨ１は各々シェアドコンタクトである。ＮウェルＮＷの中に２個のＰチャネルＭＯＳトランジスタＭＰ０及びＭＰ１が、ＮウェルＮＷの左側の領域に２個のＮチャネルＭＯＳトランジスタＭＮ０及びＭＮ２が、ＮウェルＮＷの右側の領域に他の２個のＮチャネルＭＯＳトランジスタＭＮ１及びＭＮ３がそれぞれ配置されている。
【００４１】
図２４は、図１中の第２及び第３のＳＲＡＭセルアレイ２４，２７の縦型メモリセルを示している。図２４において、ＢＬ及び／ＢＬは各々ビット線、ＷＬはワード線、ＭＮ０及びＭＮ１は各々ドライブトランジスタの機能を持つＮチャネルＭＯＳトランジスタ、ＭＮ２及びＭＮ３は各々アクセストランジスタの機能を持つＮチャネルＭＯＳトランジスタ、ＭＰ０及びＭＰ１は各々負荷トランジスタの機能を持つＰチャネルＭＯＳトランジスタ、ＮＷはＮウェル、ＢＣはビット線コンタクトである。ＮウェルＮＷの中に２個のＰチャネルＭＯＳトランジスタＭＰ０及びＭＰ１が、ＮウェルＮＷの下側の領域に４個のＮチャネルＭＯＳトランジスタＭＮ０〜ＭＮ３がそれぞれ配置されている。
【００４２】
図２５（ａ）は図２３の横型メモリセルのビット配線を、図２５（ｂ）は図２４の縦型メモリセルのビット配線をそれぞれ示している。図２５（ａ）に示す横型メモリセルでは、図２５（ｂ）に示す縦型メモリセルに比べてドライブトランジスタＭＮ０及びＭＮ１のチャネル幅を小さくできる。その理由は２つある。１つは、横型メモリセルの方が１メモリセル当たりのビット線容量が小さいからである。ビット線容量が小さい理由は、１メモリセル当たりのビット線自体が短く、かつ隣接配線間の距離が大きいからである。もう１つの理由は、横型メモリセルの方がビット線対間の電位差が大きくなりやすいからである。それは、ビット線間に電源線などのシールド線がレイアウトされるため、隣接ビット線間のカップリングによるデータの消失が少ないからである。以上の理由で、横型メモリセルによれば、ビット線を放電するために大きなセル電流が必要でなく、セル電流を決めるドライブトランジスタＭＮ０及びＭＮ１のチャネル幅を小さくできる。
【００４３】
図２６は、図２３の横型メモリセルと図２４の縦型メモリセルとの各々におけるアクセス時間とＭＯＳトランジスタに必要なチャネル幅との関係を示す図である。図２６によれば、横型メモリセルの方が、縦型メモリセルよりも同じアクセス時間を実現するときのチャネル幅を小さくでき、低Ｖｔを実現しやすい。したがって、リーク電流を許容でき高速化を優先する第１のＳＲＡＭセルアレイ２１では横型メモリセルの方が都合がよく、リーク電流を抑制しなければならない第２及び第３のＳＲＡＭセルアレイ２４，２７では縦型メモリセルの方が都合がよい。
【００４４】
【発明の効果】
以上説明してきたとおり、本発明によれば、ＭＯＳトランジスタの逆ナローチャネル特性を利用し、チャネル不純物濃度を調整するための追加イオン注入又はゲート酸化膜厚の調整を採用し、かつ回路ブロック毎の動作速度、電源遮断の有無に応じて低ＶｔのＭＯＳトランジスタと高ＶｔのＭＯＳトランジスタとを使い分けることとしたので、製造プロセスを複雑にすることなく、種々の要求性能を満たす複数の回路ブロックを同一チップ上に搭載できる効果が得られる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の内部構成例を示すブロック図である。
【図２】（ａ）は図１中の第１、第２及び第３のＳＲＡＭセルアレイの部分回路構成を、（ｂ）は図１中の第１、第２及び第３の周辺回路の部分構成を、（ｃ）は図１中の第１、第２及び第３の論理回路の部分回路構成をそれぞれ示す回路図である。
【図３】図１中の第１、第２及び第３のＳＲＡＭの各々の要求特性を示す図である。
【図４】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第１の例を示す図である。
【図５】図４のトランジスタ諸特性に対応したイオン注入工程のフローチャート図である。
【図６】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第２の例を示す図である。
【図７】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第３の例を示す図である。
【図８】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第４の例を示す図である。
【図９】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第５の例を示す図である。
【図１０】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第６の例を示す図である。
【図１１】図１０のトランジスタ諸特性に対応したゲート酸化膜形成工程のフローチャート図である。
【図１２】図１０のトランジスタ諸特性に対応したゲート酸化膜形成工程の他のフローチャート図である。
【図１３】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第７の例を示す図である。
【図１４】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第８の例を示す図である。
【図１５】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第９の例を示す図である。
【図１６】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第１０の例を示す図である。
【図１７】ＮチャネルＭＯＳトランジスタのチャネル幅をパラメータとしてチャネル不純物濃度と閾値電圧との関係を示す図である。
【図１８】ＮチャネルＭＯＳトランジスタのチャネル不純物濃度をパラメータとしてチャネル幅と閾値電圧との関係を示す図である。
【図１９】ＮチャネルＭＯＳトランジスタのチャネル不純物濃度をパラメータとしてチャネル幅と単位長さ当たりのドレイン電流との関係を示す図である。
【図２０】図１の半導体集積回路におけるＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの断面図である。
【図２１】図２０中のＮチャネルＭＯＳトランジスタのゲート幅方向の断面図である。
【図２２】チャネル幅がかなり小さい場合のＮチャネルＭＯＳトランジスタのチャネル不純物濃度をパラメータとして実効チャネル幅と単位長さ当たりのドレイン電流との関係を示す図である。
【図２３】図１中の第１のＳＲＡＭセルアレイのレイアウトの一例を示す平面図である。
【図２４】図１中の第２及び第３のＳＲＡＭセルアレイのレイアウトの一例を示す平面図である。
【図２５】（ａ）は図２３の横型メモリセルのビット配線を、（ｂ）は図２４の縦型メモリセルのビット配線をそれぞれ示す概念図である。
【図２６】図２３の横型メモリセルと図２４の縦型メモリセルとの各々におけるアクセス時間とＭＯＳトランジスタに必要なチャネル幅との関係を示す図である。
【符号の説明】
１０ 半導体集積回路（システムＬＳＩ）
１１ 第１の領域（電源遮断有）
１２ 第２の領域（電源遮断無）
２１ 第１のＳＲＡＭセルアレイ
２２ 第１の周辺回路
２３ 第１の論理回路（Digital Signal Processor：ＤＳＰ）
２４ 第２のＳＲＡＭセルアレイ
２５ 第２の周辺回路
２６ 第２の論理回路（Central Processing Unit：ＣＰＵ）
２７ 第３のＳＲＡＭセルアレイ
２８ 第３の周辺回路
２９ 第３の論理回路（Image Processing Unit：ＩＰＵ）
３０ Ｐ型半導体基板
３１ Ｎウェル
３２ 分離領域
４１，５１ ゲート酸化膜
４２，５２ ゲート電極
４３，５３ ソース電極
４４，５４ ドレイン電極
ＢＣ ビット線コンタクト
ＢＬ，／ＢＬ ビット線
ＭＮ０，ＭＮ１ ドライブトランジスタ
ＭＮ２，ＭＮ３ アクセストランジスタ
ＭＰ０，ＭＰ１ 負荷トランジスタ
ＮＷ Ｎウェル
ＳＨ０，ＳＨ１ シェアドコンタクト
ＷＬ ワード線
【発明の属する技術分野】
本発明は、複数のスタティックランダムアクセスメモリ（ＳＲＡＭ）と、これらのＳＲＡＭにそれぞれアクセスする複数の論理回路とを搭載したＣＭＯＳ構成の半導体集積回路と、その製造方法とに関するものである。
【０００２】
【従来の技術】
携帯電話等の携帯機器用に開発された最近のシステムＬＳＩは、音声や動画データの高速処理動作が要求されるデジタル信号処理装置（Digital Signal Processor：ＤＳＰ）と、アプリケーション処理や待ち受け時のシステム制御を行う中央処理ユニット（Central Processing Unit：ＣＰＵ）とを搭載している。ＤＳＰは、送受信データのバッファメモリとして高速ＳＲＡＭを必要とする。また、ＣＰＵにはワークメモリとして使うべきＳＲＡＭが必要である。
【０００３】
従来の携帯機器用のシステムＬＳＩは、待ち受け時のリーク電流を削減するために、ＭＯＳトランジスタの閾値電圧（Ｖｔ）を比較的高くする傾向にあるが、同時に、ＤＳＰやＣＰＵの速度を維持していかなければならないため、その速度とリーク電流のトレードオフの関係で、ぎりぎりのトランジスタ設計、回路設計を行ってきた。そこで、現実には、携帯機器以外のための標準プロセスとは別に、Ｖｔをわずかに高くしたり、リーク電流のばらつきの問題を回避するためにＭＯＳトランジスタのゲート長をわずかに大きくしたりした、携帯機器用の特殊プロセスが開発されている。
【０００４】
【発明が解決しようとする課題】
しかし、携帯電話をはじめとする携帯機器がインターネットに接続され、データ処理量が急激に増大してきた。また、動画やインターネットのデータをバッファリングするメモリの容量も大きくなってきた。
【０００５】
そのため、メモリの大容量化に伴うリーク電流増大と、ＤＳＰやＣＰＵの高速動作の要求が同時に発生したため、前記したトランジスタ設計や回路設計の最適化のレベルでは、もはや解決できなくなってきた。
【０００６】
もちろん、リーク電流の削減の問題は、ＬＳＩの内蔵回路に対する電源を遮断することで解決が期待できるが、携帯機器は無線のネットワークに接続していることから待ち受け時に処理しなければならない処理も残存するので、単純に電源遮断することができない問題がある。
【０００７】
今後、種々の目的を持った多数の回路ブロックを同一チップ上に搭載する場合、その回路ブロック毎に個別に最適化した製造プロセスを採用すると、製造プロセスが複雑になることで製造コストが上昇する。
【０００８】
本発明の目的は、製造プロセスを複雑にすることなく、種々の要求性能を満たす複数の回路ブロックを同一チップ上に搭載できるようにすることにある。
【０００９】
【課題を解決するための手段】
本発明は、高速動作が要求される第１のＳＲＡＭセルアレイと、これより低速で動作する第２のＳＲＡＭセルアレイとを備えたＣＭＯＳ構成の半導体集積回路を前提とする。第１のＳＲＡＭセルアレイは、必要に応じて、例えば待ち受け時に電源が遮断される。第２のＳＲＡＭセルアレイは、データ保持のために、第１のＳＲＡＭの電源が遮断されているときにも電源供給がなされる。したがって、待ち受け時のリーク削減必要度は、第１のＳＲＡＭセルアレイでは小さく、第２のＳＲＡＭセルアレイでは大きい。そこで、本発明によれば、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのうちの少なくとも一方について、第１のＳＲＡＭセルアレイに高速化のために低ＶｔのＭＯＳトランジスタを、第２のＳＲＡＭセルアレイにリーク削減のために高ＶｔのＭＯＳトランジスタをそれぞれ採用する。そのため、まず高集積度が要求される第１及び第２のＳＲＡＭセルアレイで「逆ナローチャネル特性（チャネル幅が小さくなるほどＶｔの絶対値が小さくなる特性）」が利用できるように、第１及び第２のＳＲＡＭセルアレイの各々を構成するＭＯＳトランジスタの平均チャネル幅を、その他の回路ブロック（例えば、ＳＲＡＭ周辺回路や論理回路）の各々を構成するＭＯＳトランジスタの平均チャネル幅の半分以下に設定する。しかも、第２のＳＲＡＭセルアレイのＭＯＳトランジスタのチャネル不純物濃度を、追加イオン注入によって第１のＳＲＡＭセルアレイのＭＯＳトランジスタのチャネル不純物濃度より高く設定する。この追加イオン注入により、第２のＳＲＡＭセルアレイのＭＯＳトランジスタにおける逆ナローチャネル効果によるＶｔの絶対値の減少が補償されて、高ＶｔのＭＯＳトランジスタが得られる。なお、ここに言う「高Ｖｔ」とは、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのいずれにおいても閾値電圧の絶対値が大きいことを意味する。
【００１０】
また、上記追加イオン注入に代えてゲート酸化膜厚の調整を行うこととしてもよい。すなわち、第２のＳＲＡＭセルアレイのＭＯＳトランジスタのゲート酸化膜厚を、膜厚調整によって第１のＳＲＡＭセルアレイのＭＯＳトランジスタのゲート酸化膜厚より厚く設定する。この膜厚調整によっても、第２のＳＲＡＭセルアレイのＭＯＳトランジスタにおける逆ナローチャネル効果によるＶｔの絶対値の減少が補償されて、高ＶｔのＭＯＳトランジスタが得られる。
【００１１】
第２のＳＲＡＭセルアレイと同様に第１のＳＲＡＭセルアレイより低速で動作し、かつ第２のＳＲＡＭセルアレイより大きい記憶容量を持つ第３のＳＲＡＭセルアレイを更に備える場合には、第２のＳＲＡＭセルアレイと同様に高Ｖｔのトランジスタ条件で第３のＳＲＡＭセルアレイを作って１メモリセル当たりのリーク電流を削減しても、当該第３のＳＲＡＭセルアレイの動作時に総メモリセルに流れる総リーク電流を無視できない。そこで、本発明によれば、データ保持の必要がない第３のＳＲＡＭセルアレイについては、必要に応じて電源を遮断することとする。
【００１２】
【発明の実施の形態】
図１は、本発明に係る半導体集積回路の内部構成例を示している。図１の半導体集積回路１０は、例えば携帯電話用のＣＭＯＳシステムＬＳＩである。この半導体集積回路１０は、待ち受け時に電源が遮断される第１の領域１１と、常に電源供給がなされる第２の領域１２とを持つ。第１の領域１１には、第１のＳＲＡＭセルアレイ２１と、第１の周辺回路２２と、第１の論理回路２３とが配置される。第１の周辺回路２２は、第１のＳＲＡＭセルアレイ２１へのアクセスを仲介するための回路であって、アドレスデコーダ、センスアンプ等を含み、第１のＳＲＡＭセルアレイ２１とともに第１のＳＲＡＭを構成する。第１の論理回路２３は、音声や動画データの高速ベースバンド処理を司るＤＳＰであって、送受信データのバッファメモリである第１のＳＲＡＭにアクセスする。第２の領域１２には、第２のＳＲＡＭセルアレイ２４と、第２の周辺回路２５と、第２の論理回路２６とが配置される。第２の周辺回路２５は、第２のＳＲＡＭセルアレイ２４へのアクセスを仲介するための回路であって、アドレスデコーダ、センスアンプ等を含み、第２のＳＲＡＭセルアレイ２４とともに第２のＳＲＡＭを構成する。第２の論理回路２６は、アプリケーション処理や待ち受け時のシステム制御を行うＣＰＵであって、ワークメモリである第２のＳＲＡＭにアクセスする。第１の領域１１には更に、第３のＳＲＡＭセルアレイ２７と、第３の周辺回路２８と、第３の論理回路２９とが配置される。第３の周辺回路２８は、第３のＳＲＡＭセルアレイ２７へのアクセスを仲介するための回路であって、アドレスデコーダ、センスアンプ等を含み、第３のＳＲＡＭセルアレイ２７とともに第３のＳＲＡＭを構成する。第３の論理回路２９は、動画データの圧縮・伸張処理を司る画像処理ユニット（Image Processing Unit：ＩＰＵ）であって、画像フレームのバッファメモリである第３のＳＲＡＭにアクセスするようになっている。
【００１３】
図２（ａ）は図１中の第１、第２及び第３のＳＲＡＭセルアレイ２１，２４，２７の部分回路構成を、図２（ｂ）は図１中の第１、第２及び第３の周辺回路２２，２５，２８の部分構成を、図２（ｃ）は図１中の第１、第２及び第３の論理回路２３，２６，２９の部分回路構成をそれぞれ示している。図２（ａ）は６トランジスタ構成の単一メモリセルを表しており、ＢＬ及び／ＢＬは各々ビット線、ＷＬはワード線、ＭＮ０及びＭＮ１は各々ドライブトランジスタの機能を持つＮチャネルＭＯＳトランジスタ、ＭＮ２及びＭＮ３は各々アクセストランジスタの機能を持つＮチャネルＭＯＳトランジスタ、ＭＰ０及びＭＰ１は各々負荷トランジスタの機能を持つＰチャネルＭＯＳトランジスタ、Ｖｃｃは電源、Ｖｓｓは接地である。図２（ｂ）はＣＭＯＳアドレスデコーダを表しており、Ａi-1、Ａi、Ａi+1は各々アドレスビットである。図２（ｃ）は単一のＣＭＯＳフリップフロップを表しており、Ｄｉｎは入力データ、Ｄｏｕｔは出力データ、ＣＬＫはクロックである。
【００１４】
図３は、図１中の第１、第２及び第３のＳＲＡＭの各々の要求特性を示している。第１のＳＲＡＭセルアレイ２１と第１の周辺回路２２とで構成される第１のＳＲＡＭは、２５０ＭＨｚの周波数で動作する高速ＳＲＡＭであって、１００Ｋビットの記憶容量を持つ。待ち受け時に電源が遮断される当該第１のＳＲＡＭでは、動作時、待ち受け時ともにリーク削減必要度は小さい。第２のＳＲＡＭセルアレイ２４と第２の周辺回路２５とで構成される第２のＳＲＡＭは、１００ＭＨｚの周波数で動作する中速ＳＲＡＭであって、１００Ｋビットの記憶容量を持つ。データ保持の必要がある当該第２のＳＲＡＭでは、動作時のリーク削減必要度は小さいものの、常に電源供給がなされるため待ち受け時のリーク削減必要度は大きい。第３のＳＲＡＭセルアレイ２７と第３の周辺回路２８とで構成される第３のＳＲＡＭは、３３ＭＨｚの周波数で動作する低速ＳＲＡＭであって、５００Ｋビットを超える記憶容量を持つ。待ち受け時に電源が遮断される当該第３のＳＲＡＭでは、待ち受け時のリーク削減必要度は小さいものの、記憶容量が大きいため動作時のリーク削減必要度は大きい。
【００１５】
図４は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第１の例を示している。図４によれば、高集積度が要求される第１〜第３のＳＲＡＭセルアレイ２１，２４，２７の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅は、逆ナローチャネル特性が利用できるように、その他の回路ブロック２２，２３，２５，２６，２８，２９の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅（例えば０．６μｍより大）の半分以下に、例えば０．２５μｍに設定される。しかも、第２及び第３のＳＲＡＭセルアレイ２４，２７のＮチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ３）は、追加イオン注入により、その他の回路ブロック２１，２２，２３，２５，２６，２８，２９の各々のＮチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ１）より高く設定される。また、第２及び第３のＳＲＡＭセルアレイ２４，２７のＰチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ４）は、追加イオン注入により、その他の回路ブロック２１，２２，２３，２５，２６，２８，２９の各々のＰチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ２）より高く設定される。その結果、第１のＳＲＡＭセルアレイ２１のＮチャネルＭＯＳトランジスタはその他の回路ブロック２２〜２９の各々のＮチャネルＭＯＳトランジスタより低いＶｔを持ち、第１のＳＲＡＭセルアレイ２１のＰチャネルＭＯＳトランジスタはその他の回路ブロック２２〜２９の各々のＰチャネルＭＯＳトランジスタより低い（絶対値が小さい）Ｖｔを持つこととなる。低ＶｔのＭＯＳトランジスタで構成された第１のＳＲＡＭセルアレイ２１は高速動作が可能であり、高ＶｔのＭＯＳトランジスタで構成された第２及び第３のＳＲＡＭセルアレイ２４，２７ではリーク削減が達成される。なお、第２の周辺回路２５をなすアドレスデコーダやセンスアンプは、支障がない限り待ち受け時に電源を遮断することとしてもよい。ただし、第２の論理回路（ＣＰＵ）２６はフリップフロップを含むので、その記憶データを消失させないために、第２のＳＲＡＭセルアレイ２４と同様に電源遮断無とする。
【００１６】
なお、追加イオン注入の対象を、図２（ａ）中のドライブトランジスタＭＮ０，ＭＮ１及び負荷トランジスタＭＰ０，ＭＰ１に限定してもよい。つまり、第２及び第３のＳＲＡＭセルアレイ２４，２７中のドライブトランジスタＭＮ０，ＭＮ１及び負荷トランジスタＭＰ０，ＭＰ１のみのチャネル不純物濃度を選択的に高く設定するのである。アクセストランジスタＭＮ０，ＭＮ１は、接地Ｖｓｓの電位を制御したり、ワード線ＷＬの電位を負に制御したりすることで、そのリーク電流を抑制することができる。
【００１７】
図５は、図４のトランジスタ諸特性に対応したイオン注入工程のフローチャートを示している。図５の前工程として、前記のとおり、第１〜第３のＳＲＡＭセルアレイ２１，２４，２７の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅を、その他の回路ブロック２２，２３，２５，２６，２８，２９の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅の半分以下に設定する。そして、図５の工程Ｓ１では、全回路ブロック２１〜２９について、ＮチャネルＭＯＳトランジスタのチャネル領域にイオン注入を施すことにより、均一なチャネル不純物濃度ｎ１を実現する。工程Ｓ２では、全回路ブロック２１〜２９について、ＰチャネルＭＯＳトランジスタのチャネル領域にイオン注入を施すことにより、均一なチャネル不純物濃度ｎ２を実現する。工程Ｓ３では、特定の回路ブロック２４，２７のみについて、ＮチャネルＭＯＳトランジスタのチャネル領域に追加イオン注入を施すことにより、ｎ１より高いチャネル不純物濃度ｎ３を実現する。工程Ｓ４では、特定の回路ブロック２４，２７のみについて、ＰチャネルＭＯＳトランジスタのチャネル領域に追加イオン注入を施すことにより、ｎ２より高いチャネル不純物濃度ｎ４を実現するのである。
【００１８】
図６は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第２の例を示している。図６によれば、図４の例と違って第２及び第３のＳＲＡＭセルアレイ２４，２７のＰチャネルＭＯＳトランジスタが追加イオン注入の対象から外される。つまり、全回路ブロック２１〜２９のＰチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ２）が均一である。逆ナローチャネルの効果はＮチャネルＭＯＳトランジスタの方がＰチャネルＭＯＳトランジスタより大きいので、ＮチャネルＭＯＳトランジスタのみＶｔを上昇させるための追加イオン注入を行うこととするのである。これにより、図５中の工程Ｓ４の実施を省略できるので、イオン注入の工程数が減る効果がある。
【００１９】
図７は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第３の例を示している。図７によれば、図４の例と違って回路ブロック２４〜２９の全てが追加イオン注入の対象となる。つまり、第２及び第３のＳＲＡＭセルアレイ２４，２７、第２及び第３の周辺回路２５，２８並びに第２及び第３の論理回路２６，２９の各々のＮチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ３）は、追加イオン注入により、その他の回路ブロック２１，２２，２３の各々のＮチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ１）より高く設定される。また、第２及び第３のＳＲＡＭセルアレイ２４，２７、第２及び第３の周辺回路２５，２８並びに第２及び第３の論理回路２６，２９の各々のＰチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ４）は、追加イオン注入により、その他の回路ブロック２１，２２，２３の各々のＰチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ２）より高く設定される。その結果、第２及び第３のＳＲＡＭセルアレイ２４，２７、第２及び第３の周辺回路２５，２８並びに第２及び第３の論理回路２６，２９の各々が高ＶｔのＭＯＳトランジスタで構成され、リーク削減が達成される。
【００２０】
図８は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第４の例を示している。図８によれば、図７の例と違って第２及び第３のＳＲＡＭセルアレイ２４，２７、第２及び第３の周辺回路２５，２８並びに第２及び第３の論理回路２６，２９の各々のＰチャネルＭＯＳトランジスタが追加イオン注入の対象から外される。つまり、全回路ブロック２１〜２９のＰチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ２）が均一である。図６の例と同様に、イオン注入の工程数が減る効果がある。
【００２１】
図９は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第５の例を示している。図９によれば、図７の例と違って回路ブロック２４，２５，２７，２８のみが追加イオン注入の対象となる。つまり、第２及び第３のＳＲＡＭセルアレイ２４，２７並びに第２及び第３の周辺回路２５，２８の各々のＮチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ３）は、追加イオン注入により、その他の回路ブロック２１，２２，２３，２６，２９の各々のＮチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ１）より高く設定される。また、第２及び第３のＳＲＡＭセルアレイ２４，２７並びに第２及び第３の周辺回路２５，２８の各々のＰチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ４）は、追加イオン注入により、その他の回路ブロック２１，２２，２３，２６，２９の各々のＰチャネルＭＯＳトランジスタのチャネル不純物濃度（ｎ２）より高く設定される。その結果、第２及び第３のＳＲＡＭセルアレイ２４，２７並びに第２及び第３の周辺回路２５，２８の各々が高ＶｔのＭＯＳトランジスタで構成され、リーク削減が達成される。なお、図９の例でもＰチャネルＭＯＳトランジスタを追加イオン注入の対象から外すことができる。
【００２２】
図１０は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第６の例を示している。図１０によれば、高集積度が要求される第１〜第３のＳＲＡＭセルアレイ２１，２４，２７の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅は、逆ナローチャネル特性が利用できるように、その他の回路ブロック２２，２３，２５，２６，２８，２９の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅（例えば０．６μｍより大）の半分以下に、例えば０．２５μｍに設定される。しかも、第２及び第３のＳＲＡＭセルアレイ２４，２７のＮチャネルＭＯＳトランジスタのゲート酸化膜厚は、膜厚調整により、その他の回路ブロック２１，２２，２３，２５，２６，２８，２９の各々のＮチャネルＭＯＳトランジスタのゲート酸化膜厚より厚く設定される。また、第２及び第３のＳＲＡＭセルアレイ２４，２７のＰチャネルＭＯＳトランジスタのゲート酸化膜厚は、膜厚調整により、その他の回路ブロック２１，２２，２３，２５，２６，２８，２９の各々のＰチャネルＭＯＳトランジスタのゲート酸化膜厚より厚く設定される。その結果、第１のＳＲＡＭセルアレイ２１のＮチャネルＭＯＳトランジスタはその他の回路ブロック２２〜２９の各々のＮチャネルＭＯＳトランジスタより低いＶｔを持ち、第１のＳＲＡＭセルアレイ２１のＰチャネルＭＯＳトランジスタはその他の回路ブロック２２〜２９の各々のＰチャネルＭＯＳトランジスタより低い（絶対値が小さい）Ｖｔを持つこととなる。低ＶｔのＭＯＳトランジスタで構成された第１のＳＲＡＭセルアレイ２１は高速動作が可能であり、高ＶｔのＭＯＳトランジスタで構成された第２及び第３のＳＲＡＭセルアレイ２４，２７ではリーク削減が達成される。なお、第２の周辺回路２５をなすアドレスデコーダやセンスアンプは、支障がない限り待ち受け時に電源を遮断することとしてもよい。ただし、第２の論理回路（ＣＰＵ）２６はフリップフロップを含むので、その記憶データを消失させないために、第２のＳＲＡＭセルアレイ２４と同様に電源遮断無とする。
【００２３】
なお、膜厚増加の対象を、図２（ａ）中のドライブトランジスタＭＮ０，ＭＮ１及び負荷トランジスタＭＰ０，ＭＰ１に限定してもよい。つまり、第２及び第３のＳＲＡＭセルアレイ２４，２７中のドライブトランジスタＭＮ０，ＭＮ１及び負荷トランジスタＭＰ０，ＭＰ１のみのゲート酸化膜厚を選択的に厚く設定するのである。アクセストランジスタＭＮ０，ＭＮ１は、接地Ｖｓｓの電位を制御したり、ワード線ＷＬの電位を負に制御したりすることで、そのリーク電流を抑制することができる。
【００２４】
図１１は、図１０のトランジスタ諸特性に対応したゲート酸化膜形成工程のフローチャートを示している。図１１の前工程として、前記のとおり、第１〜第３のＳＲＡＭセルアレイ２１，２４，２７の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅を、その他の回路ブロック２２，２３，２５，２６，２８，２９の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅の半分以下に設定する。そして、図１１の工程Ｓ１１では、全回路ブロック２１〜２９について、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタのゲート酸化膜を薄く形成する。工程Ｓ１２では、特定の回路ブロック２４，２７のみについて、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタのゲート酸化膜を増加させる膜厚調整を施すことにより、厚いゲート酸化膜を実現するのである。
【００２５】
図１２は、図１０のトランジスタ諸特性に対応したゲート酸化膜形成工程の他のフローチャートを示している。図１２の前工程として、前記のとおり、第１〜第３のＳＲＡＭセルアレイ２１，２４，２７の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅を、その他の回路ブロック２２，２３，２５，２６，２８，２９の各々を構成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの平均チャネル幅の半分以下に設定する。そして、図１２の工程Ｓ２１では、全回路ブロック２１〜２９について、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタのゲート酸化膜を厚く形成する。工程Ｓ２２では、特定の回路ブロック２４，２７以外について、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタのゲート酸化膜を減少させる膜厚調整を施すことにより、薄いゲート酸化膜を実現するのである。
【００２６】
図１３は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第７の例を示している。図１３によれば、図１０の例と違って第２及び第３のＳＲＡＭセルアレイ２４，２７のＰチャネルＭＯＳトランジスタが膜厚調整の対象から外される。つまり、全回路ブロック２１〜２９のＰチャネルＭＯＳトランジスタのゲート酸化膜厚が均一である。逆ナローチャネルの効果はＮチャネルＭＯＳトランジスタの方がＰチャネルＭＯＳトランジスタより大きいので、ＮチャネルＭＯＳトランジスタのみＶｔを上昇させるための膜厚調整を行うこととするのである。
【００２７】
図１４は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第８の例を示している。図１４によれば、図１０の例と違って回路ブロック２４〜２９の全てが膜厚調整の対象となる。つまり、第２及び第３のＳＲＡＭセルアレイ２４，２７、第２及び第３の周辺回路２５，２８並びに第２及び第３の論理回路２６，２９の各々のＮチャネルＭＯＳトランジスタのゲート酸化膜厚は、膜厚調整により、その他の回路ブロック２１，２２，２３の各々のＮチャネルＭＯＳトランジスタのゲート酸化膜厚より厚く設定される。また、第２及び第３のＳＲＡＭセルアレイ２４，２７、第２及び第３の周辺回路２５，２８並びに第２及び第３の論理回路２６，２９の各々のＰチャネルＭＯＳトランジスタのゲート酸化膜厚は、膜厚調整により、その他の回路ブロック２１，２２，２３の各々のＰチャネルＭＯＳトランジスタのゲート酸化膜厚より厚く設定される。その結果、第２及び第３のＳＲＡＭセルアレイ２４，２７、第２及び第３の周辺回路２５，２８並びに第２及び第３の論理回路２６，２９の各々が高ＶｔのＭＯＳトランジスタで構成され、リーク削減が達成される。なお、第１のＳＲＡＭセルアレイ２１、第１の周辺回路２２及び第１の論理回路２３の各々の電源は待ち受け時に遮断されるので、ゲート酸化膜が薄膜であることに伴うリーク増加が問題になることはない。
【００２８】
図１５は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第９の例を示している。図１５によれば、図１４の例と違って第２及び第３のＳＲＡＭセルアレイ２４，２７、第２及び第３の周辺回路２５，２８並びに第２及び第３の論理回路２６，２９の各々のＰチャネルＭＯＳトランジスタが膜厚調整の対象から外される。つまり、全回路ブロック２１〜２９のＰチャネルＭＯＳトランジスタのゲート酸化膜厚が均一である。
【００２９】
図１６は、図１中の９個の回路ブロック２１〜２９の各々におけるトランジスタ諸特性の第１０の例を示している。図１６によれば、図１４の例と違って回路ブロック２４，２５，２７，２８のみが膜厚調整の対象となる。つまり、第２及び第３のＳＲＡＭセルアレイ２４，２７並びに第２及び第３の周辺回路２５，２８の各々のＮチャネルＭＯＳトランジスタのゲート酸化膜厚は、膜厚調整により、その他の回路ブロック２１，２２，２３，２６，２９の各々のＮチャネルＭＯＳトランジスタのゲート酸化膜厚より厚く設定される。また、第２及び第３のＳＲＡＭセルアレイ２４，２７並びに第２及び第３の周辺回路２５，２８の各々のＰチャネルＭＯＳトランジスタのゲート酸化膜厚は、膜厚調整により、その他の回路ブロック２１，２２，２３，２６，２９の各々のＰチャネルＭＯＳトランジスタのゲート酸化膜厚より厚く設定される。その結果、第２及び第３のＳＲＡＭセルアレイ２４，２７並びに第２及び第３の周辺回路２５，２８の各々が高ＶｔのＭＯＳトランジスタで構成され、リーク削減が達成される。なお、図１６の例でもＰチャネルＭＯＳトランジスタを膜厚調整の対象から外すことができる。
【００３０】
ここで、上記逆ナローチャネル特性及び追加イオン注入について、具体的かつ詳細に説明する。
【００３１】
図１７は、ＮチャネルＭＯＳトランジスタのチャネル幅Ｗをパラメータとしたチャネル不純物濃度と閾値電圧Ｖｔとの関係を示している。チャネル幅Ｗが一定であるとき、Ｖｔはチャネル不純物濃度の２乗に略比例する。しかも、Ｗ＝０．２５μｍの場合の比例係数は、Ｗ＞０．６０μｍの場合より小さい。
【００３２】
図１８は、ＮチャネルＭＯＳトランジスタのチャネル不純物濃度をパラメータとしたチャネル幅Ｗと閾値電圧Ｖｔとの関係を示している。図１８中の黒丸は、図４に示したトランジスタ諸特性に対応している。チャネル不純物濃度がｎ１で一定であるとき、チャネル幅Ｗが小さくなるほどＶｔが低くなる逆ナローチャネル特性を示す。したがって、第１のＳＲＡＭセルアレイ２１のＮチャネルＭＯＳトランジスタは、回路ブロック２２，２３，２５，２６，２８，２９の各々のＮチャネルＭＯＳトランジスタより低いＶｔを持つ。つまり、チャネル不純物濃度が同じでもチャネル幅Ｗを変えることによりＶｔの大きさを制御できるのである。第２及び第３のＳＲＡＭセルアレイ２４，２７のＮチャネルＭＯＳトランジスタは、追加イオン注入によりチャネル不純物濃度がｎ３に引き上げられることで、回路ブロック２２，２３，２５，２６，２８，２９の各々のＮチャネルＭＯＳトランジスタと同程度の大きさのＶｔを持つ。この結果、第１のＳＲＡＭセルアレイ２１のＮチャネルＭＯＳトランジスタが最も低いＶｔを持つこととなる。
【００３３】
図１９は、ＮチャネルＭＯＳトランジスタのチャネル不純物濃度をパラメータとしたチャネル幅Ｗと単位長さ当たりのドレイン電流Ｉｄｓとの関係を示している。セル電流に直接影響するＩｄｓは、図１９に示すとおり第１のＳＲＡＭセルアレイ２１のＮチャネルＭＯＳトランジスタが最大値を示す。つまり、回路ブロック２２，２３，２５，２６，２８，２９と同じ製造プロセスで、最も高い駆動能力を持つＮチャネルＭＯＳトランジスタを第１のＳＲＡＭセルアレイ２１に実現することができる。
【００３４】
なお、ゲート酸化膜厚を変えることによっても閾値電圧Ｖｔの大きさを制御できる。つまり、ゲート酸化膜の厚みを厚くすればＶｔを上昇させることができて、リーク削減が達成される。
【００３５】
ＭＯＳトランジスタのゲート幅の選定にあたっては、以下に述べる点に注意が必要である。
【００３６】
図２０は、図１の半導体集積回路１０におけるＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの断面図である。図２０において、左側がＮチャネルＭＯＳトランジスタの領域を、右側がＰチャネルＭＯＳトランジスタの領域をそれぞれ示している。図２１は、図２０中のＮチャネルＭＯＳトランジスタのゲート幅方向の断面図である。両図において、３０はＰ型半導体基板、３１はＮウェル、３２は分離領域、４１及び５１はゲート酸化膜、４２及び５２はゲート電極、４３及び５３はソース電極、４４及び５４はドレイン電極である。図２０に示すように、チャネル幅がかなり小さくなると、実効チャネル幅Ｗeffがマスク幅Ｗmaskより小さくなる。
【００３７】
図２２は、チャネル幅がかなり小さい場合のＮチャネルＭＯＳトランジスタのチャネル不純物濃度をパラメータとした実効チャネル幅Ｗeffと単位長さ当たりのドレイン電流Ｉｄｓとの関係を示している。図１９と図２２とを比較して判るように、ＷeffがＷmaskより小さくなるとＩｄｓが減少する。この減少分を小さくしないと、せっかく逆ナローチャネル特性で第１のＳＲＡＭセルアレイ２１のＮチャネルＭＯＳトランジスタのＶｔが下がっても、Ｉｄｓがむしろ減少するのである。
【００３８】
Ｗmaskが小さくなると、図２１に示したＮチャネルＭＯＳトランジスタと分離領域３２との境界部のトランジスタ特性の影響が大きくなる。分離領域３２との境界部に形成されるトランジスタのＶｔが低ければ、その影響で全体のＶｔが低くなる。このような分離領域３２のトランジスタ特性は、当該分離領域３２を形成する際の側壁注入や、電界分布に影響する分離領域３２の形状に依存し、特にゲート電極４２の直下に位置する分離領域３２の境界部の電界分布に影響することで、Ｖｔに影響する。よって、分離領域３２の形状や、その側壁への注入、分離領域３２に埋め込まれた酸化膜のゲート電極４２の直下での形状を制御することで、図１８の逆ナローチャネル特性を示すように不純物濃度分布を決定する必要がある。
【００３９】
最後に、第１、第２及び第３のＳＲＡＭセルアレイ２１，２４，２７のレイアウトについて説明する。第１のＳＲＡＭセルアレイ２１には、１メモリセル当たりのビット線の長さが１メモリセル当たりのワード線より短くなる横型メモリセル構造を採用する。一方、第２及び第３のＳＲＡＭセルアレイ２４，２７には、それぞれ１メモリセル当たりのビット線の長さが１メモリセル当たりのワード線より長くなる縦型メモリセル構造を採用する。
【００４０】
図２３は、第１のＳＲＡＭセルアレイ２１の横型メモリセルを示している。図２３において、ＢＬ及び／ＢＬは各々ビット線、ＷＬはワード線、ＭＮ０及びＭＮ１は各々ドライブトランジスタの機能を持つＮチャネルＭＯＳトランジスタ、ＭＮ２及びＭＮ３は各々アクセストランジスタの機能を持つＮチャネルＭＯＳトランジスタ、ＭＰ０及びＭＰ１は各々負荷トランジスタの機能を持つＰチャネルＭＯＳトランジスタ、ＮＷはＮウェル、ＢＣはビット線コンタクト、ＳＨ０及びＳＨ１は各々シェアドコンタクトである。ＮウェルＮＷの中に２個のＰチャネルＭＯＳトランジスタＭＰ０及びＭＰ１が、ＮウェルＮＷの左側の領域に２個のＮチャネルＭＯＳトランジスタＭＮ０及びＭＮ２が、ＮウェルＮＷの右側の領域に他の２個のＮチャネルＭＯＳトランジスタＭＮ１及びＭＮ３がそれぞれ配置されている。
【００４１】
図２４は、図１中の第２及び第３のＳＲＡＭセルアレイ２４，２７の縦型メモリセルを示している。図２４において、ＢＬ及び／ＢＬは各々ビット線、ＷＬはワード線、ＭＮ０及びＭＮ１は各々ドライブトランジスタの機能を持つＮチャネルＭＯＳトランジスタ、ＭＮ２及びＭＮ３は各々アクセストランジスタの機能を持つＮチャネルＭＯＳトランジスタ、ＭＰ０及びＭＰ１は各々負荷トランジスタの機能を持つＰチャネルＭＯＳトランジスタ、ＮＷはＮウェル、ＢＣはビット線コンタクトである。ＮウェルＮＷの中に２個のＰチャネルＭＯＳトランジスタＭＰ０及びＭＰ１が、ＮウェルＮＷの下側の領域に４個のＮチャネルＭＯＳトランジスタＭＮ０〜ＭＮ３がそれぞれ配置されている。
【００４２】
図２５（ａ）は図２３の横型メモリセルのビット配線を、図２５（ｂ）は図２４の縦型メモリセルのビット配線をそれぞれ示している。図２５（ａ）に示す横型メモリセルでは、図２５（ｂ）に示す縦型メモリセルに比べてドライブトランジスタＭＮ０及びＭＮ１のチャネル幅を小さくできる。その理由は２つある。１つは、横型メモリセルの方が１メモリセル当たりのビット線容量が小さいからである。ビット線容量が小さい理由は、１メモリセル当たりのビット線自体が短く、かつ隣接配線間の距離が大きいからである。もう１つの理由は、横型メモリセルの方がビット線対間の電位差が大きくなりやすいからである。それは、ビット線間に電源線などのシールド線がレイアウトされるため、隣接ビット線間のカップリングによるデータの消失が少ないからである。以上の理由で、横型メモリセルによれば、ビット線を放電するために大きなセル電流が必要でなく、セル電流を決めるドライブトランジスタＭＮ０及びＭＮ１のチャネル幅を小さくできる。
【００４３】
図２６は、図２３の横型メモリセルと図２４の縦型メモリセルとの各々におけるアクセス時間とＭＯＳトランジスタに必要なチャネル幅との関係を示す図である。図２６によれば、横型メモリセルの方が、縦型メモリセルよりも同じアクセス時間を実現するときのチャネル幅を小さくでき、低Ｖｔを実現しやすい。したがって、リーク電流を許容でき高速化を優先する第１のＳＲＡＭセルアレイ２１では横型メモリセルの方が都合がよく、リーク電流を抑制しなければならない第２及び第３のＳＲＡＭセルアレイ２４，２７では縦型メモリセルの方が都合がよい。
【００４４】
【発明の効果】
以上説明してきたとおり、本発明によれば、ＭＯＳトランジスタの逆ナローチャネル特性を利用し、チャネル不純物濃度を調整するための追加イオン注入又はゲート酸化膜厚の調整を採用し、かつ回路ブロック毎の動作速度、電源遮断の有無に応じて低ＶｔのＭＯＳトランジスタと高ＶｔのＭＯＳトランジスタとを使い分けることとしたので、製造プロセスを複雑にすることなく、種々の要求性能を満たす複数の回路ブロックを同一チップ上に搭載できる効果が得られる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の内部構成例を示すブロック図である。
【図２】（ａ）は図１中の第１、第２及び第３のＳＲＡＭセルアレイの部分回路構成を、（ｂ）は図１中の第１、第２及び第３の周辺回路の部分構成を、（ｃ）は図１中の第１、第２及び第３の論理回路の部分回路構成をそれぞれ示す回路図である。
【図３】図１中の第１、第２及び第３のＳＲＡＭの各々の要求特性を示す図である。
【図４】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第１の例を示す図である。
【図５】図４のトランジスタ諸特性に対応したイオン注入工程のフローチャート図である。
【図６】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第２の例を示す図である。
【図７】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第３の例を示す図である。
【図８】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第４の例を示す図である。
【図９】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第５の例を示す図である。
【図１０】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第６の例を示す図である。
【図１１】図１０のトランジスタ諸特性に対応したゲート酸化膜形成工程のフローチャート図である。
【図１２】図１０のトランジスタ諸特性に対応したゲート酸化膜形成工程の他のフローチャート図である。
【図１３】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第７の例を示す図である。
【図１４】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第８の例を示す図である。
【図１５】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第９の例を示す図である。
【図１６】図１中の９個の回路ブロックの各々におけるトランジスタ諸特性の第１０の例を示す図である。
【図１７】ＮチャネルＭＯＳトランジスタのチャネル幅をパラメータとしてチャネル不純物濃度と閾値電圧との関係を示す図である。
【図１８】ＮチャネルＭＯＳトランジスタのチャネル不純物濃度をパラメータとしてチャネル幅と閾値電圧との関係を示す図である。
【図１９】ＮチャネルＭＯＳトランジスタのチャネル不純物濃度をパラメータとしてチャネル幅と単位長さ当たりのドレイン電流との関係を示す図である。
【図２０】図１の半導体集積回路におけるＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの断面図である。
【図２１】図２０中のＮチャネルＭＯＳトランジスタのゲート幅方向の断面図である。
【図２２】チャネル幅がかなり小さい場合のＮチャネルＭＯＳトランジスタのチャネル不純物濃度をパラメータとして実効チャネル幅と単位長さ当たりのドレイン電流との関係を示す図である。
【図２３】図１中の第１のＳＲＡＭセルアレイのレイアウトの一例を示す平面図である。
【図２４】図１中の第２及び第３のＳＲＡＭセルアレイのレイアウトの一例を示す平面図である。
【図２５】（ａ）は図２３の横型メモリセルのビット配線を、（ｂ）は図２４の縦型メモリセルのビット配線をそれぞれ示す概念図である。
【図２６】図２３の横型メモリセルと図２４の縦型メモリセルとの各々におけるアクセス時間とＭＯＳトランジスタに必要なチャネル幅との関係を示す図である。
【符号の説明】
１０ 半導体集積回路（システムＬＳＩ）
１１ 第１の領域（電源遮断有）
１２ 第２の領域（電源遮断無）
２１ 第１のＳＲＡＭセルアレイ
２２ 第１の周辺回路
２３ 第１の論理回路（Digital Signal Processor：ＤＳＰ）
２４ 第２のＳＲＡＭセルアレイ
２５ 第２の周辺回路
２６ 第２の論理回路（Central Processing Unit：ＣＰＵ）
２７ 第３のＳＲＡＭセルアレイ
２８ 第３の周辺回路
２９ 第３の論理回路（Image Processing Unit：ＩＰＵ）
３０ Ｐ型半導体基板
３１ Ｎウェル
３２ 分離領域
４１，５１ ゲート酸化膜
４２，５２ ゲート電極
４３，５３ ソース電極
４４，５４ ドレイン電極
ＢＣ ビット線コンタクト
ＢＬ，／ＢＬ ビット線
ＭＮ０，ＭＮ１ ドライブトランジスタ
ＭＮ２，ＭＮ３ アクセストランジスタ
ＭＰ０，ＭＰ１ 負荷トランジスタ
ＮＷ Ｎウェル
ＳＨ０，ＳＨ１ シェアドコンタクト
ＷＬ ワード線
Claims (24)
- 第１の周波数で動作しかつ必要に応じて電源が遮断される第１のＳＲＡＭ（スタティックランダムアクセスメモリ）と、該第１のＳＲＡＭにアクセスする第１の論理回路と、前記第１の周波数より低い第２の周波数で動作しかつ前記第１のＳＲＡＭの電源が遮断されているときにも電源供給がなされる第２のＳＲＡＭと、該第２のＳＲＡＭにアクセスする第２の論理回路とを備えたＣＭＯＳ構成の半導体集積回路であって、
前記第１のＳＲＡＭは、第１のＳＲＡＭセルアレイと、該第１のＳＲＡＭセルアレイへのアクセスを仲介する第１の周辺回路とを含み、
前記第２のＳＲＡＭは、第２のＳＲＡＭセルアレイと、該第２のＳＲＡＭセルアレイへのアクセスを仲介する第２の周辺回路とを含み、
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのうちの少なくとも一方について、前記第１のＳＲＡＭセルアレイのＭＯＳトランジスタが前記第２のＳＲＡＭセルアレイのＭＯＳトランジスタより低い閾値電圧を持つように、前記第１及び第２のＳＲＡＭセルアレイの各々を構成するＭＯＳトランジスタの平均チャネル幅は、前記第１及び第２の周辺回路並びに前記第１及び第２の論理回路の各々を構成するＭＯＳトランジスタの平均チャネル幅の半分以下に設定され、かつ前記第２のＳＲＡＭセルアレイは、前記第１のＳＲＡＭセルアレイ、前記第１の周辺回路及び前記第１の論理回路の各々のＭＯＳトランジスタのチャネル不純物濃度と異なったチャネル不純物濃度に設定されたＭＯＳトランジスタを含むことを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記第２のＳＲＡＭセルアレイ中のドライブトランジスタ及び負荷トランジスタのみのチャネル不純物濃度が選択的に高く設定されたことを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのうちの少なくとも一方について、前記第２の周辺回路のＭＯＳトランジスタが前記第１の周辺回路のＭＯＳトランジスタより高い閾値電圧を持つように、前記第２の周辺回路のＭＯＳトランジスタのチャネル不純物濃度は、前記第１のＳＲＡＭセルアレイ、前記第１の周辺回路及び前記第１の論理回路の各々のＭＯＳトランジスタのチャネル不純物濃度より高く設定されたことを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのうちの少なくとも一方について、前記第２の論理回路のＭＯＳトランジスタが前記第１の論理回路のＭＯＳトランジスタより高い閾値電圧を持つように、前記第２の論理回路のＭＯＳトランジスタのチャネル不純物濃度は、前記第１のＳＲＡＭセルアレイ、前記第１の周辺回路及び前記第１の論理回路の各々のＭＯＳトランジスタのチャネル不純物濃度より高く設定されたことを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記第２のＳＲＡＭセルアレイ及び前記第２の論理回路には常に電源供給がなされる一方、前記第２の周辺回路は必要に応じて電源が遮断されるように構成されたことを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記第１のＳＲＡＭセルアレイは１メモリセル当たりのビット線の長さが１メモリセル当たりのワード線より短くなる横型メモリセルを、前記第２のＳＲＡＭセルアレイは１メモリセル当たりのビット線の長さが１メモリセル当たりのワード線より長くなる縦型メモリセルをそれぞれ有することを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記第１の周波数より低い第３の周波数で動作しかつ必要に応じて電源が遮断される第３のＳＲＡＭと、該第３のＳＲＡＭにアクセスする第３の論理回路とを更に備え、
前記第３のＳＲＡＭは、前記第２のＳＲＡＭセルアレイより大きい記憶容量を持つ第３のＳＲＡＭセルアレイと、該第３のＳＲＡＭセルアレイへのアクセスを仲介する第３の周辺回路とを含み、
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのうちの少なくとも一方について、前記第３のＳＲＡＭセルアレイのＭＯＳトランジスタが前記第１のＳＲＡＭセルアレイのＭＯＳトランジスタより高い閾値電圧を持つように、前記第３のＳＲＡＭセルアレイを構成するＭＯＳトランジスタの平均チャネル幅は、前記第１、第２及び第３の周辺回路並びに前記第１、第２及び第３の論理回路の各々を構成するＭＯＳトランジスタの平均チャネル幅の半分以下に設定され、かつ前記第３のＳＲＡＭセルアレイのＭＯＳトランジスタのチャネル不純物濃度は、前記第１のＳＲＡＭセルアレイ、前記第１の周辺回路及び前記第１の論理回路の各々のＭＯＳトランジスタのチャネル不純物濃度より高く設定されたことを特徴とする半導体集積回路。 - 請求項７記載の半導体集積回路において、
前記第３のＳＲＡＭセルアレイ中のドライブトランジスタ及び負荷トランジスタのみのチャネル不純物濃度が選択的に高く設定されたことを特徴とする半導体集積回路。 - 請求項７記載の半導体集積回路において、
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのうちの少なくとも一方について、前記第３の周辺回路のＭＯＳトランジスタが前記第１の周辺回路のＭＯＳトランジスタより高い閾値電圧を持つように、前記第３の周辺回路のＭＯＳトランジスタのチャネル不純物濃度は、前記第１のＳＲＡＭセルアレイ、前記第１の周辺回路及び前記第１の論理回路の各々のＭＯＳトランジスタのチャネル不純物濃度より高く設定されたことを特徴とする半導体集積回路。 - 請求項７記載の半導体集積回路において、
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのうちの少なくとも一方について、前記第３の論理回路のＭＯＳトランジスタが前記第１の論理回路のＭＯＳトランジスタより高い閾値電圧を持つように、前記第３の論理回路のＭＯＳトランジスタのチャネル不純物濃度は、前記第１のＳＲＡＭセルアレイ、前記第１の周辺回路及び前記第１の論理回路の各々のＭＯＳトランジスタのチャネル不純物濃度より高く設定されたことを特徴とする半導体集積回路。 - 請求項７記載の半導体集積回路において、
前記第１のＳＲＡＭセルアレイは１メモリセル当たりのビット線の長さが１メモリセル当たりのワード線より短くなる横型メモリセルを、前記第２及び第３のＳＲＡＭセルアレイは１メモリセル当たりのビット線の長さが１メモリセル当たりのワード線より長くなる縦型メモリセルをそれぞれ有することを特徴とする半導体集積回路。 - 第１の周波数で動作しかつ必要に応じて電源が遮断される第１のＳＲＡＭ（スタティックランダムアクセスメモリ）と、該第１のＳＲＡＭにアクセスする第１の論理回路と、前記第１の周波数より低い第２の周波数で動作しかつ前記第１のＳＲＡＭの電源が遮断されているときにも電源供給がなされる第２のＳＲＡＭと、該第２のＳＲＡＭにアクセスする第２の論理回路とを備えたＣＭＯＳ構成の半導体集積回路であって、
前記第１のＳＲＡＭは、第１のＳＲＡＭセルアレイと、該第１のＳＲＡＭセルアレイへのアクセスを仲介する第１の周辺回路とを含み、
前記第２のＳＲＡＭは、第２のＳＲＡＭセルアレイと、該第２のＳＲＡＭセルアレイへのアクセスを仲介する第２の周辺回路とを含み、
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのうちの少なくとも一方について、前記第１のＳＲＡＭセルアレイのＭＯＳトランジスタが前記第２のＳＲＡＭセルアレイのＭＯＳトランジスタより低い閾値電圧を持つように、前記第１及び第２のＳＲＡＭセルアレイの各々を構成するＭＯＳトランジスタの平均チャネル幅は、前記第１及び第２の周辺回路並びに前記第１及び第２の論理回路の各々を構成するＭＯＳトランジスタの平均チャネル幅の半分以下に設定され、かつ前記第２のＳＲＡＭセルアレイのＭＯＳトランジスタは、前記第１のＳＲＡＭセルアレイ、前記第１の周辺回路及び前記第１の論理回路の各々のＭＯＳトランジスタのゲート酸化膜厚と異なったゲート酸化膜厚を持つＭＯＳトランジスタを含むことを特徴とする半導体集積回路。 - 請求項１２記載の半導体集積回路において、
前記第２のＳＲＡＭセルアレイ中のドライブトランジスタ及び負荷トランジスタのみのゲート酸化膜厚が選択的に厚く設定されたことを特徴とする半導体集積回路。 - 請求項１２記載の半導体集積回路において、
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのうちの少なくとも一方について、前記第２の周辺回路のＭＯＳトランジスタが前記第１の周辺回路のＭＯＳトランジスタより高い閾値電圧を持つように、前記第２の周辺回路のＭＯＳトランジスタのゲート酸化膜は、前記第１のＳＲＡＭセルアレイ、前記第１の周辺回路及び前記第１の論理回路の各々のＭＯＳトランジスタのゲート酸化膜より厚い膜厚を持つことを特徴とする半導体集積回路。 - 請求項１２記載の半導体集積回路において、
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのうちの少なくとも一方について、前記第２の論理回路のＭＯＳトランジスタが前記第１の論理回路のＭＯＳトランジスタより高い閾値電圧を持つように、前記第２の論理回路のＭＯＳトランジスタのゲート酸化膜は、前記第１のＳＲＡＭセルアレイ、前記第１の周辺回路及び前記第１の論理回路の各々のＭＯＳトランジスタのゲート酸化膜より厚い膜厚を持つことを特徴とする半導体集積回路。 - 請求項１２記載の半導体集積回路において、
前記第２のＳＲＡＭセルアレイ及び前記第２の論理回路には常に電源供給がなされる一方、前記第２の周辺回路は必要に応じて電源が遮断されるように構成されたことを特徴とする半導体集積回路。 - 請求項１２記載の半導体集積回路において、
前記第１のＳＲＡＭセルアレイは１メモリセル当たりのビット線の長さが１メモリセル当たりのワード線より短くなる横型メモリセルを、前記第２のＳＲＡＭセルアレイは１メモリセル当たりのビット線の長さが１メモリセル当たりのワード線より長くなる縦型メモリセルをそれぞれ有することを特徴とする半導体集積回路。 - 請求項１２記載の半導体集積回路において、
前記第１の周波数より低い第３の周波数で動作しかつ必要に応じて電源が遮断される第３のＳＲＡＭと、該第３のＳＲＡＭにアクセスする第３の論理回路とを更に備え、
前記第３のＳＲＡＭは、前記第２のＳＲＡＭセルアレイより大きい記憶容量を持つ第３のＳＲＡＭセルアレイと、該第３のＳＲＡＭセルアレイへのアクセスを仲介する第３の周辺回路とを含み、
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのうちの少なくとも一方について、前記第３のＳＲＡＭセルアレイのＭＯＳトランジスタが前記第１のＳＲＡＭセルアレイのＭＯＳトランジスタより高い閾値電圧を持つように、前記第３のＳＲＡＭセルアレイを構成するＭＯＳトランジスタの平均チャネル幅は、前記第１、第２及び第３の周辺回路並びに前記第１、第２及び第３の論理回路の各々を構成するＭＯＳトランジスタの平均チャネル幅の半分以下に設定され、かつ前記第３のＳＲＡＭセルアレイのＭＯＳトランジスタのゲート酸化膜は、前記第１のＳＲＡＭセルアレイ、前記第１の周辺回路及び前記第１の論理回路の各々のＭＯＳトランジスタのゲート酸化膜より厚い膜厚を持つことを特徴とする半導体集積回路。 - 請求項１８記載の半導体集積回路において、
前記第３のＳＲＡＭセルアレイ中のドライブトランジスタ及び負荷トランジスタのみのゲート酸化膜厚が選択的に厚く設定されたことを特徴とする半導体集積回路。 - 請求項１８記載の半導体集積回路において、
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのうちの少なくとも一方について、前記第３の周辺回路のＭＯＳトランジスタが前記第１の周辺回路のＭＯＳトランジスタより高い閾値電圧を持つように、前記第３の周辺回路のＭＯＳトランジスタのゲート酸化膜は、前記第１のＳＲＡＭセルアレイ、前記第１の周辺回路及び前記第１の論理回路の各々のＭＯＳトランジスタのゲート酸化膜より厚い膜厚を持つことを特徴とする半導体集積回路。 - 請求項１８記載の半導体集積回路において、
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのうちの少なくとも一方について、前記第３の論理回路のＭＯＳトランジスタが前記第１の論理回路のＭＯＳトランジスタより高い閾値電圧を持つように、前記第３の論理回路のＭＯＳトランジスタのゲート酸化膜は、前記第１のＳＲＡＭセルアレイ、前記第１の周辺回路及び前記第１の論理回路の各々のＭＯＳトランジスタのゲート酸化膜より厚い膜厚を持つことを特徴とする半導体集積回路。 - 請求項１８記載の半導体集積回路において、
前記第１のＳＲＡＭセルアレイは１メモリセル当たりのビット線の長さが１メモリセル当たりのワード線より短くなる横型メモリセルを、前記第２及び第３のＳＲＡＭセルアレイは１メモリセル当たりのビット線の長さが１メモリセル当たりのワード線より長くなる縦型メモリセルをそれぞれ有することを特徴とする半導体集積回路。 - 第１の周波数で動作しかつ必要に応じて電源が遮断される第１のＳＲＡＭ（スタティックランダムアクセスメモリ）と、該第１のＳＲＡＭにアクセスする第１の論理回路と、前記第１の周波数より低い第２の周波数で動作しかつ前記第１のＳＲＡＭの電源が遮断されているときにも電源供給がなされる第２のＳＲＡＭと、該第２のＳＲＡＭにアクセスする第２の論理回路とを備え、前記第１のＳＲＡＭは第１のＳＲＡＭセルアレイと該第１のＳＲＡＭセルアレイへのアクセスを仲介する第１の周辺回路とを含み、前記第２のＳＲＡＭは第２のＳＲＡＭセルアレイと該第２のＳＲＡＭセルアレイへのアクセスを仲介する第２の周辺回路とを含むＣＭＯＳ構成の半導体集積回路の製造方法であって、
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのうちの少なくとも一方について、前記第１のＳＲＡＭセルアレイのＭＯＳトランジスタが前記第２のＳＲＡＭセルアレイのＭＯＳトランジスタより低い閾値電圧を持つように、
前記第１及び第２のＳＲＡＭセルアレイの各々を構成するＭＯＳトランジスタの平均チャネル幅を、前記第１及び第２の周辺回路並びに前記第１及び第２の論理回路の各々を構成するＭＯＳトランジスタの平均チャネル幅の半分以下に設定する工程と、
前記第１及び第２のＳＲＡＭセルアレイ、前記第１の周辺回路並びに前記第１の論理回路の各々のＭＯＳトランジスタのチャネル不純物濃度が均一になるようにイオン注入を行う工程と、
前記第２のＳＲＡＭセルアレイのＭＯＳトランジスタのチャネル不純物濃度が前記第１のＳＲＡＭセルアレイ、前記第１の周辺回路及び前記第１の論理回路の各々のＭＯＳトランジスタのチャネル不純物濃度より高くなるように、前記第２のＳＲＡＭセルアレイのＭＯＳトランジスタのチャネル領域に追加イオン注入を行う工程とを備えたことを特徴とする半導体集積回路の製造方法。 - 第１の周波数で動作しかつ必要に応じて電源が遮断される第１のＳＲＡＭ（スタティックランダムアクセスメモリ）と、該第１のＳＲＡＭにアクセスする第１の論理回路と、前記第１の周波数より低い第２の周波数で動作しかつ前記第１のＳＲＡＭの電源が遮断されているときにも電源供給がなされる第２のＳＲＡＭと、該第２のＳＲＡＭにアクセスする第２の論理回路とを備え、前記第１のＳＲＡＭは第１のＳＲＡＭセルアレイと該第１のＳＲＡＭセルアレイへのアクセスを仲介する第１の周辺回路とを含み、前記第２のＳＲＡＭは第２のＳＲＡＭセルアレイと該第２のＳＲＡＭセルアレイへのアクセスを仲介する第２の周辺回路とを含むＣＭＯＳ構成の半導体集積回路の製造方法であって、
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとのうちの少なくとも一方について、前記第１のＳＲＡＭセルアレイのＭＯＳトランジスタが前記第２のＳＲＡＭセルアレイのＭＯＳトランジスタより低い閾値電圧を持つように、
前記第１及び第２のＳＲＡＭセルアレイの各々を構成するＭＯＳトランジスタの平均チャネル幅を、前記第１及び第２の周辺回路並びに前記第１及び第２の論理回路の各々を構成するＭＯＳトランジスタの平均チャネル幅の半分以下に設定する工程と、
前記第１及び第２のＳＲＡＭセルアレイ、前記第１の周辺回路並びに前記第１の論理回路の各々のＭＯＳトランジスタのゲート酸化膜厚が均一になるように膜形成を行う工程と、
前記第２のＳＲＡＭセルアレイのＭＯＳトランジスタのゲート酸化膜が前記第１のＳＲＡＭセルアレイ、前記第１の周辺回路及び前記第１の論理回路の各々のＭＯＳトランジスタのゲート酸化膜より厚い膜厚を持つように膜厚調整を行う工程とを備えたことを特徴とする半導体集積回路の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002163854A JP4313986B2 (ja) | 2002-06-05 | 2002-06-05 | 半導体集積回路とその製造方法 |
| US10/445,807 US6770940B2 (en) | 2002-06-05 | 2003-05-28 | Semiconductor integrated circuit and method for fabricating the same |
| CNB031385354A CN1333406C (zh) | 2002-06-05 | 2003-06-03 | 半导体集成电路及其制造方法 |
| US10/887,805 US7041544B2 (en) | 2002-06-05 | 2004-07-12 | Semiconductor integrated circuit and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002163854A JP4313986B2 (ja) | 2002-06-05 | 2002-06-05 | 半導体集積回路とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004014663A JP2004014663A (ja) | 2004-01-15 |
| JP4313986B2 true JP4313986B2 (ja) | 2009-08-12 |
Family
ID=29706643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002163854A Expired - Fee Related JP4313986B2 (ja) | 2002-06-05 | 2002-06-05 | 半導体集積回路とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6770940B2 (ja) |
| JP (1) | JP4313986B2 (ja) |
| CN (1) | CN1333406C (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003132683A (ja) | 2001-10-23 | 2003-05-09 | Hitachi Ltd | 半導体装置 |
| JP4313986B2 (ja) * | 2002-06-05 | 2009-08-12 | パナソニック株式会社 | 半導体集積回路とその製造方法 |
| JP4050663B2 (ja) * | 2003-06-23 | 2008-02-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US7365398B2 (en) * | 2004-02-11 | 2008-04-29 | Cornell Research Foundation, Inc. | Compact SRAMs and other multiple transistor structures |
| JP4272592B2 (ja) * | 2004-05-31 | 2009-06-03 | パナソニック株式会社 | 半導体集積回路 |
| JP5190189B2 (ja) * | 2006-08-09 | 2013-04-24 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| WO2009104860A1 (en) * | 2008-02-22 | 2009-08-27 | Lg Electronics Inc. | Terminal and method for storing and retrieving messages in a converged ip messaging service |
| JP2009277717A (ja) * | 2008-05-12 | 2009-11-26 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
| US7916571B2 (en) * | 2008-05-21 | 2011-03-29 | Qualcomm Incorporated | Apparatus for implementing multiple integrated circuits using different gate oxide thicknesses on a single integrated circuit die |
| US8324665B2 (en) | 2009-04-21 | 2012-12-04 | Texas Instruments Incorporated | SRAM cell with different crystal orientation than associated logic |
| US8964455B2 (en) * | 2010-03-10 | 2015-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for a SRAM circuit |
| CN104465323A (zh) * | 2014-11-28 | 2015-03-25 | 上海华力微电子有限公司 | 一种缩小有源区关键尺寸的方法 |
| JP6686642B2 (ja) * | 2016-04-04 | 2020-04-22 | セイコーエプソン株式会社 | 集積回路及び動作モード切替制御方法 |
| US10037400B2 (en) * | 2016-06-02 | 2018-07-31 | Marvell World Trade Ltd. | Integrated circuit manufacturing process for aligning threshold voltages of transistors |
| US10268389B2 (en) * | 2017-02-22 | 2019-04-23 | Micron Technology, Inc. | Apparatuses and methods for in-memory operations |
| US10644009B2 (en) | 2017-12-21 | 2020-05-05 | Renesas Electronics Corporation | Semiconductor memory device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5285069A (en) | 1990-11-21 | 1994-02-08 | Ricoh Company, Ltd. | Array of field effect transistors of different threshold voltages in same semiconductor integrated circuit |
| JP4030198B2 (ja) * | 1998-08-11 | 2008-01-09 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JP2001015704A (ja) * | 1999-06-29 | 2001-01-19 | Hitachi Ltd | 半導体集積回路 |
| JP2001338993A (ja) | 2000-03-24 | 2001-12-07 | Toshiba Corp | 半導体装置 |
| JP4313986B2 (ja) * | 2002-06-05 | 2009-08-12 | パナソニック株式会社 | 半導体集積回路とその製造方法 |
-
2002
- 2002-06-05 JP JP2002163854A patent/JP4313986B2/ja not_active Expired - Fee Related
-
2003
- 2003-05-28 US US10/445,807 patent/US6770940B2/en not_active Expired - Fee Related
- 2003-06-03 CN CNB031385354A patent/CN1333406C/zh not_active Expired - Fee Related
-
2004
- 2004-07-12 US US10/887,805 patent/US7041544B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040246787A1 (en) | 2004-12-09 |
| US6770940B2 (en) | 2004-08-03 |
| JP2004014663A (ja) | 2004-01-15 |
| US7041544B2 (en) | 2006-05-09 |
| CN1333406C (zh) | 2007-08-22 |
| US20030227060A1 (en) | 2003-12-11 |
| CN1467749A (zh) | 2004-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4313986B2 (ja) | 半導体集積回路とその製造方法 | |
| US6795332B2 (en) | Semiconductor memory device with memory cells operated by boosted voltage | |
| Zhang et al. | SRAM design on 65-nm CMOS technology with dynamic sleep transistor for leakage reduction | |
| JP4850387B2 (ja) | 半導体装置 | |
| US8238142B2 (en) | Semiconductor memory device | |
| US20090290439A1 (en) | High performance metal gate polygate 8 transistor sram cell with reduced variability | |
| US20080042218A1 (en) | Semiconductor memory device | |
| US7719879B2 (en) | Semiconductor integrated circuit | |
| US20040159905A1 (en) | Static random access memory and semiconductor device using MOS transistors having channel region electrically connected with gate | |
| US20120261768A1 (en) | Sram cell with asymmetrical pass gate | |
| JP2005072599A (ja) | 無負荷ｎｍｏｓ４トランジスタ・ダイナミック・デュアルｖｔｓｒａｍセル | |
| US7236408B2 (en) | Electronic circuit having variable biasing | |
| US6307805B1 (en) | High performance semiconductor memory device with low power consumption | |
| Hamzaoglu et al. | A 3.8 GHz 153 Mb SRAM design with dynamic stability enhancement and leakage reduction in 45 nm high-k metal gate CMOS technology | |
| TWI527054B (zh) | 記憶體晶片、記憶體設備、及用於記憶體的方法 | |
| KR20030051351A (ko) | 반도체집적회로 | |
| WO2004075297A1 (ja) | 半導体記憶装置 | |
| US7423899B2 (en) | SRAM device having forward body bias control | |
| US8743647B2 (en) | Static read only memory device which consumes low stand-by leakage current | |
| Shibata et al. | A 2-V 300-MHz 1-Mb current-sensed double-density SRAM for low-power 0.3-/spl mu/m CMOS/SIMOX ASICs | |
| US6380594B1 (en) | Semiconductor device | |
| JP2004265549A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050525 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060629 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090421 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090518 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120522 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |