WO2004075297A1 - 半導体記憶装置 - Google Patents

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WO2004075297A1
WO2004075297A1 PCT/JP2004/001857 JP2004001857W WO2004075297A1 WO 2004075297 A1 WO2004075297 A1 WO 2004075297A1 JP 2004001857 W JP2004001857 W JP 2004001857W WO 2004075297 A1 WO2004075297 A1 WO 2004075297A1
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transistor
value
node
semiconductor memory
memory device
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PCT/JP2004/001857
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Inventor
Motoi Ichihashi
Yasuo Itoh
Koichiro Ishibashi
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Semiconductor Technology Academic Research Center
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    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B12/00—Dynamic random access memory [DRAM] devices
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    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Definitions

  • the present invention relates to a dynamic semiconductor memory device, and more particularly to a semiconductor memory device using a gain cell type memory cell having an amplifying function in the memory cell itself.
  • RAMs There are two types of RAMs: SRAMs that statically store data and DRAMs that dynamically store data.
  • DRAMs are smaller in number of elements than SRAMs, and are suitable for high integration.
  • This memory cell is composed of three N-channel transistors as shown in the equivalent circuit diagram of FIG.
  • the write word line WW is turned on, and a voltage corresponding to the write data is written from the write data line WD to the gate of the charge storage transistor Q2 via the write transistor Q1.
  • Writing is performed by giving it to the user.
  • the written data is read to the read data line RD via the read transistor Q3 by turning on the read word line RW.
  • the gate voltage of the charge storage transistor Q2 is high, the charge storage transistor Q2 and the read transistor Q3 both conduct, so that a high voltage must be set in advance.
  • the charged read data line RD is discharged toward 0 V.
  • the readout data line RD remains at a high voltage because the charge storage transistor Q2 is non-conductive. Data is discriminated by detecting the voltage of the read data line RD.
  • the gate capacity of the charge storage transistor Q2 is used for data storage and retention.
  • the threshold voltages of the three transistors Q1 to Q3 are not made to be different from each other, and are substantially not changed. All are manufactured to have the same value. Therefore, in order to lower the operating voltage of the memory cell, the charge storage transistor Q 2 is turned on even at a low gate voltage. Therefore, the threshold voltages of all transistors must be set low.
  • the threshold voltage of the write transistor Q1 is low, the leak current from the gate of the charge storage transistor Q2 to the write data line WD when the transistor Q1 is in a non-conductive state is set. Increase and the data retention characteristics decrease.
  • the charge storage transistor Q 2 does not conduct unless the gate voltage is high, so that the operating voltage is increased this time.
  • the conventional gain cell type DRAM has a problem that it is not possible to simultaneously improve the retention characteristics and lower the operating voltage.
  • the present invention has been made in view of the above circumstances, and has as its object to achieve a semiconductor capable of achieving improved retention characteristics and reduced operating voltage.
  • the purpose is to provide a storage device.
  • a current path between a source and a drain is inserted between a first node to which write data is applied and a charge storage node, and the current path becomes conductive during a data write period.
  • One end of a current path between a source and a drain is connected to a first transistor having an absolute value of a threshold voltage of a first value and a second node to which a read potential is applied, Gate is above A second transistor connected to the charge storage node and having a second value whose absolute value of the threshold voltage is lower than the first value, and a source drain of the second transistor
  • a current path between the source and drain is inserted between the other end of the current path between the source and the third node from which data is read, and the current path between the source and the drain is made conductive during the data read period.
  • 3 transistors 3 transistors.
  • the first transistor may be a P-channel transistor
  • the second and third transistors may be N-channel transistors.
  • Each of the first, second and third transistors may be an N-channel transistor.
  • Each of the first, second and third transistors may be formed on a SOI (silicon on insulator).
  • the first, second, and third transistors may be formed on bulk silicon (bulksilicon), respectively.
  • the absolute value of the threshold voltage of the first transistor is made to have the first value
  • the absolute value of the second transistor voltage may have a second value lower than the first value
  • the absolute value of the threshold voltage of the first transistor is made to have the first value, and The absolute value of the second transistor threshold voltage may have a second value lower than the first value.
  • the absolute value of the threshold voltage of the first transistor has the first value, and the second transistor has the second value.
  • the absolute value of the threshold voltage of the transistor may be set to have a second value lower than the first value.
  • the transistor size in this case is the channel width or channel length of the transistor.
  • the absolute value of the threshold voltage of the first transistor becomes the first value.
  • the absolute value of the threshold voltage of the second transistor may have a second value lower than the first value.
  • the second node may be set to the reference potential.
  • the second node may be set to the intermediate potential or the floating state.
  • the second node may be set to the reference potential.
  • the first node is connected to a write bit line
  • the gate of the first transistor is connected to a write mode line
  • the second node is connected to a read source line
  • the third node may be connected to a read bit line
  • the gate of the third transistor may be connected to a read output line.
  • FIG. 1 is an equivalent circuit diagram of a memory cell used in the semiconductor memory device according to the first embodiment of the present invention.
  • Fig. 2 is a timing chart of the data write operation period of the memory cell in Fig. 1.
  • Fig. 3 is a timing chart of the data read operation period of the memory cell in Fig. 1.
  • FIG. 4 is a diagram showing general good leakage characteristics of a P-channel transistor and an N-channel transistor.
  • FIG. 5 is a plan view of the pattern of the memory cell shown in FIG.
  • FIG. 6 is a sectional view showing the device structure along the line AA in FIG.
  • FIG. 7 is a cross-sectional view showing an element structure of a memory cell used in a semiconductor memory device according to a modification of the first embodiment.
  • FIG. 8 is a plan view of a pattern when a memory cell array is formed by arranging a plurality of memory cells shown in FIG. 5 on a substrate.
  • FIG. 9 is an equivalent circuit diagram of a memory cell used in the semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 10 is a sectional view showing the element structure of the memory cell shown in FIG.
  • FIG. 11 is a cross-sectional view showing the element structure of a memory cell used in a semiconductor memory device according to a modification of the second embodiment.
  • Figure 12 is an equivalent circuit diagram of a conventional memory cell.
  • FIG. 1 shows a semiconductor memory device according to a first embodiment of the present invention.
  • the equivalent circuit diagram of the memory cell used in Fig. 2 is shown.
  • the write bit line WBL (first node) has a source of a write transistor (first transistor) 1 consisting of a P-channel transistor. ⁇ A current path between drains Is connected at one end.
  • the write word line WWL is connected to the gate of the write transistor 1, and the other end of the current path between the source and the drain of the write transistor 1 is an electric charge storage consisting of an N-channel transistor.
  • the transistor (second transistor) 2 is connected.
  • the good point of the charge storage transistor 2 is that of a charge storage node 3, and the charge storage node 3 is connected between the charge storage node 3 and a node of the ground potential V SS (a reference potential node).
  • the charge storage capacitor 4 including the gate capacitance of the charge storage transistor 2 is connected.
  • a read source line VSR (second node) is connected to one end of the current path between the source and drain of the charge storage transistor 2.
  • an N-channel transistor has a positive threshold voltage
  • a P-channel transistor has a negative threshold voltage
  • the absolute value of the threshold voltage of the N-channel transistor is It is smaller than the absolute value of the threshold voltage of the P-channel transistor. Therefore, the absolute value of the threshold voltage of each of the charge storage transistor 2 and the read transistor 5 composed of the N-channel transistor is the same as that of the write transistor 1 composed of the P-channel transistor. It is smaller than the absolute value of the threshold voltage.
  • FIG. 2 shows the timing chart during the data write operation.
  • V dd indicates the power supply potential
  • I V tp I indicates the absolute value of the threshold voltage of the write transistor 1.
  • the power supply potential Vdd or the ground potential Vss is applied to the write bit line WBL according to the write data, and the write mode line WWL is 1 Vtp I higher than the ground potential Vss.
  • a lower potential for example, the potential of Vss-IVtpI is given.
  • the ground potential V ss is applied to the read word line RWL, the read bit line RBL, and the read source line VSR.
  • the potential V ss — IV tp I is applied to the write word line WWL, the write transistor 1 is turned on, and the potential corresponding to the write data applied to the write bit line WBL is charged. Supplied to storage node 3.
  • the power supply potential V dd is applied to the write word line WWL, and the write transistor 1 is turned off.
  • the ground potential Vss is applied to the write bit line WBL.
  • the read source line VSR is supplied with an intermediate potential V mm higher than the ground potential V ss and lower than the power supply potential V dd, or a potential floating state (floating state). ).
  • Figure 3 shows the timing chart during the data read operation period.
  • the power supply potential V dd is applied to the read word line WWL and the read bit line RBL.
  • the power supply potential V dd is also applied to the write word line WWL.
  • the write bit 1, the line WBL and the read source line VSR are supplied with the ground potential V ss.
  • the power supply potential V dd is applied to the write mode line WWL, the write transistor 1 is turned off.
  • the power supply potential Vdd is applied to the read word line RWL, the read transistor 5 is turned on.
  • the conduction / non-conduction of the charge storage transistor 2 is determined according to the potential of the charge storage node 3.
  • the charge storage The transistor 2 is turned on, and the potential of the read bit line RBL set to the power supply potential V dd is read and discharged to the ground potential V ss which is the potential of the source line VSR.
  • the potential of the charge storage node 3 is the ground potential V ss
  • the charge storage transistor 2 becomes non-conductive, and the readout which is set at the power supply potential V dd is performed.
  • the potential of the bit line RBL is maintained at V dd. Then, during the data reading period, the data is discriminated by detecting the potential of the read bit line RBL.
  • the ground potential V ss is applied to the read word line RWL, and the read transistor 5 is turned off. Further, the read source line VSR is supplied with an intermediate potential Vmm higher than the ground potential Vss and lower than the power supply potential Vdd, or is brought into a potential floating state.
  • a P-channel transistor having a large absolute value of the threshold voltage is used as the data write transistor 1. Therefore, when data is read out when the data write transistor 1 is turned off, the data flows from the charge storage node 3 to the write bit line WBL via the data write transistor 1. The leakage current can be reduced, the retention characteristics can be improved, and the semiconductor memory device of the first embodiment also has a charge storage transistor 2 An N-channel transistor with a small absolute value of the threshold voltage is used. As a result, the charge storage transistor 2 is sufficiently conductive even at a low gate voltage, and the data read transistor 5 is turned on even if the value of the power supply potential V dd is low during the data read period. Since the charge storage transistor 2 operates sufficiently, the operating voltage can be reduced by lowering the value of the power supply potential V dd.
  • the gate capacitance of the charge storage transistor 2 is used as the load storage capacitor 4. Therefore, during the data writing period and the data reading period, one end of the current path between the source and the drain of the charge storage transistor 2 so that the charge and discharge is performed by the charge storage capacitor 4. That is, the side connected to the read source line VSR must be set to the ground potential V ss.
  • the leak current from the charge storage capacitor 4 must be as small as possible. Therefore, in the semiconductor memory device according to the first embodiment, during the period other than the data writing period and the period other than the data reading period, the intermediate potential V mm is applied to the read source line VSR or the potential is applied to the potential. It is in the rotating state. When the intermediate potential V mm is applied, the potential difference between the gate of the charge storage transistor 2 and the read source line VSR is smaller than when the ground potential V ss is applied. The leak current generated between them is reduced.
  • the gate of the charge storage transistor 2 and the read source line VSR are placed between the gate and the read source line VSR. In this case, no leak current flows.
  • the intermediate potential V mm is applied to the read source line VSR or the potential is set to the floating state, so that the electric charge is stored.
  • the leakage current generated between the gate of the transistor 2 and the read source line VSR can be reduced, or the leakage current can be prevented from flowing. Nosa Further improvement can be achieved.
  • Figure 4 shows the general gate leakage characteristics of a P-channel transistor (PMOS) and an N-channel transistor (NMOS).
  • the horizontal axis indicates the gate-source voltage Vgs (V)
  • the vertical axis indicates the gate current density I Ig
  • the NMOS gate leakage current is smaller than the PMOS gate leakage current.
  • the current is very large (more than an order of magnitude).
  • the intermediate potential V mm is applied to the read source line VSR, or the potential is set to a floating state, and the N channel transistor is turned off. To reduce the leakage current generated between the gate of the charge storage transistor 2 and the read source line VSR, or to prevent the leakage current from flowing, This is very effective in improving retention characteristics.
  • FIG. 5 is a plan view of the pattern of the memory cell shown in FIG. 1
  • FIG. 6 is a cross-sectional view showing the element structure along the line AA in FIG. In FIG. 6, only the structure below the gate wiring layer of the transistor is shown, and the structure above the gate wiring layer is not shown.
  • a P-type silicon semiconductor substrate (P-Sub) 11 is used as the substrate.
  • This P-type substrate 1 1 is S It may be formed on OI (Silicon on insulator), or may be formed on bulk silicon (bulk silicon).
  • N-Well N-well region
  • P-Well P-well region
  • the boundary between the N-well region 12 and the P-well region 13 is indicated by reference numeral 14.
  • P + -type diffusion regions 15 and 15 serving as a source and a drain region of the write transistor 1 are formed.
  • the gate wiring layer 17 of the write transistor 1 is formed on the surface of the N-type well region 12 between the P + type diffusion regions 15 and 15 through the gate insulating film 16. Is formed.
  • N + type diffusion regions 18, 18, 18 serving as the source and drain regions of the charge storage transistor 2 and the readout transistor 5 are formed.
  • the gate wiring of the charge storage transistor 2 is provided on the surface of the P-well region 13 between the pair of N + -type diffusion regions 18 and 18 via the gate insulating film 19.
  • a layer 20 is formed, and on the surface of the P-type well region 13 between the pair of N + -type diffusion regions 18, 18, the gate of the charge storage transistor 5 is interposed via a gate insulating film 19.
  • G The wiring layer 21 is formed.
  • Each of the gate wiring layers 17 and 2021 is made of, for example, a polycrystalline silicon layer.
  • the charge storage node 3 is connected between the P + type diffusion region 15 serving as the source and drain region of the write transistor 1 and the gate wiring layer 20 of the charge storage transistor 2. Continuously formed As shown in FIG. 5, for example, as shown in FIG. 5, three wiring layers 2 composed of a polycrystalline silicon layer are formed. 3, 24, and 25 are formed to extend in the lateral direction and be parallel to each other.
  • the wiring layer 23 located at the center of the three wiring layers 23 and 2425 corresponds to the write mode line WWL in FIG. 1, and the wiring layer 23 is a contact. It is electrically connected to the gate wiring layer 17 of the write transistor 1 via 26.
  • the wiring layer 24 corresponds to the read lead line RWL in FIG.
  • the wiring layer 24 is read via the contact 27 and is connected to the good wiring layer 2 of the transistor 5. It is electrically connected to 1. Further, the wiring layer 25 corresponds to the read source line VSR in FIG. 1, and the wiring layer 25 is connected to the source or the drain of the charge storage transistor 2 via the contact 28. And an N-type diffusion region 18 serving as a substrate of the charge storage capacitor 4.
  • the wiring layer 29 corresponds to the write bit line WBL in FIG. 1, and the wiring layer 29 is a P + type which becomes a source or a drain of the write transistor 1 via a via 31. It is electrically connected to the diffusion area 15.
  • the wiring layer 30 corresponds to the read bit line RBL in FIG. 1, and this wiring layer 30 is a via (vi) a) It is connected to an N + type diffusion region 18 which is a source or a drain of the readout transistor 5 via 32.
  • a write transistor 1 consisting of a P-channel transistor force is formed in an N-well region 12 and a charge storage transistor 2 consisting of an N-channel transistor capacitor.
  • the read transistor 5 and the read transistor 5 are formed in the P-well region 13 respectively.
  • the N-well region 12 and the P-well region 13 have different conductivity types, even if they are formed in contact with each other, they are electrically separated.
  • the occupation of the region 33 of one memory cell is larger than in the case where they are formed apart from each other. The area can be reduced.
  • the area occupied by one memory cell region 33 slightly increases, but it is also possible to form the N-well region 12 and the P-well region 13 a certain distance apart. You.
  • FIG. 7 is a cross-sectional view showing an element structure of a memory cell used in a semiconductor memory device according to a modification of the first embodiment, and is taken along line A_A ′ in the pattern plan view of FIG.
  • the memory cell shown in Fig. 7 differs from that in Fig. 6 only in part of the configuration, and the parts corresponding to Fig. 6 are assigned the same reference numerals. The description is omitted, and only the points different from FIG. 6 are described below.
  • FIG. 6 the case where the N-well region 12 and the P-well region 13 are formed at different positions on the P-type substrate 11 has been described. However, in the case of FIG. 7, the P-well region is included in the N-well region 12. 13
  • a write transistor 1 is formed in the N-well region 12, and a charge storage transistor 2 and a read transistor 5 are formed in the P-well region 13.
  • the occupied area per memory cell in this modified example is almost the same as that of the first embodiment.
  • FIG. 8 shows a memory cell array in which a plurality of memory cells shown in FIG. 5 are arranged on a substrate.
  • FIG. 5 is a plan view of the case. Note that parts corresponding to those in FIG. 5 are denoted by the same reference numerals as those in FIG.
  • the memory cells for one row are formed by repeatedly arranging the memory cell area 33 shown in FIG. 5 in the horizontal direction in the figure, and the memory cells for each row are formed.
  • a plurality of memory cells are integrated on the substrate by repeatedly arranging the region 33 in a horizontal direction with the region 33 turned upside down.
  • FIG. 9 shows an equivalent circuit diagram of a memory cell used in the semiconductor memory device according to the second embodiment of the present invention.
  • the memory cell of this embodiment is the memory cell of the first embodiment shown in FIG. The difference is that the write transistor 1 consisting of a P-channel transistor is replaced by a write transistor 6 consisting of an N-channel transistor.
  • all the three transistors in the memory cell are constituted by N-channel transistors.
  • the threshold voltage of the write transistor 6 is set to be higher than those of the charge storage transistor 2 and the read transistor 5.
  • the impurity concentration of the substrate on which each transistor is formed is adjusted.
  • Adjust the thickness of the gate insulating film of each transistor-Adjust the size of each transistor, that is, adjust the channel width or channel length, the substrate on which each transistor is formed Any one or a plurality of means such as adjusting the substrate bias potential applied to the substrate may be employed.
  • the operation of the memory cell according to the second embodiment is basically the same as that described with reference to FIG. 2 and FIG. 3, except that the write cell line WWL is The only difference is that the power supply potential V dd is provided during the writing period, and the ground potential V ss is provided during the other periods.
  • the threshold voltage of the write transistor 2 is high and the threshold voltage of the charge storage transistor 2 is low, so that the memory cell according to the first embodiment is used. The same effect can be obtained.
  • FIG. 10 is a cross-sectional view showing the device structure of the memory cell shown in FIG. is there. In FIG. 10 as well, only the structure below the gate wiring layer of the transistor is shown, and the structure above the gate wiring layer is not shown.
  • a P-type silicon semiconductor substrate (P-Sub) 11 is used as the substrate.
  • This P-type substrate 11 may be formed on SOI (Silicon on insulator), or may be formed on bulk silicon (bulk silicon).
  • N-Well N-well region
  • two P-well regions 42 and 43 are formed at a predetermined distance.
  • a P + type diffusion region 4444 serving as a source and a drain region of the write transistor 6 is formed.
  • the gate wiring layer 46 of the write transistor 6 is formed on the surface of the P-type well region 42 between the P + type diffusion regions 44 and 44 via the gate insulating film 45. Is formed.
  • the N + type diffusion regions 18, 18, 1 serving as the source and drain regions of the charge storage transistor 2 and the readout transistor 5 are provided. 8 is formed.
  • the gate wiring of the charge storage transistor 2 is formed on the surface of the P-type well region 43 between the pair of N + -type diffusion regions 18 and 18 via the gate insulating film 19.
  • a layer 20 is formed, and on the surface of the P-type well region 43 between the pair of N + -type diffusion regions 18 and 18, a charge storage transistor 5 is formed via a gate insulating film 19.
  • the gate wiring layer 21 is formed.
  • the above-described means may be employed. Different substrate bias potentials may be applied to the P-well regions 42 and 43, which are substrates on which the transistor 6 and the charge storage transistor 2 are formed.
  • one memory cell is formed in one N-well region 41, and the other memory cells are mutually connected by a P-type substrate 11. Since the elements are separated, the effect of parasitic elements between memory cells during operation can be reduced.
  • FIG. 11 is a cross-sectional view showing the element structure of a memory cell used in a semiconductor memory device according to a modification of the second embodiment. Note that the memory cell shown in FIG. 11 differs from that of FIG. 10 only in part of its configuration. Therefore, portions corresponding to those of FIG. 10 are given the same reference numerals, and description thereof is omitted. Only the differences from FIG. 10 will be described below.
  • N-well region 41 is formed on the P-type substrate 11 and two P well regions 42 and 43 are formed in the N-well region 41 has been described.
  • N-Sub N-type silicon semiconductor substrate
  • P-well regions 42, 43 are formed on the N-type substrate 51.
  • a write transistor 6 is formed in the P-well region 42, and a charge storage transistor is formed in the P-well region 43.
  • a star 2 and a read transistor 5 are formed.
  • the N-type substrate 51 may be formed on SOI (silicon on insulator), or may be formed on bulk silicon (bulk silicon).

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

書き込みビット線ＷＢＬと電荷蓄積ノード３との間にソース・ドレイン間の電流通路が挿入され、ゲートが書き込みワード線ＷＷＬに接続されたＰチャネルトランジスタからなる書き込みトランジスタ１と、読み出しソース線ＶＳＲにソース・ドレイン間の電流通路の一端が接続され、ゲートが上記電荷蓄積ノード３に接続されたＮチャネルトランジスタからなる電荷蓄積トランジスタ２と、電荷蓄積トランジスタ２のソース・ドレイン間の電流通路の他端と読み出しビット線ＲＢＬとの間にソース・ドレイン間の電流通路が挿入され、ゲートが読み出しワード線ＲＷＬに接続された読み出しトランジスタ５とを具備している。

Description

明 細 書
半導体記憶装置
技術分野
こ の発明は、 ダイナミ ック型の半導体記憶装置に係 り 、 特 にメ モ リ セル自体に増幅機能を有するゲイ ンセルタイプのメ モ リ セルを使用 した半導体記憶装置に関する。
背景技術
L S I の高機能化が進み、 1 個の半導体チップ上に C P U Central Processing Unit) 、 D S P 、 Digital Signal Proces sor) 、 ビデオ（video)処理回路、 アナロ グ（analog)回路、 専用 ロジック (logic)回路等を R A M ( Random Access Memory) と共に混載したシス テ ム (system) L S I が開発されている。 このよ う なシス テ ム L S I では、 チップ全体で R A Mが占め る割合が年々大き く なっている。
一方、 次世代のシス テム L S I ではさ らなる低消費電力化 が要求され、 混載される R AMも低電圧で動作させる必要が ある。
R A Mには、 データをスタティ ック に記憶する S R A Mと ダイナミ ック に記憶する D R A Mとがあ り 、 一般に S R A M に比べて D R A Mの方が素子数が少な く 高集積化に適してい る。
低電圧動作が可能な D R AMに使用 される メ モ リ セル と し て、 従来では、 伊藤清男著 「ア ドバンス ト エ レク ト ロユタ ス シ リ ーズ 1 — 9 超 L S I メ モ リ 」 培風館、 1 9 9 4 年 1 1 月 5 日、 p l 2 — 1 4、 図 1 . 1 0 ( a ) に記載され ているゲイ ンセノレタイ プ（gain c ell typ e)のものが知 られてい る。
このメ モ リ セルは、 図 1 2 の等価回路図に示されるよ う に 3個の Nチャネル ト ラ ンジスタによって構成されている。 データ書き込みの際には、 書き込みワー ド線 W Wをオンに して書き込みデータ線 W Dから書き込みデータに対応 した電 圧を書き込み ト ラ ンジス タ Q 1 を介して電荷蓄積 ト ラ ンジス タ Q 2のゲー ト に与える こ とで書き込みが行われる。 書き込 まれたデータは、 読み出 しワー ド線 R Wをオンにする こ と に よ り 、 読み出 し ト ラ ンジス タ Q 3 を介して読み出 しデータ線 R Dに読み出される。 データ読み出 し時に、 電荷蓄積 ト ラン ジス タ Q 2 のゲー ト電圧が高ければ、 電荷蓄積 ト ラ ンジスタ Q 2及び読み出 し ト ラ ンジスタ Q 3 が と もに導通するので、 予め高い電圧に充電されている読み出 しデータ線 R Dは 0 V に向かって放電される。 も し、 電荷蓄積 ト ラ ンジス タ Q 2 の ゲー ト電圧が 0 V と低ければ、 電荷蓄積 ト ラ ンジスタ Q 2 は 非導通のため読み出 しデータ線 R Dは高電圧のままである。 この読み出 しデータ線 R Dの電圧を検出する こ とでデータが 弁別される。 データ の記憶保持には電荷蓄積 ト ラ ンジス タ Q 2 のゲー ト容量が利用 される。
と ころで、 図 1 2 に示される従来のメ モ リ セルでは、 3個 の ト ランジスタ Q 1 〜 Q 3 の閾値電圧を積極的に異な らせる よ う に してはお らず、 実質的に全て同 じ値と なる よ う に製造 されている。 従って、 メ モ リ セルの動作電圧を低く するため には、 低いゲー ト電圧でも電荷蓄積 ト ラ ンジスタ Q 2 が導通 する よ う に、 全ての ト ランジスタの閾値電圧を低く 設定する 必要がある。
しかし、 書き込み ト ランジスタ Q 1 の閾値電圧が低いと、 この ト ランジスタ Q 1 が非導通状態のと きに、 電荷蓄積 ト ラ ンジスタ Q 2 のゲー トから書き込みデータ線 W Dへの リ ーク 電流が増加し、 データの リ テンシ ョ ン特性が低下する。
リ テンシ ョ ン特性を向上させる ためには全ての ト ラ ンジス タの閾値電圧を高く 設定する こ と が必要である。 しかし、 こ のよ う にする と電荷蓄積 ト ランジスタ Q 2 はゲー ト電圧が高 く ないと導通 しなく なるので、 今度は動作電圧が高く なつて しま う。
こ のよ う に従来のゲイ ンセルタ イ プの D R A Mは、 リ テン ショ ン特性の向上と動作電圧の低電圧化と を同時に達成でき ないとい う 問題がある。
明の開示
この発明は上記のよ う な事情を考慮してな されたものであ り 、 その 目的は、 リ テンシ ョ ン特性の向上と動作電圧の低電 圧化と を達成する こ とができ る半導体記憶装置を提供する こ とである。
この発明の半導体記憶装置は、 書き込みデータが与え られ る第 1 のノ ー ド と電荷蓄積ノ ー ドと の間にソース · ドレイ ン 間の電流通路が挿入され、 データの書き込み期間に導通状態 にされ、 閾値電圧の絶対値が第 1 の値を有する第 1 の ト ラン ジスタ と、 読み出 し電位が与え られる第 2 のノー ドにソー ス · ドレイ ン間の電流通路の一端が接続され、 ゲー トが上記 電荷蓄積ノ ー ドに接続され、 閾値電圧の絶対値が上記第 1 の 値よ り も低い第 2 の値を有する第 2 の ト ラ ンジス タ と 、 上記 第 2 の ト ラ ンジスタのソース · ドレイ ン間の電流通路の他端 とデータが読み出される第 3 のノ ー ドとの間にソース · ドレ イ ン間の電流通路が揷入され、 データ の読み出 し期間に導通 状態にされる第 3 の ト ランジスタ と を具備している。
第 1 の ト ラ ンジス タ は Pチヤネノレの ト ラ ンジス タであ り 、 第 2、 第 3 の ト ラ ンジスタ はそれぞれ Nチャネルの ト ラ ンジ スタであっても よい。
第 1 、 第 2及び第 3 の ト ラ ンジスタ はそれぞれ Nチヤネノレ の ト ラ ンジスタであっても よい。
第 1 、 第 2及ぴ第 3 の ト ラ ンジス タはそれぞれ S O I ( S il i con on insul ator)上に开 成さ ていても よい。
第 1 、 第 2及び第 3 の ト ラ ンジスタはそれぞれバルク シリ コン（bu l k s il i c o n)上に开 成されていてもよい。
第 1 、 第 2 の ト ラ ンジスタが形成されている基板の不純物 濃度を調整する こ とで、 第 1 の ト ラ ンジスタの閾値電圧の絶 対値が第 1 の値を有する よ う にされ、 かつ第 2 の ト ラ ンジス タ闞値電圧の絶対値が第 1 の値よ り も低い第 2 の値を有する よ う にされていても よい。
第 1 、 第 2 の ト ラ ンジスタのゲー ト絶縁膜の膜厚を調整す る こ とで、 第 1 の ト ラ ンジスタの閾値電圧の絶対値が第 1 の 値を有する よ う にされ、 かつ第 2 の ト ランジスタ閾値電圧の 絶対値が第 1 の値よ り も低い第 2 の値を有する よ う にされて いてもよい。 第 1 、 第 2 の ト ラ ンジス タの ト ラ ンジス タサイズを調整す る こ とで、 第 1 の ト ラ ンジスタの閾値電圧の絶対値が第 1 の 値を有する よ う にされ、 かつ第 2 の ト ラ ンジス タ の閾値電圧 の絶対値が第 1 の値よ り も低い第 2 の値を有する よ う にされ ていても よい。 この場合の ト ラ ンジス タサイ ズは ト ラ ンジス タのチャネル幅も し く はチャネル長である。
第 1 、 第 2 の ト ラ ンジス タが形成されている基板に印加さ れる基板バイ アス電位を調整する こ と で、 第 1 の ト ラ ンジス タの閾値電圧の絶対値が第 1 の値を有する よ う にされ、 かつ 第 2 の ト ラ ンジス タ の閾値電圧の絶対値が第 1 の値よ り も低 い第 2 の値を有する よ う にされていても よい。
データ の読み出 し期間に、 第 2 のノ ー ドが基準電位に設定 されても よい。
データの読み出 し期間以外の動作期間に、 第 2 のノー ドは 中間電位も しく は浮遊状態に設定されても よい。
データ の書き込み期間に、 第 2 のノ ー ドが基準電位に設定 されても よい。
第 1 のノー ドは書き込みビッ ト線に接続され、 第 1 の ト ラ ンジスタのゲ一 トは書き込みヮー ド線に接続され、 第 2 のノ ー ドは読み出 しソース線に接続され、 第 3 のノー ドは読み出 しビッ ト線に接続され、 第 3 の ト ラ ンジス タ のゲー ト は読み 出 しヮー ド線に接続されていても よい。
図面の簡単な説明
図 1 はこの発明の第 1 の実施形態に係る半導体記憶装置で 使用 されるメ モ リ セルの等価回路図である。 図 2 は図 1 のメ モ リ セルのデータ書き込み動作期間のタイ ミ ングチャー トである。
図 3 は図 1 のメ モ リ セルのデータ読み出 し動作期間のタイ ミ ングチヤ一 トである。
図 4 は Pチャネル ト ラ ンジス タ と Nチャネル ト ラ ンジス タ の一般的なグー ト リ ーク特性を示す図である。
図 5 は図 1 に示すメ モ リ セルのパターン平面図である。 図 6 は図 5 中の A A 線に沿った素子構造を示す断面図 、、める。
図 7 は第 1 の実施形態の変形例に係る半導体記憶装置で使 用 される メ モ リ セルの素子構造を示す断面図である。
図 8 は図 5 に示されるメ モ リ セルを基板上に複数配置 して メ モ リ セルァ レイ を構成した場合のパターン平面図である。
図 9 はこの発明の第 2 の実施形態に係る半導体記憶装置で 使用 される メ モ リ セルの等価回路図である。
図 1 0 は図 9 に示すメ モ リ セルの素子構造を示す断面図で ある。
図 1 1 は第 2 の実施形態の変形例に係る半導体記憶装置で 使用 されるメ モ リ セルの素子構造を示す断面図である。
図 1 2 は従来のメ モ リ セルの等価回路図である。
発明を実施するための最良の形態
以下、 図面を参照 してこ の発明を実施の形態によ り 詳細に 説明する。
(第 1 の実施形態）
図 1 は、 この発明の第 1 の実施形態に係る半導体記憶装置 で使用されるメ モ リ セルの等価回路図を示している。 書き込 みビッ ト線 W B L (第 1 のノー ド） には、 P チャネルの ト ラ ンジス タからなる書き込み ト ラ ンジス タ （第 1 の ト ラ ンジス タ） 1 のソース ■ ドレイ ン間の電流通路の一端が接続されて いる。 書き込み ト ラ ンジスタ 1 のゲー ト には書き込みワー ド 線 W W Lが接続され、 書き込み ト ラ ンジス タ 1 の ソース ' ド レイ ン間の電流通路の他端には、 Nチャネルの ト ランジスタ からなる電荷蓄積 ト ラ ンジスタ （第 2 の ト ラ ンジスタ） 2 の グー トが接続されている。 電荷蓄積 ト ラ ンジスタ 2 のグー ト は電荷蓄積ノー ド 3 と なる ものであ り 、 この電荷蓄積ノ ー ド 3 と接地電位 V S S の ノ ー ド （基準電位ノ ー ド） と の間には、 電荷蓄積 ト ラ ンジス タ 2 のゲー ト容量な どか らなる電荷蓄積 キャパシタ 4 が接続されている。 また、 電荷蓄積 ト ラ ンジス タ 2 の ソース ■ ドレイ ン間の電流通路の一端には読み出 しソ ース線 V S R (第 2 のノー ド） が接続されている。 電荷蓄積 ト ラ ンジス タ 2 の ソース · ドレイ ン間の電流通路の他端には · Nチャネルの ト ラ ンジス タからなる読み出 し ト ラ ンジス タ
(第 3 の ト ラ ンジス タ） 5 の ソース ■ ドレイ ン間の電流通路 の一端が接続されている。 読み出 し ト ラ ンジスタ 5 の ソー ス ■ ドレイ ン間の電流通路の他端には読み出 しビッ ト線 R B L (第 3 のノ ー ド） が接続され、 ゲー ト には読み出しワー ド 線 R W Lが接続されている。
一般に、 Nチャネル ト ラ ンジスタは正極性の閾値電圧値を 有し、 P チャネル ト ラ ンジスタは負極性の閾値電圧値を有し てお り 、 かつ Nチャネル ト ラ ンジスタ の閾値電圧の絶対値は Pチャネル ト ラ ンジス タ の閾値電圧の絶対値よ り も小さい。 従って、 Nチャネル ト ラ ンジス タからなる電荷蓄積 ト ラ ンジ スタ 2及ぴ読み出 し ト ラ ンジスタ 5それぞれの閾値電圧の絶 対値は、 Pチャネル ト ラ ンジスタからなる書き込み ト ラ ンジ スタ 1 の閾値電圧の絶対値よ り も小さい。
次に、 図 1 に示すメ モ リ セルの動作を図 2及び図 3 のタイ ミ ングチヤ一ト を用いて説明する。
図 2 はデータ書き込み動作期間のタイ ミ ングチヤ一 ト を示 している。 なお、 図 2 中、 V ddは電源電位を示し、 I V tp I は書き込み ト ラ ンジス タ 1 の閾値電圧の絶対値を示してい る。
データ の書き込み時には、 書き込みビッ ト線 W B L には書 き込みデータに応じて電源電位 V ddまたは接地電位 V ssが 与えられ、 書き込みヮー ド線 WW Lには接地電位 V ss よ り も 1 Vtp I 以上低い電位、 例えば V ss— I Vtp I の電位が与 えられる。 この時、 読み出 しワー ド線 R W L、 読み出 しビッ ト線 R B L及ぴ読み出 しソース線 V S Rにはそれぞれ接地電 位 V ssが与えられる。 書き込みワー ド線 WW Lに V ss— I V tp I なる電位が与え られる こ と で、 書き込み ト ラ ンジスタ 1 が導通 し、 書き込みビッ ト線 W B Lに与え られた書き込みデ ータ に応じた電位が電荷蓄積ノ ー ド 3 に供給される。 すなわ ち、 書き込みデータ に応じた電位が電源電位 V dd の場合に は、 この電位 V ddが電荷蓄積ノー ド 3 に供給され、 電荷蓄 積キャパシタ 4 が V dd に充電される。 他方、 書き込みデー タに応じた電位が接地電位 V ss の場合には、 電荷蓄積キヤ パシタ 4 は接地電位 V ss に放電される。
データの書き込みが終了する と 、 書き込みワー ド線 WW L には電源電位 V ddが与え られて、 書き込み ト ランジスタ 1 は非導通状態と なる。 この時、 書き込みビッ ト線 W B Lには 接地電位 V ssが与えられる。 また、 読み出 しソース線 V S Rには、 接地電位 V ss よ り は高く かつ電源電位 V dd よ り は 低い中間電位 V mmが与えられるか、 または電位的にフ ロ ー ティ ング状態 （浮遊状態） にされる。
図 3 はデータ読み出 し動作期間のタイ ミ ングチヤ一 ト を示 している。 データの読み出 し時は、 読み出 しワー ド線 WW L 及ぴ読み出 しビッ ト線 R B L に電源電位 V dd が与え られる この時、 書き込みヮー ド線 W W L にも電源電位 V dd が与え られ、 書き込みビッ 1、線 W B L及ぴ読み出 しソース線 V S R にはそれぞれ接地電位 V ssが与え られる。 書き込みヮー ド 線 W W L に電源電位 V ddが与えられる こ とで、 書き込み ト ラ ンジス タ 1 は非導通状態と なる。 さ らに、 読み出 しワー ド 線 R W L に電源電位 V ddが与えられる こ とで、 読み出 し ト ラ ンジス タ 5 が導通する。 こ こで、 電荷蓄積 ト ラ ンジス タ 2 の導通/非導通は、 電荷蓄積ノ ー ド 3 の電位に応 じて決ま る すなわち、 電荷蓄積ノー ド 3 の電位が V ddであれば、 電荷 蓄積 ト ラ ンジスタ 2 が導通 し、 電源電位 V dd にされている 読み出 しビッ ト線 R B Lの電位が読み出 しソース線 V S Rの 電位である接地電位 V ss に放電される。 他方、 電荷蓄積ノ 一ド 3 の電位が接地電位 V ssであれば、 電荷蓄積 ト ラ ンジ スタ 2 は非導通と な り 、 電源電位 V ddにされている読み出 しビ.ッ ト線 R B Lの電位は V dd のまま維持される。 そ して . データ読み出 し期間に、 読み出 しビッ ト線 R B Lの電位を検 出する こ とでデータが弁別される。
データの読み出 しが終了する と 、 読み出 しワー ド線 R W L に接地電位 V s sが与えられ、 読み出 し ト ラ ンジス タ 5 が非 導通状態と なる。 また、 読み出 しソース線 V S Rには、 接地 電位 V s s よ り は高く かつ電源電位 V d d よ り は低い中間電位 V m mが与え られるか、 または電位的にフ ローティ ング状態 にされる。
上記第 1 の実施形態の半導体記憶装置では、 データ書き込 み ト ランジスタ 1 と して閾値電圧の絶対値の大きな Pチヤネ ル ト ランジスタ を用いている。 このため、 データ書き込み ト ランジス タ 1 が非導通状態にされるデータ読み出 し時に、 こ のデータ書き込み ト ラ ンジス タ 1 を介 して、 電荷蓄積ノ ー ド 3 から書き込みビッ ト線 W B L に流れる リ ーク電流を削減す る こ とができ、 リ テ ンシ ョ ン特性の向上を図る こ と ができ る さ らに、 上記第 1 の実施形態の半導体記憶装置では、 電荷 蓄積 ト ラ ンジスタ 2 と して閾値電圧の絶対値の小さな Nチヤ ネル ト ラ ンジス タ を用いている。 このため、 電荷蓄積 ト ラ ン ジスタ 2 は低いゲー ト電圧でも十分に導通 し、 データ読み出 し ト ランジスタ 5 が導通状態にされるデータ読み出 し期間に 電源電位 V d d の値が低い場合でも電荷蓄積 ト ラ ンジス タ 2 は十分に動作するので、 電源電位 V d d の値を低く して動作 電圧の低下を図る こ と ができ る。
と ころで、 上記第 1 の実施形態の半導体記憶装置では、 電 荷蓄積キャパシタ 4 と して電荷蓄積 ト ラ ンジスタ 2のゲー ト 容量を用いている。 従って、 データ書き込み期間中及びデー タ読み出 し期間中は、 電荷蓄積キ ャパシタ 4 で充放電が行わ れる よ う に、 電荷蓄積 ト ラ ンジス タ 2 のソース ' ド レイ ン間 の電流通路の一端、 つま り 読み出 しソース線 V S Rに接続さ れている側は接地電位 V s s に設定する必要がある。
しかし、 データ書き込み期間以外及びデータ読み出 し期間 以外の期間では、 電荷蓄積キャパシタ 4からの リ ーク電流は でき るだけ少な く しなければな らない。 そこで、 上記第 1 の 実施形態の半導体記憶装置では、 データ書き込み期間以外及 びデータ読み出 し期間以外の期間では、 読み出 しソース線 V S Rに中間電位 V mm を与える か、 または電位的にフ ロ ーテ ィ ング状態に している。 中間電位 V mm を与える場合には、 接地電位 V s sを与える場合と比較し、 電荷蓄積 ト ランジス タ 2 のゲー ト と読み出 しソース線 V S R と の間の電位差が小 さ く な り 、 両者間に生じる リ ーク電流が削減される。 他方、 読み出 しソース線 V S Rを電位的にフ ロ ーテ ィ ング状態にす る と、 原理的には、 電荷蓄積 ト ラ ンジス タ 2 のゲー ト と読み 出 しソース線 V S R と の間にはリ ーク電流が流れなく なる。
すなわち、 データ書き込み期間以外及びデータ読み出 し期 間以外の期間に、 読み出 しソース線 V S Rに中間電位 V mm を与えるか、 または電位的にフ ローティ ング状態にする こ と で、 電荷蓄積 ト ラ ンジス タ 2 のゲー ト と読み出 しソース線 V S R との間に生じる リ ーク電流を削減する、 も しく はリ ーク 電流が流れないよ うする こ とができ、 リ テ ンショ ン特性のさ らなる向上を図る こ とができ る。
図 4 は、 Pチャネル トラ ンジスタ （ P M O S ) と Nチヤネ ル ト ラ ンジスタ （ N M O S ) の一般的なゲー ト リ ーク特性を 示している。 図中、 横軸はゲー ト . ソース間電圧 Vgs ( V ) を示し、 縦軸はゲー ト電流密度 I I g | ( A/cm2 ) を示し ている。 なお、 両特性は、 P M O S と N M O S のゲー ト絶縁 膜の膜厚が互いに等しい場合の例を示している。
例えば、 図中の丸印で示すよ う にゲー ト · ソース間電圧 V gs の絶対値が 1 ( V ) の場合、 P M O S のゲー ト リ ーク電 流に比べて N M O Sのゲー ト リ ーク電流は非常に （ 1 桁以 上） 大きい。
従って、 データ書き込み期間以外及びデータ読み出 し期間 以外の期間に、 読み出 しソース線 V S Rに中間電位 V mm を 与えるか、 または電位的にフローティ ング状態に して、 Nチ ャネル ト ラ ンジスタ からなる電荷蓄積 ト ラ ンジス タ 2 のゲー ト と読み出 しソース線 V S R と の間に生じる リ ーク電流を削 減する、 も しく はリ ーク電流が流れないよ う にする こ と は、 リ テンショ ン特性の向上を図る上で非常に有効である。
図 5 は図 1 に示すメモ リ セルのパターン平面図であ り 、 図 6 は図 5 中の A— A 線に沿った素子構造を示す断面図であ る。 なお、 図 6 では ト ラ ンジス タ のゲー ト配線層よ り も下の 構造のみを示し、 ゲー ト配線層よ り も上の構造については図 示を省略している。
図 6 に示すよ う に、 基板と して例えば P型のシ リ コ ン半導 体基板 （P-Sub) 1 1 が用い られる。 こ の P型基板 1 1 は S O I (Silicon on insulator)上に形成されていても よ く 、 また はバルタ シ リ コ ン（bulk silicon)上に形成されていても よい。 P型基板 1 1 には N ゥエル領域 （N-Well) 1 2 と P ゥエル領 域 （ P-Well) 1 3 と が互いに接して形成されている。 Nゥェ ル領域 1 2 と P ゥエル領域 1 3 の境界は符号 1 4 で示されて いる。 Nゥエル領域 1 2 には、 書き込み ト ラ ンジスタ 1 のソ ース、 ドレイ ン領域と なる P +型拡散領域 1 5、 1 5 が形成 されている。 そ して、 上記 P +型拡散領域 1 5、 1 5相互間 の N ゥエル領域 1 2表面上には、 ゲー ト絶縁膜 1 6 を介して 書き込み ト ラ ンジス タ 1 のゲー ト配線層 1 7 が形成されてい 。
一方、 P ゥエル領域 1 3 には、 電荷蓄積 ト ラ ンジス タ 2及 び読み出 し ト ラ ンジス タ 5 の ソース、 ドレイ ン領域と なる N +型拡散領域 1 8 、 1 8 、 1 8 が形成されている。 そ して、 上記一対の N +型拡散領域 1 8 、 1 8相互間の P ゥエル領域 1 3表面上には、 ゲー ト絶縁膜 1 9 を介して電荷蓄積 ト ラン ジス タ 2 のゲー ト配線層 2 0が形成され、 上記一対の N +型 拡散領域 1 8、 1 8相互間の P ゥエル領域 1 3表面上には、 ゲー ト絶縁膜 1 9 を介して電荷蓄積 ト ラ ンジスタ 5 のゲー ト 配線層 2 1 が形成されている。 上記ゲー ト配線層 1 7 、 2 0 2 1 はそれぞれ例えば多結晶シリ コ ン層によ って構成されて いる。
電荷蓄積ノー ド 3 は、 書き込み ト ラ ンジス タ 1 のソース、 ドレイ ン領域と なる一方の P +型拡散領域 1 5 と、 電荷蓄積 ト ラ ンジス タ 2 のゲー ト配線層 2 0 と の間に連続的に形成さ れた P +型及び N +型の拡散層 2 2 によって構成されている , また、 図 5 に示すよ う に、 例えば多結晶シ リ コ ン層によつ て構成された 3 つの配線層 2 3 、 2 4、 2 5 が横方向に延長 しかつ平行に形成されている。 上記 3 つの配線層 2 3 、 2 4 2 5 の う ち中央に位置する配線層 2 3 は図 1 中の書き込みヮ ー ド線 WW Lに相当 し、 こ の配線層 2 3 はコ ンタ ク ト 2 6 を 介して書き込み ト ラ ンジス タ 1 のゲー ト配線層 1 7 と電気的 に接続されている。 配線層 2 4 は図 1 中の読み出 しヮー ド線 R W Lに相当 し、 この配線層 2 4 はコ ンタ ク ト 2 7 を介 して 読み出 し ト ラ ンジス タ 5 のグー ト配線層 2 1 と電気的に接続 されている。 さ らに、 配線層 2 5 は図 1 中の読み出 しソース 線 V S Rに相当 し、 この配線層 2 5 はコ ンタ ク ト 2 8 を介し て電荷蓄積 ト ラ ンジス タ 2 のソースまたは ドレイ ンと なる N +型拡散領域 1 8 と、 電荷蓄積キャパシタ 4 の基板と なる N ゥエル領域 1 2 と に接続されている。
さ らに上記 3 つの配線層 2 3 、 2 4、 2 5 と直交する方向 に延長して、 例えば多結晶シリ コ ン層によって構成された 2 つの配線層 2 9 、 3 0 が平行に形成されている。 この 2 つの 配線層 2 9 、 3 0 と上記 3 つの配線層 2 3 、 2 4 、 2 5 とは その間に設けられた層間絶縁膜によって互いに絶縁分離され ている。 配線層 2 9 は図 1 中の書き込みビッ ト線 W B L に相 当 し、 この配線層 2 9 はビア （ via) 3 1 を介して書き込み ト ラ ンジス タ 1 のソースまたは ドレイ ンと なる P +型拡散領 域 1 5 と電気的に接続されている。 配線層 3 0 は図 1 中の読 み出 しビッ ト線 R B Lに相当 し、 この配線層 3 0 はビア （ vi a) 3 2 を介 して読み出 し ト ランジスタ 5 のソースまたは ド レイ ンと なる N +型拡散領域 1 8 に接続されている。
こ こで、 1 ビッ トのデータを記憶する 1 個のメ モ リ セルの 領域は、 図 5 中、 符号 3 3 で示されている。
図 5及び図 6 に示すよ う に、 P チャネル ト ラ ンジスタ力 ら なる書き込み ト ラ ンジスタ 1 は N ゥエル領域 1 2 内に形成さ れ、 Nチャネル ト ラ ンジスタカゝらなる電荷蓄積 ト ラ ンジスタ 2及び読み出 し ト ラ ンジス タ 5 はそれぞれ P ゥエル領域 1 3 内に形成されている。 ここで、 N ゥエル領域 1 2 と P ゥェル 領域 1 3 は、 導電型が異なるので、 接して形成されていても 両者間は電気的に分離されている。 このよ う に N ゥエ ル領域 1 2 と P ゥエル領域 1 3 と を接して形成すれば、 両者を離し て形成する場合と比較して 1 個のメ モ リ セルの領域 3 3 の占 有面積を小さ く する こ とができ る。 もちろん、 1 個のメ モ リ セ ル の領域 3 3 の占有面積は多少増加するが、 N ゥエ ル領域 1 2 と P ゥエル領域 1 3 と をある程度の距離だけ離して形成 する こ と もでき る。
(第 1 の実施形態の変形例 )
図 7 は第 1 の実施形態の変形例に係る半導体記憶装置で'使 用 される メ モ リ セルの素子構造を示す断面図であ り 、 図 5 の パターン平面図中の A _ A '線に沿った断面に対応している なお、 図 7 に示すメ モ リ セルは図 6 のものと は一部の構成が 異なるだけなので、 図 6 と対応する箇所には同 じ符号を付し てその説明は省略し、 図 6 と異なる箇所のみを以下に説明す る。 図 6 では、 P型基板 1 1 の異なる位置に N ゥエル領域 1 2 と P ゥエル領域 1 3 と を形成する場合を説明 したが、 図 7 の も のでは N ゥエル領域 1 2 内に P ゥエル領域 1 3 を形成した ものである。 そ して、 Nゥエル領域 1 2 内には書き込み ト ラ ンジスタ 1 が形成され、 P ゥエル領域 1 3 内には電荷蓄積 ト ラ ンジスタ 2 と読み出 し ト ラ ンジスタ 5 と が形成される。
こ の変形例における メ モ リ セル 1 個当た り の占有面積は、 第 1 の実施形態のもの と ほぼ同様である。
なお、 上記第 1 の実施形態及びその変形例において、 Nゥ エル領域 1 2 に所定の基板バイ アス電位を印加する こ とで、 そこに形成されている Pチャネル ト ラ ンジス タ力、らなる書き 込み ト ラ ンジス タ 1 の閾値電圧を制御する よ う に しても よい, 図 8 は、 図 5 に示される メ モ リ セルを基板上に複数配置し て メ モ リ セルア レイ を構成した場合のパター ン平面図である , なお、 図 5 と対応する箇所には図 5 中の符号と同 じ符号を付 してその説明は省略する。
図 5 に示される 1 個分のメモ リ セルの領域 3 3 を図中の横 方向に繰り 返し配置する こ とで 1 列分のメ モ リ セルを形成し かつ 1列毎にメ モ リ セルの領域 3 3 の上下を反転させた状態 で横方向に繰り 返し配置する こ とで複数のメ モ リ セルが基板 上に集積される。
(第 2 の実施形態）
図 9 は、 こ の発明の第 2 の実施形態に係る半導体記憶装置 で使用されるメ モ リ セルの等価回路図を示 している。 この実 施形態のメ モ リ セルが図 1 に示す第 1 の実施形態のメ モ リ セ ルと 異なっている点は、 P チャネル ト ラ ンジスタ 力 ら なる書 き込み ト ラ ンジスタ 1 が Nチャネル ト ラ ンジス タ力 ら なる書 き込み ト ラ ンジスタ 6 に変わっている こ と である。
従って、 この実施形態では、 メ モ リ セル内の 3 個の ト ラ ン ジス タが全て Nチャネル ト ラ ンジス タで構成されている。 た だ し、 書き込み ト ラ ンジス タ 6 の閾値電圧が、 電荷蓄積 ト ラ ンジスタ 2 及ぴ読み出 し ト ラ ンジス タ 5 のそれと 比べて大き く なる よ う に されてレヽる。 上記 3 個の ト ラ ンジス タの間で上 記の よ う な閾値電圧の関係を有する よ う にするためには、 例 えば、 各 ト ラ ンジス タ が形成されている基板の不純物濃度を 調整する、 各 ト ラ ンジス タ のゲー ト絶縁膜の膜厚を調整する - 各 ト ラ ンジス タのサイ ズ、 つま り チャネル幅またはチヤネゾレ 長を調整する、 各 ト ラ ンジス タ が形成されている基板に印カロ される基板バイ アス電位を調整する、 等の手段の う ちいずれ か 1 つまたは複数の手段を採用すればよい。
上記第 2 の実施形態によ る メ モ リ セルの動作は先の図 2及 び図 3 を参照 して説明 した場合と 基本的には同 じであるが、 書き込みヮー ド線 W W L に対 して、 書き込み期間には電源電 位 V d d が与え られ、 それ以外の期間には接地電位 V s s が与 え られる点のみが異なる。
この第 2 の実施形態のメ モ リ セルにおいても、 書き込み ト ラ ンジス タ 2 の閾値電圧が高く 、 電荷蓄積 ト ラ ンジス タ 2 の 閾値電圧が低いので、 第 1 の実施形態のメ モ リ セルと 同様の 効果が得られる。
図 1 0 は図 9 に示すメ モ リ セルの素子構造を示す断面図で ある。 なお、 図 1 0 の場合も、 ト ラ ンジスタのゲー ト配線層 よ り も下の構造のみを示し、 ゲー ト配線層よ り も上の構造に ついては図示を省略している。
図 1 0 に示すよ う に、 基板と して例えば P型のシ リ コ ン半 導体基板 （P-Sub) 1 1 が用いられる。 こ の P型基板 1 1 は S O I (Silicon on insulator)上に开$成されていても よ く 、 ま たはバルク シリ コ ン (bulk silicon)上に形成されていても よい, P型基板 1 1 には個々のメ モ リ セルが形成される Nゥエル領 域 (N-Well) 4 1 が形成されてレヽ る 。 Nゥエル領域 4 1 内に は 2つの P ゥエル領域 4 2、 4 3 が所定の距離を離して形成 されている。 一方の P ゥエル領域 4 2 には、 書き込み ト ラ ン ジス タ 6 の ソース 、 ド レイ ン領域と なる P +型拡散領域 4 4 4 4 が形成されてい る。 そ して、 上記 P +型拡散領域 4 4、 4 4相互間の P ゥエル領域 4 2表面上には、 ゲー ト絶縁膜 4 5 を介して書き込み ト ラ ンジス タ 6 のゲー ト配線層 4 6 が形 成されている。
他方の P ゥエル領域 4 3 には、 電荷蓄積 ト ラ ンジス タ 2及 び読み出 し ト ラ ンジス タ 5 の ソ ース 、 ド レイ ン領域と なる N +型拡散領域 1 8 、 1 8、 1 8 が形成されている。 そ して、 上記一対の N +型拡散領域 1 8 、 1 8相互間の P ゥエル領域 4 3表面上には、 ゲー ト絶縁膜 1 9 を介して電荷蓄積 ト ラ ン ジスタ 2 のグー ト配線層 2 0 が形成され、 上記一対の N +型 拡散領域 1 8、 1 8相互間の P ゥエル領域 4 3表面上には、 ゲー ト絶縁膜 1 9 を介 して電荷蓄積 ト ラ ンジスタ 5 のゲー ト 配線層 2 1 が形成されてい る。 こ こで、 書き込み ト ラ ンジス タ 6 の閾値電圧を高く し、 電 荷蓄積 ト ラ ンジス タ 2 の閾値電圧を低く するためには、 先に 説明 した手段を採用すればよ く 、 例えば、 書き込み ト ラ ンジ スタ 6及び電荷蓄積 ト ラ ンジスタ 2 が形成されている基板で ある P ゥエル領域 4 2、 4 3 にそれぞれ異なる基板バイ アス 電位を印加すればよい。
このよ う な構成の半導体記憶装置は、 1 個のメ モ リ セルが 1 つの N ゥエル領域 4 1 内に形成されてお り 、 他のメ モ リ セ ルと は P型基板 1 1 によって互いに素子分離されているので 動作時におけるメ モ リ セル相互間の寄生素子による影響を削 減する こ と ができ る。
(第 2の実施形態の変形例）
図 1 1 は第 2 の実施形態の変形例に係る半導体記憶装置で 使用 されるメ モ リ セルの素子構造を示す断面図である。 なお 図 1 1 に示すメ モ リ セルは図 1 0 のもの と は一部の構成が異 なるだけなので、 図 1 0 と対応する箇所には同 じ符号を付し てその説明は省略し、 図 1 0 と異なる箇所のみを以下に説明 する。
図 1 0 では、 P型基板 1 1 に Nゥエル領域 4 1 を形成し、 さ らに N ゥエル領域 4 1 内に 2個の P ウエノレ領域 4 2、 4 3 を形成する場合を説明 したが、 図 1 1 のものでは基板と して N型のシリ コン半導体基板 （N- Sub ) 5 1 が用いられ、 N型 基板 5 1 に 2個の P ゥエル領域 4 2、 4 3 を形成したもので ある。 そ して、 P ゥエル領域 4 2 内には書き込み ト ラ ンジス タ 6 が形成され、 P ゥエル領域 4 3 内には電荷蓄積 ト ラ ンジ スタ 2 と読み出 し ト ラ ンジスタ 5 とが形成される。
なお、 N型基板 5 1 は S O I ( S ili con on insulator)上に形 成されていても よ く 、 またはバルタ シ リ コ ン（bulk sili con)上 に形成されていても よい。
産業上の利用可能性
以上説明 したよ う に、 本発明によれば、 リ テ ンシ ョ ン特性 の向上と動作電圧の低電圧化と を達成する こ と ができ る半導 体記憶装置が得られる。

Claims

2 求 の 範 囲
1 . 書き込みデータが与えられる第 1 のノー ドと電荷蓄 積ノ ー ドとの間にソース ■ ドレイ ン間の電流通路が揷入され- データの書き込み期間に導通状態にされ、 閾値電圧の絶対値 が第 1 の値を有する第 1 の ト ラ ンジス タ と 、
読み出 し電位が与え られる第 2 のノー ドにソース · ドレイ ン間の電流通路の一端が接続され、 ゲー トが上記電荷蓄積ノ ー ドに接続され、 閾値電圧の絶対値が上記第 1 の値よ り も小 さな第 2 の値を有する第 2 の ト ラ ンジス タ と 、
上記第 2 の ト ラ ンジス タ のソース · ドレイ ン間の電流通路 の他端とデータが読み出される第 3 のノ ー ドとの間にソー ス ■ ドレイ ン間の電流通路が揷入され、 データ の読み出 し期 間に導通状態にされる第 3 の ト ラ ンジス タ
と を具備する半導体記憶装置。
2 . 前記第 1 の ト ラ ンジス タ力 S P チヤネノレの ト ラ ンジス タであ り 、 前記第 2 、 第 3 の ト ラ ンジス タ がそれぞれ Nチヤ ネルの ト ラ ンジスタである請求項 1記載の半導体記憶装置。
3 · 前記第 1 、 第 2及び第 3 の ト ラ ンジスタがそれぞれ Nチャネルの ト ラ ンジスタである請求項 1 記載の半導体記憶 装置。
4 . 前記第 1 、 第 2及ぴ第 3 の ト ラ ンジスタ がそれぞれ
S O I ( S ili con on insul ator)上に形成されている請求項 1 記 載の半導体記憶装置。
5 . 前記第 1 、 第 2及び第 3 の ト ラ ンジスタがそれぞれ パルク シ リ コ ン（bulk sil i con)上に形成されている請求項 1 記 載の半導体記憶装置。
6 . 前記第 1 、 第 2 の ト ラ ンジス タが形成されている基 板の不純物濃度を調整する こ とで、 前記第 1 の ト ラ ンジス タ の閾値電圧の絶対値が第 1 の値を有する よ う にされ、 かつ前 記第 2 の ト ラ ンジスタの閾値電圧の絶対値が第 1 の値よ り も 小さな第 2 の値を有する よ う にされている請求項 3記載の半 導体記憶装置。
7 . 前記第 1 、 第 2 の ト ラ ンジス タのゲー ト絶縁膜の膜 厚を調整する こ とで、 前記第 1 の ト ラ ンジス タの閾値電圧の 絶対値が第 1 の値を有する よ う にされ、 前記第 2 の ト ラ ンジ スタの閾値電圧の絶対値が第 1 の値よ り も小さな第 2 の値を 有する よ う にされている請求項 3記載の半導体記憶装置。
8 . 前記第 1 、 第 2 の ト ラ ンジス タ の ト ラ ンジス タサイ ズを調整する こ とで、 前記第 1 の ト ラ ンジス タの閾値電圧の 絶対値が第 1 の値を有する よ う にされ、 前記第 2 の ト ラ ンジ ス タ の閾値電圧の絶対値が第 1 の値よ り も小さな第 2 の値を 有する よ う にされている請求項 3記載の半導体記憶装置。
9 . 前記 ト ラ ンジス タサイ ズは ト ラ ンジス タ のチヤネノレ 幅である請求項 8記載の半導体記憶装置。
1 0 . 前記 ト ラ ンジスタサイ ズは ト ラ ンジスタのチヤネ ル長である請求項 8記載の半導体記憶装置。
1 1 . 前記第 1 、 第 2 の ト ラ ンジス タ が形成されている 基板に印加される基板バイ アス電位を調整する こ とで、 前記 第 1 の ト ラ ンジスタ の閾値電圧の絶対値が第 1 の値を有する よ う にされ、 前記第 2 の ト ラ ンジス タ の閾値電圧の絶対値が 第 1 の値よ り も小さな第 2 の値を有する よ う にされている請 求項 3記載の半導体記憶装置。
1 2 . データの読み出 し期間に、 前記第 2 のノー ドが基 準電位に設定される請求項 1記載の半導体記憶装置。
1 3 . データの読み出 し期間以外の動作期間に、 前記第 2 のノー ドが中間電位も しく は浮遊状態に設定される請求項 1記載の半導体記憶装置。
1 4 . データの書き込み期間に、 前記第 2 のノー ドが基 準電位に設定される請求項 1記載の半導体記憶装置。
1 5 . 前記第 1 のノー ドが書き込みビッ ト線に接続され 前記第 1 の ト ラ ンジス タ のゲー ト が書き込みヮー ド線に接続 され、 前記第 2 のノー ドが読み出 しソース線に接続され、 前 記第 3 のノ ー ドが読み出 しビッ ト線に接続され、 前記第 3 の ト ラ ンジス タのゲー トが読み出 しヮー ド線に接続される請求 項 1 記載の半導体記憶装置。
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