JPH0650768B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0650768B2 JPH0650768B2 JP61181314A JP18131486A JPH0650768B2 JP H0650768 B2 JPH0650768 B2 JP H0650768B2 JP 61181314 A JP61181314 A JP 61181314A JP 18131486 A JP18131486 A JP 18131486A JP H0650768 B2 JPH0650768 B2 JP H0650768B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell unit
- memory device
- lines
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に情報を記憶するキ
ャパシタと、この情報の書き込み、読み出しを行なうス
イッチングトランジスタの各１個からなるメモリセル
（以下、１トランジスタ１キャパシタ型メモリセルとい
う）を用い、センスアンプに接続する２本のビット線が
このセンスアンプの片方に平行に配置された構成（以
下、折り返しビットライン構成という）をとる半導体記
憶装置に関する。
ャパシタと、この情報の書き込み、読み出しを行なうス
イッチングトランジスタの各１個からなるメモリセル
（以下、１トランジスタ１キャパシタ型メモリセルとい
う）を用い、センスアンプに接続する２本のビット線が
このセンスアンプの片方に平行に配置された構成（以
下、折り返しビットライン構成という）をとる半導体記
憶装置に関する。
従来の半導体記憶装置は多数のビット線とワード線との
所定の交点にメモリセルが形成されており、各メモリセ
ルは論理“１”，“０”の情報を記憶するキャパシタ
と、このキャパシタとビット線との接続をワード線から
の情報に応じて制御するスイッチングトランジスタとを
有している。このスイッチングトランジスタを導通せし
めることにより、ビット線に与えられた情報をキャパシ
タに記憶したり、逆にキャパシタに記憶されている情報
をビット線に読み出したりしていた。ビット線に読み出
された情報はセンスアンプで他の一つのビット線の情報
と比較して、比較結果が選択されたキャパシタの情報と
して読み出される。この時、この他の一つのビット線に
は論理“１”と“０”の中間の電圧や選択されたキャパ
シタに記憶された情報と相補な情報が与えられる。これ
ら２つのワード線は折り返しビットライン構成ではセン
スアンプの片側に平行に隣接して配置される。
所定の交点にメモリセルが形成されており、各メモリセ
ルは論理“１”，“０”の情報を記憶するキャパシタ
と、このキャパシタとビット線との接続をワード線から
の情報に応じて制御するスイッチングトランジスタとを
有している。このスイッチングトランジスタを導通せし
めることにより、ビット線に与えられた情報をキャパシ
タに記憶したり、逆にキャパシタに記憶されている情報
をビット線に読み出したりしていた。ビット線に読み出
された情報はセンスアンプで他の一つのビット線の情報
と比較して、比較結果が選択されたキャパシタの情報と
して読み出される。この時、この他の一つのビット線に
は論理“１”と“０”の中間の電圧や選択されたキャパ
シタに記憶された情報と相補な情報が与えられる。これ
ら２つのワード線は折り返しビットライン構成ではセン
スアンプの片側に平行に隣接して配置される。
かかる従来の折り返しビットライン構成の半導体記憶装
置が第３図に模式的に示されている。各センスアンプ３
０１からそれぞれ一対のビット線３０３，３０４，３０
５，３０６が並行同一方向に取り出されており、半導体
基板上でも各一対のビット線は隣接して形成されてい
る。ビット線３０３，３０４，３０５，３０６に直交し
て多数のワード線３０８，３０９，３１０，３１１が配
置されている。ワード線３０８，３０９とビット線３０
３，３０５……との交点のワード線３１０，３１１とビ
ット線３０４，３０６……との交点にそれぞれメモリセ
ルユニット３０２が形成されている。１つのメモリセル
ユニット３０２にはそれぞれ２つのメモリセルが形成さ
れており、各セルのスイッチングトランジスタはＭＯＳ
電界効果トランジスタで形成され、それらのソース（又
はドレイン）はビット線に共通に接続され、各スイッチ
ングトランジスタのゲートはそれぞれ隣接するワード線
３０８，３０９に接続されている。各スイッチングトラ
ンジスタのドレイン（又はソース）はそれぞれキャパシ
タに接続されている。
置が第３図に模式的に示されている。各センスアンプ３
０１からそれぞれ一対のビット線３０３，３０４，３０
５，３０６が並行同一方向に取り出されており、半導体
基板上でも各一対のビット線は隣接して形成されてい
る。ビット線３０３，３０４，３０５，３０６に直交し
て多数のワード線３０８，３０９，３１０，３１１が配
置されている。ワード線３０８，３０９とビット線３０
３，３０５……との交点のワード線３１０，３１１とビ
ット線３０４，３０６……との交点にそれぞれメモリセ
ルユニット３０２が形成されている。１つのメモリセル
ユニット３０２にはそれぞれ２つのメモリセルが形成さ
れており、各セルのスイッチングトランジスタはＭＯＳ
電界効果トランジスタで形成され、それらのソース（又
はドレイン）はビット線に共通に接続され、各スイッチ
ングトランジスタのゲートはそれぞれ隣接するワード線
３０８，３０９に接続されている。各スイッチングトラ
ンジスタのドレイン（又はソース）はそれぞれキャパシ
タに接続されている。
かかる折り返しビットライン構成の半導体記憶装置で
は、メモリセルの集積度が低いという欠点がある。
は、メモリセルの集積度が低いという欠点がある。
なぜならば、第３図に示すように、折り返しビットライ
ン構成では１つのビット線３０３に接続しているメモリ
セルユニット３０２に対して折り返って来るビット線３
０４に接続しているメモリセルユニット３０７がメモリ
セルユニット３０２と半周期ずれて並んでおり、メモリ
セルユニット３０２に使うワード線３０８および３０９
の隣に、メモリセルユニット３０７に使うワード線３１
０および３１１が配置されるため、メモリセルの縮小化
が進み第３図中横方向のメモリセルユニット間のピッチ
が減少しても最終的には、ワード線308，３０９，３１
０および３１１により集積度が決められてしまうからで
ある。ここでは、１つのメモリセルユニットに２個のメ
モリセルが含まれている場合について説明したが、１つ
のメモリセルユニットに１個のメモリセルが含まれてい
る場合についても同じ問題点が存在することは明らかで
ある。
ン構成では１つのビット線３０３に接続しているメモリ
セルユニット３０２に対して折り返って来るビット線３
０４に接続しているメモリセルユニット３０７がメモリ
セルユニット３０２と半周期ずれて並んでおり、メモリ
セルユニット３０２に使うワード線３０８および３０９
の隣に、メモリセルユニット３０７に使うワード線３１
０および３１１が配置されるため、メモリセルの縮小化
が進み第３図中横方向のメモリセルユニット間のピッチ
が減少しても最終的には、ワード線308，３０９，３１
０および３１１により集積度が決められてしまうからで
ある。ここでは、１つのメモリセルユニットに２個のメ
モリセルが含まれている場合について説明したが、１つ
のメモリセルユニットに１個のメモリセルが含まれてい
る場合についても同じ問題点が存在することは明らかで
ある。
本発明によれば、並行する複数のビット線と、この複数
のビット線に対し直交して配置された複数のワード線
と、ビット線とワード線の交点に対応して形成されたメ
モリセルとを含む半導体記憶装置に於いて、各メモリセ
ルは容量素子と、この容量素子とビット線との間に設け
られかつその制御電極がワード線に接続されたスイッチ
ングトランジスタとを有しており、１つのワード線にス
イッチングトランジスタが接続された互いに隣接するメ
モリセル内のスイッチングトランジスタは互いに相補な
電気的特性を有したものである半導体記憶装置を得る。
のビット線に対し直交して配置された複数のワード線
と、ビット線とワード線の交点に対応して形成されたメ
モリセルとを含む半導体記憶装置に於いて、各メモリセ
ルは容量素子と、この容量素子とビット線との間に設け
られかつその制御電極がワード線に接続されたスイッチ
ングトランジスタとを有しており、１つのワード線にス
イッチングトランジスタが接続された互いに隣接するメ
モリセル内のスイッチングトランジスタは互いに相補な
電気的特性を有したものである半導体記憶装置を得る。
隣接する２個のメモリセル内のそれぞれ互いに相補的な
スイッチング特性を有するトランジスタの制御電極を同
一のセンスアンプに接続する２本のビット線直交する１
つのワード線にそれぞれ接続することにより、ワード線
に加える電圧を選択することにより、どちらかのメモリ
セルを択一的に選択できる。このため、従来の半導体記
憶装置に比し、同じメモリ容量の場合にはワード線の数
を半減でき、集積度を増すことができる。また、ワード
線の数を同じにすると２倍のメモリ容量を実現できる。
スイッチング特性を有するトランジスタの制御電極を同
一のセンスアンプに接続する２本のビット線直交する１
つのワード線にそれぞれ接続することにより、ワード線
に加える電圧を選択することにより、どちらかのメモリ
セルを択一的に選択できる。このため、従来の半導体記
憶装置に比し、同じメモリ容量の場合にはワード線の数
を半減でき、集積度を増すことができる。また、ワード
線の数を同じにすると２倍のメモリ容量を実現できる。
〔第１の実施例〕 次に本発明について図面を参照して説明する。
第１図(a)は本発明の第一の実施例の半導体記憶装置の
一部の平面図である。同じ構成をとるメモリセル２個を
それぞれ含むメモリセルユニット101と１０２はワード
線１０３および１０４を共用する構成になっていると同
時に、ビット線１０５と１０６はセンスアンプ１１９に
対して同じ方向に並行に配置されておりビット線に関し
ては折り返しビットライン構成になっている。
一部の平面図である。同じ構成をとるメモリセル２個を
それぞれ含むメモリセルユニット101と１０２はワード
線１０３および１０４を共用する構成になっていると同
時に、ビット線１０５と１０６はセンスアンプ１１９に
対して同じ方向に並行に配置されておりビット線に関し
ては折り返しビットライン構成になっている。
次にメモリセルユニット１０１および１０２のＡ−Ａ′
およびＢ−Ｂ′線に沿った縦断面図をそれぞれ、第１図
(b)および第１図(c)に示す。
およびＢ−Ｂ′線に沿った縦断面図をそれぞれ、第１図
(b)および第１図(c)に示す。
本実施例ではメモリセルユニット１０１にＰチャンネル
型トランジスタ、メモリセル１０２にｎチャンネル型ト
ランジスタを用いているが逆でもかまわない。
型トランジスタ、メモリセル１０２にｎチャンネル型ト
ランジスタを用いているが逆でもかまわない。
第１図(b)に示すようにＰチャンネル型トランジスタを
持つメモリセルユニット１０１は1985年IEDMで発表され
たＳＰＴセル（N.Lu.etal.，IEDM Tec.Dig.，PP771〜77
2，Dec.，1985）を変形したものを例として用いてい
る。
持つメモリセルユニット１０１は1985年IEDMで発表され
たＳＰＴセル（N.Lu.etal.，IEDM Tec.Dig.，PP771〜77
2，Dec.，1985）を変形したものを例として用いてい
る。
このメモリセルユニット１０１はＰ型単結晶基板１０７
上にｎウェルと呼ばれる不純物濃度１０17cm-3程度のｎ
型不純物拡散層１１０を形成しその上にゲート電極であ
るワード線１０３および１０４更に、ソースであるｐ型
不純物拡散層113を倶えたｐチャネル型ＭＩＳ型電界効
果トランジスタを形成し、また、トランジスタのドレイ
ン近傍に形成した溝の内部をｐ型不純物を添加した多結
晶ケイ素等の導電物質で情報蓄積部であるキャパシタと
なる容量絶縁膜１１６をはさんで埋め込み、容量電極１
１１，１１２を形成したものである。また、ビット線１
０５はソースとなるｐ型不純物拡散層１１３に接続さ
れ、素子分離は厚いフィールド酸化膜１０８を用いて行
なう。
上にｎウェルと呼ばれる不純物濃度１０17cm-3程度のｎ
型不純物拡散層１１０を形成しその上にゲート電極であ
るワード線１０３および１０４更に、ソースであるｐ型
不純物拡散層113を倶えたｐチャネル型ＭＩＳ型電界効
果トランジスタを形成し、また、トランジスタのドレイ
ン近傍に形成した溝の内部をｐ型不純物を添加した多結
晶ケイ素等の導電物質で情報蓄積部であるキャパシタと
なる容量絶縁膜１１６をはさんで埋め込み、容量電極１
１１，１１２を形成したものである。また、ビット線１
０５はソースとなるｐ型不純物拡散層１１３に接続さ
れ、素子分離は厚いフィールド酸化膜１０８を用いて行
なう。
次に、メモリセルユニット１０２については第１図(c)
に示すように、やはり1985年IEDMで発表されたＢＳＥセ
ル（M.SaKamoto et olo，IEDM Tech.Dig.，PP710〜71
3，Dec.，1985）を変形したものを例として用いてい
る。メモリセルユニット１０１との構造上の大きな差
は、ｎウェルがないこと、不純物拡散層１１７と容量電
極１１４および１１５に含まれる不純物がｐ型ではな
く、ｎ型である点である。
に示すように、やはり1985年IEDMで発表されたＢＳＥセ
ル（M.SaKamoto et olo，IEDM Tech.Dig.，PP710〜71
3，Dec.，1985）を変形したものを例として用いてい
る。メモリセルユニット１０１との構造上の大きな差
は、ｎウェルがないこと、不純物拡散層１１７と容量電
極１１４および１１５に含まれる不純物がｐ型ではな
く、ｎ型である点である。
次に動作を説明する。
例として、基板１０７を基準電位としてｎウエル１１０
の電位を５(v)とし、メモリセルユニット１０１に含ま
れるｐチャンネル型トランジスタのしきい値電圧を−３
(v)メモリセルユニット１０２に含まれるｎチャンネル
型トランジスタのしきい値電圧を３(v)とする。
の電位を５(v)とし、メモリセルユニット１０１に含ま
れるｐチャンネル型トランジスタのしきい値電圧を−３
(v)メモリセルユニット１０２に含まれるｎチャンネル
型トランジスタのしきい値電圧を３(v)とする。
第１図(a)中メモリセルユニット１０１を選択する時に
は、ワード線１０３または１０４を−３(v)以下にす
る。この時メモリセルユニット１０２のトランジスタは
当然オフ状態であり、メモリセルユニット１０２は選択
されない。
は、ワード線１０３または１０４を−３(v)以下にす
る。この時メモリセルユニット１０２のトランジスタは
当然オフ状態であり、メモリセルユニット１０２は選択
されない。
待機時はワード線を−３(v)から３(v)の間にすれば、メ
モリセルユニット１０１および１０２のどちらもオフ状
態となる。
モリセルユニット１０１および１０２のどちらもオフ状
態となる。
メモリセルユニット１０２を選択する時にはワード線を
３(v)以上にすれば、メモリセルユニット１０２のトラ
ンジスタがオン状態となり、メモリセルユニット１０１
のトランジスタはオフ状態となるため、メモリセルユニ
ット１０２のみが選択される。
３(v)以上にすれば、メモリセルユニット１０２のトラ
ンジスタがオン状態となり、メモリセルユニット１０１
のトランジスタはオフ状態となるため、メモリセルユニ
ット１０２のみが選択される。
〔第２の実施例〕 第１の実施例で用いたＳＰＴセルおよびＢＳＥセルはい
ずれも基板に形成した溝を埋める多結晶ケイ素の方を容
量電極としているが、逆に基板側を容量電極とした場合
につき説明する。
ずれも基板に形成した溝を埋める多結晶ケイ素の方を容
量電極としているが、逆に基板側を容量電極とした場合
につき説明する。
第２図(a)は本発明の第２の実施例の半導体記憶装置の
一部の平面図である。メモリセルユニット２１４と２１
５はワード線２０３及び２０４を共用する構成となって
おり、ビット線２０１と202はセンスアンプ２１６に対
して同じ方向に並行に配置されており、折返しビットラ
イン構成となっている。またビット線２０１に接続して
いるメモリセルユニットがｐチャネル型トランジスタ、
ビット線２０２に接続しているメモリセルユニットがｎ
チャネル型トランジスタをそれぞれ含む。第２図(b)お
よび(c)はそれぞれ第２図(a)中Ｃ−Ｃ′線およびＤ−
Ｄ′線での縦断面図である。
一部の平面図である。メモリセルユニット２１４と２１
５はワード線２０３及び２０４を共用する構成となって
おり、ビット線２０１と202はセンスアンプ２１６に対
して同じ方向に並行に配置されており、折返しビットラ
イン構成となっている。またビット線２０１に接続して
いるメモリセルユニットがｐチャネル型トランジスタ、
ビット線２０２に接続しているメモリセルユニットがｎ
チャネル型トランジスタをそれぞれ含む。第２図(b)お
よび(c)はそれぞれ第２図(a)中Ｃ−Ｃ′線およびＤ−
Ｄ′線での縦断面図である。
第２図(b)に示すように、ｐ型単結晶ケイ素基板２０５
に、ｎウエル不純物拡散層２０６を形成し、容量部のウ
エル内に形成した溝をプレート電極207で埋め込む。こ
の時容量絶縁膜２０９は、プレート電極２０７とｎウェ
ル２０６に2.5(v)の電位差が加った時、ｐ型反転層２０
８が形成され得る厚さとする。またワード線２０３およ
び２０４はゲート電極となりｐ型不純物拡散層２１２を
ソースとしたｐチャネル型電界効果トランジスタが形成
されている。
に、ｎウエル不純物拡散層２０６を形成し、容量部のウ
エル内に形成した溝をプレート電極207で埋め込む。こ
の時容量絶縁膜２０９は、プレート電極２０７とｎウェ
ル２０６に2.5(v)の電位差が加った時、ｐ型反転層２０
８が形成され得る厚さとする。またワード線２０３およ
び２０４はゲート電極となりｐ型不純物拡散層２１２を
ソースとしたｐチャネル型電界効果トランジスタが形成
されている。
第２図(c)は、ビット線２０２に接続するメモリセルユ
ニット２１５の縦断面図であるが、構造は第２図(b)と
基本的には同じで、ｎウエル不純物拡散がない点と、ソ
ースの不純物拡散層２１３と反転層２１０がｎ型である
点が第２図(b)との相違点である。また、ここでも容量
絶縁膜２１１は、プレート電極２０７と基板２０５の間
に2.5(v)印加した時、ｎ型反転層が形成され得る厚さと
する。
ニット２１５の縦断面図であるが、構造は第２図(b)と
基本的には同じで、ｎウエル不純物拡散がない点と、ソ
ースの不純物拡散層２１３と反転層２１０がｎ型である
点が第２図(b)との相違点である。また、ここでも容量
絶縁膜２１１は、プレート電極２０７と基板２０５の間
に2.5(v)印加した時、ｎ型反転層が形成され得る厚さと
する。
動作としては、第１の実施例と同様であるが、プレート
電極２０７に加える電圧は.5(v)にすれば、第２図(b)お
よび(c)のどちらも、それぞれｐ型反転層２０８および
ｎ型反転層２１０が形成され、これらが容量電極とな
る。
電極２０７に加える電圧は.5(v)にすれば、第２図(b)お
よび(c)のどちらも、それぞれｐ型反転層２０８および
ｎ型反転層２１０が形成され、これらが容量電極とな
る。
以上の実施例では１つのメモリセルユニットに２個のメ
モリセルが含まれている場合について説明したが、１つ
のメモリセルユニットに１個のメモリセルが含まれてい
る場合についても同様の効果が得られることは明らかで
ある。
モリセルが含まれている場合について説明したが、１つ
のメモリセルユニットに１個のメモリセルが含まれてい
る場合についても同様の効果が得られることは明らかで
ある。
また以上の実施例では、相補的なスイッチング特性を有
するトランジスタとして、ｐチャンネル型とｎチャンネ
ル型のＭＯＳ型電界効果トランジスタを用いたが、エン
ハンスト型とディプリーション型の電界効果トランジス
タを用いても同様の効果が得られることは明らかであ
る。
するトランジスタとして、ｐチャンネル型とｎチャンネ
ル型のＭＯＳ型電界効果トランジスタを用いたが、エン
ハンスト型とディプリーション型の電界効果トランジス
タを用いても同様の効果が得られることは明らかであ
る。
以上説明した通り本発明は、それぞれ互いに相補的なス
イッチング特性を有するトランジスタをそれぞれ含む２
個のメモリセルを同一のセンスアンプに接続する２本の
ビット線と単一のワード線との各交点にそれぞれ接続し
た構成とすることにより、この２個のメモリセルを単一
のワード線に加える電圧を選択することにより、どちら
かのメモリセルを択一的に選択できる。このため、ワー
ド線の数を半減でき、半導体記憶装置の集積度を増すこ
とができる効果がある。
イッチング特性を有するトランジスタをそれぞれ含む２
個のメモリセルを同一のセンスアンプに接続する２本の
ビット線と単一のワード線との各交点にそれぞれ接続し
た構成とすることにより、この２個のメモリセルを単一
のワード線に加える電圧を選択することにより、どちら
かのメモリセルを択一的に選択できる。このため、ワー
ド線の数を半減でき、半導体記憶装置の集積度を増すこ
とができる効果がある。
第１図(a)は本発明の第１の実施例の半導体記憶装置の
一部の平面図、第１図(b)，(c)はそれぞれ第１図(a)の
Ａ−Ａ′線、Ｂ−Ｂ′線断面図、第２図(a)は本発明の
第２の実施例の半導体記憶装置の一部の平面図、第２図
(b)，(c)はそれぞれ第２図(a)のＣ−Ｃ′線、Ｄ−Ｄ′
線の断面図、第３図は従来の半導体記憶装置の平面模式
図である。 １０１，１０２，２１４，２１５，３０２，３０７……
メモリセルユニット、１０３，１０４，２０３，２０
４，３０８，３０９，３１０，３１１，……ワード線、
１０５，１０６，２０１，２０２，３０３，３０４，３
０５，３０６……ビット線、１０７，２０５……ｐ型単
結晶ケイ素基板、108……フィールド酸化膜、１１０，
２０６……ｎウエル、１１１，１１２，１１４，１１５
……容量電極、１１３，２１２……ｐ型不純物拡散層、
１１７，２１３……ｎ型不純物拡散層、１１６，１１
８，２０９，２１１……容量絶縁膜、２０７……プレー
ト電極、２０８……ｐ型反転層、210……ｎ型反転層、
３０１……センスアンプ。
一部の平面図、第１図(b)，(c)はそれぞれ第１図(a)の
Ａ−Ａ′線、Ｂ−Ｂ′線断面図、第２図(a)は本発明の
第２の実施例の半導体記憶装置の一部の平面図、第２図
(b)，(c)はそれぞれ第２図(a)のＣ−Ｃ′線、Ｄ−Ｄ′
線の断面図、第３図は従来の半導体記憶装置の平面模式
図である。 １０１，１０２，２１４，２１５，３０２，３０７……
メモリセルユニット、１０３，１０４，２０３，２０
４，３０８，３０９，３１０，３１１，……ワード線、
１０５，１０６，２０１，２０２，３０３，３０４，３
０５，３０６……ビット線、１０７，２０５……ｐ型単
結晶ケイ素基板、108……フィールド酸化膜、１１０，
２０６……ｎウエル、１１１，１１２，１１４，１１５
……容量電極、１１３，２１２……ｐ型不純物拡散層、
１１７，２１３……ｎ型不純物拡散層、１１６，１１
８，２０９，２１１……容量絶縁膜、２０７……プレー
ト電極、２０８……ｐ型反転層、210……ｎ型反転層、
３０１……センスアンプ。
Claims (1)
- 【請求項１】複数のビット線と、該複数のビット線に直
交して設けられた複数のワード線と、前記ビット線と前
記ワード線との交点に対応して設けられたメモリセルと
を含む半導体記憶装置に於いて、前記メモリセルは容量
素子と、該容量素子と前記ビット線の所定のものとの間
に設けられかつその制御電極が前記ワード線の所定のも
のに接続されたスイッチングトランジスタとを有し、前
記ワード線と同一方向に互いに隣接して配置された前記
メモリセル内の前記スイッチングトランジスタは互いに
相補な電気的特性を有していることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181314A JPH0650768B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181314A JPH0650768B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6337649A JPS6337649A (ja) | 1988-02-18 |
| JPH0650768B2 true JPH0650768B2 (ja) | 1994-06-29 |
Family
ID=16098511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61181314A Expired - Fee Related JPH0650768B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650768B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2743391B2 (ja) * | 1988-08-25 | 1998-04-22 | ソニー株式会社 | 半導体メモリの製造方法 |
-
1986
- 1986-07-31 JP JP61181314A patent/JPH0650768B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6337649A (ja) | 1988-02-18 |
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