JPS6337649A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6337649A JPS6337649A JP61181314A JP18131486A JPS6337649A JP S6337649 A JPS6337649 A JP S6337649A JP 61181314 A JP61181314 A JP 61181314A JP 18131486 A JP18131486 A JP 18131486A JP S6337649 A JPS6337649 A JP S6337649A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に情報を記憶するΦ
ヤパシタと、この情報の書き込み、読み出しを行なうス
イッチングトランジスタの各１個からなるメモリセル（
以下、１トランジスタ１キヤパシタ型メモリセルという
）ヲ用い、センスアンプに接続する２本のビット線がこ
のセンスアンプの片方に平行に配置された構成（以下、
折り返しビットライン構成という）ｔ−とる半導体記憶
装置に関する。
ヤパシタと、この情報の書き込み、読み出しを行なうス
イッチングトランジスタの各１個からなるメモリセル（
以下、１トランジスタ１キヤパシタ型メモリセルという
）ヲ用い、センスアンプに接続する２本のビット線がこ
のセンスアンプの片方に平行に配置された構成（以下、
折り返しビットライン構成という）ｔ−とる半導体記憶
装置に関する。
従来の半導体記憶装置は多数のビットＫＭとワード線と
の所定の交点にメモリセルが形成場ｎており、各メモリ
セルは論理′″１”、′″Ｏ”の情報を記憶するキャパ
シタと、このキャパシタとビット線との接続をワード線
からの情報に応じて制御するスイッチングトランジスタ
とを有している。このスイッチングトランジスタを導通
せしめることにより、ビット線に与えら扛九情報をキャ
パシタに記憶したり、逆にキャパシタに記憶されている
情報をビット線にあ′亡み出したりしてい友。ビット線
に読み出された情報はセンスアンプで他の一つのビット
線の情報と比較して、比較結果が選択されたキャパシタ
の情報として読み出される。この時、この他の一つのビ
ット線には論理＠１”どＯ”の中間の電圧や選択された
キャパシタに記憶された情報と相補な情報が４兄らｎる
。これら２つのワード線は折り返しビットライン構成で
はセンスアンプの片側に平行に隣接して配置てれる。
の所定の交点にメモリセルが形成場ｎており、各メモリ
セルは論理′″１”、′″Ｏ”の情報を記憶するキャパ
シタと、このキャパシタとビット線との接続をワード線
からの情報に応じて制御するスイッチングトランジスタ
とを有している。このスイッチングトランジスタを導通
せしめることにより、ビット線に与えら扛九情報をキャ
パシタに記憶したり、逆にキャパシタに記憶されている
情報をビット線にあ′亡み出したりしてい友。ビット線
に読み出された情報はセンスアンプで他の一つのビット
線の情報と比較して、比較結果が選択されたキャパシタ
の情報として読み出される。この時、この他の一つのビ
ット線には論理＠１”どＯ”の中間の電圧や選択された
キャパシタに記憶された情報と相補な情報が４兄らｎる
。これら２つのワード線は折り返しビットライン構成で
はセンスアンプの片側に平行に隣接して配置てれる。
かかる従来の折り返しビットライン構成の半導体記憶装
置が第３図に模式的に示されている。各センスアンプ３
０１からそ詐ぞｎ、一対のビット線３０３．３０４．３
０５．３０６が並行同一方向に取り出されており、半導
体基板上でも各一対のビット線は隣接して形成さ１てい
る。ビット線３０３゜３０４．３０５．３０６に直交し
て多数のワード線３０８，３０９，３１０，３１１が配
置されている。ワード線３０８．３０９とビット線３０
３゜３０５・・・・・・との交点とワード線３１０，３
１１とビット線３０４，３０６・・・・・・との交点に
それぞれメモリセルユニット３０２が形成されている。
置が第３図に模式的に示されている。各センスアンプ３
０１からそ詐ぞｎ、一対のビット線３０３．３０４．３
０５．３０６が並行同一方向に取り出されており、半導
体基板上でも各一対のビット線は隣接して形成さ１てい
る。ビット線３０３゜３０４．３０５．３０６に直交し
て多数のワード線３０８，３０９，３１０，３１１が配
置されている。ワード線３０８．３０９とビット線３０
３゜３０５・・・・・・との交点とワード線３１０，３
１１とビット線３０４，３０６・・・・・・との交点に
それぞれメモリセルユニット３０２が形成されている。
１つのメモリセルユニット３０２にはそれぞれ２つツメ
モリセルが形成されており、各セルのスイッチングトラ
ンジスタはＭＯ８１１ｉ界効果トランジスタで形成され
、それらのソース（又はドレイン）はビット線に共通に
接続され、各スイッチングトランジスタのゲートはそれ
ぞれ隣接するワード線３０８．３０９に接続されている
。各スイッチングトランジスタのドレイン（又はソース
）はそれぞれキャパシタに接続てれている。
モリセルが形成されており、各セルのスイッチングトラ
ンジスタはＭＯ８１１ｉ界効果トランジスタで形成され
、それらのソース（又はドレイン）はビット線に共通に
接続され、各スイッチングトランジスタのゲートはそれ
ぞれ隣接するワード線３０８．３０９に接続されている
。各スイッチングトランジスタのドレイン（又はソース
）はそれぞれキャパシタに接続てれている。
かかる折り返しビットライン構成の半導体記憶装置では
、メモリセルの集積度が低いという欠点がある。
、メモリセルの集積度が低いという欠点がある。
なぜならば、第３図に示すように、折り返しビットライ
ン構成では１つのビット線３０３に接続しているメモリ
セルユニット３０２に対して折り返って米るピッ）ｍ３
０４に接続しているメモリセルユニツ）３０７がメモリ
セルユニブ）３０２と半周期ずれて並んでおり、メモリ
セルユニｙ）３０２に１だうフード線３０８および３０
９の隣に、メモリセルユニット３０７に１史うワード線
３１０および３１１が配置されるため、メモリセルの縮
小化が運み！３図中横方向のメモリセルユニ？）間のピ
ッチが減少しても最終的には、ワード線３０８゜３０９
．３１０および３１１により集積度が決めら扛てしまう
からである。ここでは、１つのメモリセルユニットに２
個のメモリセルが含゛まれている場合について説明した
が、１つのメモリーニルユニットに１ＩＩｄのメモリセ
ルが含まれている場合についても同じ問題点が存在する
ことは明らかである。
ン構成では１つのビット線３０３に接続しているメモリ
セルユニット３０２に対して折り返って米るピッ）ｍ３
０４に接続しているメモリセルユニツ）３０７がメモリ
セルユニブ）３０２と半周期ずれて並んでおり、メモリ
セルユニｙ）３０２に１だうフード線３０８および３０
９の隣に、メモリセルユニット３０７に１史うワード線
３１０および３１１が配置されるため、メモリセルの縮
小化が運み！３図中横方向のメモリセルユニ？）間のピ
ッチが減少しても最終的には、ワード線３０８゜３０９
．３１０および３１１により集積度が決めら扛てしまう
からである。ここでは、１つのメモリセルユニットに２
個のメモリセルが含゛まれている場合について説明した
が、１つのメモリーニルユニットに１ＩＩｄのメモリセ
ルが含まれている場合についても同じ問題点が存在する
ことは明らかである。
本発明によれば、並行する複数のビット線と、このｖＪ
故のビット線に対し直交して配置式れた複数のワード線
と、ビット線とワード線の交点に対厄して形成されたメ
モリセルとを含む半導体基板上ｕｉで於いて、各メモリ
セルは容量素子と、Ｃの容量素子とビ・ット線との間に
設けられかつその制御電極がワード線に接続されｔスイ
ッチングトランジスタとを有しており、１つのワード線
にスイッチングトランジスタが接続された互いに隣接す
るメモリセル内のスイッチングトランジスタは互いに相
補な電気的特性を有したものである半導体記憶装置を得
る。
故のビット線に対し直交して配置式れた複数のワード線
と、ビット線とワード線の交点に対厄して形成されたメ
モリセルとを含む半導体基板上ｕｉで於いて、各メモリ
セルは容量素子と、Ｃの容量素子とビ・ット線との間に
設けられかつその制御電極がワード線に接続されｔスイ
ッチングトランジスタとを有しており、１つのワード線
にスイッチングトランジスタが接続された互いに隣接す
るメモリセル内のスイッチングトランジスタは互いに相
補な電気的特性を有したものである半導体記憶装置を得
る。
隣接する２個のメモリセル内のそれぞれ互いに相補的な
スイッチング特性を有するトランジスタの制？ＩＩｌ！
極を同一のセンスアンプに接続する２本のビット線直交
する１つのワード線にそれぞれ接続することにより、ワ
ード線に加える電圧を選択することにより、どちらかの
メモリセルを択一的に選択できる。このため、従来の半
導体記憶装置に比し、同じメモリ容量の場合にはワード
線の数を半減でき、集積度を増すことができる。また、
ワード線の数を同じにすると２倍のメモリ容ｔａｔ−実
現できる。
スイッチング特性を有するトランジスタの制？ＩＩｌ！
極を同一のセンスアンプに接続する２本のビット線直交
する１つのワード線にそれぞれ接続することにより、ワ
ード線に加える電圧を選択することにより、どちらかの
メモリセルを択一的に選択できる。このため、従来の半
導体記憶装置に比し、同じメモリ容量の場合にはワード
線の数を半減でき、集積度を増すことができる。また、
ワード線の数を同じにすると２倍のメモリ容ｔａｔ−実
現できる。
〔第１の実施例〕
次に本発明について図面を参照して説明する。
第１図（ａｌｄ本発明の第一の実施例の半導体記憶装置
の一部の平面図である。同じ構成をとるメモリセル２個
をそｎぞれ含むメモリセルユニット１０１と１０２はワ
ード線１０３および１０４を共用する構成になっている
と同時に、ビット線１０５と１０６ｆｉセンスアンプ１
１９に対して同じ方向に平行に配置でれておりビット線
に関しては折り返しビットライン構成になっている。
の一部の平面図である。同じ構成をとるメモリセル２個
をそｎぞれ含むメモリセルユニット１０１と１０２はワ
ード線１０３および１０４を共用する構成になっている
と同時に、ビット線１０５と１０６ｆｉセンスアンプ１
１９に対して同じ方向に平行に配置でれておりビット線
に関しては折り返しビットライン構成になっている。
次にメモリセルユニット１０１および１０２のＡ−Ａ’
およびＢ−Ｂ’腺に沿った縦断面図をそれぞれ、第１図
（ｂ）および第１図（Ｃ）に示す。
およびＢ−Ｂ’腺に沿った縦断面図をそれぞれ、第１図
（ｂ）および第１図（Ｃ）に示す。
本実施例ではメモリセルユニット１０１にＰチャネル型
トランジスタ、メモリセル１０２にｎチャネル型トラン
ジスタ金用いているが逆でもかまわない。
トランジスタ、メモリセル１０２にｎチャネル型トラン
ジスタ金用いているが逆でもかまわない。
第１図（ｂ）に示すようにＰチャネル型トランジスタを
持つメモリセルユニット１０１は１９８５ 年ＩＥＤ
Ｍ で発表され＊ Ｓ Ｐ Ｔ セル（Ｎ、Ｌｕ、ｅ
ｔ ａｌ、。
持つメモリセルユニット１０１は１９８５ 年ＩＥＤ
Ｍ で発表され＊ Ｓ Ｐ Ｔ セル（Ｎ、Ｌｕ、ｅ
ｔ ａｌ、。
ＩＥＤＭＴｅｃ 、Ｄｉ ｇ 、 、 ＰＰ７７１〜
７７２ 、 Ｄｅｃ 、 、 １９８５）を変形したも
のを例として用いている。
７７２ 、 Ｄｅｃ 、 、 １９８５）を変形したも
のを例として用いている。
このメモリセルユニット１０１はＰ型車結晶基板１０７
上にｎウェルと呼ばれる不純物濃度１０１７ｃｍ−３８
度のｎ型不純物拡散層１１０を形成しその上にゲート電
極であるワード線１０３および１０４更に、ソースであ
るｐ型不純物拡散１１１１３を倶えたｐチャネル型ＭＩ
Ｓ型電界効果トランジスタを形成し、また、トランジス
タのドレイン近傍に形成した溝の内部をｐ型不純物を添
加した多結晶ケイ素等の導電物質で情報蓄積部であるキ
ャパシタとなる容量絶縁膜１１６ｉはさんで埋め込み、
容量電極１１１，１１２を形成したものである。また、
ビット線１０５はソースとなるｐ型不純物砿散層１１３
に接続式れ、素子分Ｒ１は厚いフィールド酸化膜１０８
を用いて行なう。
上にｎウェルと呼ばれる不純物濃度１０１７ｃｍ−３８
度のｎ型不純物拡散層１１０を形成しその上にゲート電
極であるワード線１０３および１０４更に、ソースであ
るｐ型不純物拡散１１１１３を倶えたｐチャネル型ＭＩ
Ｓ型電界効果トランジスタを形成し、また、トランジス
タのドレイン近傍に形成した溝の内部をｐ型不純物を添
加した多結晶ケイ素等の導電物質で情報蓄積部であるキ
ャパシタとなる容量絶縁膜１１６ｉはさんで埋め込み、
容量電極１１１，１１２を形成したものである。また、
ビット線１０５はソースとなるｐ型不純物砿散層１１３
に接続式れ、素子分Ｒ１は厚いフィールド酸化膜１０８
を用いて行なう。
次に、メモリセルユニット１０２については第１図（Ｃ
）に示すように、やはり１９８５年ＩＥＤＭで発表され
たＢＳＥセル（Ｍ、Ｓａｋａｍｏｔｏ ｅｔ ｏｌｏ。
）に示すように、やはり１９８５年ＩＥＤＭで発表され
たＢＳＥセル（Ｍ、Ｓａｋａｍｏｔｏ ｅｔ ｏｌｏ。
ＩＥＤＭ Ｔｅｃｈ、Ｄｉｇ、 、 ＰＰ７１０〜７１
３． Ｄｅｃ、 、１９８５）を変形したものを例とし
て用いている。メモリセル２個ツ）１０１との構造上の
大きな差は、ｎウェルがないこと、不純物拡散層１１７
と容１ｔ−電極１１４および１１５に含まれる不純物が
ｐ型ではなく、ｎ型である点である。
３． Ｄｅｃ、 、１９８５）を変形したものを例とし
て用いている。メモリセル２個ツ）１０１との構造上の
大きな差は、ｎウェルがないこと、不純物拡散層１１７
と容１ｔ−電極１１４および１１５に含まれる不純物が
ｐ型ではなく、ｎ型である点である。
次に！動作を説明する。
例として、基板１０７を基準１位としてｎフェル１１０
の′１位ｅ ５ （Ｖ）とし、メモリセルユニット１０
１１／ｃ含まｎるｐチャネル型トランジスタのしさいイ
直奄圧？ −３（Ｖ）メモリセルユニット１０２に含ま
ｊるｎチャネル型トランジスタのしきい＋１７１Ｅ圧を
３（ｖ）とする。
の′１位ｅ ５ （Ｖ）とし、メモリセルユニット１０
１１／ｃ含まｎるｐチャネル型トランジスタのしさいイ
直奄圧？ −３（Ｖ）メモリセルユニット１０２に含ま
ｊるｎチャネル型トランジスタのしきい＋１７１Ｅ圧を
３（ｖ）とする。
第１図ｉａｌ甲メモリセルユニット１０１を選択する時
には、ワードｍ１０３−！たは１０４を−３（ｖ）以下
にする。この時メモリセルユニット１０２のトランジス
タは当然オフ状態であり、メモリセルユニット１０２は
選択されない。
には、ワードｍ１０３−！たは１０４を−３（ｖ）以下
にする。この時メモリセルユニット１０２のトランジス
タは当然オフ状態であり、メモリセルユニット１０２は
選択されない。
待機時はワード線を−３（ｖ）から３（ｖ）の間にすれ
は、メモリセルユニット１０１および１０２のどちらも
オフ状態となる。
は、メモリセルユニット１０１および１０２のどちらも
オフ状態となる。
メモリセルユニット１０２を選択する時にはワード線ｉ
３ ｔｖ＋以上にすｎば、メモリセルユニット１０２
のトランジスタがオン状態となり、メモリセルユニット
１０１のトランジスタはオフ状態となるため、メモリセ
ルユニット１０２のみが選択さｎ、る。
３ ｔｖ＋以上にすｎば、メモリセルユニット１０２
のトランジスタがオン状態となり、メモリセルユニット
１０１のトランジスタはオフ状態となるため、メモリセ
ルユニット１０２のみが選択さｎ、る。
〔第２の実施例〕
第１の実施例で用いたＳＰＴセルお工びＢＥＥセルはい
ずれも基板に形成した溝を地める多結晶ケイ素の方を容
量電極としているが、逆に基板側を容量電極とした場合
につき説明する。
ずれも基板に形成した溝を地める多結晶ケイ素の方を容
量電極としているが、逆に基板側を容量電極とした場合
につき説明する。
第２図（ａ）は本発明の第２の実施例の半導体記憶装置
の一部の平面図である。メモリセルユニット２１４と２
１５はワード線２０３及び２０４を共用する構成となっ
ており、ビット線２０１と２０２はセンスアンプ２１６
に対して同じ方向に平行に配置されておゆ、折返しビッ
トライン構成となっている。ま几ビヅト線２０１に接続
しているメモリセルユニットがｐチャネル型トランジス
タ、ビット線２０２に接続しているメモリセルユニット
がｎチャネル型トランジスタをそれぞれ含む。第２図（
ｂｌおよび（Ｃ１はそれぞれ＠２図（ａｔ中Ｃ−Ｃ’線
およびＤ−Ｄ’線での縦断面図である。
の一部の平面図である。メモリセルユニット２１４と２
１５はワード線２０３及び２０４を共用する構成となっ
ており、ビット線２０１と２０２はセンスアンプ２１６
に対して同じ方向に平行に配置されておゆ、折返しビッ
トライン構成となっている。ま几ビヅト線２０１に接続
しているメモリセルユニットがｐチャネル型トランジス
タ、ビット線２０２に接続しているメモリセルユニット
がｎチャネル型トランジスタをそれぞれ含む。第２図（
ｂｌおよび（Ｃ１はそれぞれ＠２図（ａｔ中Ｃ−Ｃ’線
およびＤ−Ｄ’線での縦断面図である。
第２図（ｂ） Ｋ示すように、ｐ型単結晶ケイ素基板２
０５に、ｎウェル不純物拡散１１２０６を形成し、各逗
部のウェル内に形成しｔ溝全プレート電極２０７で埋め
込む。この時容量、３縁膜２０９は、プレート′屈ネ２
０７とｎウェル２０６にλ５（ｖ）の電位差が加った時
、ｎ型反転層２０８が形成され得る厚さとする。ｌたワ
ード線２０３および２０４はゲ）’（Ｌ極となりｐ型不
純物拡散層２１２をソースとしたｐチャネル型′４界効
果トランジスタが形成されている。
０５に、ｎウェル不純物拡散１１２０６を形成し、各逗
部のウェル内に形成しｔ溝全プレート電極２０７で埋め
込む。この時容量、３縁膜２０９は、プレート′屈ネ２
０７とｎウェル２０６にλ５（ｖ）の電位差が加った時
、ｎ型反転層２０８が形成され得る厚さとする。ｌたワ
ード線２０３および２０４はゲ）’（Ｌ極となりｐ型不
純物拡散層２１２をソースとしたｐチャネル型′４界効
果トランジスタが形成されている。
第２図（Ｃ）は、ビット線２０２に接視するメモリーセ
ルユニット２１５の縦断面図であるが、構造は第２図ｆ
ｂｌと基本的には同じで、ｎフェル不純物拡散がない点
と、ソースの不純物拡散層２１３と反転層２１０がｎ型
である点が第２図（ｂ）との相違点である。また、ここ
でも容量絶縁膜２１１は、プレート電極２０７と基板２
０５の間に１５ （ｖ）印加した時、ｎ型反転層が形成
され得る厚さとする。
ルユニット２１５の縦断面図であるが、構造は第２図ｆ
ｂｌと基本的には同じで、ｎフェル不純物拡散がない点
と、ソースの不純物拡散層２１３と反転層２１０がｎ型
である点が第２図（ｂ）との相違点である。また、ここ
でも容量絶縁膜２１１は、プレート電極２０７と基板２
０５の間に１５ （ｖ）印加した時、ｎ型反転層が形成
され得る厚さとする。
動作としては、第１の実施例と同様であるが、プレート
電極２０７に加える電圧は２．５ Ｍにすれは、第２図
（ｂ）および（Ｃ）のどちらも、それぞれｐ型反転ＩＪ
２０８およびｎ型反転層２１０が形成され、これらが
容量電極となる。
電極２０７に加える電圧は２．５ Ｍにすれは、第２図
（ｂ）および（Ｃ）のどちらも、それぞれｐ型反転ＩＪ
２０８およびｎ型反転層２１０が形成され、これらが
容量電極となる。
以上の実施例では１つのメモリセルユニットに２個のメ
モリセルが含まれている場合について説明したが、１つ
のメモリセルユニットに１個のメモリセルが含まれてい
る場合についても同様の効果が得られることは明らかで
ある。
モリセルが含まれている場合について説明したが、１つ
のメモリセルユニットに１個のメモリセルが含まれてい
る場合についても同様の効果が得られることは明らかで
ある。
また以上の実施例では、相補的なスイッチング特性を有
するトランジスタとして、ｐチャンネル型とｎチャンネ
ル型のＭＯ８型電界効果トランジスタを用いたが、二ン
ハンスト型とデイプリージョン型の電界効果トランジス
タを用いても同様の効果が得られることは明らかである
。
するトランジスタとして、ｐチャンネル型とｎチャンネ
ル型のＭＯ８型電界効果トランジスタを用いたが、二ン
ハンスト型とデイプリージョン型の電界効果トランジス
タを用いても同様の効果が得られることは明らかである
。
以上説明した通り本発明は、それぞれ互いに相補的なス
イッチング特性を有するトランジスタをそれぞれ含む２
個のメモリセルを同一のセンスアンプに接続する２本の
ビット線と単一のワード線との各交点にそｎぞれ接罎し
た構成とすることにより、この２個のメモリセルを単一
のワード線にツノ０んる４ ）ｆ ”ｘ 選択すること
により、どちらかのメモリセル？訳−的に選択できる。
イッチング特性を有するトランジスタをそれぞれ含む２
個のメモリセルを同一のセンスアンプに接続する２本の
ビット線と単一のワード線との各交点にそｎぞれ接罎し
た構成とすることにより、この２個のメモリセルを単一
のワード線にツノ０んる４ ）ｆ ”ｘ 選択すること
により、どちらかのメモリセル？訳−的に選択できる。
このため、ワードＪ！！の敦？半減でき、半導体記憶装
置の集積度を増すことができる効果がある。
置の集積度を増すことができる効果がある。
第１図（ａｌは本発明の第１の実施列の半導体記憶装置
の一部の平面図、第１図（ｂ） 、 （ｃ）はそれぞれ
第１図Ｆ、１ｍ＋のＡ−Ａ’１ｇ、Ｌ３−Ｂ’線断面図
、第２図（ａｌは本発明の第２の実施例の半導体記憶装
置の一部の平面図、第２図（ｂ） 、 ｆｃＪはそ扛ぞ
れ第２図（ａ）のｃ−ｅ’線、１）−Ｄ’線の断面図、
第３図は従来の手導体記憶装檗の千面漠式図である。 １０１．１０２，２１４，２１５，３０２゜３０７・・
・・・・メモリセルユニット、１０３，１０４゜２１Ｊ
３，２０４，３ＬＪ８，３０９，３１０，３１１゜・・
・ワード液、１０５，１０６，２０１，２０２゜３０３
．３０４．３０５．３０６・・・・・ビット線、１０７
．２０５・・・・・・ｐ型単結晶ケイ素基板、１０８・
・・・・・フィールド酸化膜、１１０，２０６・・・・
・・ｎウェル、１１１，１１２，１１４，１１５・・・
・・・容量電極、１１３，２１２・・・・・・ｐ型不純
物拡散層、１１７．２１３・・・・・・ｎ型不純物拡散
層、１１６゜１１８．２０９，２１１・・・・・・容量
絶縁膜、２０７・・・・・・プレート電極、２０８・・
・・・・ｐ型反転層、２１０・・・・・・ｎ型反転層、
３０１・・・・・・センスアンプ。 代理人 弁理士 内 原 音 ／ｃｋ１ １０１．１０２ ：メモ９−せルユ二ット１０３、１
０４ ：ワード楳 １０５１１０ｔ ： ビ・ノドＥに／ｌｑ：ｔ′シ
スアＪフ。 （ＯＬ） 牛 １ 口 （ｂ） （Ｃ） ｌｌθ ニアＬウェル 半ｌ口 ２１４、２１５ ：ゾモリーぜルユニント２０３．２０
４ ：ワード蓼暫 ２０１−２θ２゛ビ・メト課 ２／６・乞シベアンフ。 ＜ａ＞ 牛２ 圀 （ｂ、１ （Ｃ） 牟２ 回
の一部の平面図、第１図（ｂ） 、 （ｃ）はそれぞれ
第１図Ｆ、１ｍ＋のＡ−Ａ’１ｇ、Ｌ３−Ｂ’線断面図
、第２図（ａｌは本発明の第２の実施例の半導体記憶装
置の一部の平面図、第２図（ｂ） 、 ｆｃＪはそ扛ぞ
れ第２図（ａ）のｃ−ｅ’線、１）−Ｄ’線の断面図、
第３図は従来の手導体記憶装檗の千面漠式図である。 １０１．１０２，２１４，２１５，３０２゜３０７・・
・・・・メモリセルユニット、１０３，１０４゜２１Ｊ
３，２０４，３ＬＪ８，３０９，３１０，３１１゜・・
・ワード液、１０５，１０６，２０１，２０２゜３０３
．３０４．３０５．３０６・・・・・ビット線、１０７
．２０５・・・・・・ｐ型単結晶ケイ素基板、１０８・
・・・・・フィールド酸化膜、１１０，２０６・・・・
・・ｎウェル、１１１，１１２，１１４，１１５・・・
・・・容量電極、１１３，２１２・・・・・・ｐ型不純
物拡散層、１１７．２１３・・・・・・ｎ型不純物拡散
層、１１６゜１１８．２０９，２１１・・・・・・容量
絶縁膜、２０７・・・・・・プレート電極、２０８・・
・・・・ｐ型反転層、２１０・・・・・・ｎ型反転層、
３０１・・・・・・センスアンプ。 代理人 弁理士 内 原 音 ／ｃｋ１ １０１．１０２ ：メモ９−せルユ二ット１０３、１
０４ ：ワード楳 １０５１１０ｔ ： ビ・ノドＥに／ｌｑ：ｔ′シ
スアＪフ。 （ＯＬ） 牛 １ 口 （ｂ） （Ｃ） ｌｌθ ニアＬウェル 半ｌ口 ２１４、２１５ ：ゾモリーぜルユニント２０３．２０
４ ：ワード蓼暫 ２０１−２θ２゛ビ・メト課 ２／６・乞シベアンフ。 ＜ａ＞ 牛２ 圀 （ｂ、１ （Ｃ） 牟２ 回
Claims (1)
- 複数のビット線と、該複数のビット線に直交して設け
られた複数のワード線と、前記ビット線と前記ワード線
との交点に対応して設けられたメモリセルとを含む半導
体記憶装置に於いて、前記メモリセルは容量素子と、該
容量素子と前記ビット線の所定のものとの間に設けられ
かつその制御電極が前記ワード線の所定のものに接続さ
れたスイッチングトランジスタとを有し、前記ワード線
と同一方向に互いに隣接して配置された前記メモリセル
内の前記スイッチングトランジスタは互いに相補な電気
的特性を有していることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181314A JPH0650768B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181314A JPH0650768B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6337649A true JPS6337649A (ja) | 1988-02-18 |
| JPH0650768B2 JPH0650768B2 (ja) | 1994-06-29 |
Family
ID=16098511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61181314A Expired - Fee Related JPH0650768B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650768B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5102819A (en) * | 1988-08-25 | 1992-04-07 | Sony Corporation | Method of making a dram cell |
-
1986
- 1986-07-31 JP JP61181314A patent/JPH0650768B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5102819A (en) * | 1988-08-25 | 1992-04-07 | Sony Corporation | Method of making a dram cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0650768B2 (ja) | 1994-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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