JPS6337649A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6337649A JPS6337649A JP61181314A JP18131486A JPS6337649A JP S6337649 A JPS6337649 A JP S6337649A JP 61181314 A JP61181314 A JP 61181314A JP 18131486 A JP18131486 A JP 18131486A JP S6337649 A JPS6337649 A JP S6337649A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に情報を記憶するΦ
ヤパシタと、この情報の書き込み、読み出しを行なうス
イッチングトランジスタの各1個からなるメモリセル(
以下、1トランジスタ1キヤパシタ型メモリセルという
)ヲ用い、センスアンプに接続する2本のビット線がこ
のセンスアンプの片方に平行に配置された構成(以下、
折り返しビットライン構成という)t−とる半導体記憶
装置に関する。
ヤパシタと、この情報の書き込み、読み出しを行なうス
イッチングトランジスタの各1個からなるメモリセル(
以下、1トランジスタ1キヤパシタ型メモリセルという
)ヲ用い、センスアンプに接続する2本のビット線がこ
のセンスアンプの片方に平行に配置された構成(以下、
折り返しビットライン構成という)t−とる半導体記憶
装置に関する。
従来の半導体記憶装置は多数のビットKMとワード線と
の所定の交点にメモリセルが形成場nており、各メモリ
セルは論理′″1”、′″O”の情報を記憶するキャパ
シタと、このキャパシタとビット線との接続をワード線
からの情報に応じて制御するスイッチングトランジスタ
とを有している。このスイッチングトランジスタを導通
せしめることにより、ビット線に与えら扛九情報をキャ
パシタに記憶したり、逆にキャパシタに記憶されている
情報をビット線にあ′亡み出したりしてい友。ビット線
に読み出された情報はセンスアンプで他の一つのビット
線の情報と比較して、比較結果が選択されたキャパシタ
の情報として読み出される。この時、この他の一つのビ
ット線には論理@1”どO”の中間の電圧や選択された
キャパシタに記憶された情報と相補な情報が4兄らnる
。これら2つのワード線は折り返しビットライン構成で
はセンスアンプの片側に平行に隣接して配置てれる。
の所定の交点にメモリセルが形成場nており、各メモリ
セルは論理′″1”、′″O”の情報を記憶するキャパ
シタと、このキャパシタとビット線との接続をワード線
からの情報に応じて制御するスイッチングトランジスタ
とを有している。このスイッチングトランジスタを導通
せしめることにより、ビット線に与えら扛九情報をキャ
パシタに記憶したり、逆にキャパシタに記憶されている
情報をビット線にあ′亡み出したりしてい友。ビット線
に読み出された情報はセンスアンプで他の一つのビット
線の情報と比較して、比較結果が選択されたキャパシタ
の情報として読み出される。この時、この他の一つのビ
ット線には論理@1”どO”の中間の電圧や選択された
キャパシタに記憶された情報と相補な情報が4兄らnる
。これら2つのワード線は折り返しビットライン構成で
はセンスアンプの片側に平行に隣接して配置てれる。
かかる従来の折り返しビットライン構成の半導体記憶装
置が第3図に模式的に示されている。各センスアンプ3
01からそ詐ぞn、一対のビット線303.304.3
05.306が並行同一方向に取り出されており、半導
体基板上でも各一対のビット線は隣接して形成さ1てい
る。ビット線303゜304.305.306に直交し
て多数のワード線308,309,310,311が配
置されている。ワード線308.309とビット線30
3゜305・・・・・・との交点とワード線310,3
11とビット線304,306・・・・・・との交点に
それぞれメモリセルユニット302が形成されている。
置が第3図に模式的に示されている。各センスアンプ3
01からそ詐ぞn、一対のビット線303.304.3
05.306が並行同一方向に取り出されており、半導
体基板上でも各一対のビット線は隣接して形成さ1てい
る。ビット線303゜304.305.306に直交し
て多数のワード線308,309,310,311が配
置されている。ワード線308.309とビット線30
3゜305・・・・・・との交点とワード線310,3
11とビット線304,306・・・・・・との交点に
それぞれメモリセルユニット302が形成されている。
1つのメモリセルユニット302にはそれぞれ2つツメ
モリセルが形成されており、各セルのスイッチングトラ
ンジスタはMO811i界効果トランジスタで形成され
、それらのソース(又はドレイン)はビット線に共通に
接続され、各スイッチングトランジスタのゲートはそれ
ぞれ隣接するワード線308.309に接続されている
。各スイッチングトランジスタのドレイン(又はソース
)はそれぞれキャパシタに接続てれている。
モリセルが形成されており、各セルのスイッチングトラ
ンジスタはMO811i界効果トランジスタで形成され
、それらのソース(又はドレイン)はビット線に共通に
接続され、各スイッチングトランジスタのゲートはそれ
ぞれ隣接するワード線308.309に接続されている
。各スイッチングトランジスタのドレイン(又はソース
)はそれぞれキャパシタに接続てれている。
かかる折り返しビットライン構成の半導体記憶装置では
、メモリセルの集積度が低いという欠点がある。
、メモリセルの集積度が低いという欠点がある。
なぜならば、第3図に示すように、折り返しビットライ
ン構成では1つのビット線303に接続しているメモリ
セルユニット302に対して折り返って米るピッ)m3
04に接続しているメモリセルユニツ)307がメモリ
セルユニブ)302と半周期ずれて並んでおり、メモリ
セルユニy)302に1だうフード線308および30
9の隣に、メモリセルユニット307に1史うワード線
310および311が配置されるため、メモリセルの縮
小化が運み!3図中横方向のメモリセルユニ?)間のピ
ッチが減少しても最終的には、ワード線308゜309
.310および311により集積度が決めら扛てしまう
からである。ここでは、1つのメモリセルユニットに2
個のメモリセルが含゛まれている場合について説明した
が、1つのメモリーニルユニットに1IIdのメモリセ
ルが含まれている場合についても同じ問題点が存在する
ことは明らかである。
ン構成では1つのビット線303に接続しているメモリ
セルユニット302に対して折り返って米るピッ)m3
04に接続しているメモリセルユニツ)307がメモリ
セルユニブ)302と半周期ずれて並んでおり、メモリ
セルユニy)302に1だうフード線308および30
9の隣に、メモリセルユニット307に1史うワード線
310および311が配置されるため、メモリセルの縮
小化が運み!3図中横方向のメモリセルユニ?)間のピ
ッチが減少しても最終的には、ワード線308゜309
.310および311により集積度が決めら扛てしまう
からである。ここでは、1つのメモリセルユニットに2
個のメモリセルが含゛まれている場合について説明した
が、1つのメモリーニルユニットに1IIdのメモリセ
ルが含まれている場合についても同じ問題点が存在する
ことは明らかである。
本発明によれば、並行する複数のビット線と、このvJ
故のビット線に対し直交して配置式れた複数のワード線
と、ビット線とワード線の交点に対厄して形成されたメ
モリセルとを含む半導体基板上uiで於いて、各メモリ
セルは容量素子と、Cの容量素子とビ・ット線との間に
設けられかつその制御電極がワード線に接続されtスイ
ッチングトランジスタとを有しており、1つのワード線
にスイッチングトランジスタが接続された互いに隣接す
るメモリセル内のスイッチングトランジスタは互いに相
補な電気的特性を有したものである半導体記憶装置を得
る。
故のビット線に対し直交して配置式れた複数のワード線
と、ビット線とワード線の交点に対厄して形成されたメ
モリセルとを含む半導体基板上uiで於いて、各メモリ
セルは容量素子と、Cの容量素子とビ・ット線との間に
設けられかつその制御電極がワード線に接続されtスイ
ッチングトランジスタとを有しており、1つのワード線
にスイッチングトランジスタが接続された互いに隣接す
るメモリセル内のスイッチングトランジスタは互いに相
補な電気的特性を有したものである半導体記憶装置を得
る。
隣接する2個のメモリセル内のそれぞれ互いに相補的な
スイッチング特性を有するトランジスタの制?IIl!
極を同一のセンスアンプに接続する2本のビット線直交
する1つのワード線にそれぞれ接続することにより、ワ
ード線に加える電圧を選択することにより、どちらかの
メモリセルを択一的に選択できる。このため、従来の半
導体記憶装置に比し、同じメモリ容量の場合にはワード
線の数を半減でき、集積度を増すことができる。また、
ワード線の数を同じにすると2倍のメモリ容tat−実
現できる。
スイッチング特性を有するトランジスタの制?IIl!
極を同一のセンスアンプに接続する2本のビット線直交
する1つのワード線にそれぞれ接続することにより、ワ
ード線に加える電圧を選択することにより、どちらかの
メモリセルを択一的に選択できる。このため、従来の半
導体記憶装置に比し、同じメモリ容量の場合にはワード
線の数を半減でき、集積度を増すことができる。また、
ワード線の数を同じにすると2倍のメモリ容tat−実
現できる。
〔第1の実施例〕
次に本発明について図面を参照して説明する。
第1図(ald本発明の第一の実施例の半導体記憶装置
の一部の平面図である。同じ構成をとるメモリセル2個
をそnぞれ含むメモリセルユニット101と102はワ
ード線103および104を共用する構成になっている
と同時に、ビット線105と106fiセンスアンプ1
19に対して同じ方向に平行に配置でれておりビット線
に関しては折り返しビットライン構成になっている。
の一部の平面図である。同じ構成をとるメモリセル2個
をそnぞれ含むメモリセルユニット101と102はワ
ード線103および104を共用する構成になっている
と同時に、ビット線105と106fiセンスアンプ1
19に対して同じ方向に平行に配置でれておりビット線
に関しては折り返しビットライン構成になっている。
次にメモリセルユニット101および102のA−A’
およびB−B’腺に沿った縦断面図をそれぞれ、第1図
(b)および第1図(C)に示す。
およびB−B’腺に沿った縦断面図をそれぞれ、第1図
(b)および第1図(C)に示す。
本実施例ではメモリセルユニット101にPチャネル型
トランジスタ、メモリセル102にnチャネル型トラン
ジスタ金用いているが逆でもかまわない。
トランジスタ、メモリセル102にnチャネル型トラン
ジスタ金用いているが逆でもかまわない。
第1図(b)に示すようにPチャネル型トランジスタを
持つメモリセルユニット101は1985 年IED
M で発表され* S P T セル(N、Lu、e
t al、。
持つメモリセルユニット101は1985 年IED
M で発表され* S P T セル(N、Lu、e
t al、。
IEDMTec 、Di g 、 、 PP771〜
772 、 Dec 、 、 1985)を変形したも
のを例として用いている。
772 、 Dec 、 、 1985)を変形したも
のを例として用いている。
このメモリセルユニット101はP型車結晶基板107
上にnウェルと呼ばれる不純物濃度1017cm−38
度のn型不純物拡散層110を形成しその上にゲート電
極であるワード線103および104更に、ソースであ
るp型不純物拡散11113を倶えたpチャネル型MI
S型電界効果トランジスタを形成し、また、トランジス
タのドレイン近傍に形成した溝の内部をp型不純物を添
加した多結晶ケイ素等の導電物質で情報蓄積部であるキ
ャパシタとなる容量絶縁膜116iはさんで埋め込み、
容量電極111,112を形成したものである。また、
ビット線105はソースとなるp型不純物砿散層113
に接続式れ、素子分R1は厚いフィールド酸化膜108
を用いて行なう。
上にnウェルと呼ばれる不純物濃度1017cm−38
度のn型不純物拡散層110を形成しその上にゲート電
極であるワード線103および104更に、ソースであ
るp型不純物拡散11113を倶えたpチャネル型MI
S型電界効果トランジスタを形成し、また、トランジス
タのドレイン近傍に形成した溝の内部をp型不純物を添
加した多結晶ケイ素等の導電物質で情報蓄積部であるキ
ャパシタとなる容量絶縁膜116iはさんで埋め込み、
容量電極111,112を形成したものである。また、
ビット線105はソースとなるp型不純物砿散層113
に接続式れ、素子分R1は厚いフィールド酸化膜108
を用いて行なう。
次に、メモリセルユニット102については第1図(C
)に示すように、やはり1985年IEDMで発表され
たBSEセル(M、Sakamoto et olo。
)に示すように、やはり1985年IEDMで発表され
たBSEセル(M、Sakamoto et olo。
IEDM Tech、Dig、 、 PP710〜71
3. Dec、 、1985)を変形したものを例とし
て用いている。メモリセル2個ツ)101との構造上の
大きな差は、nウェルがないこと、不純物拡散層117
と容1t−電極114および115に含まれる不純物が
p型ではなく、n型である点である。
3. Dec、 、1985)を変形したものを例とし
て用いている。メモリセル2個ツ)101との構造上の
大きな差は、nウェルがないこと、不純物拡散層117
と容1t−電極114および115に含まれる不純物が
p型ではなく、n型である点である。
次に!動作を説明する。
例として、基板107を基準1位としてnフェル110
の′1位e 5 (V)とし、メモリセルユニット10
11/c含まnるpチャネル型トランジスタのしさいイ
直奄圧? −3(V)メモリセルユニット102に含ま
jるnチャネル型トランジスタのしきい+171E圧を
3(v)とする。
の′1位e 5 (V)とし、メモリセルユニット10
11/c含まnるpチャネル型トランジスタのしさいイ
直奄圧? −3(V)メモリセルユニット102に含ま
jるnチャネル型トランジスタのしきい+171E圧を
3(v)とする。
第1図ial甲メモリセルユニット101を選択する時
には、ワードm103−!たは104を−3(v)以下
にする。この時メモリセルユニット102のトランジス
タは当然オフ状態であり、メモリセルユニット102は
選択されない。
には、ワードm103−!たは104を−3(v)以下
にする。この時メモリセルユニット102のトランジス
タは当然オフ状態であり、メモリセルユニット102は
選択されない。
待機時はワード線を−3(v)から3(v)の間にすれ
は、メモリセルユニット101および102のどちらも
オフ状態となる。
は、メモリセルユニット101および102のどちらも
オフ状態となる。
メモリセルユニット102を選択する時にはワード線i
3 tv+以上にすnば、メモリセルユニット102
のトランジスタがオン状態となり、メモリセルユニット
101のトランジスタはオフ状態となるため、メモリセ
ルユニット102のみが選択さn、る。
3 tv+以上にすnば、メモリセルユニット102
のトランジスタがオン状態となり、メモリセルユニット
101のトランジスタはオフ状態となるため、メモリセ
ルユニット102のみが選択さn、る。
〔第2の実施例〕
第1の実施例で用いたSPTセルお工びBEEセルはい
ずれも基板に形成した溝を地める多結晶ケイ素の方を容
量電極としているが、逆に基板側を容量電極とした場合
につき説明する。
ずれも基板に形成した溝を地める多結晶ケイ素の方を容
量電極としているが、逆に基板側を容量電極とした場合
につき説明する。
第2図(a)は本発明の第2の実施例の半導体記憶装置
の一部の平面図である。メモリセルユニット214と2
15はワード線203及び204を共用する構成となっ
ており、ビット線201と202はセンスアンプ216
に対して同じ方向に平行に配置されておゆ、折返しビッ
トライン構成となっている。ま几ビヅト線201に接続
しているメモリセルユニットがpチャネル型トランジス
タ、ビット線202に接続しているメモリセルユニット
がnチャネル型トランジスタをそれぞれ含む。第2図(
blおよび(C1はそれぞれ@2図(at中C−C’線
およびD−D’線での縦断面図である。
の一部の平面図である。メモリセルユニット214と2
15はワード線203及び204を共用する構成となっ
ており、ビット線201と202はセンスアンプ216
に対して同じ方向に平行に配置されておゆ、折返しビッ
トライン構成となっている。ま几ビヅト線201に接続
しているメモリセルユニットがpチャネル型トランジス
タ、ビット線202に接続しているメモリセルユニット
がnチャネル型トランジスタをそれぞれ含む。第2図(
blおよび(C1はそれぞれ@2図(at中C−C’線
およびD−D’線での縦断面図である。
第2図(b) K示すように、p型単結晶ケイ素基板2
05に、nウェル不純物拡散11206を形成し、各逗
部のウェル内に形成しt溝全プレート電極207で埋め
込む。この時容量、3縁膜209は、プレート′屈ネ2
07とnウェル206にλ5(v)の電位差が加った時
、n型反転層208が形成され得る厚さとする。lたワ
ード線203および204はゲ)’(L極となりp型不
純物拡散層212をソースとしたpチャネル型′4界効
果トランジスタが形成されている。
05に、nウェル不純物拡散11206を形成し、各逗
部のウェル内に形成しt溝全プレート電極207で埋め
込む。この時容量、3縁膜209は、プレート′屈ネ2
07とnウェル206にλ5(v)の電位差が加った時
、n型反転層208が形成され得る厚さとする。lたワ
ード線203および204はゲ)’(L極となりp型不
純物拡散層212をソースとしたpチャネル型′4界効
果トランジスタが形成されている。
第2図(C)は、ビット線202に接視するメモリーセ
ルユニット215の縦断面図であるが、構造は第2図f
blと基本的には同じで、nフェル不純物拡散がない点
と、ソースの不純物拡散層213と反転層210がn型
である点が第2図(b)との相違点である。また、ここ
でも容量絶縁膜211は、プレート電極207と基板2
05の間に15 (v)印加した時、n型反転層が形成
され得る厚さとする。
ルユニット215の縦断面図であるが、構造は第2図f
blと基本的には同じで、nフェル不純物拡散がない点
と、ソースの不純物拡散層213と反転層210がn型
である点が第2図(b)との相違点である。また、ここ
でも容量絶縁膜211は、プレート電極207と基板2
05の間に15 (v)印加した時、n型反転層が形成
され得る厚さとする。
動作としては、第1の実施例と同様であるが、プレート
電極207に加える電圧は2.5 Mにすれは、第2図
(b)および(C)のどちらも、それぞれp型反転IJ
208およびn型反転層210が形成され、これらが
容量電極となる。
電極207に加える電圧は2.5 Mにすれは、第2図
(b)および(C)のどちらも、それぞれp型反転IJ
208およびn型反転層210が形成され、これらが
容量電極となる。
以上の実施例では1つのメモリセルユニットに2個のメ
モリセルが含まれている場合について説明したが、1つ
のメモリセルユニットに1個のメモリセルが含まれてい
る場合についても同様の効果が得られることは明らかで
ある。
モリセルが含まれている場合について説明したが、1つ
のメモリセルユニットに1個のメモリセルが含まれてい
る場合についても同様の効果が得られることは明らかで
ある。
また以上の実施例では、相補的なスイッチング特性を有
するトランジスタとして、pチャンネル型とnチャンネ
ル型のMO8型電界効果トランジスタを用いたが、二ン
ハンスト型とデイプリージョン型の電界効果トランジス
タを用いても同様の効果が得られることは明らかである
。
するトランジスタとして、pチャンネル型とnチャンネ
ル型のMO8型電界効果トランジスタを用いたが、二ン
ハンスト型とデイプリージョン型の電界効果トランジス
タを用いても同様の効果が得られることは明らかである
。
以上説明した通り本発明は、それぞれ互いに相補的なス
イッチング特性を有するトランジスタをそれぞれ含む2
個のメモリセルを同一のセンスアンプに接続する2本の
ビット線と単一のワード線との各交点にそnぞれ接罎し
た構成とすることにより、この2個のメモリセルを単一
のワード線にツノ0んる4 )f ”x 選択すること
により、どちらかのメモリセル?訳−的に選択できる。
イッチング特性を有するトランジスタをそれぞれ含む2
個のメモリセルを同一のセンスアンプに接続する2本の
ビット線と単一のワード線との各交点にそnぞれ接罎し
た構成とすることにより、この2個のメモリセルを単一
のワード線にツノ0んる4 )f ”x 選択すること
により、どちらかのメモリセル?訳−的に選択できる。
このため、ワードJ!!の敦?半減でき、半導体記憶装
置の集積度を増すことができる効果がある。
置の集積度を増すことができる効果がある。
第1図(alは本発明の第1の実施列の半導体記憶装置
の一部の平面図、第1図(b) 、 (c)はそれぞれ
第1図F、1m+のA−A’1g、L3−B’線断面図
、第2図(alは本発明の第2の実施例の半導体記憶装
置の一部の平面図、第2図(b) 、 fcJはそ扛ぞ
れ第2図(a)のc−e’線、1)−D’線の断面図、
第3図は従来の手導体記憶装檗の千面漠式図である。 101.102,214,215,302゜307・・
・・・・メモリセルユニット、103,104゜21J
3,204,3LJ8,309,310,311゜・・
・ワード液、105,106,201,202゜303
.304.305.306・・・・・ビット線、107
.205・・・・・・p型単結晶ケイ素基板、108・
・・・・・フィールド酸化膜、110,206・・・・
・・nウェル、111,112,114,115・・・
・・・容量電極、113,212・・・・・・p型不純
物拡散層、117.213・・・・・・n型不純物拡散
層、116゜118.209,211・・・・・・容量
絶縁膜、207・・・・・・プレート電極、208・・
・・・・p型反転層、210・・・・・・n型反転層、
301・・・・・・センスアンプ。 代理人 弁理士 内 原 音 /ck1 101.102 :メモ9−せルユ二ット103、1
04 :ワード楳 105110t : ビ・ノドEに/lq:t′シ
スアJフ。 (OL) 牛 1 口 (b) (C) llθ ニアLウェル 半l口 214、215 :ゾモリーぜルユニント203.20
4 :ワード蓼暫 201−2θ2゛ビ・メト課 2/6・乞シベアンフ。 <a> 牛2 圀 (b、1 (C) 牟2 回
の一部の平面図、第1図(b) 、 (c)はそれぞれ
第1図F、1m+のA−A’1g、L3−B’線断面図
、第2図(alは本発明の第2の実施例の半導体記憶装
置の一部の平面図、第2図(b) 、 fcJはそ扛ぞ
れ第2図(a)のc−e’線、1)−D’線の断面図、
第3図は従来の手導体記憶装檗の千面漠式図である。 101.102,214,215,302゜307・・
・・・・メモリセルユニット、103,104゜21J
3,204,3LJ8,309,310,311゜・・
・ワード液、105,106,201,202゜303
.304.305.306・・・・・ビット線、107
.205・・・・・・p型単結晶ケイ素基板、108・
・・・・・フィールド酸化膜、110,206・・・・
・・nウェル、111,112,114,115・・・
・・・容量電極、113,212・・・・・・p型不純
物拡散層、117.213・・・・・・n型不純物拡散
層、116゜118.209,211・・・・・・容量
絶縁膜、207・・・・・・プレート電極、208・・
・・・・p型反転層、210・・・・・・n型反転層、
301・・・・・・センスアンプ。 代理人 弁理士 内 原 音 /ck1 101.102 :メモ9−せルユ二ット103、1
04 :ワード楳 105110t : ビ・ノドEに/lq:t′シ
スアJフ。 (OL) 牛 1 口 (b) (C) llθ ニアLウェル 半l口 214、215 :ゾモリーぜルユニント203.20
4 :ワード蓼暫 201−2θ2゛ビ・メト課 2/6・乞シベアンフ。 <a> 牛2 圀 (b、1 (C) 牟2 回
Claims (1)
- 複数のビット線と、該複数のビット線に直交して設け
られた複数のワード線と、前記ビット線と前記ワード線
との交点に対応して設けられたメモリセルとを含む半導
体記憶装置に於いて、前記メモリセルは容量素子と、該
容量素子と前記ビット線の所定のものとの間に設けられ
かつその制御電極が前記ワード線の所定のものに接続さ
れたスイッチングトランジスタとを有し、前記ワード線
と同一方向に互いに隣接して配置された前記メモリセル
内の前記スイッチングトランジスタは互いに相補な電気
的特性を有していることを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61181314A JPH0650768B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61181314A JPH0650768B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6337649A true JPS6337649A (ja) | 1988-02-18 |
JPH0650768B2 JPH0650768B2 (ja) | 1994-06-29 |
Family
ID=16098511
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61181314A Expired - Fee Related JPH0650768B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0650768B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5102819A (en) * | 1988-08-25 | 1992-04-07 | Sony Corporation | Method of making a dram cell |
-
1986
- 1986-07-31 JP JP61181314A patent/JPH0650768B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5102819A (en) * | 1988-08-25 | 1992-04-07 | Sony Corporation | Method of making a dram cell |
Also Published As
Publication number | Publication date |
---|---|
JPH0650768B2 (ja) | 1994-06-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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