JPS6386559A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6386559A JPS6386559A JP61231740A JP23174086A JPS6386559A JP S6386559 A JPS6386559 A JP S6386559A JP 61231740 A JP61231740 A JP 61231740A JP 23174086 A JP23174086 A JP 23174086A JP S6386559 A JPS6386559 A JP S6386559A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000012535 impurity Substances 0.000 claims description 15
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- 238000010586 diagram Methods 0.000 description 6
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- 239000000872 buffer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、周辺回路にＣＭｏ５ｌｉｌ造を用いた半導体
記憶装置に関する。
記憶装置に関する。
（従来の技術）
半導体記憶装置は３年に４倍のベースで集積度が増大し
ており、その中で用いられている素子であるトランジス
タやキャパシタは微細化の一途を辿っている。現在例え
ば、ＭＯ８型ダイナミックＲＡＭ （ｄＲＡＭ）の分野
では、１Ｍピッｌ−ｄＲＡＭ（デザインルール約１．２
μｍ）が■産化に入り、４ＭビットｄＲＡＭ（デザイン
ルール０．８〜１．ＯμＴｒＬ）の試作品が発表されて
いる。
ており、その中で用いられている素子であるトランジス
タやキャパシタは微細化の一途を辿っている。現在例え
ば、ＭＯ８型ダイナミックＲＡＭ （ｄＲＡＭ）の分野
では、１Ｍピッｌ−ｄＲＡＭ（デザインルール約１．２
μｍ）が■産化に入り、４ＭビットｄＲＡＭ（デザイン
ルール０．８〜１．ＯμＴｒＬ）の試作品が発表されて
いる。
これらのｄＲＡＭでは、低消費電力性、高回路マージン
性の要求から周辺０Ｍ０８回路が主流になってきている
。
性の要求から周辺０Ｍ０８回路が主流になってきている
。
第３図はその様な０ＭＯ５技術を用いたｄＲＡＭの概略
構造を示づ。ｐ型Ｓｉ基板１′１のメモリセルアレイ領
域にはｐ型つＪル１２が形成され、周辺回路部にｐ型ウ
ェル１３およびｒ）型ウェル１４が形成される。図では
、各ウェル領域にそれぞれ−個のＭｏ８ ｔ−ランジス
タＱｓｔ〜Ｑ１３を示している。具体的には例えば、基
板１１の不純１１Ｊ１１度が１ Ｘ １０１６／ｃｔｎ
３であり、ρ型ウェル１２および１３は同時に形成され
た不純物濃度５ Ｘ １０ ” ’ ｙ’ｃｍ３の拡散
層とする。この場合ｐ型ウェル１２と１３は自ずと導通
していて、つ王ル電位も外部から同じ−ＶＢ３を印加し
て同電位になっている。つまりｐ型ウェル１２と１３は
電気的に分離されていない。
構造を示づ。ｐ型Ｓｉ基板１′１のメモリセルアレイ領
域にはｐ型つＪル１２が形成され、周辺回路部にｐ型ウ
ェル１３およびｒ）型ウェル１４が形成される。図では
、各ウェル領域にそれぞれ−個のＭｏ８ ｔ−ランジス
タＱｓｔ〜Ｑ１３を示している。具体的には例えば、基
板１１の不純１１Ｊ１１度が１ Ｘ １０１６／ｃｔｎ
３であり、ρ型ウェル１２および１３は同時に形成され
た不純物濃度５ Ｘ １０ ” ’ ｙ’ｃｍ３の拡散
層とする。この場合ｐ型ウェル１２と１３は自ずと導通
していて、つ王ル電位も外部から同じ−ＶＢ３を印加し
て同電位になっている。つまりｐ型ウェル１２と１３は
電気的に分離されていない。
この様な従来の構造では、素子の微細化が更に進んだ場
合種々の問題が生じる。先ず、メモリセルアレイ領域で
は、ｄ ＲＡ Ｍセルのスイッチング用ＭＯＳトランジ
スタのパンチスルー・リークおよびセル間リークを抑制
するため、ウェルの不純物濃度をより高くすることが要
求されるようになっＣいる。このことを第４図および第
５図を用いて説明する。第４図に示すように、隣接する
メモリ・キャパシタ間トレンチ５１＋ 、５１＋にキャ
パシタ絶縁膜５２を介してキャパシタ電極５３が形成さ
れている。いま記憶ノードとなるｎ型層５４＋ 、５４
２ （Ｄ一方が”０”（電位Ｖｓ）、他方が１°′ 〈
電位Ｖｄ ）のとき、セル間リークは図示矢印のように
表面リークとバルクリークを考えることができる。リー
ク電流の許容値は例えば１Ｏ−９Ａである。第５図は許
容される表面り−ＡＡおよびバルクリークＢに対し、ｐ
型ウェルの不純物濃度とセル間距離を示したものである
。図の斜籟を施した領域が使用可能領域であっＣ、セル
間距離が小さくなればなる程、ウェル濃度を高くしなけ
ればならないことがわかる。また、スイッチングＭＯ８
ｌ〜ランジスタのリークを抑制するためには、ｐ型ウェ
ルに負の基板バイアスを印加することが必要になる。
合種々の問題が生じる。先ず、メモリセルアレイ領域で
は、ｄ ＲＡ Ｍセルのスイッチング用ＭＯＳトランジ
スタのパンチスルー・リークおよびセル間リークを抑制
するため、ウェルの不純物濃度をより高くすることが要
求されるようになっＣいる。このことを第４図および第
５図を用いて説明する。第４図に示すように、隣接する
メモリ・キャパシタ間トレンチ５１＋ 、５１＋にキャ
パシタ絶縁膜５２を介してキャパシタ電極５３が形成さ
れている。いま記憶ノードとなるｎ型層５４＋ 、５４
２ （Ｄ一方が”０”（電位Ｖｓ）、他方が１°′ 〈
電位Ｖｄ ）のとき、セル間リークは図示矢印のように
表面リークとバルクリークを考えることができる。リー
ク電流の許容値は例えば１Ｏ−９Ａである。第５図は許
容される表面り−ＡＡおよびバルクリークＢに対し、ｐ
型ウェルの不純物濃度とセル間距離を示したものである
。図の斜籟を施した領域が使用可能領域であっＣ、セル
間距離が小さくなればなる程、ウェル濃度を高くしなけ
ればならないことがわかる。また、スイッチングＭＯ８
ｌ〜ランジスタのリークを抑制するためには、ｐ型ウェ
ルに負の基板バイアスを印加することが必要になる。
一方、カラム・デコーダ、ロウ・デ］−タ、アドレス・
バッファ、ワード線駆動回路等を含む周辺７回路のｎチ
ャネルＭｏ５ｔ〜ランジスタは、高速性と高信頼性動作
が要求される。第６図は「）チャネルＭＯ８Ｉ−ランジ
スタの電流駆動能力とグー１−長の関係を基板バイアス
をパラメータとし−（示したものであり、第７図はス］
〜レスによる電流駆動能力の変化を示したものである。
バッファ、ワード線駆動回路等を含む周辺７回路のｎチ
ャネルＭｏ５ｔ〜ランジスタは、高速性と高信頼性動作
が要求される。第６図は「）チャネルＭＯ８Ｉ−ランジ
スタの電流駆動能力とグー１−長の関係を基板バイアス
をパラメータとし−（示したものであり、第７図はス］
〜レスによる電流駆動能力の変化を示したものである。
第６図から明らかなようにゲート長が短くなると、基板
バイアスによる電流駆動能力の差が大きいものとなる。
バイアスによる電流駆動能力の差が大きいものとなる。
第７図のデータは、チャネル長０．８μｍのｎチャネル
ＭＯ３ｌ−ランジスタをドレイン電圧７Ｖ、グー１−電
圧２ｖで５極管動作させた場合の電流駆動能力の変化を
測定した結果であり、基板バイアスがＯに近い程、変化
率は小さくなっている。これらのデータから、周辺回路
のｎチャネルＭＯＳトランジスタの高速性ど高信頼性を
確保するためには、ｐ型ウェルの不純物濃度は低く、ウ
ェルのバイアス電圧もＯｖにするのが望ましいことがわ
かる。
ＭＯ３ｌ−ランジスタをドレイン電圧７Ｖ、グー１−電
圧２ｖで５極管動作させた場合の電流駆動能力の変化を
測定した結果であり、基板バイアスがＯに近い程、変化
率は小さくなっている。これらのデータから、周辺回路
のｎチャネルＭＯＳトランジスタの高速性ど高信頼性を
確保するためには、ｐ型ウェルの不純物濃度は低く、ウ
ェルのバイアス電圧もＯｖにするのが望ましいことがわ
かる。
（発明が解決しようとする問題点）
以上のＪ、うに周辺ＣＭ ＯＳ構造のｄ ＲＡ Ｍにお
いて、メモリセルアレイ部とこれと同導電型の周辺回路
部のウェルを電気的に分離せずに形成することは、微細
化した素子を用いたデバイスの最適設計を難しくしてい
る。
いて、メモリセルアレイ部とこれと同導電型の周辺回路
部のウェルを電気的に分離せずに形成することは、微細
化した素子を用いたデバイスの最適設計を難しくしてい
る。
本発明はこの様な問題を解決した半導体記憶表置を提供
することを目的とする。
することを目的とする。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するため本発明では、メモリセルアレイ
を形成するウェルと、これと同導電型の周辺回路部のウ
ェルとを電気的に分離して形成することを特徴とする。
を形成するウェルと、これと同導電型の周辺回路部のウ
ェルとを電気的に分離して形成することを特徴とする。
（作用）
本発明によれば、メモリセルアレイ部のトランジスタま
たはキャパシタと周辺回路部のトランジスタを別個独立
に最適設計することができる。
たはキャパシタと周辺回路部のトランジスタを別個独立
に最適設計することができる。
例えば本発明をｄＲＡＭに適用した場合、メモリセルア
レイ領域ではスイッチングＭＯ８ｌ〜ランジスタのバン
チスルーを防止し、セル・キャパシタ間のリークを抑制
するように不純物濃度や基板バイアスを設定することが
でき、周辺回路ではやはり不純物濃度や基板バイアスの
最適設計により高速で高信頼性のトランジスタを形成す
ることができる。
レイ領域ではスイッチングＭＯ８ｌ〜ランジスタのバン
チスルーを防止し、セル・キャパシタ間のリークを抑制
するように不純物濃度や基板バイアスを設定することが
でき、周辺回路ではやはり不純物濃度や基板バイアスの
最適設計により高速で高信頼性のトランジスタを形成す
ることができる。
−〇−
（実施例）
以下、本発明の詳細な説明する。
第１図は本発明をｄＲＡＭに適用した一実施例の概略構
成を示づ。この実施例では、ｎ型３ｉ基板を用い、メモ
リセルアレイ領域にρ型つｌル２を形成し、周辺回路部
にｐ型つＪル３とｎ型つ■ル４を形成している。この実
施例では、基板１は不純物濃度１０”／ｃｍ３であり、
ｎ型ウェル２と３（ま不純物濃度１０ ” ｙ’ｃｔｎ
３である。ｐ型つ■ル２ど３は、基板１がｎ型であるか
ら、ｐｎ接合により電気的に分離されている。メモリセ
ルアレイ領域のｎ型ウェル２には、−個のｔｖｌ ＯＳ
１〜ランジスタど一個のキャパシタからなるメモリセ
ルが配列形成されるか、図では一個のｎヂャネルＭＯ８
Ｉ・ランジスタＱ１のみを示している。
成を示づ。この実施例では、ｎ型３ｉ基板を用い、メモ
リセルアレイ領域にρ型つｌル２を形成し、周辺回路部
にｐ型つＪル３とｎ型つ■ル４を形成している。この実
施例では、基板１は不純物濃度１０”／ｃｍ３であり、
ｎ型ウェル２と３（ま不純物濃度１０ ” ｙ’ｃｔｎ
３である。ｐ型つ■ル２ど３は、基板１がｎ型であるか
ら、ｐｎ接合により電気的に分離されている。メモリセ
ルアレイ領域のｎ型ウェル２には、−個のｔｖｌ ＯＳ
１〜ランジスタど一個のキャパシタからなるメモリセ
ルが配列形成されるか、図では一個のｎヂャネルＭＯ８
Ｉ・ランジスタＱ１のみを示している。
ＭＯＳ ｌヘランジスタＱｔは、ゲート絶縁膜２１、グ
ーＩ〜電極２２およびソース、トレインとなる［）１型
層２３．２４からなる。ｐ＋型層２５は基板ハイｊ′ス
印加端子層である。周辺回路部にも、ｎ型ウェル３に一
個のｎチャネルＭＯＳ Ｉ−ランジスタＱ２を示し、ｎ
型ウェル４に一個のｐチャネルＭＯ８ｈランシスタＱ３
を示している。ＭＯＳトランジスタＱ２は、グー１〜絶
縁膜３１、グー］・電ｔｆｉ３２およびソース、ドレイ
ンとなるｎ＋型層３３．３４からなり、ｐ＋型層３５は
基板バイアス印加端子層である。ＭＯＳ ｌ−ランジス
タＱ３は、ゲート絶縁１１１４１．グーｌ−電極４２お
よびソース。
ーＩ〜電極２２およびソース、トレインとなる［）１型
層２３．２４からなる。ｐ＋型層２５は基板ハイｊ′ス
印加端子層である。周辺回路部にも、ｎ型ウェル３に一
個のｎチャネルＭＯＳ Ｉ−ランジスタＱ２を示し、ｎ
型ウェル４に一個のｐチャネルＭＯ８ｈランシスタＱ３
を示している。ＭＯＳトランジスタＱ２は、グー１〜絶
縁膜３１、グー］・電ｔｆｉ３２およびソース、ドレイ
ンとなるｎ＋型層３３．３４からなり、ｐ＋型層３５は
基板バイアス印加端子層である。ＭＯＳ ｌ−ランジス
タＱ３は、ゲート絶縁１１１４１．グーｌ−電極４２お
よびソース。
ドレインとなるｐ＋型１Ｗ４３．４４からなり、ｎ＋型
層４５は基板バイアス印加端子層である。
層４５は基板バイアス印加端子層である。
メモリセルアレイ領域のｐ型つ］ル２には、−Ｖｅｘ（
例えば−２ＶＩの基板バイアス（ウェル電位）が与えら
れ、また周辺回路部のｐ型つ■ル３にはメモリセルアレ
イ領域の−Ｖｏ１より絶対値が小さい−ＶＢ２（例えば
ＯＶ）の基板バイアスが与えられる。周辺回路部のｎ型
ウェル４には、電源電圧Ｖｃｃ＝５Ｖが印加される。
例えば−２ＶＩの基板バイアス（ウェル電位）が与えら
れ、また周辺回路部のｐ型つ■ル３にはメモリセルアレ
イ領域の−Ｖｏ１より絶対値が小さい−ＶＢ２（例えば
ＯＶ）の基板バイアスが与えられる。周辺回路部のｎ型
ウェル４には、電源電圧Ｖｃｃ＝５Ｖが印加される。
この様な構成とすれば、メモリセルアレイ領域のスイッ
チングＭＯ８ｔ−ランシスタは、−Ｖｅｌの基板バイア
スによってソース、トレイン間のリークが小さいものと
なる。またセル・キトバシタとして図では示さなかった
がトレンチ・キャパシタを用いた場合にも、キャパシタ
間リークが小さいものとなる。また周辺回路部のｎチャ
ネルＭ Ｏ８１〜ランジスタＱ２は、メモリセルアレイ
領域のｎヂャネルＭＯＳトランジスタＱ１と比べて基板
電位が小さい結果、しきい値が低くなり、従って大きい
電流がとれるため高速動作が可能になる。
チングＭＯ８ｔ−ランシスタは、−Ｖｅｌの基板バイア
スによってソース、トレイン間のリークが小さいものと
なる。またセル・キトバシタとして図では示さなかった
がトレンチ・キャパシタを用いた場合にも、キャパシタ
間リークが小さいものとなる。また周辺回路部のｎチャ
ネルＭ Ｏ８１〜ランジスタＱ２は、メモリセルアレイ
領域のｎヂャネルＭＯＳトランジスタＱ１と比べて基板
電位が小さい結果、しきい値が低くなり、従って大きい
電流がとれるため高速動作が可能になる。
また実効的基板電圧が小さく、トランジスタのチ１１ネ
ル領域の電界も緩和されるので、ホットエレクトロン効
果が小さくなり、高信頼性が実現される。
ル領域の電界も緩和されるので、ホットエレクトロン効
果が小さくなり、高信頼性が実現される。
以上のようにこの実施例では、メモリセル領域のｐ型つ
Ｉル２と周辺回路部のｎ型ウェル３とが・を気的に分離
されていて、これらに異なる基板電位が印加できるよう
になっているため、それぞれの回路部で基板電位を最適
設計することができる。
Ｉル２と周辺回路部のｎ型ウェル３とが・を気的に分離
されていて、これらに異なる基板電位が印加できるよう
になっているため、それぞれの回路部で基板電位を最適
設計することができる。
第２図は本発明をｄＲＡＭに適用した他の実施例を、第
１図に対応させて示したものである。第１図と異なる点
は、メモリセルアレイ領域のｎ型ウェル２′ と周辺回
路部のｎ型ウェル３′とを、異なる不純物濃度としてい
ることである。具体的には例えば、メモリセルアレイ領
域のｎ型ウェル２′の不純物濃度を１０１” ｙ’ｃｕ
ｔ３とし、周辺回路部のｎ型ウェル３′の不純物濃度を ５Ｘ１０１６／ｎ３とする。基板バイアスはこの実施例
でもｎ型ウェル２’ 、３’ にそれぞれ別に−Ｖａ
１．−ＶＢ ２を印加している。
１図に対応させて示したものである。第１図と異なる点
は、メモリセルアレイ領域のｎ型ウェル２′ と周辺回
路部のｎ型ウェル３′とを、異なる不純物濃度としてい
ることである。具体的には例えば、メモリセルアレイ領
域のｎ型ウェル２′の不純物濃度を１０１” ｙ’ｃｕ
ｔ３とし、周辺回路部のｎ型ウェル３′の不純物濃度を ５Ｘ１０１６／ｎ３とする。基板バイアスはこの実施例
でもｎ型ウェル２’ 、３’ にそれぞれ別に−Ｖａ
１．−ＶＢ ２を印加している。
この実施例によっても先の実施例と同様の効果が得られ
る。
る。
本発明は上記実施例に限られるものではない。
例えば実施例ではｄＲＡＭを説明したが、本発明はｓＲ
ＡＭにも同様に適用することができる。その他本発明は
その趣旨を逸脱しない範囲で種々変形して実施すること
ができる。
ＡＭにも同様に適用することができる。その他本発明は
その趣旨を逸脱しない範囲で種々変形して実施すること
ができる。
［発明の効果］
以上述べたように本発明によれば、周辺ｃ Ｍ Ｏ８構
造の半導体メモリにＪ５いて、メモリセルアレイのｉ〜
ランジスタまたはキャパシタと周辺回路部の１〜ランジ
スタをそれぞれ切側に適設ム１僕ることができ、高集積
化したメモリの高性能化、高信頼性化を図ることができ
る。
造の半導体メモリにＪ５いて、メモリセルアレイのｉ〜
ランジスタまたはキャパシタと周辺回路部の１〜ランジ
スタをそれぞれ切側に適設ム１僕ることができ、高集積
化したメモリの高性能化、高信頼性化を図ることができ
る。
第１図は本光明の一実施例のｄＲＡＭの概略構成を示−
４図、第２図は他の実施例のｄＲＡＭの概略構成を示す
図、第３図は従来のｄ ＲＡ Ｍの概略構成を示す図、
第４図はトレンチ・キャパシタのセル間リークの様子を
示す図、第５図は許容リーク電流との関係で不純物ｍｌ
ｆどセル間距離の使用可能領域を示す図、第６図はＭＯ
Ｓ トランジスタのＮ流駆動能力とゲート長の関係を示
す図、第７図は同じくストレス時間と電流駆動能力変化
の特性を示す図である。 １・・・ｎ型３ｉ基板、２・・・ｐ型ウェル（メモリセ
ルアレイ領１１１３・・・ｐ型ウェル（周辺回路部）、
４・・・ｒ）型つ王ル（周辺回路部）。
４図、第２図は他の実施例のｄＲＡＭの概略構成を示す
図、第３図は従来のｄ ＲＡ Ｍの概略構成を示す図、
第４図はトレンチ・キャパシタのセル間リークの様子を
示す図、第５図は許容リーク電流との関係で不純物ｍｌ
ｆどセル間距離の使用可能領域を示す図、第６図はＭＯ
Ｓ トランジスタのＮ流駆動能力とゲート長の関係を示
す図、第７図は同じくストレス時間と電流駆動能力変化
の特性を示す図である。 １・・・ｎ型３ｉ基板、２・・・ｐ型ウェル（メモリセ
ルアレイ領１１１３・・・ｐ型ウェル（周辺回路部）、
４・・・ｒ）型つ王ル（周辺回路部）。
Claims (3)
- （１）周辺回路をＣＭＯＳ構造とした半導体記憶装置に
おいて、メモリセルアレイが形成されたウェルと、これ
と同じ導電型の周辺回路部のウェルとを電気的に分離し
たことを特徴とする半導体記憶装置。 - （２）メモリセルアレイが形成されたウェルに印加する
基板バイアス電圧と、これと同じ導電型の周辺回路部の
ウェルに印加する基板バイアス電圧とを異ならせた特許
請求の範囲第１項記載の半導体記憶装置。 - （３）メモリセルアレイが形成されたウェルの不純物濃
度と、これと同じ導電型の周辺回路部のウェルの不純物
濃度とを異ならせた特許請求の範囲第１項記載の半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231740A JPS6386559A (ja) | 1986-09-30 | 1986-09-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231740A JPS6386559A (ja) | 1986-09-30 | 1986-09-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6386559A true JPS6386559A (ja) | 1988-04-16 |
Family
ID=16928295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231740A Pending JPS6386559A (ja) | 1986-09-30 | 1986-09-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386559A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01109762A (ja) * | 1987-10-22 | 1989-04-26 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| US5251172A (en) * | 1990-03-26 | 1993-10-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory apparatus having reduced amount of bit line amplification delay |
| JPH08250601A (ja) * | 1996-03-21 | 1996-09-27 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
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1986
- 1986-09-30 JP JP61231740A patent/JPS6386559A/ja active Pending
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