JPH08125145A - 半導体装置、半導体記憶装置および半導体記憶装置の製造方法 - Google Patents
半導体装置、半導体記憶装置および半導体記憶装置の製造方法Info
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- JPH08125145A JPH08125145A JP7017899A JP1789995A JPH08125145A JP H08125145 A JPH08125145 A JP H08125145A JP 7017899 A JP7017899 A JP 7017899A JP 1789995 A JP1789995 A JP 1789995A JP H08125145 A JPH08125145 A JP H08125145A
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Abstract
(57)【要約】
【目的】 メモリセルのリーク電流に起因する記憶デー
タの消滅を抑制する。 【構成】 表面にＳＯＩ活性層６３を有するＳＯＩ基板
上に形成されたメモリセルを構成するＤＲＡＭにおい
て、ストレージノード５１下のＳＯＩ活性層６３内に、
導電型が異なる２つの領域２２および２４が形成され
る。その一方の領域であるソース・ドレイン２２は、ト
ランスファゲート電極１下の導電型が異なり、ボディ領
域２３と接続されている。また、その他方の領域である
不純物領域２４は、フィールドシールドゲート電極７下
の導電型が異なる不純物領域２５と接続されている。こ
のように構成により、ストレージノード５１下のＳＯＩ
活性層内には、流れ出すリーク電流と、流れ込むリーク
電流とがともに生じる。これにより、リーク電流による
メモリセルの記憶データの消滅が防がれるか、または記
憶データが消滅するまでの時間が長くなる。
タの消滅を抑制する。 【構成】 表面にＳＯＩ活性層６３を有するＳＯＩ基板
上に形成されたメモリセルを構成するＤＲＡＭにおい
て、ストレージノード５１下のＳＯＩ活性層６３内に、
導電型が異なる２つの領域２２および２４が形成され
る。その一方の領域であるソース・ドレイン２２は、ト
ランスファゲート電極１下の導電型が異なり、ボディ領
域２３と接続されている。また、その他方の領域である
不純物領域２４は、フィールドシールドゲート電極７下
の導電型が異なる不純物領域２５と接続されている。こ
のように構成により、ストレージノード５１下のＳＯＩ
活性層内には、流れ出すリーク電流と、流れ込むリーク
電流とがともに生じる。これにより、リーク電流による
メモリセルの記憶データの消滅が防がれるか、または記
憶データが消滅するまでの時間が長くなる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置、半導体
記憶装置および半導体記憶装置の製造方法に関し、特
に、ＳＯＩ（Silicon On Insulator）基板上に形成され
たダイナミックランダムアクセスメモリ（ＤＲＡＭ）お
よびその製造方法に関する。
記憶装置および半導体記憶装置の製造方法に関し、特
に、ＳＯＩ（Silicon On Insulator）基板上に形成され
たダイナミックランダムアクセスメモリ（ＤＲＡＭ）お
よびその製造方法に関する。
【０００２】
【従来の技術】現在、ＤＲＡＭと呼ばれる半導体記憶装
置が多数提供されている。そのＤＲＡＭは、記憶保持動
作（以下リフレッシュ動作と呼ぶ）が必要であり、かつ
データの読出しおよび書込みが可能である。
置が多数提供されている。そのＤＲＡＭは、記憶保持動
作（以下リフレッシュ動作と呼ぶ）が必要であり、かつ
データの読出しおよび書込みが可能である。
【０００３】図２６は、従来の一般的なＤＲＡＭのメモ
リセルの模式的断面図である。図２６を参照して、この
メモリセルは、ＭＯＳ ＦＥＴで構成される１つのトラ
ンスファゲートトランジスタ（以下トランジスタと呼
ぶ）ＴＲおよび１つのメモリキャパシタ（以下キャパシ
タと呼ぶ）Ｃを含む。
リセルの模式的断面図である。図２６を参照して、この
メモリセルは、ＭＯＳ ＦＥＴで構成される１つのトラ
ンスファゲートトランジスタ（以下トランジスタと呼
ぶ）ＴＲおよび１つのメモリキャパシタ（以下キャパシ
タと呼ぶ）Ｃを含む。
【０００４】トランジスタＴＲは、Ｐ型の半導体基板１
００の表面に形成されたＮ型の１対のソース・ドレイン
領域２０，２０と、半導体基板１００の表面上にゲート
絶縁膜１０を介在して形成されたトランスファゲート電
極１とを含む。このトランスファゲート電極１は、ワー
ド線ＷＬを構成する。
００の表面に形成されたＮ型の１対のソース・ドレイン
領域２０，２０と、半導体基板１００の表面上にゲート
絶縁膜１０を介在して形成されたトランスファゲート電
極１とを含む。このトランスファゲート電極１は、ワー
ド線ＷＬを構成する。
【０００５】キャパシタＣは、ソース・ドレイン領域２
０，２０の一方側に接続されたキャパシタ下部電極（以
下ストレージノードと呼ぶ）５１と、その上に誘電体層
５３を介在して形成されたキャパシタ上部電極（以下セ
ルプレートと呼ぶ）５２とを含む。
０，２０の一方側に接続されたキャパシタ下部電極（以
下ストレージノードと呼ぶ）５１と、その上に誘電体層
５３を介在して形成されたキャパシタ上部電極（以下セ
ルプレートと呼ぶ）５２とを含む。
【０００６】ビット線ＢＬは、トランジスタＴＲにおけ
る他方のソース・ドレイン領域２０に接続される。
る他方のソース・ドレイン領域２０に接続される。
【０００７】このようなＤＲＡＭのメモリセルにおいて
は、書込時に、ビット線ＢＬからトランジスタＴＲを介
してキャパシタＣに電荷が蓄積され、これにより、デー
タが記憶される。
は、書込時に、ビット線ＢＬからトランジスタＴＲを介
してキャパシタＣに電荷が蓄積され、これにより、デー
タが記憶される。
【０００８】また、近年、ＳＯＩ構造を利用したトラン
ジスタの技術が確立されつつある。このようなＳＯＩ構
造のトランジスタは、配線／基板間の容量、いわゆる配
線容量が低減され、回路の動作速度が高速化されるとい
う特徴がある。さらに、ＣＭＯＳに適用した場合には、
ラッチアップ現象を防ぐこともできる。さらに、トラン
ジスタのショートチャネル効果の低減、電流駆動能力の
向上、サブスレッショルド特性の向上などの種々の利点
を有している。
ジスタの技術が確立されつつある。このようなＳＯＩ構
造のトランジスタは、配線／基板間の容量、いわゆる配
線容量が低減され、回路の動作速度が高速化されるとい
う特徴がある。さらに、ＣＭＯＳに適用した場合には、
ラッチアップ現象を防ぐこともできる。さらに、トラン
ジスタのショートチャネル効果の低減、電流駆動能力の
向上、サブスレッショルド特性の向上などの種々の利点
を有している。
【０００９】このため、ＳＯＩ構造をＤＲＡＭのメモリ
セルに適用することが考えられている。
セルに適用することが考えられている。
【００１０】
【発明が解決しようとする課題】しかし、従来のＤＲＡ
Ｍにおいては、リフレッシュ動作を頻繁に行なう必要が
あるという問題があった。以下に、その問題点を具体的
に説明する。
Ｍにおいては、リフレッシュ動作を頻繁に行なう必要が
あるという問題があった。以下に、その問題点を具体的
に説明する。
【００１１】リフレッシュ動作を行なうのは、次のよう
な理由のためである。メモリセルは、半導体基板１００
内にＰ型の領域と、Ｎ型の領域とを有している。そし
て、それらのＰ型の領域とＮ型の領域との接合部分にお
いてリーク電流が生じる。そのリーク電流が生じると、
メモリセルの蓄積電荷が減少し、記憶データが消滅する
からである。
な理由のためである。メモリセルは、半導体基板１００
内にＰ型の領域と、Ｎ型の領域とを有している。そし
て、それらのＰ型の領域とＮ型の領域との接合部分にお
いてリーク電流が生じる。そのリーク電流が生じると、
メモリセルの蓄積電荷が減少し、記憶データが消滅する
からである。
【００１２】次に、リーク電流が生じる状態をメモリセ
ルの等価回路図を用いて説明する。図２７は、図２６の
メモリセルの等価回路図である。図２７を参照して、メ
モリセルには、トランジスタＴＲおよびキャパシタＣが
含まれる。
ルの等価回路図を用いて説明する。図２７は、図２６の
メモリセルの等価回路図である。図２７を参照して、メ
モリセルには、トランジスタＴＲおよびキャパシタＣが
含まれる。
【００１３】トランジスタＴＲは、ビット線ＢＬとキャ
パシタＣとの間に設けられ、ワード線ＷＬの電位に応答
してオンオフ動作をする。トランジスタＴＲと、キャパ
シタＣとの間のノードが、ストレージノード５１であ
る。キャパシタＣは、セルプレートにセルプレート電位
Ｖｃｐを受ける。
パシタＣとの間に設けられ、ワード線ＷＬの電位に応答
してオンオフ動作をする。トランジスタＴＲと、キャパ
シタＣとの間のノードが、ストレージノード５１であ
る。キャパシタＣは、セルプレートにセルプレート電位
Ｖｃｐを受ける。
【００１４】このストレージノード５１が図２６のソー
ス・ドレイン領域２０に接続されている部分の近傍で
は、Ｎ型の領域と、Ｐ型の領域とが接合しているため、
ダイオードＤが形成される。このダイオードＤは、カソ
ードがストレージノード５１に接続され、アノードに基
板電位ＶＢＢを受ける。したがって、キャパシタＣに電
荷が蓄積されている場合に、そのダイオードＤの逆方向
バイアス時のリーク電流によって蓄積電荷が減少し、記
憶データが消滅する。
ス・ドレイン領域２０に接続されている部分の近傍で
は、Ｎ型の領域と、Ｐ型の領域とが接合しているため、
ダイオードＤが形成される。このダイオードＤは、カソ
ードがストレージノード５１に接続され、アノードに基
板電位ＶＢＢを受ける。したがって、キャパシタＣに電
荷が蓄積されている場合に、そのダイオードＤの逆方向
バイアス時のリーク電流によって蓄積電荷が減少し、記
憶データが消滅する。
【００１５】図２８は、図２６および図２７に示される
ＤＲＡＭのメモリセルのストレージノード５１の電位Ｖ
の変化を示すグラフである。この図２８においては、縦
軸に電位Ｖ、横軸に経過時間ｔを取り、これらの関係が
示される。
ＤＲＡＭのメモリセルのストレージノード５１の電位Ｖ
の変化を示すグラフである。この図２８においては、縦
軸に電位Ｖ、横軸に経過時間ｔを取り、これらの関係が
示される。
【００１６】図２８に示されるように、ストレージノー
ド５１の電位Ｖは、メモリセルへの蓄積情報がＨレベル
の場合には、最初に、メモリセルへの蓄積電荷により電
源電位ＶｃｃのレベルであるＨレベルの記憶データが存
在する。しかし、メモリセルのリーク電流により、時間
の経過に従って蓄積電荷が減少し、電位Ｖが減少する。
このため、メモリセルは、最初にＨレベルのデータを記
憶していても、リフレッシュ動作を行なわないと、記憶
データがＬレベルに変化する。
ド５１の電位Ｖは、メモリセルへの蓄積情報がＨレベル
の場合には、最初に、メモリセルへの蓄積電荷により電
源電位ＶｃｃのレベルであるＨレベルの記憶データが存
在する。しかし、メモリセルのリーク電流により、時間
の経過に従って蓄積電荷が減少し、電位Ｖが減少する。
このため、メモリセルは、最初にＨレベルのデータを記
憶していても、リフレッシュ動作を行なわないと、記憶
データがＬレベルに変化する。
【００１７】それは、電位Ｖが、Ｖｃｃから低下してい
き、やがてＶｃｃ／２よりも低くなるからである。
き、やがてＶｃｃ／２よりも低くなるからである。
【００１８】このように電位Ｖが低下する場合には、た
とえば、Ｖｃｃ／２のレベルよりも、センスアンプ検知
能力に対応する所定レベルΔＶだけ高い電位になった時
点ｔＲＥＦ１においてリフレッシュ動作を行なう必要が
ある。
とえば、Ｖｃｃ／２のレベルよりも、センスアンプ検知
能力に対応する所定レベルΔＶだけ高い電位になった時
点ｔＲＥＦ１においてリフレッシュ動作を行なう必要が
ある。
【００１９】このように、従来のＤＲＡＭのおいては、
リフレッシュ動作の実行が不可欠である。したがって、
ＤＲＡＭにおいては、制御を簡単にするために、リフレ
ッシュを実行する周期（ｔＲＥＦ１に相当する）を長く
することが求められる。
リフレッシュ動作の実行が不可欠である。したがって、
ＤＲＡＭにおいては、制御を簡単にするために、リフレ
ッシュを実行する周期（ｔＲＥＦ１に相当する）を長く
することが求められる。
【００２０】この発明は、このような問題を解決するた
めになされたものであり、リフレッシュ動作を実行する
周期をできる限り長くすることにより、リフレッシュ特
性を向上させることが可能な半導体装置、半導体記憶装
置および半導体記憶装置の製造方法を提供することを目
的とする。
めになされたものであり、リフレッシュ動作を実行する
周期をできる限り長くすることにより、リフレッシュ特
性を向上させることが可能な半導体装置、半導体記憶装
置および半導体記憶装置の製造方法を提供することを目
的とする。
【００２１】
【課題を解決するための手段】請求項１に記載の本発明
は、半導体装置であって、少なくともある期間中にフロ
ーティング状態にされる同一の回路ノード内に、第１導
電型の第１の領域および第２導電型の第２の領域を備え
る。第１の領域は、第２の領域以外に少なくとも１つの
第２導電型の第３の領域と接する。第２の領域は、第１
の領域以外に少なくとも１つの第１導電型の第４の領域
と接する。
は、半導体装置であって、少なくともある期間中にフロ
ーティング状態にされる同一の回路ノード内に、第１導
電型の第１の領域および第２導電型の第２の領域を備え
る。第１の領域は、第２の領域以外に少なくとも１つの
第２導電型の第３の領域と接する。第２の領域は、第１
の領域以外に少なくとも１つの第１導電型の第４の領域
と接する。
【００２２】請求項２に記載の本発明は、請求項１に記
載の発明において、第３および第４の領域が、一方がト
ランジスタのボディ領域であり、他方が素子分離領域で
ある。
載の発明において、第３および第４の領域が、一方がト
ランジスタのボディ領域であり、他方が素子分離領域で
ある。
【００２３】請求項３に記載の本発明は、半導体装置で
あって、少なくともある期間中にフローティング状態に
される同一の回路ノード内に、第１導電型の第１の不純
物領域および第２導電型の第２の不純物領域を備える。
あって、少なくともある期間中にフローティング状態に
される同一の回路ノード内に、第１導電型の第１の不純
物領域および第２導電型の第２の不純物領域を備える。
【００２４】第１の不純物領域は、第２の不純物領域以
外に少なくとも１つの第２導電型の第３の不純物領域と
接している。第２の不純物領域は、第１の不純物領域以
外に少なくとも１つの第１導電型の第４の不純物領域と
接している。第１の不純物領域と第３の不純物領域との
間の電圧が逆方向バイアスにされ、かつ、第２の不純物
領域と第４の不純物領域との間の電圧が逆方向バイアス
にされる。
外に少なくとも１つの第２導電型の第３の不純物領域と
接している。第２の不純物領域は、第１の不純物領域以
外に少なくとも１つの第１導電型の第４の不純物領域と
接している。第１の不純物領域と第３の不純物領域との
間の電圧が逆方向バイアスにされ、かつ、第２の不純物
領域と第４の不純物領域との間の電圧が逆方向バイアス
にされる。
【００２５】請求項４に記載の本発明は、請求項３に記
載の発明において、第１の不純物領域の不純物濃度を第
３の不純物領域の不純物濃度よりも濃くし、かつ、第２
の不純物領域の不純物濃度を第４の不純物領域の不純物
濃度よりも濃くしたことを特徴とする。
載の発明において、第１の不純物領域の不純物濃度を第
３の不純物領域の不純物濃度よりも濃くし、かつ、第２
の不純物領域の不純物濃度を第４の不純物領域の不純物
濃度よりも濃くしたことを特徴とする。
【００２６】請求項５に記載の本発明は、請求項４に記
載の発明において、第１の不純物領域の不純物濃度と、
第２の不純物領域の不純物濃度とを等しくしたことを特
徴とする。
載の発明において、第１の不純物領域の不純物濃度と、
第２の不純物領域の不純物濃度とを等しくしたことを特
徴とする。
【００２７】請求項６に記載の本発明は、請求項３に記
載の発明において、第１の不純物領域の不純物濃度と、
第４の不純物領域の不純物濃度とを等しくし、かつ、第
２の不純物領域の不純物濃度と、第３の不純物領域の不
純物濃度とを等しくしたことを特徴とする。
載の発明において、第１の不純物領域の不純物濃度と、
第４の不純物領域の不純物濃度とを等しくし、かつ、第
２の不純物領域の不純物濃度と、第３の不純物領域の不
純物濃度とを等しくしたことを特徴とする。
【００２８】請求項７に記載の本発明は、請求項３に記
載の発明において、第１の不純物領域の不純物濃度の絶
対値および第３の不純物領域の不純物濃度の絶対値の積
と、第２の不純物領域の不純物濃度の絶対値および第４
の不純物領域の不純物濃度の絶対値の積とを等しくした
ことを特徴とする。
載の発明において、第１の不純物領域の不純物濃度の絶
対値および第３の不純物領域の不純物濃度の絶対値の積
と、第２の不純物領域の不純物濃度の絶対値および第４
の不純物領域の不純物濃度の絶対値の積とを等しくした
ことを特徴とする。
【００２９】請求項８に記載の本発明は、請求項３に記
載の発明において、第１の不純物領域および第３の不純
物領域の間の逆方向バイアス電圧値と、第２の不純物領
域および第４の不純物領域の間の逆方向バイアス電圧値
とを等しくしたことを特徴とする。
載の発明において、第１の不純物領域および第３の不純
物領域の間の逆方向バイアス電圧値と、第２の不純物領
域および第４の不純物領域の間の逆方向バイアス電圧値
とを等しくしたことを特徴とする。
【００３０】請求項９に記載の本発明は、半導体記憶装
置であって、少なくともある期間中にフローティング状
態にされるダイナミック型のメモリセルの同一のストレ
ージノード内に、第１導電型の第１の領域および第２導
電型の第２の領域を備える。第１の領域は、第２の領域
以外に少なくとも１つの第２導電型の第３の領域と接す
る。第２の領域は、第１の領域以外に少なくとも１つの
第２導電型の第４の領域と接する。
置であって、少なくともある期間中にフローティング状
態にされるダイナミック型のメモリセルの同一のストレ
ージノード内に、第１導電型の第１の領域および第２導
電型の第２の領域を備える。第１の領域は、第２の領域
以外に少なくとも１つの第２導電型の第３の領域と接す
る。第２の領域は、第１の領域以外に少なくとも１つの
第２導電型の第４の領域と接する。
【００３１】請求項１０に記載の本発明は、請求項９に
記載の発明において、第３および第４の領域が、一方が
トランジスタのボディ領域であり、他方が素子分離領域
である。
記載の発明において、第３および第４の領域が、一方が
トランジスタのボディ領域であり、他方が素子分離領域
である。
【００３２】請求項１１に記載の本発明は、酸化膜上に
ＳＯＩ活性層を有するＳＯＩ基板上に形成されたメモリ
セルを構成する半導体記憶装置であって、トランスファ
ゲートトランジスタ、第１導電領域、メモリキャパシタ
およびフィールドシールド領域を備える。
ＳＯＩ活性層を有するＳＯＩ基板上に形成されたメモリ
セルを構成する半導体記憶装置であって、トランスファ
ゲートトランジスタ、第１導電領域、メモリキャパシタ
およびフィールドシールド領域を備える。
【００３３】トランスファゲートトランジスタは、ＳＯ
Ｉ基板上に形成される。このトランスファゲートトラン
ジスタは、トランスファゲート電極、第１導電型のボデ
ィ領域および第２導電型の１対のソース・ドレイン領域
を含む。
Ｉ基板上に形成される。このトランスファゲートトラン
ジスタは、トランスファゲート電極、第１導電型のボデ
ィ領域および第２導電型の１対のソース・ドレイン領域
を含む。
【００３４】トランスファゲート電極は、ＳＯＩ基板上
に形成される。ボディ領域は、トランスファゲート電極
下のＳＯＩ活性層に形成される。１対のソース・ドレイ
ン領域は、ＳＯＩ活性層に形成され、ボディ領域を間に
挟む態様で設けられる。
に形成される。ボディ領域は、トランスファゲート電極
下のＳＯＩ活性層に形成される。１対のソース・ドレイ
ン領域は、ＳＯＩ活性層に形成され、ボディ領域を間に
挟む態様で設けられる。
【００３５】第１導電領域は、ＳＯＩ活性層に形成され
た第１導電型の領域であり、その領域とボディ領域との
間に一方のソース・ドレイン領域を挟む態様でそのソー
ス・ドレイン領域に接続されている。
た第１導電型の領域であり、その領域とボディ領域との
間に一方のソース・ドレイン領域を挟む態様でそのソー
ス・ドレイン領域に接続されている。
【００３６】メモリキャパシタは、ＳＯＩ基板上に形成
され、上下方向に対向配置された上部電極および下部電
極を含む。そのメモリキャパシタの下部電極は、第１導
電領域およびその第１導電領域に接続された一方のソー
ス・ドレイン領域に接続されている。
され、上下方向に対向配置された上部電極および下部電
極を含む。そのメモリキャパシタの下部電極は、第１導
電領域およびその第１導電領域に接続された一方のソー
ス・ドレイン領域に接続されている。
【００３７】フィールドシールド領域は、ＳＯＩ基板上
に形成され、第１導電領域の一部を電気的に分離する。
そのフィールドシールド領域は、第２導電領域およびフ
ィールドシールド電極を含む。
に形成され、第１導電領域の一部を電気的に分離する。
そのフィールドシールド領域は、第２導電領域およびフ
ィールドシールド電極を含む。
【００３８】第２導電領域は、ＳＯＩ活性層に形成さた
れた第２導電型の領域であり、その領域と一方のソース
・ドレイン領域との間に第１導電領域を挟む態様でその
第１導電領域に接続されている。フィールドシールドゲ
ート電極は、第２導電領域上に形成される。
れた第２導電型の領域であり、その領域と一方のソース
・ドレイン領域との間に第１導電領域を挟む態様でその
第１導電領域に接続されている。フィールドシールドゲ
ート電極は、第２導電領域上に形成される。
【００３９】請求項１２に記載の本発明は、請求項１１
に記載の半導体記憶装置に、さらに、分離領域を備え
る。
に記載の半導体記憶装置に、さらに、分離領域を備え
る。
【００４０】分離領域は、フィールドシールド領域と交
差する方向に延在され、ボディ領域、１対のソース・ド
レイン領域、第１導電領域および第２導電領域を挟む態
様でそれらの領域を電気的に分離する。
差する方向に延在され、ボディ領域、１対のソース・ド
レイン領域、第１導電領域および第２導電領域を挟む態
様でそれらの領域を電気的に分離する。
【００４１】請求項１３に記載の本発明は、請求項１２
に記載の半導体記憶装置の分離領域が、ＳＯＩ基板の部
分的な熱酸化工程により形成される領域であることを特
徴とする。
に記載の半導体記憶装置の分離領域が、ＳＯＩ基板の部
分的な熱酸化工程により形成される領域であることを特
徴とする。
【００４２】請求項１４に記載の本発明は、請求項１２
に記載の半導体記憶装置の分離領域が、ＳＯＩ活性層の
部分的なエッチング工程により形成されることを特徴と
する。
に記載の半導体記憶装置の分離領域が、ＳＯＩ活性層の
部分的なエッチング工程により形成されることを特徴と
する。
【００４３】請求項１５に記載の本発明は、請求項１２
に記載の半導体記憶装置の分離領域が、ＳＯＩ活性層を
貫通して酸化膜内に達する穴を形成する部分的なエッチ
ング工程およびその形成された穴を絶縁膜により埋める
穴埋め工程によって形成される領域であることを特徴と
する。
に記載の半導体記憶装置の分離領域が、ＳＯＩ活性層を
貫通して酸化膜内に達する穴を形成する部分的なエッチ
ング工程およびその形成された穴を絶縁膜により埋める
穴埋め工程によって形成される領域であることを特徴と
する。
【００４４】請求項１６に記載の本発明は、請求項１１
に記載の発明において、メモリキャパシタの下部電極
と、第１導電領域およびその第１導電領域に接続された
一方のソース・ドレイン領域との間に介在された金属よ
りなるバッファ層をさらに備える。
に記載の発明において、メモリキャパシタの下部電極
と、第１導電領域およびその第１導電領域に接続された
一方のソース・ドレイン領域との間に介在された金属よ
りなるバッファ層をさらに備える。
【００４５】請求項１７に記載の本発明は、請求項１１
に記載の発明において、メモリキャパシタの下部電極
と、第１導電領域およびその第１導電領域に接続された
一方のソース・ドレイン領域との間に介在されたバッフ
ァ層をさらに備える。そのバッファ層は、下部電極と、
第１導電領域およびその第１導電領域に接続された一方
のソース・ドレイン領域の間に介在された筒状の金属体
と、その金属体の内部に形成されたポリシリコン体とを
含む。
に記載の発明において、メモリキャパシタの下部電極
と、第１導電領域およびその第１導電領域に接続された
一方のソース・ドレイン領域との間に介在されたバッフ
ァ層をさらに備える。そのバッファ層は、下部電極と、
第１導電領域およびその第１導電領域に接続された一方
のソース・ドレイン領域の間に介在された筒状の金属体
と、その金属体の内部に形成されたポリシリコン体とを
含む。
【００４６】請求項１８に記載の本発明は、請求項１１
に記載の発明において、トランスファゲートトランジス
タおよびメモリキャパシタよりなるメモリセルが、複数
行および複数列に配置される。そして、フィールドシー
ルド領域において、各列のメモリセルのそれぞれに対応
する第２導電領域が複数行にわたって連なって形成され
たことを特徴とする。
に記載の発明において、トランスファゲートトランジス
タおよびメモリキャパシタよりなるメモリセルが、複数
行および複数列に配置される。そして、フィールドシー
ルド領域において、各列のメモリセルのそれぞれに対応
する第２導電領域が複数行にわたって連なって形成され
たことを特徴とする。
【００４７】請求項１９に記載の本発明は、請求項１８
に記載の発明において、複数行にわたって連なって形成
された第２導電領域の端部に所定の電位を印加する電位
印加手段をさらに備えたことを特徴とする。
に記載の発明において、複数行にわたって連なって形成
された第２導電領域の端部に所定の電位を印加する電位
印加手段をさらに備えたことを特徴とする。
【００４８】請求項２０に記載の本発明は、請求項１８
に記載の発明において、各列の複数のメモリセルの各々
のボディ領域が、複数行にわたって連なって形成された
ことを特徴とする。
に記載の発明において、各列の複数のメモリセルの各々
のボディ領域が、複数行にわたって連なって形成された
ことを特徴とする。
【００４９】請求項２１に記載の本発明は、請求項２０
に記載の発明において、複数行にわたって連なって形成
された第２導電領域の端部に第１の電位を印加する第１
の電位印加手段と、複数行にわたって連なって形成され
たボディ領域の端部に第２の電位を印加する第２の電位
印加手段とをさらに備えたことを特徴とする。
に記載の発明において、複数行にわたって連なって形成
された第２導電領域の端部に第１の電位を印加する第１
の電位印加手段と、複数行にわたって連なって形成され
たボディ領域の端部に第２の電位を印加する第２の電位
印加手段とをさらに備えたことを特徴とする。
【００５０】請求項２２に記載の本発明は、酸化膜上に
ＳＯＩ活性層を有するＳＯＩ基板上に形成された半導体
記憶装置であって、１対のトランスファゲートトランジ
スタ、第１導電領域、第１のメモリキャパシタ、第２導
電領域、第２のメモリキャパシタ、第１のフィールドシ
ールド領域、第２のフィールドシールド領域、ビット線
およびビット線コンタクト部を備える。
ＳＯＩ活性層を有するＳＯＩ基板上に形成された半導体
記憶装置であって、１対のトランスファゲートトランジ
スタ、第１導電領域、第１のメモリキャパシタ、第２導
電領域、第２のメモリキャパシタ、第１のフィールドシ
ールド領域、第２のフィールドシールド領域、ビット線
およびビット線コンタクト部を備える。
【００５１】１対のトランスファゲートトランジスタ
は、ＳＯＩ基板上に形成され、第１の不純物領域と、第
１および第２のボディ領域と、第２の不純物領域と、第
３の不純物領域と、第１のトランスファゲート電極と、
第２のトランスファゲート電極とを含む。
は、ＳＯＩ基板上に形成され、第１の不純物領域と、第
１および第２のボディ領域と、第２の不純物領域と、第
３の不純物領域と、第１のトランスファゲート電極と、
第２のトランスファゲート電極とを含む。
【００５２】第１の不純物領域は、ＳＯＩ基板上に形成
された第１導電型の領域である。第１および第２のボデ
ィ領域は、ＳＯＩ基板上に形成され、第１導電型の第１
の不純物領域を間に挟む第２導電型の領域である。第２
の不純物領域は、ＳＯＩ基板上に形成された第１導電型
の領域であり、その領域と第１の不純物領域との間に第
１のボディ領域を挟み、第１の不純物領域とともに第１
の１対のソース・ドレイン領域を構成する。
された第１導電型の領域である。第１および第２のボデ
ィ領域は、ＳＯＩ基板上に形成され、第１導電型の第１
の不純物領域を間に挟む第２導電型の領域である。第２
の不純物領域は、ＳＯＩ基板上に形成された第１導電型
の領域であり、その領域と第１の不純物領域との間に第
１のボディ領域を挟み、第１の不純物領域とともに第１
の１対のソース・ドレイン領域を構成する。
【００５３】第３の不純物領域は、ＳＯＩ基板上に形成
された第１導電型の領域であり、その領域と第１の不純
物領域との間に第２のボディ領域を挟み、第１の不純物
領域とともに第２の１対ソース・ドレイン領域を構成す
る。第１のトランスファゲート電極は、第１のボディ領
域のＳＯＩ基板上に形成される。第２のトランスファゲ
ート電極は、第２のボディ領域のＳＯＩ基板上に形成さ
れる。
された第１導電型の領域であり、その領域と第１の不純
物領域との間に第２のボディ領域を挟み、第１の不純物
領域とともに第２の１対ソース・ドレイン領域を構成す
る。第１のトランスファゲート電極は、第１のボディ領
域のＳＯＩ基板上に形成される。第２のトランスファゲ
ート電極は、第２のボディ領域のＳＯＩ基板上に形成さ
れる。
【００５４】第１導電領域は、ＳＯＩ基板上に形成され
た第２導電型の領域であり、その領域と第１のボディ領
域との間に第２の不純物領域を挟む。第１のメモリキャ
パシタは、ＳＯＩ基板上に形成され、上下方向に対向配
置された第１の上部電極および第１の下部電極を含み、
その第１の下部電極が、第１導電領域および第２の不純
物領域に接続されている。
た第２導電型の領域であり、その領域と第１のボディ領
域との間に第２の不純物領域を挟む。第１のメモリキャ
パシタは、ＳＯＩ基板上に形成され、上下方向に対向配
置された第１の上部電極および第１の下部電極を含み、
その第１の下部電極が、第１導電領域および第２の不純
物領域に接続されている。
【００５５】第２導電領域は、ＳＯＩ活性層に形成され
た第２導電型の領域であり、その領域と第２のボディ領
域との間に第３の不純物領域を挟む。第２のメモリキャ
パシタは、ＳＯＩ基板上に形成され、上下方向に対向配
置された第２の上部電極および第２の下部電極を含み、
その第２の下部電極が、第２導電領域および第３の不純
物領域に接続されている。
た第２導電型の領域であり、その領域と第２のボディ領
域との間に第３の不純物領域を挟む。第２のメモリキャ
パシタは、ＳＯＩ基板上に形成され、上下方向に対向配
置された第２の上部電極および第２の下部電極を含み、
その第２の下部電極が、第２導電領域および第３の不純
物領域に接続されている。
【００５６】第１のフィールドシールド領域は、ＳＯＩ
基板上に形成され、第１導電領域の一部を電気的に分離
するためのものである。その第１のフィールドシールド
領域は、第３導電領域と、第１のフィールドシールドゲ
ート電極とを含む。
基板上に形成され、第１導電領域の一部を電気的に分離
するためのものである。その第１のフィールドシールド
領域は、第３導電領域と、第１のフィールドシールドゲ
ート電極とを含む。
【００５７】第３導電領域は、ＳＯＩ活性層上に形成さ
れた第２導電型の領域であり、その領域と一方の第１の
ソース・ドレイン領域との間に第１導電領域を挟む態様
でその第１導電領域に接続されている。第１のフィール
ドシールドゲート電極は、第３導電領域上に形成され
る。
れた第２導電型の領域であり、その領域と一方の第１の
ソース・ドレイン領域との間に第１導電領域を挟む態様
でその第１導電領域に接続されている。第１のフィール
ドシールドゲート電極は、第３導電領域上に形成され
る。
【００５８】第２のフィールドシールド領域は、ＳＯＩ
基板上に形成され、第２導電領域の一部を電気的に分離
するためのものである。その第２のフィールドシールド
領域は、第４導電領域と、第２のフィールドシールドゲ
ート電極とを含む。
基板上に形成され、第２導電領域の一部を電気的に分離
するためのものである。その第２のフィールドシールド
領域は、第４導電領域と、第２のフィールドシールドゲ
ート電極とを含む。
【００５９】第４導電領域は、ＳＯＩ活性層上に形成さ
れた第２導電型の領域であり、その領域と一方の第２の
ソース・ドレインとの間に第２導電領域を挟む態様でそ
の第２導電領域に接続されている。第２のフィールドシ
ールドゲート電極は、第４導電領域上に形成されてい
る。
れた第２導電型の領域であり、その領域と一方の第２の
ソース・ドレインとの間に第２導電領域を挟む態様でそ
の第２導電領域に接続されている。第２のフィールドシ
ールドゲート電極は、第４導電領域上に形成されてい
る。
【００６０】ビット線は、ＳＯＩ基板の上方に形成され
ている。ビット線コンタクト部は、ビット線および第１
の不純物領域の間に介在される。
ている。ビット線コンタクト部は、ビット線および第１
の不純物領域の間に介在される。
【００６１】請求項２３に記載の本発明は、半導体記憶
装置の製造方法であって、以下の工程を備える。
装置の製造方法であって、以下の工程を備える。
【００６２】半導体基板上に絶縁層を介在してＳＯＩ活
性層を形成する。ＳＯＩ活性層の第１の領域上にゲート
絶縁層を介在してフィールドシールドゲート電極を形成
する。フィールドシールドゲート電極をマスクとして用
いてＳＯＩ活性層内に第１導電型の不純物を注入するこ
とによって、１対の第１の不純物領域を形成する。第１
の不純物領域が形成されたＳＯＩ活性層の第２の領域上
にゲート絶縁層を介在してトランスファゲート電極を形
成する。フィールドシールドゲート電極とトランスファ
ゲート電極とに挟まれた領域下の第１の不純物領域にお
けるフィールドシールドゲート電極側の一部表面を覆う
マスク層を形成する。マスク層およびトランスファゲー
ト電極をマスクとして用いて第２導電型の不純物をＳＯ
Ｉ活性層内に注入することによって、第１の不純物領域
内に第２の不純物領域を形成する。
性層を形成する。ＳＯＩ活性層の第１の領域上にゲート
絶縁層を介在してフィールドシールドゲート電極を形成
する。フィールドシールドゲート電極をマスクとして用
いてＳＯＩ活性層内に第１導電型の不純物を注入するこ
とによって、１対の第１の不純物領域を形成する。第１
の不純物領域が形成されたＳＯＩ活性層の第２の領域上
にゲート絶縁層を介在してトランスファゲート電極を形
成する。フィールドシールドゲート電極とトランスファ
ゲート電極とに挟まれた領域下の第１の不純物領域にお
けるフィールドシールドゲート電極側の一部表面を覆う
マスク層を形成する。マスク層およびトランスファゲー
ト電極をマスクとして用いて第２導電型の不純物をＳＯ
Ｉ活性層内に注入することによって、第１の不純物領域
内に第２の不純物領域を形成する。
【００６３】請求項２４に記載の本発明は、請求項２３
に記載の半導体記憶装置の製造方法において、マスク層
が、フィールドシールドゲート電極を覆うレジストパタ
ーンであることを特徴とする。
に記載の半導体記憶装置の製造方法において、マスク層
が、フィールドシールドゲート電極を覆うレジストパタ
ーンであることを特徴とする。
【００６４】請求項２５に記載の本発明は、請求項２３
に記載の半導体記憶装置の製造方法において、マスク層
が、フィールドシールドゲート電極の側壁に形成された
サイドウォール絶縁膜であることを特徴とする。
に記載の半導体記憶装置の製造方法において、マスク層
が、フィールドシールドゲート電極の側壁に形成された
サイドウォール絶縁膜であることを特徴とする。
【００６５】
【作用】請求項１に記載の本発明によれば、同一の回路
ノード内に、第１導電型の第１の領域および第２導電型
の第２の領域が設けられている。このため、同一の回路
ノード内に異なる導電型の２つの領域が設けられる。
ノード内に、第１導電型の第１の領域および第２導電型
の第２の領域が設けられている。このため、同一の回路
ノード内に異なる導電型の２つの領域が設けられる。
【００６６】第１の領域は、第２の領域以外に第２導電
型の第３の領域と接しており、第２の領域は、第１の領
域以外に第１導電型の第４の領域と接している。このた
め、第１の領域および第３の領域の間と、第２の領域お
よび第４の領域の間とでともにＰＮ接合によるリーク電
流が生じる。
型の第３の領域と接しており、第２の領域は、第１の領
域以外に第１導電型の第４の領域と接している。このた
め、第１の領域および第３の領域の間と、第２の領域お
よび第４の領域の間とでともにＰＮ接合によるリーク電
流が生じる。
【００６７】この場合のリーク電流は、同一の回路ノー
ドに流れ込む電流と、その回路ノードから流れ出す電流
である。このようにそれらの電流は相反する方向に流れ
る。したがって、フローティング状態にされた回路ノー
ドの蓄積電荷を消滅させる方向のリーク電流が流れる
が、それとともに、逆にその蓄積電荷の消滅を阻止する
方向の電流が流れる。
ドに流れ込む電流と、その回路ノードから流れ出す電流
である。このようにそれらの電流は相反する方向に流れ
る。したがって、フローティング状態にされた回路ノー
ドの蓄積電荷を消滅させる方向のリーク電流が流れる
が、それとともに、逆にその蓄積電荷の消滅を阻止する
方向の電流が流れる。
【００６８】このため、リーク電流に起因する回路ノー
ドの蓄積電荷の消滅が防がれるか、または、蓄積電荷が
消滅するまでの時間が長くなる。したがって、このよう
な構成をメモリセルに適用した場合には、リーク電流に
起因する記憶データの消滅が防がれるか、または、記憶
データが消滅するまでの時間が長くなる。
ドの蓄積電荷の消滅が防がれるか、または、蓄積電荷が
消滅するまでの時間が長くなる。したがって、このよう
な構成をメモリセルに適用した場合には、リーク電流に
起因する記憶データの消滅が防がれるか、または、記憶
データが消滅するまでの時間が長くなる。
【００６９】請求項２に記載の本発明によれば、第３の
領域および第４の領域が、一方がトランジスタのボディ
領域であり、他方が素子分離領域である場合に、請求項
１に記載の発明と同様に、リーク電流に起因する回路ノ
ードの電荷の消滅が防がれるか、または、その電荷が消
滅するまでの時間が長くなる。したがって、メモリセル
に適用した場合には、リーク電流に起因する記憶データ
の消滅が防がれるか、または、記憶データが消滅するま
での時間が長くなる。
領域および第４の領域が、一方がトランジスタのボディ
領域であり、他方が素子分離領域である場合に、請求項
１に記載の発明と同様に、リーク電流に起因する回路ノ
ードの電荷の消滅が防がれるか、または、その電荷が消
滅するまでの時間が長くなる。したがって、メモリセル
に適用した場合には、リーク電流に起因する記憶データ
の消滅が防がれるか、または、記憶データが消滅するま
での時間が長くなる。
【００７０】請求項３に記載の本発明によれば、第１の
不純物領域は、第２の不純物領域以外に、異なる導電型
の第３の不純物領域と接しており、第２の不純物領域
は、第１の不純物領域以外に、異なる導電型の第４の不
純物領域と接している。
不純物領域は、第２の不純物領域以外に、異なる導電型
の第３の不純物領域と接しており、第２の不純物領域
は、第１の不純物領域以外に、異なる導電型の第４の不
純物領域と接している。
【００７１】このため、第１の不純物領域および第３の
不純物領域と、第２の不純物領域および第４の不純物領
域とがともにＰＮ接合されている。これにより、第１お
よび第２の不純物領域が設けられた回路ノードの位置を
基準とした場合に、接合の向きが相反する２つのＰＮ接
合領域が形成されることになる。
不純物領域と、第２の不純物領域および第４の不純物領
域とがともにＰＮ接合されている。これにより、第１お
よび第２の不純物領域が設けられた回路ノードの位置を
基準とした場合に、接合の向きが相反する２つのＰＮ接
合領域が形成されることになる。
【００７２】そして、第１の不純物領域と、第３の不純
物領域との間の電圧が逆方向バイアスにされ、第２の不
純物領域と、第４の不純物領域との間の電圧が逆方向バ
イアスにされる。したがって、第１の不純物領域および
第３の不純物領域の間と、第２の不純物領域および第４
の不純物領域の間とでともにＰＮ接合によるリーク電流
が生じる。
物領域との間の電圧が逆方向バイアスにされ、第２の不
純物領域と、第４の不純物領域との間の電圧が逆方向バ
イアスにされる。したがって、第１の不純物領域および
第３の不純物領域の間と、第２の不純物領域および第４
の不純物領域の間とでともにＰＮ接合によるリーク電流
が生じる。
【００７３】この場合のリーク電流は、同一の回路ノー
ドに流込む電流と、その回路ノードから流出す電流であ
る。このように、それらの電流は相反する方向に流れ
る。したがって、フローティング状態にされた回路ノー
ドの蓄積電荷を消滅させる方向のリーク電流が流れる
が、それとともに、逆にその蓄積電荷の消滅を阻止する
方向の電流が流れる。
ドに流込む電流と、その回路ノードから流出す電流であ
る。このように、それらの電流は相反する方向に流れ
る。したがって、フローティング状態にされた回路ノー
ドの蓄積電荷を消滅させる方向のリーク電流が流れる
が、それとともに、逆にその蓄積電荷の消滅を阻止する
方向の電流が流れる。
【００７４】このため、リーク電流に起因する回路ノー
ドの蓄積電荷の消滅が防がれるか、または、蓄積電荷が
消滅するまでの時間が長くなる。したがって、このよう
な構成をメモリセルに適用した場合には、リーク電流に
起因する記憶データの消滅が防がれるか、または、記憶
データが消滅するまでの時間が長くなる。
ドの蓄積電荷の消滅が防がれるか、または、蓄積電荷が
消滅するまでの時間が長くなる。したがって、このよう
な構成をメモリセルに適用した場合には、リーク電流に
起因する記憶データの消滅が防がれるか、または、記憶
データが消滅するまでの時間が長くなる。
【００７５】請求項４に記載の本発明によれば、第１の
不純物領域の不純物濃度が第３の不純物領域の不純物濃
度よりも濃くされ、かつ、第２の不純物領域の不純物濃
度が第４の不純物領域の不純物濃度よりも濃くされる。
このように第１および第２の不純物領域の不純物濃度が
濃くされると、それらの領域が設けられた回路ノードに
導電体が接続される場合には、その導電体と、その回路
ノードとの間で容易にオーミックコンタクトをとり得
る。
不純物領域の不純物濃度が第３の不純物領域の不純物濃
度よりも濃くされ、かつ、第２の不純物領域の不純物濃
度が第４の不純物領域の不純物濃度よりも濃くされる。
このように第１および第２の不純物領域の不純物濃度が
濃くされると、それらの領域が設けられた回路ノードに
導電体が接続される場合には、その導電体と、その回路
ノードとの間で容易にオーミックコンタクトをとり得
る。
【００７６】請求項５に記載の本発明によれば、第１お
よび第２の不純物領域の不純物濃度がそれぞれ第３およ
び第４の不純物濃度よりも濃いという条件下で、第１の
不純物領域の不純物濃度と、第２の不純物領域の不純物
濃度とが等しいため、第１および第３の不純物領域の間
で生じるリーク電流と、第２および第４の不純物領域の
間で生じるリーク電流とを等しくし得る。
よび第２の不純物領域の不純物濃度がそれぞれ第３およ
び第４の不純物濃度よりも濃いという条件下で、第１の
不純物領域の不純物濃度と、第２の不純物領域の不純物
濃度とが等しいため、第１および第３の不純物領域の間
で生じるリーク電流と、第２および第４の不純物領域の
間で生じるリーク電流とを等しくし得る。
【００７７】このように、第１および第２の不純物領域
のそれぞれの不純物濃度の関係を規定することにより、
回路ノードの蓄積電荷の消滅をさらに抑制し得る。
のそれぞれの不純物濃度の関係を規定することにより、
回路ノードの蓄積電荷の消滅をさらに抑制し得る。
【００７８】請求項６に記載の本発明によれば、第１お
よび第４の不純物領域のそれぞれの不純物濃度が、等し
くされ、かつ、第２および第３の不純物領域のそれぞれ
の不純物濃度が等しくされる。このため、第１および第
３の不純物領域の不純物濃度の関係と、第２および第４
の不純物領域の不純物濃度の関係とを等しくし得る。し
たがって、第１および第３の不純物領域の間で生じるリ
ーク電流と、第２および第４の不純物領域の間で生じる
リーク電流とを等しくし得る。
よび第４の不純物領域のそれぞれの不純物濃度が、等し
くされ、かつ、第２および第３の不純物領域のそれぞれ
の不純物濃度が等しくされる。このため、第１および第
３の不純物領域の不純物濃度の関係と、第２および第４
の不純物領域の不純物濃度の関係とを等しくし得る。し
たがって、第１および第３の不純物領域の間で生じるリ
ーク電流と、第２および第４の不純物領域の間で生じる
リーク電流とを等しくし得る。
【００７９】このように、各不純物領域の濃度の関係を
規定することにより、第１および第３の不純物領域の間
の電圧の規定と、第１および第４の不純物領域の間の電
圧の規定とによる回路ノードの蓄積電荷の消滅の抑制効
果に加えて、回路ノードの蓄積電荷の消滅をさらに抑制
し得る。
規定することにより、第１および第３の不純物領域の間
の電圧の規定と、第１および第４の不純物領域の間の電
圧の規定とによる回路ノードの蓄積電荷の消滅の抑制効
果に加えて、回路ノードの蓄積電荷の消滅をさらに抑制
し得る。
【００８０】請求項７に記載の本発明によれば、第１お
よび第３の不純物領域のそれぞれの不純物濃度の絶対値
の積と、第２および第４の不純物領域のそれぞれの不純
物濃度の絶対値の積とを等しくすることは、第１および
第３の不純物領域の間で生じるリーク電流と、第２およ
び第４の不純物領域の間で生じるリーク電流とを等しく
し得る条件である。したがって、このように、各不純物
領域の不純物濃度の関係を規定することにより、第１お
よび第３の不純物領域の間の電圧の規定と、第２および
第４の不純物領域の間の電圧の規定とによる回路ノード
の蓄積電荷の消滅の抑制効果に加えて、回路ノードの蓄
積電荷の消滅をさらに抑制し得る。
よび第３の不純物領域のそれぞれの不純物濃度の絶対値
の積と、第２および第４の不純物領域のそれぞれの不純
物濃度の絶対値の積とを等しくすることは、第１および
第３の不純物領域の間で生じるリーク電流と、第２およ
び第４の不純物領域の間で生じるリーク電流とを等しく
し得る条件である。したがって、このように、各不純物
領域の不純物濃度の関係を規定することにより、第１お
よび第３の不純物領域の間の電圧の規定と、第２および
第４の不純物領域の間の電圧の規定とによる回路ノード
の蓄積電荷の消滅の抑制効果に加えて、回路ノードの蓄
積電荷の消滅をさらに抑制し得る。
【００８１】請求項８に記載の本発明によれば、第１お
よび第３の不純物領域の間の逆方向バイアス電圧値と、
第２および第４の不純物領域の間の逆方向バイアス電圧
値とが等しくされる。
よび第３の不純物領域の間の逆方向バイアス電圧値と、
第２および第４の不純物領域の間の逆方向バイアス電圧
値とが等しくされる。
【００８２】このため、このような逆方向バイアス電圧
値の規定により、第１および第３の不純物領域の間で生
じるリーク電流と、第２および第４の不純物領域の間で
生じるリーク電流とを等しくし得る。このように２つの
逆方向バイアス電圧値の関係を規定することにより、回
路ノードの蓄積電荷の消滅をさらに抑制し得る。
値の規定により、第１および第３の不純物領域の間で生
じるリーク電流と、第２および第４の不純物領域の間で
生じるリーク電流とを等しくし得る。このように２つの
逆方向バイアス電圧値の関係を規定することにより、回
路ノードの蓄積電荷の消滅をさらに抑制し得る。
【００８３】請求項９に記載の本発明によれば、同一の
ストレージノード内に、第１導電型の第１の領域および
第２導電型の第２の領域が設けられている。このため、
同一のストレージノード内に異なる導電型の領域が２つ
設けられる。
ストレージノード内に、第１導電型の第１の領域および
第２導電型の第２の領域が設けられている。このため、
同一のストレージノード内に異なる導電型の領域が２つ
設けられる。
【００８４】第１の領域は、第２の領域以外に第２導電
型の第３の領域と接しており、第２領域は、第１の領域
以外に第１導電型の第４の領域と接している。このた
め、第１の領域および第３の領域の間と、第２の領域お
よび第４の領域の間とでともにＰＮ接合によりリーク電
流が生じる。
型の第３の領域と接しており、第２領域は、第１の領域
以外に第１導電型の第４の領域と接している。このた
め、第１の領域および第３の領域の間と、第２の領域お
よび第４の領域の間とでともにＰＮ接合によりリーク電
流が生じる。
【００８５】この場合のリーク電流は、同一のストレー
ジノード内に流れ込む電流と、そのストレージノードか
ら流れ出す電流である。このようにそれらの電流は相反
する方向に流れる。
ジノード内に流れ込む電流と、そのストレージノードか
ら流れ出す電流である。このようにそれらの電流は相反
する方向に流れる。
【００８６】したがって、フローティング状態にされた
ストレージノードの蓄積電荷を消滅される方向のリーク
電流が流れるが、それとともに、逆にその蓄積電荷の消
滅を阻止する方向の電流が流れる。
ストレージノードの蓄積電荷を消滅される方向のリーク
電流が流れるが、それとともに、逆にその蓄積電荷の消
滅を阻止する方向の電流が流れる。
【００８７】このため、リーク電流に起因する記憶デー
タの消滅が防がれるか、または、記憶データが消滅する
までの時間が長くなる。
タの消滅が防がれるか、または、記憶データが消滅する
までの時間が長くなる。
【００８８】請求項１０に記載の本発明によれば、第３
および第４の領域が、一方がトランジスタのボディ領域
であり、他方が素子分離領域である。このため、ストレ
ージノード内の第１および第２の領域にトランジスタの
ボディ領域および素子分離領域が接している構成におい
て、請求項３と同様に、リーク電流に起因する記憶での
消滅が防がれるか、または、記憶データが消滅するまで
の時間が長くなる。
および第４の領域が、一方がトランジスタのボディ領域
であり、他方が素子分離領域である。このため、ストレ
ージノード内の第１および第２の領域にトランジスタの
ボディ領域および素子分離領域が接している構成におい
て、請求項３と同様に、リーク電流に起因する記憶での
消滅が防がれるか、または、記憶データが消滅するまで
の時間が長くなる。
【００８９】請求項１１に記載の本発明によれば、キャ
パシタの下部電極が、第１導電型の第１の導電領域およ
び第２導電型の一方のソース・ドレイン領域に共通に接
続されている。
パシタの下部電極が、第１導電型の第１の導電領域およ
び第２導電型の一方のソース・ドレイン領域に共通に接
続されている。
【００９０】その一方のソース・ドレイン領域は、トラ
ンスファゲートトランジスタにおける第１導電型のボデ
ィ領域に接続されている。一方、第１の導電領域は、フ
ィールドシールド領域における第２導電型の第２導電領
域に接続されている。
ンスファゲートトランジスタにおける第１導電型のボデ
ィ領域に接続されている。一方、第１の導電領域は、フ
ィールドシールド領域における第２導電型の第２導電領
域に接続されている。
【００９１】したがって、下部電極が接続された領域に
おいては、ソース・ドレイン領域およびボディ領域の間
と、第１導電領域および第２導電領域の間とで、ともに
ＰＮ接合によるメモリセルのリーク電流が生じる。
おいては、ソース・ドレイン領域およびボディ領域の間
と、第１導電領域および第２導電領域の間とで、ともに
ＰＮ接合によるメモリセルのリーク電流が生じる。
【００９２】この場合のリーク電流は、下部電極が接続
された領域に流込む電流と、その領域から流出す電流と
である。このように、それらのリーク電流は、相反する
方向に流れる。つまり、キャパシタの蓄積電荷を消滅さ
せる方向のリーク電流が流れるが、それとともに、逆に
その蓄積電荷の消滅を阻止する方向の電流が流れる。
された領域に流込む電流と、その領域から流出す電流と
である。このように、それらのリーク電流は、相反する
方向に流れる。つまり、キャパシタの蓄積電荷を消滅さ
せる方向のリーク電流が流れるが、それとともに、逆に
その蓄積電荷の消滅を阻止する方向の電流が流れる。
【００９３】このため、リーク電流に起因する記憶デー
タの消滅が防がれるか、または、記憶データが消滅する
までの時間が長くなる。
タの消滅が防がれるか、または、記憶データが消滅する
までの時間が長くなる。
【００９４】請求項１２に記載の本発明によれば、ボデ
ィ領域、１対のソース・ドレイン領域、第１導電領域お
よび第２導電領域は、フィールドシールド領域と交差す
る方向に延在された分離領域に挟まれた態様で素子分離
される。
ィ領域、１対のソース・ドレイン領域、第１導電領域お
よび第２導電領域は、フィールドシールド領域と交差す
る方向に延在された分離領域に挟まれた態様で素子分離
される。
【００９５】ボディ領域等のそれらの領域は、フィール
ドシールド領域の延在方向と直交する方向に沿う両端部
が、第１導電型の領域および第２導電型の領域が交互に
形成されている態様となっている。このため、それらの
端部は、フィールドシールド領域では完全に素子分離で
きない。
ドシールド領域の延在方向と直交する方向に沿う両端部
が、第１導電型の領域および第２導電型の領域が交互に
形成されている態様となっている。このため、それらの
端部は、フィールドシールド領域では完全に素子分離で
きない。
【００９６】したがって、分離領域が設けられることに
より、それらの端部の素子分離が完全に行なえる。
より、それらの端部の素子分離が完全に行なえる。
【００９７】請求項１３に記載の本発明によれば、ボデ
ィ領域、１対のソース・ドレイン領域、第１導電領域お
よび第２導電領域におけるフィールドシールド領域の延
在方向と直交する方向に沿う両端部が、ＳＯＩ基板の部
分的な熱酸化工程により形成される分離領域によって素
子分離される。このため、それらの端部の素子分離が完
全に行なえる。
ィ領域、１対のソース・ドレイン領域、第１導電領域お
よび第２導電領域におけるフィールドシールド領域の延
在方向と直交する方向に沿う両端部が、ＳＯＩ基板の部
分的な熱酸化工程により形成される分離領域によって素
子分離される。このため、それらの端部の素子分離が完
全に行なえる。
【００９８】請求項１４に記載の本発明によれば、ボデ
ィ領域、１対のソース・ドレイン領域、第１導電領域お
よび第２導電領域におけるフィールドシールド領域の延
在方向と直交する方向に沿う両端部が、ＳＯＩ活性層の
部分的なエッチング工程により形成される分離領域によ
って素子分離される。したがって、それらの端部の素子
分離が完全に行なえる。
ィ領域、１対のソース・ドレイン領域、第１導電領域お
よび第２導電領域におけるフィールドシールド領域の延
在方向と直交する方向に沿う両端部が、ＳＯＩ活性層の
部分的なエッチング工程により形成される分離領域によ
って素子分離される。したがって、それらの端部の素子
分離が完全に行なえる。
【００９９】請求項１５に記載の本発明は、ボディ領
域、１対のソース・ドレイン領域、第１導電領域および
第２導電領域におけるフィールドシールド領域の延在方
向と交差する方向に沿う両端部が、次のような分離領域
によって素子分離される。すなわち、ＳＯＩ活性層を貫
通して酸化膜内に達する穴を形成する部分的なエッチン
グ工程およびその形成された穴を絶縁膜により埋める穴
埋め工程によって形成される分離領域である。したがっ
て、それらの端部の素子分離が完全に行なえる。
域、１対のソース・ドレイン領域、第１導電領域および
第２導電領域におけるフィールドシールド領域の延在方
向と交差する方向に沿う両端部が、次のような分離領域
によって素子分離される。すなわち、ＳＯＩ活性層を貫
通して酸化膜内に達する穴を形成する部分的なエッチン
グ工程およびその形成された穴を絶縁膜により埋める穴
埋め工程によって形成される分離領域である。したがっ
て、それらの端部の素子分離が完全に行なえる。
【０１００】請求項１６に記載の本発明によれば、メモ
リキャパシタの下部電極と、第１導電領域およびその第
１導電領域に接続された一方のソース・ドレイン領域と
の間に金属のバッファ層が設けられた。このため、その
下部電極と、第１導電領域および一方のソース・ドレイ
ン領域との間のオーミックコンタクトが容易にとれる。
リキャパシタの下部電極と、第１導電領域およびその第
１導電領域に接続された一方のソース・ドレイン領域と
の間に金属のバッファ層が設けられた。このため、その
下部電極と、第１導電領域および一方のソース・ドレイ
ン領域との間のオーミックコンタクトが容易にとれる。
【０１０１】請求項１７に記載の本発明によれば、メモ
リキャパシタの下部電極と、第１導電領域および一方の
ソース・ドレイン領域との間に設けられたバッファ層
が、内部にポリシリコン体を形成した筒状の金属体で構
成される。このため、その下部電極と、第１導電領域お
よび一方のソース・ドレイン領域との間のオーミックコ
ンタクトが容易にとれる。
リキャパシタの下部電極と、第１導電領域および一方の
ソース・ドレイン領域との間に設けられたバッファ層
が、内部にポリシリコン体を形成した筒状の金属体で構
成される。このため、その下部電極と、第１導電領域お
よび一方のソース・ドレイン領域との間のオーミックコ
ンタクトが容易にとれる。
【０１０２】請求項１８に記載の本発明によれば、フィ
ールドシールド領域における第２導電領域が複数行にわ
たって連なって形成されるため、各行の第２導電領域に
同じ電位を印加し得る。
ールドシールド領域における第２導電領域が複数行にわ
たって連なって形成されるため、各行の第２導電領域に
同じ電位を印加し得る。
【０１０３】請求項１９に記載の本発明によれば、フィ
ールドシールド領域において、複数行にわたって連なっ
て形成された第２導電領域の端部に電位印加手段から電
位を印加することにより、具体的に、各行の第２導電領
域に同じ電位が印加される。したがって、キャパシタの
蓄積電荷の消滅を抑制するための適正な電位を各行の第
２導電領域に印加し得る。
ールドシールド領域において、複数行にわたって連なっ
て形成された第２導電領域の端部に電位印加手段から電
位を印加することにより、具体的に、各行の第２導電領
域に同じ電位が印加される。したがって、キャパシタの
蓄積電荷の消滅を抑制するための適正な電位を各行の第
２導電領域に印加し得る。
【０１０４】請求項２０に記載の本発明によれば、複数
のメモリセルの各々のトランスファゲートトランジスタ
のボディ領域が複数行にわたって連なって形成される。
このため、各行のメモリセルのボディ領域に同じ電位を
印加し得る。
のメモリセルの各々のトランスファゲートトランジスタ
のボディ領域が複数行にわたって連なって形成される。
このため、各行のメモリセルのボディ領域に同じ電位を
印加し得る。
【０１０５】請求項２１に記載の本発明によれば、フィ
ールドシールド領域において複数行にわたって連なって
形成された第２導電領域の端部に第１の電位印加手段か
ら第１の電位を印加することにより、具体的に、各行の
第２導電領域に同じ電位が印加される。さらに、複数行
にわたって形成されたトランスファゲートトランジスタ
のボディ領域の端部に第２の電位印加手段から電位を印
加することにより、具体的に、各行のボディ領域に同じ
電位が印加される。
ールドシールド領域において複数行にわたって連なって
形成された第２導電領域の端部に第１の電位印加手段か
ら第１の電位を印加することにより、具体的に、各行の
第２導電領域に同じ電位が印加される。さらに、複数行
にわたって形成されたトランスファゲートトランジスタ
のボディ領域の端部に第２の電位印加手段から電位を印
加することにより、具体的に、各行のボディ領域に同じ
電位が印加される。
【０１０６】したがって、キャパシタの蓄積電荷の消滅
を抑制するための適正な第１および第２の電位をそれぞ
れ各行の第２導電領域および各行のボディ領域に印加し
得る。
を抑制するための適正な第１および第２の電位をそれぞ
れ各行の第２導電領域および各行のボディ領域に印加し
得る。
【０１０７】請求項２２に記載の本発明によれば、１対
のトランスファゲートトランジスタの一方と、第１のメ
モリキャパシタとによって１つのメモリセルが構成され
る。また、１対のトランスファゲートトランジスタの他
方と、第２のメモリキャパシタとによって１つのメモリ
セルが構成される。各メモリセルのキャパシタは、下部
電極が、第１導電型の導電領域および対応する第２導電
型の一方のソース・ドレイン領域に共通に接続されてい
る。
のトランスファゲートトランジスタの一方と、第１のメ
モリキャパシタとによって１つのメモリセルが構成され
る。また、１対のトランスファゲートトランジスタの他
方と、第２のメモリキャパシタとによって１つのメモリ
セルが構成される。各メモリセルのキャパシタは、下部
電極が、第１導電型の導電領域および対応する第２導電
型の一方のソース・ドレイン領域に共通に接続されてい
る。
【０１０８】その一方のソース・ドレイン領域は、第１
導電型のボディ領域に接続されている。一方、その第１
導電型の導電領域は、フィールドシールド領域における
第２導電型の領域に接続されている。
導電型のボディ領域に接続されている。一方、その第１
導電型の導電領域は、フィールドシールド領域における
第２導電型の領域に接続されている。
【０１０９】したがって、各メモリセルの下部電極が接
続された領域においては、ソース・ドレイン領域および
ボディ領域の間と、第１導電型の導電領域および第２導
電型の導電領域の間とで、ともにＰＮ接合によるメモリ
セルのリーク電流が生じる。この場合のリーク電流は、
下部電極が接続された領域に流込む電流と、その領域か
ら流出す電流とである。このように、それらのリーク電
流は、相反する方向に流れる。つまり、キャパシタの蓄
積電荷を消滅させる方向のリーク電流が流れるが、それ
とともに、逆にその蓄積電荷の消滅を阻止する方向の電
流が流れる。
続された領域においては、ソース・ドレイン領域および
ボディ領域の間と、第１導電型の導電領域および第２導
電型の導電領域の間とで、ともにＰＮ接合によるメモリ
セルのリーク電流が生じる。この場合のリーク電流は、
下部電極が接続された領域に流込む電流と、その領域か
ら流出す電流とである。このように、それらのリーク電
流は、相反する方向に流れる。つまり、キャパシタの蓄
積電荷を消滅させる方向のリーク電流が流れるが、それ
とともに、逆にその蓄積電荷の消滅を阻止する方向の電
流が流れる。
【０１１０】このため、各メモリセルにおいて、リーク
電流に起因する記憶データの消滅が防がれるか、また
は、記憶データが消滅するまでの時間が長くなる。
電流に起因する記憶データの消滅が防がれるか、また
は、記憶データが消滅するまでの時間が長くなる。
【０１１１】このような構成の２つのメモリセルにおい
て、第１の１対のソース・ドレイン領域および第２の１
対のソース・ドレイン領域では、第１導電型の第１の不
純物領域がそれらの第１および第２のソース・ドレイン
領域の一方の領域を構成する。すなわち、第１の不純物
領域が、２つのメモリセルにおいて共有される。
て、第１の１対のソース・ドレイン領域および第２の１
対のソース・ドレイン領域では、第１導電型の第１の不
純物領域がそれらの第１および第２のソース・ドレイン
領域の一方の領域を構成する。すなわち、第１の不純物
領域が、２つのメモリセルにおいて共有される。
【０１１２】さらに、ビット線と、第１の不純物領域の
間に介在されたビット線コンタクト部が、２つのメモリ
セルで共有される。したがって、このような構成の半導
体記憶装置において、１つのビット線コンタクト部が共
有されることにより、レイアウト面積を削減し得る。
間に介在されたビット線コンタクト部が、２つのメモリ
セルで共有される。したがって、このような構成の半導
体記憶装置において、１つのビット線コンタクト部が共
有されることにより、レイアウト面積を削減し得る。
【０１１３】請求項２３に記載の本発明によれは、ま
ず、フィールドシールドゲート電極下の領域を除くＳＯ
Ｉ活性層が、第１導電型の第１の不純物領域にされる。
ず、フィールドシールドゲート電極下の領域を除くＳＯ
Ｉ活性層が、第１導電型の第１の不純物領域にされる。
【０１１４】そして、フィールドシールドゲート電極と
トランスファゲート電極とに挟まれた領域下のフィール
ドシールドゲート電極側の第１の不純物領域の部分がマ
スク層によって覆われる。
トランスファゲート電極とに挟まれた領域下のフィール
ドシールドゲート電極側の第１の不純物領域の部分がマ
スク層によって覆われる。
【０１１５】そして、マスク層およびトランスファゲー
ト電極がマスクとして用いられて第２導電型の不純物が
ＳＯＩ活性層内に注入される。
ト電極がマスクとして用いられて第２導電型の不純物が
ＳＯＩ活性層内に注入される。
【０１１６】このため、フィールドシールドゲート電極
と、トランスファゲート電極とに挟まれた領域下のＳＯ
Ｉ活性層は、フィールドシールドゲート電極側が第１導
電型になり、一方、トランスファゲート電極側が第２導
電型になる。
と、トランスファゲート電極とに挟まれた領域下のＳＯ
Ｉ活性層は、フィールドシールドゲート電極側が第１導
電型になり、一方、トランスファゲート電極側が第２導
電型になる。
【０１１７】したがって、トランスファゲート電極を有
するＭＯＳトランジスタと、フィールドシールドゲート
電極を有するフィールドシールドとがＳＯＩ活性層内に
おいて、異なる導電型の領域で接続された構造を作るこ
とが可能である。
するＭＯＳトランジスタと、フィールドシールドゲート
電極を有するフィールドシールドとがＳＯＩ活性層内に
おいて、異なる導電型の領域で接続された構造を作るこ
とが可能である。
【０１１８】このため、ＳＯＩ活性層内の異なる導電型
の領域に、共通に下部電極が接続されるメモリキャパシ
タを設けることが可能になる。
の領域に、共通に下部電極が接続されるメモリキャパシ
タを設けることが可能になる。
【０１１９】請求項２４に記載の本発明によれば、フィ
ールドシールドゲート電極およびＳＯＩ活性層の一部表
面をマスク層で覆う工程において、レジストパターンが
マスク層として使用される。
ールドシールドゲート電極およびＳＯＩ活性層の一部表
面をマスク層で覆う工程において、レジストパターンが
マスク層として使用される。
【０１２０】このため、レジストパターンを用いて、Ｓ
ＯＩ活性層内に、第１導電型の領域と、第２導電型の領
域とが接続された領域を形成することができる。
ＯＩ活性層内に、第１導電型の領域と、第２導電型の領
域とが接続された領域を形成することができる。
【０１２１】請求項２５に記載の本発明によれば、フィ
ールドシールドゲート電極およびＳＯＩ活性層の一部を
マスク層で覆う工程において、フィールドシールドゲー
ト電極の側壁に形成されたサイドウォール絶縁膜がマス
ク層として使用される。
ールドシールドゲート電極およびＳＯＩ活性層の一部を
マスク層で覆う工程において、フィールドシールドゲー
ト電極の側壁に形成されたサイドウォール絶縁膜がマス
ク層として使用される。
【０１２２】このため、サイドウォール絶縁膜を用い
て、ＳＯＩ活性層内に、第１導電型の領域と第２導電型
の領域とが接続された領域を形成することができる。
て、ＳＯＩ活性層内に、第１導電型の領域と第２導電型
の領域とが接続された領域を形成することができる。
【０１２３】
【実施例】次に、この発明の実施例を図面に基づいて詳
細に説明する。
細に説明する。
【０１２４】第１実施例 図１は、この発明の第１実施例によるＳＯＩ構造のＤＲ
ＡＭのメモリセルの構成を示す断面図である。この図１
には、ビット線ＢＬに沿った断面が示される。
ＡＭのメモリセルの構成を示す断面図である。この図１
には、ビット線ＢＬに沿った断面が示される。
【０１２５】図１を参照して、シリコン基板６１上に酸
化膜である絶縁層６２を介在してＳＯＩ活性層６３が形
成されている。これらのシリコン基板６１、絶縁層６２
およびＳＯＩ活性層６３によってＳＯＩ基板６が構成さ
れる。
化膜である絶縁層６２を介在してＳＯＩ活性層６３が形
成されている。これらのシリコン基板６１、絶縁層６２
およびＳＯＩ活性層６３によってＳＯＩ基板６が構成さ
れる。
【０１２６】ＳＯＩ活性層６３上には、ワード線（Ｗ
Ｌ）を構成するトランスファゲート電極１と、フィール
ドシールドゲート電極７とがそれぞれゲート絶縁膜１
０，７１を介してＳＯＩ活性層上に配置され、互いに所
定距離を隔てて形成されている。
Ｌ）を構成するトランスファゲート電極１と、フィール
ドシールドゲート電極７とがそれぞれゲート絶縁膜１
０，７１を介してＳＯＩ活性層上に配置され、互いに所
定距離を隔てて形成されている。
【０１２７】ＳＯＩ活性層６３内には、Ｎ+ 型の１対の
ソース・ドレイン領域２１および２２が形成されてい
る。そのソース・ドレイン領域２１および２２の間のＳ
ＯＩ活性層６３内には、トランスファゲートトランジス
タ（以下、トランジスタと呼ぶ）ＴＲのボディ領域２３
が形成されている。そのボディ領域２３は、Ｐ型の領域
である。このボディ領域２３上にゲート絶縁膜１０を介
在してトランスファゲート電極１が存在する。
ソース・ドレイン領域２１および２２が形成されてい
る。そのソース・ドレイン領域２１および２２の間のＳ
ＯＩ活性層６３内には、トランスファゲートトランジス
タ（以下、トランジスタと呼ぶ）ＴＲのボディ領域２３
が形成されている。そのボディ領域２３は、Ｐ型の領域
である。このボディ領域２３上にゲート絶縁膜１０を介
在してトランスファゲート電極１が存在する。
【０１２８】フィールドシールドゲート電極７下には、
ゲート絶縁膜７１を介在してＮ型の領域２５が形成され
ている。これらのフィールドシールドゲート電極７およ
び領域２５によって、フィールドシールド分離領域ＦＳ
が構成されている。ＳＯＩ活性層６３内において、一方
のソース・ドレイン領域２２と、領域２５との間には、
Ｐ型の不純物領域２４が形成されている。
ゲート絶縁膜７１を介在してＮ型の領域２５が形成され
ている。これらのフィールドシールドゲート電極７およ
び領域２５によって、フィールドシールド分離領域ＦＳ
が構成されている。ＳＯＩ活性層６３内において、一方
のソース・ドレイン領域２２と、領域２５との間には、
Ｐ型の不純物領域２４が形成されている。
【０１２９】すなわち、トランスファゲート電極１と、
フィールドシールドゲート電極７との間の下のＳＯＩ活
性層６３内の領域には、トランスファゲート電極１の側
に一方のソース・ドレイン領域２２が形成され、フィー
ルドシールドゲート電極７の側に不純物領域２４が形成
されている。
フィールドシールドゲート電極７との間の下のＳＯＩ活
性層６３内の領域には、トランスファゲート電極１の側
に一方のソース・ドレイン領域２２が形成され、フィー
ルドシールドゲート電極７の側に不純物領域２４が形成
されている。
【０１３０】トランスファゲート電極１およびフィール
ドシールドゲート電極７は、各々が層間絶縁層８１１お
よび８１によって覆われている。また、フィールドシー
ルドゲート電極７上には、層間絶縁層８１を介在して他
のワード線１１が形成されている。そのワード線１１
は、層間絶縁層８２によって覆われている。さらに、層
間絶縁層８２は、層間絶縁層８３によって覆われてい
る。
ドシールドゲート電極７は、各々が層間絶縁層８１１お
よび８１によって覆われている。また、フィールドシー
ルドゲート電極７上には、層間絶縁層８１を介在して他
のワード線１１が形成されている。そのワード線１１
は、層間絶縁層８２によって覆われている。さらに、層
間絶縁層８２は、層間絶縁層８３によって覆われてい
る。
【０１３１】一方のソース・ドレイン領域２２および不
純物領域２４には、ストレージノード（下部電極）５１
が共通に接続されている。このストレージノード５１
は、トランスファゲート電極１、フィールドシールドゲ
ート電極７およびワード線１１のそれぞれの上方を覆う
ような態様で形成されている。
純物領域２４には、ストレージノード（下部電極）５１
が共通に接続されている。このストレージノード５１
は、トランスファゲート電極１、フィールドシールドゲ
ート電極７およびワード線１１のそれぞれの上方を覆う
ような態様で形成されている。
【０１３２】また、セルプレート５１上には、誘電体膜
（図示せず）を介在してセルプレート（上部電極）５２
が形成されている。さらに、セルプレート５２上には、
層間絶縁層８４が形成されている。
（図示せず）を介在してセルプレート（上部電極）５２
が形成されている。さらに、セルプレート５２上には、
層間絶縁層８４が形成されている。
【０１３３】他方のソース・ドレイン領域２１には、ビ
ット線ＢＬとのコンタクトをとるための中間層８５が接
続されている。この中間層８５は、層間絶縁層８１およ
び８４を覆うような態様で形成されている。中間層８５
および層間絶縁層８４のそれぞれの上には、層間絶縁層
８６が形成されている。
ット線ＢＬとのコンタクトをとるための中間層８５が接
続されている。この中間層８５は、層間絶縁層８１およ
び８４を覆うような態様で形成されている。中間層８５
および層間絶縁層８４のそれぞれの上には、層間絶縁層
８６が形成されている。
【０１３４】層間絶縁層８６上には、ビット線ＢＬが延
在されている。このビット線ＢＬは、一部が中間層８５
に接続されている。ビット線ＢＬ上には、層間絶縁層８
７を介在してアルミニウム線８８，８８，…が形成され
ている。このアルミニウム線８８，８８，…は、ワード
線ＷＬの抵抗を軽減するために、一部がワード線ＷＬに
接続されているものである。
在されている。このビット線ＢＬは、一部が中間層８５
に接続されている。ビット線ＢＬ上には、層間絶縁層８
７を介在してアルミニウム線８８，８８，…が形成され
ている。このアルミニウム線８８，８８，…は、ワード
線ＷＬの抵抗を軽減するために、一部がワード線ＷＬに
接続されているものである。
【０１３５】次に、図１に示されるメモリセルの要部を
説明する。図２は、図１のメモリセルの一部を平面視し
た場合の平面図である。
説明する。図２は、図１のメモリセルの一部を平面視し
た場合の平面図である。
【０１３６】図２を参照して、トランスファゲート電極
１と、フィールドシールドゲート電極７とが平行に延在
される。トランスファゲート電極１の延在方向の直交す
る方向に、トランスファゲート電極１を挟んでソース・
ドレイン領域２１および２２が配置される。フィールド
シールドゲート電極７の延在方向と直交する方向に、フ
ィールドシールドゲート電極７を挟んで不純物領域２４
および２６が配置される。
１と、フィールドシールドゲート電極７とが平行に延在
される。トランスファゲート電極１の延在方向の直交す
る方向に、トランスファゲート電極１を挟んでソース・
ドレイン領域２１および２２が配置される。フィールド
シールドゲート電極７の延在方向と直交する方向に、フ
ィールドシールドゲート電極７を挟んで不純物領域２４
および２６が配置される。
【０１３７】一方のソース・ドレイン領域２２と、不純
物領域２４とは接触しており、不純物領域２６と不純物
領域２７とは接触している。これらの領域２１，２２，
２４，２６および２７は、トランスファゲート電極１お
よびフィールドシールドゲート電極７の延在方向と直交
する方向に延在された素子分離領域４，４によって挟ま
れる態様で素子分離されている。
物領域２４とは接触しており、不純物領域２６と不純物
領域２７とは接触している。これらの領域２１，２２，
２４，２６および２７は、トランスファゲート電極１お
よびフィールドシールドゲート電極７の延在方向と直交
する方向に延在された素子分離領域４，４によって挟ま
れる態様で素子分離されている。
【０１３８】図３は、図２のＡ−Ａ線に沿う断面図であ
る。この図３においては、メモリセルの要部の構成が簡
単に示される。
る。この図３においては、メモリセルの要部の構成が簡
単に示される。
【０１３９】図３を参照して、ＳＯＩ活性層６３内のボ
ディ領域２３の上に、ゲート絶縁膜１０を介在してトラ
ンスファゲート電極１が形成されている。また、ＳＯＩ
活性層６３内の領域２５の上に、ゲート絶縁膜７１を介
在してフィールドシールドゲート電極７が形成されてい
る。ＳＯＩ活性層６３内においては、領域２１，２３，
２２，２４，２５，２６および２７が一方向に連なって
形成されている。
ディ領域２３の上に、ゲート絶縁膜１０を介在してトラ
ンスファゲート電極１が形成されている。また、ＳＯＩ
活性層６３内の領域２５の上に、ゲート絶縁膜７１を介
在してフィールドシールドゲート電極７が形成されてい
る。ＳＯＩ活性層６３内においては、領域２１，２３，
２２，２４，２５，２６および２７が一方向に連なって
形成されている。
【０１４０】図４は、図２のＢ−Ｂ線に沿う断面図であ
る。図４を参照して、絶縁層６２上にＳＯＩ活性層６３
が形成されている。ＳＯＩ活性層６３の素子分離領域
４，４に、フィールド酸化膜９，９がそれぞれ形成され
ている。この素子分離領域４，４は、ＳＯＩ基板６の部
分的な、熱酸化工程により形成される。ＳＯＩ活性層６
３およびフィールド酸化膜９，９の表面上には、ゲート
酸化膜７１を介在してフィールドシールドゲート電極７
が形成されている。
る。図４を参照して、絶縁層６２上にＳＯＩ活性層６３
が形成されている。ＳＯＩ活性層６３の素子分離領域
４，４に、フィールド酸化膜９，９がそれぞれ形成され
ている。この素子分離領域４，４は、ＳＯＩ基板６の部
分的な、熱酸化工程により形成される。ＳＯＩ活性層６
３およびフィールド酸化膜９，９の表面上には、ゲート
酸化膜７１を介在してフィールドシールドゲート電極７
が形成されている。
【０１４１】このように、フィールドシールドゲート電
極７と、素子分離領域４，４のそれぞれとの交差点にお
いては、フィールドシールドゲート電極７が、素子分離
領域４，４の上方に配置されている。
極７と、素子分離領域４，４のそれぞれとの交差点にお
いては、フィールドシールドゲート電極７が、素子分離
領域４，４の上方に配置されている。
【０１４２】次に、この実施例によるメモリセルの製造
方法について説明する。以下に、２種類の製造方法を説
明する。
方法について説明する。以下に、２種類の製造方法を説
明する。
【０１４３】図５は、メモリセルの第１の製造方法を工
程順に示す概略断面図である。この図５においては、
（ａ）〜（ｃ）に主な工程を示してある。
程順に示す概略断面図である。この図５においては、
（ａ）〜（ｃ）に主な工程を示してある。
【０１４４】図５を参照して、（ａ）に示される工程に
おいては、シリコン基板６１上に絶縁層６２およびＳＯ
Ｉ活性層６３が形成される。ＳＯＩ活性層６３の導電型
はＮ型である。
おいては、シリコン基板６１上に絶縁層６２およびＳＯ
Ｉ活性層６３が形成される。ＳＯＩ活性層６３の導電型
はＮ型である。
【０１４５】ＳＯＩ活性層６３の所定領域上には、ゲー
ト酸化膜７１を介在してフィールドシールドゲート電極
７が形成される。このフィールドシールドゲート電極７
およびゲート酸化膜７１は、所定形状にパターニングさ
れる。
ト酸化膜７１を介在してフィールドシールドゲート電極
７が形成される。このフィールドシールドゲート電極７
およびゲート酸化膜７１は、所定形状にパターニングさ
れる。
【０１４６】そして、フィールドシールドゲート電極７
をマスクとして用いて、ＳＯＩ活性層６３内にＰ型のイ
オンが注入される。これにより、１対のＰ型の不純物領
域２４および２６が形成される。
をマスクとして用いて、ＳＯＩ活性層６３内にＰ型のイ
オンが注入される。これにより、１対のＰ型の不純物領
域２４および２６が形成される。
【０１４７】次に、図５における（ｂ）に示される工程
においては、不純物領域２４および２６上にそれぞれト
ランスファゲート電極１，１が形成される。このトラン
スファゲート電極１，１は、所定形状にパターニングさ
れる。さらに、フィールドシールドゲート電極７上に
は、層間絶縁層を介在して所定形状にパターニングされ
た別のトランスファゲート電極１１が形成される。
においては、不純物領域２４および２６上にそれぞれト
ランスファゲート電極１，１が形成される。このトラン
スファゲート電極１，１は、所定形状にパターニングさ
れる。さらに、フィールドシールドゲート電極７上に
は、層間絶縁層を介在して所定形状にパターニングされ
た別のトランスファゲート電極１１が形成される。
【０１４８】そして、トランスファゲート電極１，１
と、フィールドシールドゲート電極７およびトランスフ
ァゲート電極１１を覆うようにレジストが形成される。
そのレジストが、次のようにパターニングされる。
と、フィールドシールドゲート電極７およびトランスフ
ァゲート電極１１を覆うようにレジストが形成される。
そのレジストが、次のようにパターニングされる。
【０１４９】すなわち、トランスファゲート電極１につ
いては、トランスファゲート電極の両側面に沿うように
パターニングがなされることにより、トランスファゲー
ト電極１上にレジストパターンＲが残る。
いては、トランスファゲート電極の両側面に沿うように
パターニングがなされることにより、トランスファゲー
ト電極１上にレジストパターンＲが残る。
【０１５０】一方、フィールドシールドゲート電極７お
よびトランスファゲート電極１１については、フィール
ドシールドゲート電極７の両側面から不純物領域２４お
よび２６のそれぞれの一部表面上を覆い、かつ、フィー
ルドシールドゲート電極７およびトランスファゲート電
極１１を覆うような形状のレジストパターンＲが残るよ
うにパターニングがなされる。
よびトランスファゲート電極１１については、フィール
ドシールドゲート電極７の両側面から不純物領域２４お
よび２６のそれぞれの一部表面上を覆い、かつ、フィー
ルドシールドゲート電極７およびトランスファゲート電
極１１を覆うような形状のレジストパターンＲが残るよ
うにパターニングがなされる。
【０１５１】そして、これらのレジストパターンＲをマ
スクとして用いて、Ｎ+ 型のイオンが注入される。これ
により、ＳＯＩ活性層６３内において、Ｐ型のボディ領
域２３を規定するＮ+ 型のソース・ドレイン領域２１お
よび２２が形成される。それとともに、Ｎ型の領域２５
を規定するＰ型の１対の不純物領域２４および２６が形
成される。
スクとして用いて、Ｎ+ 型のイオンが注入される。これ
により、ＳＯＩ活性層６３内において、Ｐ型のボディ領
域２３を規定するＮ+ 型のソース・ドレイン領域２１お
よび２２が形成される。それとともに、Ｎ型の領域２５
を規定するＰ型の１対の不純物領域２４および２６が形
成される。
【０１５２】このようなイオン注入により、トランスフ
ァゲート電極１下のボディ領域２３と、フィールドシー
ルドゲート電極７下の不純物領域２５との間にＮ+ 型の
領域２２およびＰ+ 型の領域２４が形成される。これら
の領域２２および２４は、接触している。
ァゲート電極１下のボディ領域２３と、フィールドシー
ルドゲート電極７下の不純物領域２５との間にＮ+ 型の
領域２２およびＰ+ 型の領域２４が形成される。これら
の領域２２および２４は、接触している。
【０１５３】次に、図５における（ｃ）に示されるよう
に、レジストパターンＲが除去されることにより、図３
の構成のメモリセルが形成される。
に、レジストパターンＲが除去されることにより、図３
の構成のメモリセルが形成される。
【０１５４】次に、この実施例によるメモリセルの別の
製造方法である第２の製造方法について説明する。
製造方法である第２の製造方法について説明する。
【０１５５】図６は、この実施例によるメモリセルの第
２の製造方法を工程順に示す概略断面図である。
２の製造方法を工程順に示す概略断面図である。
【０１５６】図６を参照して、図６の（ａ）および
（ｃ）に示されるそれぞれの工程では、図５の（ａ）お
よび（ｃ）に示される工程と同様の処理が行なわれる。
したがって、図６における製造方法が、図５に示された
製造方法と異なるのは、（ｂ）の工程である。
（ｃ）に示されるそれぞれの工程では、図５の（ａ）お
よび（ｃ）に示される工程と同様の処理が行なわれる。
したがって、図６における製造方法が、図５に示された
製造方法と異なるのは、（ｂ）の工程である。
【０１５７】図６の（ｂ）の工程について説明する。
（ａ）に示される工程が終了した後、まず、フィールド
シールドゲート電極７を覆うように、たとえばＣＶＤ法
によって酸化膜が形成される。そして、その酸化膜に異
方性エッチング処理を施すことにより、フィールドシー
ルドゲート電極７の側面にサイドウォールＳが形成され
る。
（ａ）に示される工程が終了した後、まず、フィールド
シールドゲート電極７を覆うように、たとえばＣＶＤ法
によって酸化膜が形成される。そして、その酸化膜に異
方性エッチング処理を施すことにより、フィールドシー
ルドゲート電極７の側面にサイドウォールＳが形成され
る。
【０１５８】その後、不純物領域２４および２６上に、
それぞれゲート酸化膜１０を介在してトランスファゲー
ト電極１，１が形成される。このトランスファゲート電
極１，１は、所定形状にパターニングされる。さらに、
フィールドシールドゲート電極７上には、層間絶縁層を
介在して、所定形状にパターニングされた別のトランス
ファゲート電極１１が形成される。
それぞれゲート酸化膜１０を介在してトランスファゲー
ト電極１，１が形成される。このトランスファゲート電
極１，１は、所定形状にパターニングされる。さらに、
フィールドシールドゲート電極７上には、層間絶縁層を
介在して、所定形状にパターニングされた別のトランス
ファゲート電極１１が形成される。
【０１５９】そして、サイドウォールＳをマスクとして
用いて、Ｎ+ 型のイオンが注入される。これにより、Ｓ
ＯＩ活性層６３内において、Ｐ型のボディ領域２３を規
定するＮ+ 型のソース・ドレイン領域２１および２２が
形成される。それとともに、Ｎ型の領域２５を規定する
Ｐ型の１対の不純物領域２４，２６が形成される。
用いて、Ｎ+ 型のイオンが注入される。これにより、Ｓ
ＯＩ活性層６３内において、Ｐ型のボディ領域２３を規
定するＮ+ 型のソース・ドレイン領域２１および２２が
形成される。それとともに、Ｎ型の領域２５を規定する
Ｐ型の１対の不純物領域２４，２６が形成される。
【０１６０】このように、第２の製造方法においては、
フィールドシールドゲート電極７のサイドウォールＳを
マスクとして用いてイオン注入を行なうことにより、第
１の製造方法と同様に、図３と同じ構成のメモリセルが
形成される。
フィールドシールドゲート電極７のサイドウォールＳを
マスクとして用いてイオン注入を行なうことにより、第
１の製造方法と同様に、図３と同じ構成のメモリセルが
形成される。
【０１６１】次に、図１等に示したこの実施例によるメ
モリセルの動作についての特徴を等価回路図を用いて説
明する。図７は、この実施例によるメモリセルの等価回
路図である。
モリセルの動作についての特徴を等価回路図を用いて説
明する。図７は、この実施例によるメモリセルの等価回
路図である。
【０１６２】図７を参照して、このメモリセルを等価的
に示すと、メモリセルは、トランスファゲートトランジ
スタＴＲ、メモリキャパシタＣならびにダイオードＤ１
およびＤ２を含む。
に示すと、メモリセルは、トランスファゲートトランジ
スタＴＲ、メモリキャパシタＣならびにダイオードＤ１
およびＤ２を含む。
【０１６３】ビット線ＢＬと、キャパシタＣとの間にト
ランジスタＴＲが接続される。トランジスタＴＲは、ワ
ード線ＷＬを構成するトランスファゲート電極が受ける
電位に応答して動作される。キャパシタＣは、セルプレ
ートにセルプレート電位Ｖｃｐを受ける。
ランジスタＴＲが接続される。トランジスタＴＲは、ワ
ード線ＷＬを構成するトランスファゲート電極が受ける
電位に応答して動作される。キャパシタＣは、セルプレ
ートにセルプレート電位Ｖｃｐを受ける。
【０１６４】キャパシタＣのストレージノード５１に
は、ダイオードＤ１およびＤ２が接続される。ダイオー
ドＤ１およびＤ２は、それぞれアーノードがストレージ
ノード５１に接続されている。ダイオードＤ１は、カソ
ードに基板電位（Ｌレベル）ＶＢＢを受ける。ダイオー
ドＤ２は、カソードに電源電位Ｖｃｃを受ける。
は、ダイオードＤ１およびＤ２が接続される。ダイオー
ドＤ１およびＤ２は、それぞれアーノードがストレージ
ノード５１に接続されている。ダイオードＤ１は、カソ
ードに基板電位（Ｌレベル）ＶＢＢを受ける。ダイオー
ドＤ２は、カソードに電源電位Ｖｃｃを受ける。
【０１６５】ここで、ダイオードＤ１は、図１等に示さ
れるＮ+ 型のソース・ドレイン領域２２と、ボディ領域
２３および素子分離領域を含むＰ型の領域とのＰＮ接合
部分において生じるメモリセルのリーク電流を等価的に
示す素子である。
れるＮ+ 型のソース・ドレイン領域２２と、ボディ領域
２３および素子分離領域を含むＰ型の領域とのＰＮ接合
部分において生じるメモリセルのリーク電流を等価的に
示す素子である。
【０１６６】また、ダイオードＤ２は、図１等に示され
るＰ+ 型の領域２４と、Ｎ型の領域２５とのＰＮ接合部
分において生じるメモリセルのリーク電流を等価的に示
す素子である。この図７に示されるメモリセルには、Ｈ
レベル（Ｖｃｃ）またはＬレベル（０Ｖ）の電荷が蓄積
される。
るＰ+ 型の領域２４と、Ｎ型の領域２５とのＰＮ接合部
分において生じるメモリセルのリーク電流を等価的に示
す素子である。この図７に示されるメモリセルには、Ｈ
レベル（Ｖｃｃ）またはＬレベル（０Ｖ）の電荷が蓄積
される。
【０１６７】次に、図７の等価回路の動作を説明する。
図８は、この実施例によるメモリセルのストレージノー
ド５１の電位変化を示すグラフである。
図８は、この実施例によるメモリセルのストレージノー
ド５１の電位変化を示すグラフである。
【０１６８】この図８においては、縦軸にストレージノ
ード５１の電位Ｖ、横軸に経過時間ｔをそれぞれ取り、
これらの関係を２種類の電荷蓄積状態（Ｈレベルおよび
Ｌレベル）について説明する。その２種類とは、メモリ
セルにＨレベルの電荷が蓄積されている場合と、メモリ
セルにＬレベルの電荷が蓄積されている場合との２種類
である。
ード５１の電位Ｖ、横軸に経過時間ｔをそれぞれ取り、
これらの関係を２種類の電荷蓄積状態（Ｈレベルおよび
Ｌレベル）について説明する。その２種類とは、メモリ
セルにＨレベルの電荷が蓄積されている場合と、メモリ
セルにＬレベルの電荷が蓄積されている場合との２種類
である。
【０１６９】以下の説明においては、図７および図８を
参照して、メモリセルのリーク電流を主に説明する。
参照して、メモリセルのリーク電流を主に説明する。
【０１７０】まず、メモリセルにＨレベル（Ｖｃｃ）の
電荷が蓄積されている場合について説明する。この場合
には、ストレージノード５１の電位がＶｃｃである。
電荷が蓄積されている場合について説明する。この場合
には、ストレージノード５１の電位がＶｃｃである。
【０１７１】ストレージノード５１の電位がＶｃｃであ
ると、ダイオードＤ１には、逆方向バイアスが印加され
る。このため、ダイオードＤ１に逆方向リーク電流が流
れる。その電流が、領域２２および２３のＰＮ接合部分
において生じるメモリセルのリーク電流である。そし
て、そのリーク電流によって、ストレージノード５１の
電位Ｖが電源電位Ｖｃｃから下降していく。
ると、ダイオードＤ１には、逆方向バイアスが印加され
る。このため、ダイオードＤ１に逆方向リーク電流が流
れる。その電流が、領域２２および２３のＰＮ接合部分
において生じるメモリセルのリーク電流である。そし
て、そのリーク電流によって、ストレージノード５１の
電位Ｖが電源電位Ｖｃｃから下降していく。
【０１７２】このように、ストレージノード５１の電位
が下がっていくと、ダイオードＤ２に逆バイアスが印加
される。このため、ダイオードＤ２には弱い逆方向電流
が流れる。その逆方向電流が、領域２４および２５のＰ
Ｎ接合部分において生じるメモリセルのリーク電流であ
る。
が下がっていくと、ダイオードＤ２に逆バイアスが印加
される。このため、ダイオードＤ２には弱い逆方向電流
が流れる。その逆方向電流が、領域２４および２５のＰ
Ｎ接合部分において生じるメモリセルのリーク電流であ
る。
【０１７３】このように、メモリセルにＨレベルが書込
まれている場合には、ダイオードＤ１の順方向電流で示
されるメモリセルのリーク電流がストレージノード５１
から流れ出すとともに、ダイオードＤ２の逆方向電流で
示されるメモリセルのリーク電流がストレージノード５
１に流れ込む。
まれている場合には、ダイオードＤ１の順方向電流で示
されるメモリセルのリーク電流がストレージノード５１
から流れ出すとともに、ダイオードＤ２の逆方向電流で
示されるメモリセルのリーク電流がストレージノード５
１に流れ込む。
【０１７４】この場合には、流れ出すリーク電流よりも
流れ込むリーク電流が小さい。そして、この場合には、
流れ込むリーク電流によるストレージノード５１の電位
の上昇効果が、流れ出すリーク電流によるストレージノ
ード５１の電位の下降効果を抑制する。
流れ込むリーク電流が小さい。そして、この場合には、
流れ込むリーク電流によるストレージノード５１の電位
の上昇効果が、流れ出すリーク電流によるストレージノ
ード５１の電位の下降効果を抑制する。
【０１７５】このため、図８の上側の曲線に示されるよ
うに、ストレージノード５１の電位Ｖは、ＶｃｃからＶ
ｃｃ／２に向かってゆっくりと下降する。
うに、ストレージノード５１の電位Ｖは、ＶｃｃからＶ
ｃｃ／２に向かってゆっくりと下降する。
【０１７６】したがって、この場合のストレージノード
５１の電位の下降は、図１３に示される従来のものの電
位の下降よりも緩やかになる。このため、ストレージノ
ード５１の電位Ｖが、リフレッシュが必要になる電位
（Ｖｃｃ／２＋ΔＶ）に至るまでの時間ｔＲＥＦ２は、
従来よりも長くなる。
５１の電位の下降は、図１３に示される従来のものの電
位の下降よりも緩やかになる。このため、ストレージノ
ード５１の電位Ｖが、リフレッシュが必要になる電位
（Ｖｃｃ／２＋ΔＶ）に至るまでの時間ｔＲＥＦ２は、
従来よりも長くなる。
【０１７７】その結果、この実施例によるメモリセルで
は、リフレッシュ動作を実行するリフレッシュ周期を長
くすることができ、リフレッシュ特性が改善される。
は、リフレッシュ動作を実行するリフレッシュ周期を長
くすることができ、リフレッシュ特性が改善される。
【０１７８】逆に、メモリセルにおいて、Ｌレベル（０
Ｖ）の電荷が蓄積されている場合、ストレージノード５
１の電位は、図８の下側の曲線に示されるように、０Ｖ
からＶｃｃ／２に向けてゆっくりと上昇する。したがっ
て、この場合においても、リフレッシュ特性が改善され
る。
Ｖ）の電荷が蓄積されている場合、ストレージノード５
１の電位は、図８の下側の曲線に示されるように、０Ｖ
からＶｃｃ／２に向けてゆっくりと上昇する。したがっ
て、この場合においても、リフレッシュ特性が改善され
る。
【０１７９】なお、この実施例においては、Ｎチャネル
ＭＯＳトランジスタによりトランスファゲートトランジ
スタが構成されたメモリセルを示した。しかし、これに
限らず、本発明は、ＰチャネルＭＯＳトランジスタによ
りトランスファゲートトランジスタが構成されたメモリ
セルにも適用可能である。
ＭＯＳトランジスタによりトランスファゲートトランジ
スタが構成されたメモリセルを示した。しかし、これに
限らず、本発明は、ＰチャネルＭＯＳトランジスタによ
りトランスファゲートトランジスタが構成されたメモリ
セルにも適用可能である。
【０１８０】素子分離領域のその他の実施例 次に、図２および図４に示される素子分離領域４，４の
その他の実施例について説明する。図２に示される素子
分離領域４，４は、図４に示されるようなフィールド酸
化膜９による分離方式を用いたが、その素子分離方式
は、以下に示すような方式であってもよい。以下に、素
子分離領域４，４のその他の分離方式について説明す
る。
その他の実施例について説明する。図２に示される素子
分離領域４，４は、図４に示されるようなフィールド酸
化膜９による分離方式を用いたが、その素子分離方式
は、以下に示すような方式であってもよい。以下に、素
子分離領域４，４のその他の分離方式について説明す
る。
【０１８１】図９は、ｍｅｓａ分離方式と呼ばれるその
他の素子分離方式を用いた場合の図２のＢ−Ｂ線に沿う
断面図である。
他の素子分離方式を用いた場合の図２のＢ−Ｂ線に沿う
断面図である。
【０１８２】図９を参照して、この場合の素子分離領域
４，４は、ＳＯＩ活性層６３の一部をパターニングした
構成を有する。パターニングされた領域内には、フィー
ルドシールドゲート電極７が設けられる。この場合の素
子分離領域４，４は、ＳＯＩ活性層６３の部分的なエッ
チング工程により形成される。
４，４は、ＳＯＩ活性層６３の一部をパターニングした
構成を有する。パターニングされた領域内には、フィー
ルドシールドゲート電極７が設けられる。この場合の素
子分離領域４，４は、ＳＯＩ活性層６３の部分的なエッ
チング工程により形成される。
【０１８３】図１０は、ｔｒｅｎｃｈ分離方式と呼ばれ
るその他の素子分離方式を用いた場合の図２のＢ−Ｂ線
に沿う断面図である。
るその他の素子分離方式を用いた場合の図２のＢ−Ｂ線
に沿う断面図である。
【０１８４】図１０を参照して、この場合の素子分離領
域４，４においては、ゲート絶縁膜７１およびＳＯＩ活
性層６３を貫通して絶縁層６２内に達する溝（穴）の中
に埋込み酸化膜９１，９１が形成される。この素子分離
領域４，４は、ゲート絶縁膜７１およびＳＯＩ活性層６
３を貫通して絶縁層６２に達する穴を形成する部分的な
エッチング工程と、その穴を埋込み酸化膜９１，９１に
より埋める穴埋め工程によって形成される。
域４，４においては、ゲート絶縁膜７１およびＳＯＩ活
性層６３を貫通して絶縁層６２内に達する溝（穴）の中
に埋込み酸化膜９１，９１が形成される。この素子分離
領域４，４は、ゲート絶縁膜７１およびＳＯＩ活性層６
３を貫通して絶縁層６２に達する穴を形成する部分的な
エッチング工程と、その穴を埋込み酸化膜９１，９１に
より埋める穴埋め工程によって形成される。
【０１８５】このように、素子分離領域４，４は、フィ
ールド酸化膜９，９を用いた分離方式に限定されるもの
ではない。また、以上の第１実施例においてＰ型領域
と、Ｎ型領域とは、互いに入れ替わった構造でも同様に
適用できる。
ールド酸化膜９，９を用いた分離方式に限定されるもの
ではない。また、以上の第１実施例においてＰ型領域
と、Ｎ型領域とは、互いに入れ替わった構造でも同様に
適用できる。
【０１８６】第２実施例 次に、第２実施例について説明する。この第２実施例で
は、隣り合う２つのメモリセルでビット線に対するコン
タクト部分を共有した例について説明する。なお、その
ような構成は、図１にも示されているが、ここでは、そ
の構成を詳細に説明する。
は、隣り合う２つのメモリセルでビット線に対するコン
タクト部分を共有した例について説明する。なお、その
ような構成は、図１にも示されているが、ここでは、そ
の構成を詳細に説明する。
【０１８７】図１１は、第２実施例によるＳＯＩ構造の
ＤＲＡＭのメモリセルの構成を示す平面図である。図１
１において図２と共通する部分には同一の参照符号を付
し、その説明を適宜省略する。
ＤＲＡＭのメモリセルの構成を示す平面図である。図１
１において図２と共通する部分には同一の参照符号を付
し、その説明を適宜省略する。
【０１８８】図１１において特徴的な構成は、ソース・
ドレイン領域２１が、２つのメモリセルＭＣ１およびＭ
Ｃ２で共有されている部分である。そのような構成を具
体的に説明すると次のとおりである。
ドレイン領域２１が、２つのメモリセルＭＣ１およびＭ
Ｃ２で共有されている部分である。そのような構成を具
体的に説明すると次のとおりである。
【０１８９】２つのメモリセルＭＣ１およびＭＣ２が隣
接して配置されている。さらに、それらのメモリセルＭ
Ｃ１およびＭＣ２を間に挟む態様でフィールドシールド
分離領域ＦＳ１およびＦＳ２が配置されている。
接して配置されている。さらに、それらのメモリセルＭ
Ｃ１およびＭＣ２を間に挟む態様でフィールドシールド
分離領域ＦＳ１およびＦＳ２が配置されている。
【０１９０】メモリセルＭＣ１のトランスファゲート電
極１ａ、メモリセルＭＣ２のトランスファゲート電極１
ｂ、フィールドシールド分離領域ＦＳ１のフィールドシ
ールドゲート電極７ａおよびフィールドシールド分離領
域ＦＳ２のフィールドシールドゲート電極７ｂは、それ
ぞれ平行に延在されている。
極１ａ、メモリセルＭＣ２のトランスファゲート電極１
ｂ、フィールドシールド分離領域ＦＳ１のフィールドシ
ールドゲート電極７ａおよびフィールドシールド分離領
域ＦＳ２のフィールドシールドゲート電極７ｂは、それ
ぞれ平行に延在されている。
【０１９１】フィールドシールド分離領域ＦＳ１は、メ
モリセルＭＣ１と隣り合って配置され、フィールドシー
ルド分離領域ＦＳ２は、メモリセルＭＣ２と隣り合って
配置される。
モリセルＭＣ１と隣り合って配置され、フィールドシー
ルド分離領域ＦＳ２は、メモリセルＭＣ２と隣り合って
配置される。
【０１９２】メモリセルＭＣ１は、トランスファゲート
電極１ａと、ソース・ドレイン領域２１，２２および不
純物領域２４を含む。ソース・ドレイン領域２１および
２２は、Ｎ+ 型の不純物領域であり、トランスファゲー
ト電極１ｂの両側に配置される。
電極１ａと、ソース・ドレイン領域２１，２２および不
純物領域２４を含む。ソース・ドレイン領域２１および
２２は、Ｎ+ 型の不純物領域であり、トランスファゲー
ト電極１ｂの両側に配置される。
【０１９３】フィールドシールド分離領域ＦＳ１のフィ
ールドシールドゲート電極７ａの両側にＰ+ 型の不純物
領域２４および２６が配置される。不純物領域２４は、
ソース・ドレイン領域２２と接続されている。不純物領
域２６は、他のメモリセルのＮ+ 型のソース・ドレイン
領域２７と接続されている。
ールドシールドゲート電極７ａの両側にＰ+ 型の不純物
領域２４および２６が配置される。不純物領域２４は、
ソース・ドレイン領域２２と接続されている。不純物領
域２６は、他のメモリセルのＮ+ 型のソース・ドレイン
領域２７と接続されている。
【０１９４】メモリセルＭＣ２は、トランスファゲート
電極１ｂ、ソース・ドレイン領域２１，３２および不純
物領域３４を含む。ソース・ドレイン領域２１は、メモ
リセルＭＣ１およびＭＣ２で共有されている。ソース・
ドレイン領域３２は、Ｎ+ 型の不純物領域である。
電極１ｂ、ソース・ドレイン領域２１，３２および不純
物領域３４を含む。ソース・ドレイン領域２１は、メモ
リセルＭＣ１およびＭＣ２で共有されている。ソース・
ドレイン領域３２は、Ｎ+ 型の不純物領域である。
【０１９５】ソース・ドレイン領域２１および３２は、
トランスファゲート電極１ｂの両側に配置されている。
フィールドシールド分離領域ＦＳ１のフィールドシール
ドゲート電極７ｂの両側にＰ+ 型の不純物領域３４およ
び３６が配置されている。不純物領域３４は、ソース・
ドレイン領域３２と接続されている。不純物領域３６
は、他のメモリセルのＮ+ 型のソース・ドレイン領域３
７と接続されている。
トランスファゲート電極１ｂの両側に配置されている。
フィールドシールド分離領域ＦＳ１のフィールドシール
ドゲート電極７ｂの両側にＰ+ 型の不純物領域３４およ
び３６が配置されている。不純物領域３４は、ソース・
ドレイン領域３２と接続されている。不純物領域３６
は、他のメモリセルのＮ+ 型のソース・ドレイン領域３
７と接続されている。
【０１９６】フィールドシールドゲート電極７ａおよび
７ｂの延在方向と交差する方向には、素子分離領域４，
４がメモリセルＭＣ１，ＭＣ２およびフィールドシール
ド分離領域ＦＳ１，ＦＳ２のそれぞれを形成する領域を
挟むように配置されている。なお、他のワード線１１ａ
および１１ｂがそれぞれフィールドシールドゲート電極
７ａおよび７ｂの上方を通過するように配置されてい
る。
７ｂの延在方向と交差する方向には、素子分離領域４，
４がメモリセルＭＣ１，ＭＣ２およびフィールドシール
ド分離領域ＦＳ１，ＦＳ２のそれぞれを形成する領域を
挟むように配置されている。なお、他のワード線１１ａ
および１１ｂがそれぞれフィールドシールドゲート電極
７ａおよび７ｂの上方を通過するように配置されてい
る。
【０１９７】次に、図１１のＤＲＡＭの構成を断面図に
基づいて説明する。図１２は、図１１のＣ−Ｃ線に沿う
模式的断面図である。この図１２においては、隣り合う
２つのメモリセルの要部の構成が簡単に示される。この
図１２において図１と共通する部分には同一の参照符号
を付しその説明を適宜省略する。
基づいて説明する。図１２は、図１１のＣ−Ｃ線に沿う
模式的断面図である。この図１２においては、隣り合う
２つのメモリセルの要部の構成が簡単に示される。この
図１２において図１と共通する部分には同一の参照符号
を付しその説明を適宜省略する。
【０１９８】図１２を参照して、ＳＯＩ活性層６３内に
は、ソース・ドレイン領域３７、不純物領域３６，３
５，３４、ソース・ドレイン領域３２、ボディ領域３
３、ソース・ドレイン領域２１、ボディ領域２３、ソー
ス・ドレイン領域２２、不純物領域２４，２５，２６お
よびソース・ドレイン領域２７がこの純に一方向に並ん
で形成されている。
は、ソース・ドレイン領域３７、不純物領域３６，３
５，３４、ソース・ドレイン領域３２、ボディ領域３
３、ソース・ドレイン領域２１、ボディ領域２３、ソー
ス・ドレイン領域２２、不純物領域２４，２５，２６お
よびソース・ドレイン領域２７がこの純に一方向に並ん
で形成されている。
【０１９９】Ｎ型の不純物領域３５は、Ｐ+ 型の不純物
領域３４および３６の間に形成されている。Ｐ型のボデ
ィ領域３３は、Ｎ+ 型のソース・ドレイン領域２１およ
び３２の間に形成されている。Ｐ型のボディ領域２３
は、Ｎ+ 型のソース・ドレイン領域２１および２２の間
に形成されている。Ｎ型の不純物領域２５は、Ｐ+ 型の
不純物領域２４および２６の間に形成されている。
領域３４および３６の間に形成されている。Ｐ型のボデ
ィ領域３３は、Ｎ+ 型のソース・ドレイン領域２１およ
び３２の間に形成されている。Ｐ型のボディ領域２３
は、Ｎ+ 型のソース・ドレイン領域２１および２２の間
に形成されている。Ｎ型の不純物領域２５は、Ｐ+ 型の
不純物領域２４および２６の間に形成されている。
【０２００】ボディ領域２３上には、ゲート絶縁膜１０
を介在してトランスファゲート電極１ａが形成されてい
る。ボディ領域３３上には、ゲート絶縁膜１０を介在し
てトランスファゲート電極１ｂが形成されている。不純
物領域２５上には、ゲート酸化膜７１を介在してフィー
ルドシールドゲート電極７ａが形成されている。不純物
領域３５上には、ゲート酸化膜７１を介在してフィール
ドシールドゲート電極７ｂが形成されている。
を介在してトランスファゲート電極１ａが形成されてい
る。ボディ領域３３上には、ゲート絶縁膜１０を介在し
てトランスファゲート電極１ｂが形成されている。不純
物領域２５上には、ゲート酸化膜７１を介在してフィー
ルドシールドゲート電極７ａが形成されている。不純物
領域３５上には、ゲート酸化膜７１を介在してフィール
ドシールドゲート電極７ｂが形成されている。
【０２０１】フィールドシールドゲート電極７ａの上方
には、層間絶縁層８１ａを介在して他のワード線１１ａ
が形成されている。フィールドシールドゲート電極７ｂ
上には、層間絶縁層８１ｂを介在して他のワード線１１
ｂが形成されている。
には、層間絶縁層８１ａを介在して他のワード線１１ａ
が形成されている。フィールドシールドゲート電極７ｂ
上には、層間絶縁層８１ｂを介在して他のワード線１１
ｂが形成されている。
【０２０２】トランスファゲート電極１ａは、層間絶縁
層８１１ａによって覆われている。トランスファゲート
電極１ｂは、層間絶縁層８１１ｂによって覆われてい
る。
層８１１ａによって覆われている。トランスファゲート
電極１ｂは、層間絶縁層８１１ｂによって覆われてい
る。
【０２０３】ソース・ドレイン領域２２および不純物領
域２４には、ストレージノード５１ａが共通に接続され
ている。このストレージノード５１ａは、トランスファ
ゲート電極１ａ、フィールドシールドゲート電極７ａお
よび他のワード線１１ａのそれぞれの上方を覆うような
態様で形成されている。ストレージノード５１ａ上に
は、誘電体膜５３ａを介在してセルプレート５２ａが形
成されている。
域２４には、ストレージノード５１ａが共通に接続され
ている。このストレージノード５１ａは、トランスファ
ゲート電極１ａ、フィールドシールドゲート電極７ａお
よび他のワード線１１ａのそれぞれの上方を覆うような
態様で形成されている。ストレージノード５１ａ上に
は、誘電体膜５３ａを介在してセルプレート５２ａが形
成されている。
【０２０４】同様に、ソース・ドレイン領域３２および
不純物領域３４上には、ストレージノード５１ｂが共通
に接続されている。ストレージノード５１ｂ上には、誘
電体膜５３ｂを介在してセルプレート５２ｂが形成され
ている。
不純物領域３４上には、ストレージノード５１ｂが共通
に接続されている。ストレージノード５１ｂ上には、誘
電体膜５３ｂを介在してセルプレート５２ｂが形成され
ている。
【０２０５】これらと同様に、ソース・ドレイン領域２
７および不純物領域２６上には、ストレージノード５１
ｃ、誘電体膜５３ｃおよびセルプレート５２ｃが形成さ
れている。また、ソース・ドレイン領域３７および不純
物領域３６上には、ストレージノード５１ｄ、誘電体膜
５３ｄおよびセルプレート５２ｄが形成されている。
７および不純物領域２６上には、ストレージノード５１
ｃ、誘電体膜５３ｃおよびセルプレート５２ｃが形成さ
れている。また、ソース・ドレイン領域３７および不純
物領域３６上には、ストレージノード５１ｄ、誘電体膜
５３ｄおよびセルプレート５２ｄが形成されている。
【０２０６】ストレージノード、誘電体膜およびセルプ
レートによって１つのキャパシタが形成される。したが
って、図１２には、４つのキャパシタが示されている。
ビット線ＢＬは、これらのキャパシタの上方に、層間絶
縁層（図示せず）を介在して形成されている。
レートによって１つのキャパシタが形成される。したが
って、図１２には、４つのキャパシタが示されている。
ビット線ＢＬは、これらのキャパシタの上方に、層間絶
縁層（図示せず）を介在して形成されている。
【０２０７】ソース・ドレイン領域２１上には、上方の
ビット線ＢＬと、ソース・ドレイン２１との間のコンタ
クトをとるためのコンタクト部である中間層８５が形成
されている。ソース・ドレイン領域２１がメモリセルＭ
Ｃ１およびＭＣ２で共有されているため、その中間層８
５もメモリセルＭＣ１およびＭＣ２で共有されている。
ビット線ＢＬと、ソース・ドレイン２１との間のコンタ
クトをとるためのコンタクト部である中間層８５が形成
されている。ソース・ドレイン領域２１がメモリセルＭ
Ｃ１およびＭＣ２で共有されているため、その中間層８
５もメモリセルＭＣ１およびＭＣ２で共有されている。
【０２０８】図１３は、図１１のＤ−Ｄ線に沿う断面図
である。この図１３は、図４の構成とほぼ同様の構成を
有する。図１３に示された構成が図４と異なるのは、フ
ィールドシールドゲート電極７ａ上に層間絶縁層８１ａ
を介在して他のワード線１１ａが形成されている構造が
詳細に示されていることである。
である。この図１３は、図４の構成とほぼ同様の構成を
有する。図１３に示された構成が図４と異なるのは、フ
ィールドシールドゲート電極７ａ上に層間絶縁層８１ａ
を介在して他のワード線１１ａが形成されている構造が
詳細に示されていることである。
【０２０９】このように構成された第２実施例によるＤ
ＲＡＭにおいては、２つのメモリセルＭＣ１およびＭＣ
２で、ソース・ドレイン領域２１と、ビット線のコンタ
クト部である中間層８５とがそれぞれ共有されている。
このため、第２実施例によるＤＲＡＭにおいては、レイ
アウト面積を削減できるという効果が得られる。
ＲＡＭにおいては、２つのメモリセルＭＣ１およびＭＣ
２で、ソース・ドレイン領域２１と、ビット線のコンタ
クト部である中間層８５とがそれぞれ共有されている。
このため、第２実施例によるＤＲＡＭにおいては、レイ
アウト面積を削減できるという効果が得られる。
【０２１０】第３実施例 次に、第３実施例について説明する。この第３実施例で
は、ストレージノードと、ＳＯＩ活性層との間に金属よ
りなるバッファ層が設けられた例について説明する。
は、ストレージノードと、ＳＯＩ活性層との間に金属よ
りなるバッファ層が設けられた例について説明する。
【０２１１】図１４は、第４実施例によるＳＯＩ構造の
ＤＲＡＭのメモリセルの構成を示す断面図である。この
図１４において図１または図１２と共通する部分には同
一の参照符号を付し、その説明を適宜省略する。
ＤＲＡＭのメモリセルの構成を示す断面図である。この
図１４において図１または図１２と共通する部分には同
一の参照符号を付し、その説明を適宜省略する。
【０２１２】図１４を参照して、ＳＯＩ活性層６３内の
構成は、図１２のものと同様である。ビット線ＢＬは、
トランスファゲート電極１ａおよび１ｂをそれぞれ覆う
層間絶縁層８１１ａおよび８１１ｂ上に形成されてい
る。ビット線ＢＬは、層間絶縁層８２１によって覆われ
ている。層間絶縁層８１１ａ，８１１ｂおよび８２１上
には、層間絶縁層８３が形成されている。
構成は、図１２のものと同様である。ビット線ＢＬは、
トランスファゲート電極１ａおよび１ｂをそれぞれ覆う
層間絶縁層８１１ａおよび８１１ｂ上に形成されてい
る。ビット線ＢＬは、層間絶縁層８２１によって覆われ
ている。層間絶縁層８１１ａ，８１１ｂおよび８２１上
には、層間絶縁層８３が形成されている。
【０２１３】フィールドシールドゲート電極７上には、
層間絶縁層８１を介在して２つの他のワード線１１ａお
よび１１ｂが形成されている。他のワード線１１ａおよ
び１１ｂは、層間絶縁層８２によって覆われている。層
間絶縁層８２上には、層間絶縁層８３が形成されてい
る。
層間絶縁層８１を介在して２つの他のワード線１１ａお
よび１１ｂが形成されている。他のワード線１１ａおよ
び１１ｂは、層間絶縁層８２によって覆われている。層
間絶縁層８２上には、層間絶縁層８３が形成されてい
る。
【０２１４】キャパシタＣは、層間絶縁層８３上に形成
されている。このキャパシタＣは、ストレージノード５
１ｅ、誘電体膜５３ｅおよびセルプレート５２ｅを含
む。ストレージノード５１ａは、層間絶縁層８３上に形
成されている。ストレージノード５１ｅ上には、誘電体
膜５３ｅを介在してセルプレート５２ｅが形成されてい
る。
されている。このキャパシタＣは、ストレージノード５
１ｅ、誘電体膜５３ｅおよびセルプレート５２ｅを含
む。ストレージノード５１ａは、層間絶縁層８３上に形
成されている。ストレージノード５１ｅ上には、誘電体
膜５３ｅを介在してセルプレート５２ｅが形成されてい
る。
【０２１５】ソース・ドレイン領域２２および不純物領
域２４と、ストレージノード５１ｅとの間に介在する層
を貫通して、コンタクトホール５４０が形成されてい
る。このコンタクトホール５４０内には、金属よりなる
バッファ層５４が形成されている。
域２４と、ストレージノード５１ｅとの間に介在する層
を貫通して、コンタクトホール５４０が形成されてい
る。このコンタクトホール５４０内には、金属よりなる
バッファ層５４が形成されている。
【０２１６】このバッファ層５４は、下端部がストレー
ジノード２２および不純物領域２４に接しており、上端
部がストレージノード５１ｅに接している。バッファ層
５４は、たとえば、タングステンまたはチタン等の金属
によって構成される。
ジノード２２および不純物領域２４に接しており、上端
部がストレージノード５１ｅに接している。バッファ層
５４は、たとえば、タングステンまたはチタン等の金属
によって構成される。
【０２１７】このように、金属よりなるバッファ層５４
がストレージノード５１ｅと、ソース・ドレイン領域２
２および不純物領域２４との間に設けられている。この
ため、このＤＲＡＭにおいては、ストレージノード５１
ｅと、ソース・ドレイン領域２２および不純物領域２４
との間のオーミックコンタクトを容易にとることができ
る。
がストレージノード５１ｅと、ソース・ドレイン領域２
２および不純物領域２４との間に設けられている。この
ため、このＤＲＡＭにおいては、ストレージノード５１
ｅと、ソース・ドレイン領域２２および不純物領域２４
との間のオーミックコンタクトを容易にとることができ
る。
【０２１８】第４実施例 次に、第４実施例について説明する。この第４実施例に
おいては、第３実施例で示した構造の変形例について説
明する。
おいては、第３実施例で示した構造の変形例について説
明する。
【０２１９】図１５は、第４実施例によるＳＯＩ構造の
ＤＲＡＭのメモリセルの構成を示す断面図である。この
図１５において図１４と共通する部分には同一の参照符
号を付し、その説明を適宜省略する。
ＤＲＡＭのメモリセルの構成を示す断面図である。この
図１５において図１４と共通する部分には同一の参照符
号を付し、その説明を適宜省略する。
【０２２０】図１５のＤＲＡＭが図１４のものと異なる
のは、バッファ層５４Ａの構造である。このバッファ層
５４Ａは、図１４のバッファ層５４に相当するものであ
る。バッファ層５４Ａは、ポリシリコン体５４１および
金属体５４２を含む。金属体５４２は、タングステンま
たはチタン等の金属よりなり、一方端に開口部を有し、
他方端が閉塞された形状の筒体をなす。その金属体５４
２は、閉塞端部がソース・ドレイン領域２２および不純
物領域２４に接しており、開口端部がストレージノード
５１ｅに接する態様で形成される。ポリシリコン体５４
１は、ポリシリコンよりなり、金属体５４２の内部空間
を満たすように形成される。
のは、バッファ層５４Ａの構造である。このバッファ層
５４Ａは、図１４のバッファ層５４に相当するものであ
る。バッファ層５４Ａは、ポリシリコン体５４１および
金属体５４２を含む。金属体５４２は、タングステンま
たはチタン等の金属よりなり、一方端に開口部を有し、
他方端が閉塞された形状の筒体をなす。その金属体５４
２は、閉塞端部がソース・ドレイン領域２２および不純
物領域２４に接しており、開口端部がストレージノード
５１ｅに接する態様で形成される。ポリシリコン体５４
１は、ポリシリコンよりなり、金属体５４２の内部空間
を満たすように形成される。
【０２２１】このような構成のバッファ層５４Ａにおい
ても、第３実施例で示したバッファ層５４と同様に、ス
トレージノード５１ｅと、ソース・ドレイン領域２２お
よび不純物領域２４との間のオーミックコンタクトを容
易にとることができる。それは、バッファ層５４Ａが、
ストレージノード５１ｅと、ソース・ドレイン領域２２
および不純物領域２４との間に介在された金属体５４２
を含むからである。
ても、第３実施例で示したバッファ層５４と同様に、ス
トレージノード５１ｅと、ソース・ドレイン領域２２お
よび不純物領域２４との間のオーミックコンタクトを容
易にとることができる。それは、バッファ層５４Ａが、
ストレージノード５１ｅと、ソース・ドレイン領域２２
および不純物領域２４との間に介在された金属体５４２
を含むからである。
【０２２２】また、以上の実施例において、ポリシリコ
ン体５４１および金属体５４２からなる２重バッファ層
が、チタンおよびタングステン等の異種金属で構成され
ていてもよい。
ン体５４１および金属体５４２からなる２重バッファ層
が、チタンおよびタングステン等の異種金属で構成され
ていてもよい。
【０２２３】第５実施例 次に、第５実施例について説明する。この第５実施例に
おいては、第２実施例で示した各フィールドシールド領
域のフィールドシールドゲート電極下の不純物領域に所
定の電位を印加することが可能な具体的構成について説
明する。
おいては、第２実施例で示した各フィールドシールド領
域のフィールドシールドゲート電極下の不純物領域に所
定の電位を印加することが可能な具体的構成について説
明する。
【０２２４】図１６は、第５実施例によるＳＯＩ構造の
ＤＲＡＭのメモリセルの構成を示す平面図である。この
図１６において図１１と共通する部分には同一の参照符
号を付し、その説明を適宜省略する。
ＤＲＡＭのメモリセルの構成を示す平面図である。この
図１６において図１１と共通する部分には同一の参照符
号を付し、その説明を適宜省略する。
【０２２５】図１６のＤＲＡＭが図１１のものと異なる
のは、フィールドシールドゲート電極７ａおよび７ｂの
各々の下の部分の構造である。すなわち、フィールドシ
ールドゲート電極７ａおよび７ｂの各々の下の部分にお
いては、素子分離領域４，４が形成されていない。図１
６のＤＲＡＭにおいて、その他の部分は図１１のものと
同じである。したがって、図１６のＥ−Ｅ線に沿う断面
の構造は、図１２に示された構造と同様である。
のは、フィールドシールドゲート電極７ａおよび７ｂの
各々の下の部分の構造である。すなわち、フィールドシ
ールドゲート電極７ａおよび７ｂの各々の下の部分にお
いては、素子分離領域４，４が形成されていない。図１
６のＤＲＡＭにおいて、その他の部分は図１１のものと
同じである。したがって、図１６のＥ−Ｅ線に沿う断面
の構造は、図１２に示された構造と同様である。
【０２２６】次に、フィールドシールドゲート電極７ａ
および７ｂの各々の下の部分の構造について説明する。
図１７は、図１６のＦ−Ｆ線に沿う断面図である。この
図１７において図１３と共通する部分には同一の参照符
号を付し、その説明を適宜省略する。
および７ｂの各々の下の部分の構造について説明する。
図１７は、図１６のＦ−Ｆ線に沿う断面図である。この
図１７において図１３と共通する部分には同一の参照符
号を付し、その説明を適宜省略する。
【０２２７】図１７の断面構造が図１３のものと異なる
のは、フィールド酸化膜が形成されていない点である。
すなわち、図１７を参照して、絶縁層６２上に、ＳＯＩ
活性層６３、ゲート絶縁膜７１、フィールドシールドゲ
ート電極７ａ、層間絶縁層８１および他のワード線１１
ａが順次形成されている。フィールドシールドゲート電
極７ｂの下の部分の構造も図１７と同様の構造である。
のは、フィールド酸化膜が形成されていない点である。
すなわち、図１７を参照して、絶縁層６２上に、ＳＯＩ
活性層６３、ゲート絶縁膜７１、フィールドシールドゲ
ート電極７ａ、層間絶縁層８１および他のワード線１１
ａが順次形成されている。フィールドシールドゲート電
極７ｂの下の部分の構造も図１７と同様の構造である。
【０２２８】次に、フィールドシールドゲート電極７ａ
および７ｂの各々の下の部分の近傍における、素子分離
領域４，４が形成された部分の構造について説明する。
図１８は、図１６のＧ−Ｇ線に沿う断面図である。この
図１８において図１３と共通する部分には同一の参照符
号を付し、その説明を適宜省略する。
および７ｂの各々の下の部分の近傍における、素子分離
領域４，４が形成された部分の構造について説明する。
図１８は、図１６のＧ−Ｇ線に沿う断面図である。この
図１８において図１３と共通する部分には同一の参照符
号を付し、その説明を適宜省略する。
【０２２９】図１８の断面構造が図１３のものと異なる
のは、ゲート酸化膜７１、フィールドシールドゲート電
極７ａ、層間絶縁層８１ａおよび他のワード線１１ａが
設けられていないことと、フィールド酸化膜９，９に挟
まれたＳＯＩ活性層６３内の領域が、不純物領域２４で
あることである。また、フィールドシールドゲート電極
７ｂの下の部分の近傍における、素子分離領域４，４が
形成された部分の構造も図１８と同様の構造である。
のは、ゲート酸化膜７１、フィールドシールドゲート電
極７ａ、層間絶縁層８１ａおよび他のワード線１１ａが
設けられていないことと、フィールド酸化膜９，９に挟
まれたＳＯＩ活性層６３内の領域が、不純物領域２４で
あることである。また、フィールドシールドゲート電極
７ｂの下の部分の近傍における、素子分離領域４，４が
形成された部分の構造も図１８と同様の構造である。
【０２３０】以上に説明したように、フィールドシール
ドゲート電極７ａおよび７ｂの各々の下の部分におい
て、素子分離領域４，４が形成されていないため、フィ
ールドシールドゲート電極７ａ下の不純物領域２５およ
びフィールドシールドゲート電極７ｂ下の不純物領域３
５の各々は、対応するフィールドシールドゲート電極の
延在方向に沿って延在される。
ドゲート電極７ａおよび７ｂの各々の下の部分におい
て、素子分離領域４，４が形成されていないため、フィ
ールドシールドゲート電極７ａ下の不純物領域２５およ
びフィールドシールドゲート電極７ｂ下の不純物領域３
５の各々は、対応するフィールドシールドゲート電極の
延在方向に沿って延在される。
【０２３１】したがって、不純物領域２５および３５の
延在方向の端部において電位を印加すれば、それらの不
純物領域２５および３５の電位を所定の電位に固定する
ことができる。このため、各メモリセルにおいて、リー
ク電流による蓄積電荷の消滅を抑制するために、適正な
レベルの電位を不純物領域２５および３５にそれぞれ印
加することができる。
延在方向の端部において電位を印加すれば、それらの不
純物領域２５および３５の電位を所定の電位に固定する
ことができる。このため、各メモリセルにおいて、リー
ク電流による蓄積電荷の消滅を抑制するために、適正な
レベルの電位を不純物領域２５および３５にそれぞれ印
加することができる。
【０２３２】次に、素子分離領域４，４のその他の実施
例について説明する。図１６に示される素子分離領域
４，４は、図１８に示されるようなフィールド酸化膜
９，９による分離方式を用いたが、その分離方式は、以
下に示すような方式であってもよい。以下に、素子分離
領域４，４のその他の分離方式について説明する。
例について説明する。図１６に示される素子分離領域
４，４は、図１８に示されるようなフィールド酸化膜
９，９による分離方式を用いたが、その分離方式は、以
下に示すような方式であってもよい。以下に、素子分離
領域４，４のその他の分離方式について説明する。
【０２３３】図１９は、ｍｅｓａ分離方式と呼ばれるそ
の他の素子分離方式を用いた場合の図１６のＧ−Ｇに沿
う断面図である。
の他の素子分離方式を用いた場合の図１６のＧ−Ｇに沿
う断面図である。
【０２３４】図１９を参照して、この場合の素子分離領
域４，４は、ＳＯＩ活性層６３の一部をパターニングし
た構成を有する。この場合の素子分離領域４，４は、Ｓ
ＯＩ活性層６３の部分的なエッチング工程により形成さ
れる。
域４，４は、ＳＯＩ活性層６３の一部をパターニングし
た構成を有する。この場合の素子分離領域４，４は、Ｓ
ＯＩ活性層６３の部分的なエッチング工程により形成さ
れる。
【０２３５】図２０は、ｔｒｅｎｃｈ分離方式と呼ばれ
るその他の素子分離方式を用いた場合の図１６のＧ−Ｇ
線に沿う断面図である。
るその他の素子分離方式を用いた場合の図１６のＧ−Ｇ
線に沿う断面図である。
【０２３６】図２０を参照して、この場合の素子分離領
域４，４においては、ＳＯＩ活性層６３を貫通して絶縁
層６２内に達する溝（穴）の中に埋め込み酸化膜９１，
９１が形成される。この素子分離領域４，４は、ＳＯＩ
活性層６３を貫通して絶縁層６２に達する穴を形成する
部分的なエッチング工程と、その穴を埋込み酸化膜９
１，９１により埋める穴埋め工程によって形成される。
域４，４においては、ＳＯＩ活性層６３を貫通して絶縁
層６２内に達する溝（穴）の中に埋め込み酸化膜９１，
９１が形成される。この素子分離領域４，４は、ＳＯＩ
活性層６３を貫通して絶縁層６２に達する穴を形成する
部分的なエッチング工程と、その穴を埋込み酸化膜９
１，９１により埋める穴埋め工程によって形成される。
【０２３７】このように、素子分離領域４，４は、フィ
ールド酸化膜９，９を用いた分離方式に限定されるもの
ではない。
ールド酸化膜９，９を用いた分離方式に限定されるもの
ではない。
【０２３８】第６実施例 次に、第６実施例について説明する。この第６実施例に
おいては、第５実施例で示した各フィールドシールド分
離領域のフィールドシールドゲート電極下の不純物領域
へ電位を印加するための具体的な構成について説明す
る。
おいては、第５実施例で示した各フィールドシールド分
離領域のフィールドシールドゲート電極下の不純物領域
へ電位を印加するための具体的な構成について説明す
る。
【０２３９】図２１は、第６実施例によるＳＯＩ構造の
ＤＲＡＭのメモリセルの構成を示す平面図である。この
図２１において、図１６と共通する部分には同一の参照
符号を付し、その説明を適宜省略する。
ＤＲＡＭのメモリセルの構成を示す平面図である。この
図２１において、図１６と共通する部分には同一の参照
符号を付し、その説明を適宜省略する。
【０２４０】図２１のＤＲＡＭが図１６のものと異なる
のは、次の点である。メモリセルが複数行および複数列
に配置されており、その一部としての２行分のメモリセ
ルが図示されている。その２行とは、平面視した場合
に、不純物領域３７Ａ，３６Ａ，３７Ａ、ソース・ドレ
イン領域３２Ａ，２１Ａ，２２Ａおよび不純物領域２４
Ａ，２６Ａ，２７Ａの順に領域が並ぶ行と、不純物領域
３７Ｂ，３６Ｂ，３４Ｂ、ソース・ドレイン領域３２
Ｂ，２１Ｂ，２２Ｂおよび不純物領域２４Ｂ，２６Ｂ，
２７Ｂの順に領域が並ぶ行とである。
のは、次の点である。メモリセルが複数行および複数列
に配置されており、その一部としての２行分のメモリセ
ルが図示されている。その２行とは、平面視した場合
に、不純物領域３７Ａ，３６Ａ，３７Ａ、ソース・ドレ
イン領域３２Ａ，２１Ａ，２２Ａおよび不純物領域２４
Ａ，２６Ａ，２７Ａの順に領域が並ぶ行と、不純物領域
３７Ｂ，３６Ｂ，３４Ｂ、ソース・ドレイン領域３２
Ｂ，２１Ｂ，２２Ｂおよび不純物領域２４Ｂ，２６Ｂ，
２７Ｂの順に領域が並ぶ行とである。
【０２４１】そして、各行は、素子分離領域４，４によ
って電気的に分離される。しかし、各行のフィールドシ
ールドゲート電極の下の部分においては、素子分離領域
４，４が形成されていない。たとえば、フィールドシー
ルドゲート電極７ａおよび７ｂの各々の下の部分におい
ては、素子分離領域４，４が形成されていない。
って電気的に分離される。しかし、各行のフィールドシ
ールドゲート電極の下の部分においては、素子分離領域
４，４が形成されていない。たとえば、フィールドシー
ルドゲート電極７ａおよび７ｂの各々の下の部分におい
ては、素子分離領域４，４が形成されていない。
【０２４２】このため、フィールドシールドゲート電極
７ａおよび７ｂの各々の下の部分であるＮ型の不純物領
域は、対応するフィールドシールドゲート電極の延在方
向に沿って、複数行にわたって連なっている。
７ａおよび７ｂの各々の下の部分であるＮ型の不純物領
域は、対応するフィールドシールドゲート電極の延在方
向に沿って、複数行にわたって連なっている。
【０２４３】フィールドシールドゲート電極７ａおよび
７ｂの各々の延在方向の一端部側に電位印加回路１０１
が設けられる。この電位印加回路１０１は、印加する電
位のレベルの設定を調節することが可能な回路であり、
正極性の電位を供給する。
７ｂの各々の延在方向の一端部側に電位印加回路１０１
が設けられる。この電位印加回路１０１は、印加する電
位のレベルの設定を調節することが可能な回路であり、
正極性の電位を供給する。
【０２４４】延在されたフィールドシールドゲート電極
７ａおよび７ｂのそれぞれの下の不純物領域の一端部の
領域２５１および３５１は、Ｎ+ 型である。これらの領
域２５１および３５１のそれぞれが、電位印加回路１０
１から印加される電位を受ける。
７ａおよび７ｂのそれぞれの下の不純物領域の一端部の
領域２５１および３５１は、Ｎ+ 型である。これらの領
域２５１および３５１のそれぞれが、電位印加回路１０
１から印加される電位を受ける。
【０２４５】次に、延在されたフィールドシールドゲー
ト電極７ａおよび７ｂのそれぞれの下の不純物領域の一
端側の構造について説明する。代表例として、フィール
ドシールドゲート電極７ａの側の構造を以下に説明す
る。
ト電極７ａおよび７ｂのそれぞれの下の不純物領域の一
端側の構造について説明する。代表例として、フィール
ドシールドゲート電極７ａの側の構造を以下に説明す
る。
【０２４６】図２２は、図２１におけるフィールドシー
ルドゲート電極７ａの延在方向の一端部の断面図であ
る。この図２２において、図１７と共通する部分には同
一の参照符号を付し、その説明を適宜省略する。
ルドゲート電極７ａの延在方向の一端部の断面図であ
る。この図２２において、図１７と共通する部分には同
一の参照符号を付し、その説明を適宜省略する。
【０２４７】図２２の断面構造が図１７のものと異なる
のは次の点である。すなわち、ＳＯＩ活性層６３の端部
の領域２５１の導電型がＮ+ 型である。この領域２５１
上には、ゲート絶縁膜７１、フィールドシールドゲート
電極７ａ、層間絶縁層８１ａおよび他のワード線１１ａ
が形成されていない。フィールドシールドゲート電極７
ｂの側の構造も図２２と同様の構造である。
のは次の点である。すなわち、ＳＯＩ活性層６３の端部
の領域２５１の導電型がＮ+ 型である。この領域２５１
上には、ゲート絶縁膜７１、フィールドシールドゲート
電極７ａ、層間絶縁層８１ａおよび他のワード線１１ａ
が形成されていない。フィールドシールドゲート電極７
ｂの側の構造も図２２と同様の構造である。
【０２４８】このような構造を採用することにより、第
６実施例のＤＲＡＭにおいては、各行のフィールドシー
ルドゲート電極７ａおよび７ｂ下の不純物領域２５およ
び３５の電位を所定の電位に固定することができる。
６実施例のＤＲＡＭにおいては、各行のフィールドシー
ルドゲート電極７ａおよび７ｂ下の不純物領域２５およ
び３５の電位を所定の電位に固定することができる。
【０２４９】このため、各メモリセルにおいて、リーク
電流による蓄積電荷の消滅を抑制するために、適正なレ
ベルの電位を、具体的な手段としての電位印加回路１０
１から領域２５１および３５１を介して不純物領域２５
および３５にそれぞれ印加することができる。
電流による蓄積電荷の消滅を抑制するために、適正なレ
ベルの電位を、具体的な手段としての電位印加回路１０
１から領域２５１および３５１を介して不純物領域２５
および３５にそれぞれ印加することができる。
【０２５０】第７実施例 次に第７実施例について説明する。この第７実施例にお
いては、第６実施例で示した各行のフィールドシールド
分離領域のフィールドシールドゲート電極下の不純物領
域へ電位を印加する具体的な構成に加えて、各行のトラ
ンスファゲート電極下のボディ領域へ電位を印加する具
体的な構成について説明する。
いては、第６実施例で示した各行のフィールドシールド
分離領域のフィールドシールドゲート電極下の不純物領
域へ電位を印加する具体的な構成に加えて、各行のトラ
ンスファゲート電極下のボディ領域へ電位を印加する具
体的な構成について説明する。
【０２５１】図２３は、第７実施例によるＳＯＩ構造の
ＤＲＡＭのメモリセルの構成を示す平面図である。この
図２３において図２２と共通する部分には同一の参照符
号を付し、その説明を適宜省略する。
ＤＲＡＭのメモリセルの構成を示す平面図である。この
図２３において図２２と共通する部分には同一の参照符
号を付し、その説明を適宜省略する。
【０２５２】図２３のＤＲＡＭが図２２のものと異なる
のは次の点である。各行のトランスファゲート電極下の
部分においては、素子分離領域４，４が形成されていな
い。たとえば、トランスファゲート１ａおよび１ｂの各
々の下の部分においては、素子分離領域４，４が形成さ
れていない。
のは次の点である。各行のトランスファゲート電極下の
部分においては、素子分離領域４，４が形成されていな
い。たとえば、トランスファゲート１ａおよび１ｂの各
々の下の部分においては、素子分離領域４，４が形成さ
れていない。
【０２５３】このため、トランスファゲート電極１ａお
よび１ｂの各々の下の部分であるＰ型のボディ領域は、
対応するトランスファゲート電極の延在方向に沿って、
複数行にわたって連なっている。
よび１ｂの各々の下の部分であるＰ型のボディ領域は、
対応するトランスファゲート電極の延在方向に沿って、
複数行にわたって連なっている。
【０２５４】トランスファゲート電極１ａおよび１ｂの
各々の延在方向の一端部側に、電位印加回路１０２が設
けられる。この電位印加回路１０２は、印加する電位の
レベルの設定を調節することが可能な回路であり、負極
性の電位を供給する。延在されたトランスファゲート電
極１ａおよび１ｂのそれぞれの下のボディ領域の一端部
の領域２３１および３３１は、Ｐ+ 型である。これらの
領域２３１および３３１のそれぞれが、電位印加回路１
０２から印加される電位を受ける。
各々の延在方向の一端部側に、電位印加回路１０２が設
けられる。この電位印加回路１０２は、印加する電位の
レベルの設定を調節することが可能な回路であり、負極
性の電位を供給する。延在されたトランスファゲート電
極１ａおよび１ｂのそれぞれの下のボディ領域の一端部
の領域２３１および３３１は、Ｐ+ 型である。これらの
領域２３１および３３１のそれぞれが、電位印加回路１
０２から印加される電位を受ける。
【０２５５】次に、延在されたトランスファゲート電極
１ａおよび１ｂのそれぞれの下のボディ領域の一端側の
構造について説明する。代表例として、トランスファゲ
ート電極１ａの側の構造を以下に説明する。
１ａおよび１ｂのそれぞれの下のボディ領域の一端側の
構造について説明する。代表例として、トランスファゲ
ート電極１ａの側の構造を以下に説明する。
【０２５６】図２４は、図２３におけるトランスファゲ
ート電極１ａの延在方向の一端部の断面図である。この
図２４において、図２３と共通する部分には同一の参照
符号を付し、その説明を適宜省略する。
ート電極１ａの延在方向の一端部の断面図である。この
図２４において、図２３と共通する部分には同一の参照
符号を付し、その説明を適宜省略する。
【０２５７】図２４を参照して、ＳＯＩ活性層６３にお
けるＰ型のボディ領域２３の上には、ゲート絶縁膜１０
およびトランスファゲート電極１ａが形成されている。
そして、ＳＯＩ活性層６３の端部において、ボディ領域
２３に続く領域２３１の導電型がＰ+ 型である。この領
域２３１上には、ゲート絶縁膜１０およびトランスファ
ゲート電極１ａが形成されていない。トランスファゲー
ト電極１ｂ型の側の構造も図２４と同様の構造である。
けるＰ型のボディ領域２３の上には、ゲート絶縁膜１０
およびトランスファゲート電極１ａが形成されている。
そして、ＳＯＩ活性層６３の端部において、ボディ領域
２３に続く領域２３１の導電型がＰ+ 型である。この領
域２３１上には、ゲート絶縁膜１０およびトランスファ
ゲート電極１ａが形成されていない。トランスファゲー
ト電極１ｂ型の側の構造も図２４と同様の構造である。
【０２５８】このような構造を採用することにより、第
７実施例のＤＲＡＭにおいては、各行のフィールドシー
ルドゲート電極７ａおよび７ｂ下の不純物領域２５およ
び３５の電位を所定の電位に固定することができること
に加えて、各行のトランスファゲート電極１ａおよび１
ｂ下のボディ領域２３および３３の電位をそれぞれ所定
の電位に固定することができる。
７実施例のＤＲＡＭにおいては、各行のフィールドシー
ルドゲート電極７ａおよび７ｂ下の不純物領域２５およ
び３５の電位を所定の電位に固定することができること
に加えて、各行のトランスファゲート電極１ａおよび１
ｂ下のボディ領域２３および３３の電位をそれぞれ所定
の電位に固定することができる。
【０２５９】このため、各メモリセルにおいて、リーク
電流による蓄積電荷の消滅を抑制するために、適正なレ
ベルの電位を、具体的な手段としての電位印加回路１０
１から不純物領域２５１および３５１を介して不純物領
域２５および３５にそれぞれ印加することができる。
電流による蓄積電荷の消滅を抑制するために、適正なレ
ベルの電位を、具体的な手段としての電位印加回路１０
１から不純物領域２５１および３５１を介して不純物領
域２５および３５にそれぞれ印加することができる。
【０２６０】さらに、それに加えて、各メモリセルにお
いて、リーク電流による蓄積電荷の消滅を抑制するため
に、適正なレベルの電位を、具体的な手段として、電位
印加回路１０２から領域２３１および３３１を介してボ
ディ領域２３および３３にそれぞれ印加することができ
る。
いて、リーク電流による蓄積電荷の消滅を抑制するため
に、適正なレベルの電位を、具体的な手段として、電位
印加回路１０２から領域２３１および３３１を介してボ
ディ領域２３および３３にそれぞれ印加することができ
る。
【０２６１】次に、第１〜第７の実施例で示したＤＲＡ
Ｍにおいて、リーク電流によるメモリセルの蓄積電荷の
消滅を抑制するために、ＳＯＩ活性層内の領域における
バイアス電圧の調節方法および不純物濃度の調節方法に
ついて説明する。
Ｍにおいて、リーク電流によるメモリセルの蓄積電荷の
消滅を抑制するために、ＳＯＩ活性層内の領域における
バイアス電圧の調節方法および不純物濃度の調節方法に
ついて説明する。
【０２６２】リーク電流によるメモリセルの蓄積電荷の
消滅を防ぐためには、メモリセルのストレージノード下
に接続された領域から流出す電流と、その領域に流込む
電流とをつり合せればよい。
消滅を防ぐためには、メモリセルのストレージノード下
に接続された領域から流出す電流と、その領域に流込む
電流とをつり合せればよい。
【０２６３】具体的には、図１２のＤＲＡＭを例にとっ
た場合、たとえば、ストレージノード５１ａ下に接続さ
れたＮ+ 型のソース・ドレイン領域２２およびＰ+ 型の
不純物領域２４が設けられた領域において、流出す電流
Ｉ１と、流込む電流Ｉ２（図１２参照）とをつり合せれ
ばよい。
た場合、たとえば、ストレージノード５１ａ下に接続さ
れたＮ+ 型のソース・ドレイン領域２２およびＰ+ 型の
不純物領域２４が設けられた領域において、流出す電流
Ｉ１と、流込む電流Ｉ２（図１２参照）とをつり合せれ
ばよい。
【０２６４】その電流Ｉ１は、下記（１）式で示され、
その電流Ｉ２は、下記（２）式で示される。
その電流Ｉ２は、下記（２）式で示される。
【０２６５】 Ｉ１＝ｆ１（Ｐ，Ｎ+ ）・（ｅY1V1-1）…（１） Ｉ２＝ｆ２（Ｐ+ ，Ｎ）・（ｅY2V2-1）…（２） ここで、（１）式において、ｆ１（Ｐ，Ｎ+ ）は、ボデ
ィ領域２３およびソース・ドレイン領域２２のそれぞれ
の不純物濃度をパラメータとして電流成分が定まる関数
である。Ｙ１は、ボディ領域２３およびソース・ドレイ
ン領域２２のそれぞれの不純物濃度によって決まる係数
である。Ｖ１は、Ｐ型のボディ領域２３およびＮ+ 型の
ソース・ドレイン領域２２の間の逆バイアス電圧値であ
る。
ィ領域２３およびソース・ドレイン領域２２のそれぞれ
の不純物濃度をパラメータとして電流成分が定まる関数
である。Ｙ１は、ボディ領域２３およびソース・ドレイ
ン領域２２のそれぞれの不純物濃度によって決まる係数
である。Ｖ１は、Ｐ型のボディ領域２３およびＮ+ 型の
ソース・ドレイン領域２２の間の逆バイアス電圧値であ
る。
【０２６６】また、（２）式において、ｆ２（Ｐ+ ，
Ｎ）は、不純物領域２４および不純物領域２５のそれぞ
れの不純物濃度をパラメータとして電流成分が定まる関
数である。Ｙ２は、不純物領域２４および２５のそれぞ
れの不純物濃度によって決まる係数である。Ｖ２は、不
純物領域２４および２５の間の逆バイアス電圧値であ
る。
Ｎ）は、不純物領域２４および不純物領域２５のそれぞ
れの不純物濃度をパラメータとして電流成分が定まる関
数である。Ｙ２は、不純物領域２４および２５のそれぞ
れの不純物濃度によって決まる係数である。Ｖ２は、不
純物領域２４および２５の間の逆バイアス電圧値であ
る。
【０２６７】さらに、（１），（２）式において共通し
た電流成分である（ｅYV-1）は、図２５に示されるよう
な特性を有する。図２５においては、縦軸にＰＮ接合の
ダイオードに流れる電流値Ｉ（＋側が順方向電流，−側
が逆方向電流）、横軸にＰＮ接合に印加されるバイアス
電圧値Ｖ（＋側が順方向バイアス電圧，−側が逆方向バ
イアス電圧）をとり、これらの関係を示す。
た電流成分である（ｅYV-1）は、図２５に示されるよう
な特性を有する。図２５においては、縦軸にＰＮ接合の
ダイオードに流れる電流値Ｉ（＋側が順方向電流，−側
が逆方向電流）、横軸にＰＮ接合に印加されるバイアス
電圧値Ｖ（＋側が順方向バイアス電圧，−側が逆方向バ
イアス電圧）をとり、これらの関係を示す。
【０２６８】このような電流成分（ｅYV-1）は、Ｙが不
純物領域の濃度によって変わるため、図２５の特性も、
係数Ｙによって変わり得る。メモリセルにおけるリーク
電流は、図２５における逆方向電流である。
純物領域の濃度によって変わるため、図２５の特性も、
係数Ｙによって変わり得る。メモリセルにおけるリーク
電流は、図２５における逆方向電流である。
【０２６９】このように、（１），（２）式の各々は、
キャパシタの下部電極下の領域から流出す電流Ｉ１およ
びその領域に流込む電流Ｉ２の各々が、ＰＮ接合された
領域（電流経路）の不純物濃度およびバイアス電圧によ
って決まることを示している。
キャパシタの下部電極下の領域から流出す電流Ｉ１およ
びその領域に流込む電流Ｉ２の各々が、ＰＮ接合された
領域（電流経路）の不純物濃度およびバイアス電圧によ
って決まることを示している。
【０２７０】したがって、電流Ｉ１と、電流Ｉ２とがつ
り合うように、前述した不純物濃度およびバイアス電圧
を規定して調整すれば、メモリセルの蓄積電荷の消滅を
抑制することができる。好ましくは、電流Ｉ１と電流Ｉ
２との値が等しくなるようにする。
り合うように、前述した不純物濃度およびバイアス電圧
を規定して調整すれば、メモリセルの蓄積電荷の消滅を
抑制することができる。好ましくは、電流Ｉ１と電流Ｉ
２との値が等しくなるようにする。
【０２７１】以下に、具体的なバイアス電圧の調整方法
および不純物濃度の調整方法を示す。まず、バイアス電
圧の調整方法について説明する。
および不純物濃度の調整方法を示す。まず、バイアス電
圧の調整方法について説明する。
【０２７２】リーク電流によるメモリセルの蓄積電荷の
消滅を防ぐためには、少なくとも、ストレージノード下
に接続された領域から流出す電流とその領域に流込む電
流とを発生させる必要がある。したがって、たとえば、
図１２のＤＲＡＭのソース・ドレイン領域２２および不
純物領域２４が形成された領域を代表例として挙げた場
合、ソース・ドレイン領域２２とボディ領域２３との間
の電圧を逆バイアス電圧とし、かつ、不純物領域２４
と、不純物領域２５との間の電圧も逆バイアスにする必
要がある。
消滅を防ぐためには、少なくとも、ストレージノード下
に接続された領域から流出す電流とその領域に流込む電
流とを発生させる必要がある。したがって、たとえば、
図１２のＤＲＡＭのソース・ドレイン領域２２および不
純物領域２４が形成された領域を代表例として挙げた場
合、ソース・ドレイン領域２２とボディ領域２３との間
の電圧を逆バイアス電圧とし、かつ、不純物領域２４
と、不純物領域２５との間の電圧も逆バイアスにする必
要がある。
【０２７３】そのような逆バイアス電圧の具体例とし
て、各領域の電圧をたとえば次のようにすればよい。メ
モリキャパシタにＶｃｃのレベルが書込まれた場合、各
領域の電圧が次のようになるようにする。すなわち、ボ
ディ領域２３を０Ｖとし、かつ不純物領域２５を２・Ｖ
ｃｃとする。
て、各領域の電圧をたとえば次のようにすればよい。メ
モリキャパシタにＶｃｃのレベルが書込まれた場合、各
領域の電圧が次のようになるようにする。すなわち、ボ
ディ領域２３を０Ｖとし、かつ不純物領域２５を２・Ｖ
ｃｃとする。
【０２７４】この場合は、ソース・ドレイン領域２２お
よび不純物領域２４がともにＶｃｃのレベルであるた
め、前述したような逆バイアス電圧の条件が成立する。
このような場合の現実的な電圧値として、ボディ領域２
３は、０Ｖまたは−１Ｖであり、不純物領域２５は、２
・Ｖｃｃまたは２・Ｖｃｃ以上である。
よび不純物領域２４がともにＶｃｃのレベルであるた
め、前述したような逆バイアス電圧の条件が成立する。
このような場合の現実的な電圧値として、ボディ領域２
３は、０Ｖまたは−１Ｖであり、不純物領域２５は、２
・Ｖｃｃまたは２・Ｖｃｃ以上である。
【０２７５】また、具体的なバイアス電圧の調整例とし
ては、次のような例もある。（１），（２）式におい
て、ｆ１（Ｐ，Ｎ+ ）＝ｆ２（Ｐ+ ，Ｎ）、かつ、Ｙ１
＝Ｙ２の場合に、Ｖ１＝Ｖ２とする。このようにすると
理論的には、電流値Ｉ１＝Ｉ２となり、メモリセルの蓄
積電荷の消滅が防がれる。
ては、次のような例もある。（１），（２）式におい
て、ｆ１（Ｐ，Ｎ+ ）＝ｆ２（Ｐ+ ，Ｎ）、かつ、Ｙ１
＝Ｙ２の場合に、Ｖ１＝Ｖ２とする。このようにすると
理論的には、電流値Ｉ１＝Ｉ２となり、メモリセルの蓄
積電荷の消滅が防がれる。
【０２７６】以上に示したバイアス電圧の調整方法は、
最適な例を示したものであり、必ずしもこのような調整
方法に限定されるものではない。すなわち、以上に例示
した条件とほぼ等しいような条件にすれば、リーク電流
による蓄積電荷の消滅を抑制することが可能である。
最適な例を示したものであり、必ずしもこのような調整
方法に限定されるものではない。すなわち、以上に例示
した条件とほぼ等しいような条件にすれば、リーク電流
による蓄積電荷の消滅を抑制することが可能である。
【０２７７】次に、不純物濃度の調整方法について説明
する。不純物濃度の最適な調整方法としては、以下に示
す（ａ）〜（ｃ）の条件を満たすようにすることが考え
られる。ただし、以下の（ａ）〜（ｃ）のそれぞれにお
いて、Ｃ２３、Ｃ２４およびＣ２５は、それぞれボディ
領域２３の不純物濃度、ソース・ドレイン領域２２の不
純物濃度、不純物領域２４の不純物濃度および不純物領
域２５の不純物濃度を示す。
する。不純物濃度の最適な調整方法としては、以下に示
す（ａ）〜（ｃ）の条件を満たすようにすることが考え
られる。ただし、以下の（ａ）〜（ｃ）のそれぞれにお
いて、Ｃ２３、Ｃ２４およびＣ２５は、それぞれボディ
領域２３の不純物濃度、ソース・ドレイン領域２２の不
純物濃度、不純物領域２４の不純物濃度および不純物領
域２５の不純物濃度を示す。
【０２７８】 （ａ） Ｃ２３＝Ｃ２５，かつ，Ｃ２２＝Ｃ２４ （ｂ） ｜Ｃ２３｜×｜Ｃ２２｜＝｜Ｃ２４｜×｜Ｃ２
５｜ （ｃ） Ｃ２２＝Ｃ２４ （ただし、Ｃ２３＜Ｃ２２，
かつ，Ｃ２４＞Ｃ２５） （ａ）の条件が満たされる場合は、（１）式および
（２）式で示される電流Ｉ１およびＩ２の値が等しくな
る。それは、ＰＮ接合において、Ｎ型の領域の不純物濃
度と、Ｐ型の領域の不純物濃度との関係が一定の場合に
は、ＰＮ接合領域に流れるリーク電流が一定値になると
いう特性があるからである。
５｜ （ｃ） Ｃ２２＝Ｃ２４ （ただし、Ｃ２３＜Ｃ２２，
かつ，Ｃ２４＞Ｃ２５） （ａ）の条件が満たされる場合は、（１）式および
（２）式で示される電流Ｉ１およびＩ２の値が等しくな
る。それは、ＰＮ接合において、Ｎ型の領域の不純物濃
度と、Ｐ型の領域の不純物濃度との関係が一定の場合に
は、ＰＮ接合領域に流れるリーク電流が一定値になると
いう特性があるからである。
【０２７９】（ｂ）の条件が満たされる場合において
も、（１）式および（２）式における電流Ｉ１および電
流Ｉ２の値が等しくなる。それは、ある一定の条件下で
は、ＰＮ接合におけるＰ型の領域の不純物濃度の絶対値
と、Ｎ型の不純物領域の絶対値との積が一定の場合に
は、そのＰＮ接合領域に流れるリーク電流が一定値にな
るという特性があるためである。
も、（１）式および（２）式における電流Ｉ１および電
流Ｉ２の値が等しくなる。それは、ある一定の条件下で
は、ＰＮ接合におけるＰ型の領域の不純物濃度の絶対値
と、Ｎ型の不純物領域の絶対値との積が一定の場合に
は、そのＰＮ接合領域に流れるリーク電流が一定値にな
るという特性があるためである。
【０２８０】（ｃ）の条件が満たされる場合にも、
（１）式および（２）式で示される電流Ｉ１および電流
Ｉ２の値が等しくなる。それは、ＰＮ接合において、一
方の導電型の領域の濃度が他方の導電型の領域よりも濃
い場合のリーク電流値が、濃度が濃い方の領域の濃度に
依存するからである。したがって、隣接する２つのＰＮ
接合領域において、濃度が濃い方の領域の不純物濃度が
等しいため、電流Ｉ１および電流Ｉ２の値が等しくなり
得る。
（１）式および（２）式で示される電流Ｉ１および電流
Ｉ２の値が等しくなる。それは、ＰＮ接合において、一
方の導電型の領域の濃度が他方の導電型の領域よりも濃
い場合のリーク電流値が、濃度が濃い方の領域の濃度に
依存するからである。したがって、隣接する２つのＰＮ
接合領域において、濃度が濃い方の領域の不純物濃度が
等しいため、電流Ｉ１および電流Ｉ２の値が等しくなり
得る。
【０２８１】ここで、ソース・ドレイン領域２２および
不純物領域２４のそれぞれの濃度を濃くするのは、スト
レージノード５１ａと、ソース・ドレイン領域２４およ
び不純物領域２４との間のオーミックコンタクトを容易
にとるためでもある。さらに、それは、ソース・ドレイ
ン領域２２と、不純物領域２４との間の導電性をよくす
るためでもある。
不純物領域２４のそれぞれの濃度を濃くするのは、スト
レージノード５１ａと、ソース・ドレイン領域２４およ
び不純物領域２４との間のオーミックコンタクトを容易
にとるためでもある。さらに、それは、ソース・ドレイ
ン領域２２と、不純物領域２４との間の導電性をよくす
るためでもある。
【０２８２】以上に示した不純物濃度の調整方法は、最
適な条件を例示したものであり、必ずしもこのような条
件に限られるものではない。少なくともこのような条件
に近い条件が満たされれば、リーク電流によるメモリセ
ルの蓄積電荷の消滅を抑制することができる。
適な条件を例示したものであり、必ずしもこのような条
件に限られるものではない。少なくともこのような条件
に近い条件が満たされれば、リーク電流によるメモリセ
ルの蓄積電荷の消滅を抑制することができる。
【０２８３】以上の説明においては、バイアス電圧の調
整方法と、不純物濃度の調整方法とを個別に説明した
が、バイアス電圧の調整方法の各々と、不純物濃度の調
整方法の各々とを組合せて用いてもよい。現実的には、
そのような組合せによるリーク電流の調整が行なわれ
る。このような組合せによるリーク電流の調整方法の一
例を次に説明する。
整方法と、不純物濃度の調整方法とを個別に説明した
が、バイアス電圧の調整方法の各々と、不純物濃度の調
整方法の各々とを組合せて用いてもよい。現実的には、
そのような組合せによるリーク電流の調整が行なわれ
る。このような組合せによるリーク電流の調整方法の一
例を次に説明する。
【０２８４】不純物濃度の関係を、Ｃ２３＜Ｃ２５＜Ｃ
２２，Ｃ２４の条件が満たされるようにし、かつ、逆バ
イアス電圧値を、Ｖ１＞Ｖ２の条件が満たされるように
調整する。この場合は、（１）式および（２）式におい
て、ｆ１（Ｐ，Ｎ+ ）＜ｆ２（Ｐ+ ，Ｎ）となる。した
がって、電流Ｉ１と、電流Ｉ２とをつり合せるために、
逆バイアス電圧値をＶ１＞Ｖ２とする必要がある。
２２，Ｃ２４の条件が満たされるようにし、かつ、逆バ
イアス電圧値を、Ｖ１＞Ｖ２の条件が満たされるように
調整する。この場合は、（１）式および（２）式におい
て、ｆ１（Ｐ，Ｎ+ ）＜ｆ２（Ｐ+ ，Ｎ）となる。した
がって、電流Ｉ１と、電流Ｉ２とをつり合せるために、
逆バイアス電圧値をＶ１＞Ｖ２とする必要がある。
【０２８５】このような逆バイアス電圧値の調整は、図
２１または図２３に示されるように、電位印加回路１０
１によるフィールドシールドゲート電極下の不純物領域
の電位の調整と、それに加えて電位印加回路１０２によ
るトランスファゲート電極下のボディ領域の電位の調整
とを行なうことにより実現することが可能である。
２１または図２３に示されるように、電位印加回路１０
１によるフィールドシールドゲート電極下の不純物領域
の電位の調整と、それに加えて電位印加回路１０２によ
るトランスファゲート電極下のボディ領域の電位の調整
とを行なうことにより実現することが可能である。
【０２８６】ただし、トランスファゲート電極下のボデ
ィ領域の電位を大きく調整すると、トランスファゲート
トランジスタの性能が低下するおそれがある。したがっ
て、現実的には、フィールドシールドゲート電極下の不
純物領域の電位を主に調整することが好ましい。
ィ領域の電位を大きく調整すると、トランスファゲート
トランジスタの性能が低下するおそれがある。したがっ
て、現実的には、フィールドシールドゲート電極下の不
純物領域の電位を主に調整することが好ましい。
【０２８７】
【発明の効果】請求項１に記載の本発明によれば、同一
の回路ノード内に、導電型が異なる第１および第２の領
域が設けられる。第１の領域は、第２の領域以外に導電
型が異なる少なくとも１つの第３の領域と接しており、
第２の領域は、第１の領域以外に導電型が異なる少なく
とも１つの第４の領域と接している。このため、第１の
領域および第３の領域の間と、第２の領域と第４の領域
の間とでともにＰＮ接合によるリーク電流が生じる。そ
れらの電流は、相反する方向に流れる。したがって、フ
ローティング状態にされた回路ノードの蓄積電荷を消滅
される方向のリーク電流が流れるが、それとともに、逆
に、その蓄積電荷の消滅を阻止する方向の電流が流れ
る。
の回路ノード内に、導電型が異なる第１および第２の領
域が設けられる。第１の領域は、第２の領域以外に導電
型が異なる少なくとも１つの第３の領域と接しており、
第２の領域は、第１の領域以外に導電型が異なる少なく
とも１つの第４の領域と接している。このため、第１の
領域および第３の領域の間と、第２の領域と第４の領域
の間とでともにＰＮ接合によるリーク電流が生じる。そ
れらの電流は、相反する方向に流れる。したがって、フ
ローティング状態にされた回路ノードの蓄積電荷を消滅
される方向のリーク電流が流れるが、それとともに、逆
に、その蓄積電荷の消滅を阻止する方向の電流が流れ
る。
【０２８８】このように、同一の回路ノード内で相反す
る方向のリーク電流が生じるため、リーク電流に起因す
る回路ノードの蓄積電荷の消滅を防ぐことができるか、
または、その蓄積電荷が消滅するまでの時間を長くする
ことができる。したがって、メモリセルに適用した場合
には、リフレッシュ特性を改善することができる。
る方向のリーク電流が生じるため、リーク電流に起因す
る回路ノードの蓄積電荷の消滅を防ぐことができるか、
または、その蓄積電荷が消滅するまでの時間を長くする
ことができる。したがって、メモリセルに適用した場合
には、リフレッシュ特性を改善することができる。
【０２８９】請求項２に記載の本発明によれば、第３お
よび第４の領域が、一方がトランジスタのボディ領域で
あり、他方が素子分離領域である場合の構成において、
請求項１に記載の発明と同じ効果を得ることができる。
よび第４の領域が、一方がトランジスタのボディ領域で
あり、他方が素子分離領域である場合の構成において、
請求項１に記載の発明と同じ効果を得ることができる。
【０２９０】すなわち、リーク電流に起因する回路ノー
ドの蓄積電荷の消滅を防ぐことができるか、または、そ
の蓄積電荷が消滅するまでの時間を長くすることができ
る。したがって、メモリセルに適用した場合には、リフ
レッシュ特性を改善することができる。
ドの蓄積電荷の消滅を防ぐことができるか、または、そ
の蓄積電荷が消滅するまでの時間を長くすることができ
る。したがって、メモリセルに適用した場合には、リフ
レッシュ特性を改善することができる。
【０２９１】請求項３に記載の本発明によれば、第１お
よび第２の不純物領域が設けられた回路ノードの位置を
基準とした場合に、接合の向きが相反する２つのＰＮ接
合領域が形成される。そして、そのような領域におい
て、第１および第３の不純物領域の間の電圧と、第２お
よび第４の不純物領域の間の電圧とがそれぞれ逆方向バ
イアスにされる。
よび第２の不純物領域が設けられた回路ノードの位置を
基準とした場合に、接合の向きが相反する２つのＰＮ接
合領域が形成される。そして、そのような領域におい
て、第１および第３の不純物領域の間の電圧と、第２お
よび第４の不純物領域の間の電圧とがそれぞれ逆方向バ
イアスにされる。
【０２９２】したがって、このようにバイアス電圧を規
定することにより、同一の回路ノードに流込む電流と、
その回路ノードから流出す電流とが生じる。したがっ
て、フローティング状態にされた回路ノードの蓄積電荷
を消滅させる方向のリーク電流が流れるが、それととも
に、逆にその蓄積電荷の消滅を阻止する方向の電流が流
れる。
定することにより、同一の回路ノードに流込む電流と、
その回路ノードから流出す電流とが生じる。したがっ
て、フローティング状態にされた回路ノードの蓄積電荷
を消滅させる方向のリーク電流が流れるが、それととも
に、逆にその蓄積電荷の消滅を阻止する方向の電流が流
れる。
【０２９３】このため、リーク電流に起因する回路ノー
ドの蓄積電荷の消滅が防がれるか、または、蓄積電荷が
消滅するまでの時間が長くなる。したがって、このよう
な構成をメモリセルに適用した場合には、リーク電流に
起因する記憶データの消滅が防がれるか、または、記憶
データが消滅するまでの時間が長くなる。
ドの蓄積電荷の消滅が防がれるか、または、蓄積電荷が
消滅するまでの時間が長くなる。したがって、このよう
な構成をメモリセルに適用した場合には、リーク電流に
起因する記憶データの消滅が防がれるか、または、記憶
データが消滅するまでの時間が長くなる。
【０２９４】請求項４に記載の本発明によれば、第１の
不純物領域の不純物濃度が第３の不純物領域の不純物濃
度よりも濃くされ、かつ、第２の不純物領域の不純物濃
度が第４の不純物領域の不純物濃度よりも濃くされる。
このように第１および第２の不純物領域の不純物の濃度
が濃くされると、それらの領域が設けられた回路ノード
に導電体が接続される場合には、その導電体と、その回
路ノードとの間で容易にオーミックコンタクトをとるこ
とができる。
不純物領域の不純物濃度が第３の不純物領域の不純物濃
度よりも濃くされ、かつ、第２の不純物領域の不純物濃
度が第４の不純物領域の不純物濃度よりも濃くされる。
このように第１および第２の不純物領域の不純物の濃度
が濃くされると、それらの領域が設けられた回路ノード
に導電体が接続される場合には、その導電体と、その回
路ノードとの間で容易にオーミックコンタクトをとるこ
とができる。
【０２９５】請求項５に記載の本発明によれば、第１お
よび第２の不純物領域の不純物濃度が、それぞれ第３お
よび第４の不純物領域の不純物濃度よりも濃いという条
件下で、第１の不純物領域の不純物濃度と、第２の不純
物領域の不純物濃度とが等しい。このため、第１および
第３の不純物領域の間で生じるリーク電流と、第２およ
び第４の不純物領域間で生じるリーク電流とを等しくし
得る。
よび第２の不純物領域の不純物濃度が、それぞれ第３お
よび第４の不純物領域の不純物濃度よりも濃いという条
件下で、第１の不純物領域の不純物濃度と、第２の不純
物領域の不純物濃度とが等しい。このため、第１および
第３の不純物領域の間で生じるリーク電流と、第２およ
び第４の不純物領域間で生じるリーク電流とを等しくし
得る。
【０２９６】このように、第１および第３の不純物領域
の間の電圧と、打２および第４の不純物領域の間の電圧
とをそれぞれ規定することに加えて、第１および第２の
不純物領域のそれぞれの不純物濃度の関係を規定するこ
とにより、回路ノードの蓄積電荷の消滅をさらに、抑制
することができる。
の間の電圧と、打２および第４の不純物領域の間の電圧
とをそれぞれ規定することに加えて、第１および第２の
不純物領域のそれぞれの不純物濃度の関係を規定するこ
とにより、回路ノードの蓄積電荷の消滅をさらに、抑制
することができる。
【０２９７】請求項６に記載の本発明によれば、第１お
よび第４の不純物領域の濃度が等しく、かつ、第２およ
び第３の不純物領域の不純物濃度が等しくされるため、
第１および第３の不純物領域の不純物濃度の関係と、第
２および第４の不純物領域の不純物濃度の関係とが同じ
になる。これにより、第１および第３の不純物領域の間
で生じるリーク電流と、第２および第４の不純物領域の
間で生じるリーク電流とを等しくし得る。
よび第４の不純物領域の濃度が等しく、かつ、第２およ
び第３の不純物領域の不純物濃度が等しくされるため、
第１および第３の不純物領域の不純物濃度の関係と、第
２および第４の不純物領域の不純物濃度の関係とが同じ
になる。これにより、第１および第３の不純物領域の間
で生じるリーク電流と、第２および第４の不純物領域の
間で生じるリーク電流とを等しくし得る。
【０２９８】このように、第１および第３の不純物領域
の間の電圧と、第２および第４の不純物領域の間の電圧
とをそれぞれ規定することに加えて、第１〜第４の不純
物領域のそれぞれの不純物濃度の関係を規定することに
より、回路ノードの蓄積電荷の消滅をさらに抑制するこ
とができる。
の間の電圧と、第２および第４の不純物領域の間の電圧
とをそれぞれ規定することに加えて、第１〜第４の不純
物領域のそれぞれの不純物濃度の関係を規定することに
より、回路ノードの蓄積電荷の消滅をさらに抑制するこ
とができる。
【０２９９】請求項７に記載の本発明によれば、第１の
不純物領域の不純物濃度の絶対値および第３の不純物領
域の不純物濃度の絶対値の積と、第２の不純物領域の不
純物濃度の絶対値および第４の不純物領域の不純物濃度
の絶対値の積とを等しくすることは、第１および第３の
不純物領域の間で生じるリーク電流と、第２および第４
の不純物領域の間で生じるリーク電流とを等しくし得る
条件である。したがって、このような条件が満たされる
ため、第１および第２の不純物領域の間の電圧と、第２
および第４の不純物領域の間の電圧とをそれぞれ規定す
ることに加えて、このような不純物濃度の関係を規定す
ることにより、回路ノードの蓄積電荷の消滅をさらに抑
制することができる。
不純物領域の不純物濃度の絶対値および第３の不純物領
域の不純物濃度の絶対値の積と、第２の不純物領域の不
純物濃度の絶対値および第４の不純物領域の不純物濃度
の絶対値の積とを等しくすることは、第１および第３の
不純物領域の間で生じるリーク電流と、第２および第４
の不純物領域の間で生じるリーク電流とを等しくし得る
条件である。したがって、このような条件が満たされる
ため、第１および第２の不純物領域の間の電圧と、第２
および第４の不純物領域の間の電圧とをそれぞれ規定す
ることに加えて、このような不純物濃度の関係を規定す
ることにより、回路ノードの蓄積電荷の消滅をさらに抑
制することができる。
【０３００】請求項８に記載の本発明によれば、第１お
よび第３の不純物領域の間の逆方向バイアス電圧値と、
第２および第４の不純物領域の間の逆方向バイアス電圧
値とを等しくした。このため、第１および第３の不純物
領域の間で生じるリーク電流と、第２および第４の不純
物領域の間で生じるリーク電流とを等しくし得る。この
ように２つの逆方向バイアス電圧値の関係をさらに規定
することにより、回路ノードの蓄積電荷の消滅をさらに
抑制することができる。
よび第３の不純物領域の間の逆方向バイアス電圧値と、
第２および第４の不純物領域の間の逆方向バイアス電圧
値とを等しくした。このため、第１および第３の不純物
領域の間で生じるリーク電流と、第２および第４の不純
物領域の間で生じるリーク電流とを等しくし得る。この
ように２つの逆方向バイアス電圧値の関係をさらに規定
することにより、回路ノードの蓄積電荷の消滅をさらに
抑制することができる。
【０３０１】請求項９に記載の本発明によれば、同一の
ストレージノード内に、導電型が異なる第１および第２
の領域が設けられる。第１の領域は、第２の領域以外に
導電型が異なる少なくとも１つの第３の領域と接してお
り、第２の領域は、第１の領域以外に導電型が異なる少
なくとも１つの第４の領域と接している。このため、第
１の領域および第３の領域の間と、第２の領域および第
４の領域の間の領域でともにＰＮ接合によるリーク電流
が生じる。
ストレージノード内に、導電型が異なる第１および第２
の領域が設けられる。第１の領域は、第２の領域以外に
導電型が異なる少なくとも１つの第３の領域と接してお
り、第２の領域は、第１の領域以外に導電型が異なる少
なくとも１つの第４の領域と接している。このため、第
１の領域および第３の領域の間と、第２の領域および第
４の領域の間の領域でともにＰＮ接合によるリーク電流
が生じる。
【０３０２】この場合のリーク電流は、同一のストレー
ジノード内において相反する方向に流れる。
ジノード内において相反する方向に流れる。
【０３０３】したがって、フローティング状態にされた
ストレージノードの蓄積電荷を消滅される方向のリーク
電流が流れるが、それとともに、逆にその蓄積電荷の消
滅を阻止する方向の電流が流れる。このため、メモリセ
ルのリーク電流に起因する記憶データの消滅を防ぐこと
ができるか、または、そのような記憶データが消滅する
までの時間を長くすることにより、リフレッシュ特性を
改善することができる。
ストレージノードの蓄積電荷を消滅される方向のリーク
電流が流れるが、それとともに、逆にその蓄積電荷の消
滅を阻止する方向の電流が流れる。このため、メモリセ
ルのリーク電流に起因する記憶データの消滅を防ぐこと
ができるか、または、そのような記憶データが消滅する
までの時間を長くすることにより、リフレッシュ特性を
改善することができる。
【０３０４】請求項１０に記載の本発明によれば、第３
および第４の領域が、一方がトランジスタのボディ領域
であり、他方が素子分離領域である構成において、請求
項９と同じ効果を得ることができる。
および第４の領域が、一方がトランジスタのボディ領域
であり、他方が素子分離領域である構成において、請求
項９と同じ効果を得ることができる。
【０３０５】すなわち、メモリセルのリーク電流に起因
する記憶データの消滅を防ぐことができるか、または、
そのような記憶データが消滅するまでの時間を長くする
ことにより、リフレッシュ特性を改善することができ
る。
する記憶データの消滅を防ぐことができるか、または、
そのような記憶データが消滅するまでの時間を長くする
ことにより、リフレッシュ特性を改善することができ
る。
【０３０６】請求項１１に記載の本発明によれば、下部
電極下のＳＯＩ活性層内に、その下部電極に共通に接続
された、導電型が異なるソース・ドレイン領域の一方
と、第１の導電領域とが設けられる。そして、ソース・
ドレイン領域は、その領域と導電型が異なるボディ領域
に接続され、第１の導電領域は、その領域と導電型が異
なる第２の導電領域に接続される。
電極下のＳＯＩ活性層内に、その下部電極に共通に接続
された、導電型が異なるソース・ドレイン領域の一方
と、第１の導電領域とが設けられる。そして、ソース・
ドレイン領域は、その領域と導電型が異なるボディ領域
に接続され、第１の導電領域は、その領域と導電型が異
なる第２の導電領域に接続される。
【０３０７】このため、その一方のソース・ドレイン領
域と、ボディ領域との接合部分でメモリセルのリーク電
流が生じるが、一方、第１の導電領域と、第２の導電領
域との接合部分で逆方向のメモリセルのリーク電流が生
じる。
域と、ボディ領域との接合部分でメモリセルのリーク電
流が生じるが、一方、第１の導電領域と、第２の導電領
域との接合部分で逆方向のメモリセルのリーク電流が生
じる。
【０３０８】このように、下部電極に接続された領域に
おいて、流れ込むリーク電流と、流れ出すリーク電流と
がともに生じるため、メモリセルのリーク電流に起因す
る記憶データの消滅を防ぐことができるか、または、そ
のような記憶データが消滅するまでの時間が長くなるこ
とにより、リフレッシュ特性を改善することができる。
おいて、流れ込むリーク電流と、流れ出すリーク電流と
がともに生じるため、メモリセルのリーク電流に起因す
る記憶データの消滅を防ぐことができるか、または、そ
のような記憶データが消滅するまでの時間が長くなるこ
とにより、リフレッシュ特性を改善することができる。
【０３０９】請求項１２に記載の本発明によれば、フィ
ールドシールド領域の延在方向と交差する方向に、ボデ
ィ領域、１対のソース・ドレイン領域、第１導電領域お
よび第２導電領域のそれぞれを挟むように、分離領域が
さらに備えられる。このように、分離領域で、異なる導
電領域が連なる複数の領域の素子分離を行なうようにし
たため、このメモリセルの素子分離を十分に行なうこと
ができる。
ールドシールド領域の延在方向と交差する方向に、ボデ
ィ領域、１対のソース・ドレイン領域、第１導電領域お
よび第２導電領域のそれぞれを挟むように、分離領域が
さらに備えられる。このように、分離領域で、異なる導
電領域が連なる複数の領域の素子分離を行なうようにし
たため、このメモリセルの素子分離を十分に行なうこと
ができる。
【０３１０】請求項１３に記載の本発明によれば、分離
領域が、ＳＯＩ基板の部分的な熱酸化工程により形成さ
れる領域である。このような領域で、異なる導電領域が
連なるボディ領域等の複数の領域の素子分離を行なうよ
うにしたため、メモリセルの素子分離を十分に行なうこ
とができる。
領域が、ＳＯＩ基板の部分的な熱酸化工程により形成さ
れる領域である。このような領域で、異なる導電領域が
連なるボディ領域等の複数の領域の素子分離を行なうよ
うにしたため、メモリセルの素子分離を十分に行なうこ
とができる。
【０３１１】請求項１４に記載の本発明によれば、分離
領域が、ＳＯＩ活性層の部分的なエッチング工程により
形成される領域である。このような領域で、異なる導電
領域が連なるボディ領域等の複数の領域の素子分離を行
なうようにしたため、メモリセルの素子分離を十分に行
なうことができる。
領域が、ＳＯＩ活性層の部分的なエッチング工程により
形成される領域である。このような領域で、異なる導電
領域が連なるボディ領域等の複数の領域の素子分離を行
なうようにしたため、メモリセルの素子分離を十分に行
なうことができる。
【０３１２】請求項１５に記載の本発明によれば、分離
領域が、ＳＯＩ活性層を貫通して酸化膜内に達する穴を
形成する部分的なエッチング工程およびその形成された
穴を絶縁膜により埋める穴埋め工程によって形成される
領域である。この領域で、異なる導電領域が連なるボデ
ィ領域等の複数の領域の素子分離を行なうようにしたた
め、メモリセルの素子分離を十分に行なうことができ
る。
領域が、ＳＯＩ活性層を貫通して酸化膜内に達する穴を
形成する部分的なエッチング工程およびその形成された
穴を絶縁膜により埋める穴埋め工程によって形成される
領域である。この領域で、異なる導電領域が連なるボデ
ィ領域等の複数の領域の素子分離を行なうようにしたた
め、メモリセルの素子分離を十分に行なうことができ
る。
【０３１３】請求項１６に記載の本発明によれば、メモ
リキャパシタの下部電極と、第１導電領域およびその第
１導電領域に接続された一方のソース・ドレイン領域と
の間に金属のバッファ層が設けられたため、その下部電
極と、第１導電領域および一方のソース・ドレイン領域
との間のオーミックコンタクトを容易にとることができ
る。
リキャパシタの下部電極と、第１導電領域およびその第
１導電領域に接続された一方のソース・ドレイン領域と
の間に金属のバッファ層が設けられたため、その下部電
極と、第１導電領域および一方のソース・ドレイン領域
との間のオーミックコンタクトを容易にとることができ
る。
【０３１４】請求項１７に記載の本発明によれば、メモ
リキャパシタの下部電極と、第１導電領域およびその第
１導電領域に接続された一方のソース・ドレイン領域と
の間のバッファ層が、内部にポリシリコン体を形成した
筒状の金属体で構成される。このため、その下部電極
と、第１導電領域および一方のソース・ドレイン領域と
の間のオーミックコンタクトを容易にとることができ
る。
リキャパシタの下部電極と、第１導電領域およびその第
１導電領域に接続された一方のソース・ドレイン領域と
の間のバッファ層が、内部にポリシリコン体を形成した
筒状の金属体で構成される。このため、その下部電極
と、第１導電領域および一方のソース・ドレイン領域と
の間のオーミックコンタクトを容易にとることができ
る。
【０３１５】請求項１８に記載の本発明によれば、フィ
ールドシールド領域における第２導電領域が複数行にわ
ったて連なって形成されるため、各行の第２導電領域に
同じ電位を印加することができる。
ールドシールド領域における第２導電領域が複数行にわ
ったて連なって形成されるため、各行の第２導電領域に
同じ電位を印加することができる。
【０３１６】請求項１９に記載の本発明によれば、フィ
ールドシールド領域において、複数行にわたって連なっ
て形成された第２導電領域の端部に電位印加手段から電
位を印加することにより、具体的に、各行の第２導電領
域に同じ電位を印加することができる。したがって、キ
ャパシタの蓄積電荷の消滅を抑制するために、適正な電
位を各行の第２導電領域に印加することができる。
ールドシールド領域において、複数行にわたって連なっ
て形成された第２導電領域の端部に電位印加手段から電
位を印加することにより、具体的に、各行の第２導電領
域に同じ電位を印加することができる。したがって、キ
ャパシタの蓄積電荷の消滅を抑制するために、適正な電
位を各行の第２導電領域に印加することができる。
【０３１７】請求項２０に記載の本発明によれば、複数
のメモリセルの各々のトランスファゲートトランジスタ
のボディ領域が複数行にわたって連なっているため、各
行のボディ領域に同じ電位を印加することができる。
のメモリセルの各々のトランスファゲートトランジスタ
のボディ領域が複数行にわたって連なっているため、各
行のボディ領域に同じ電位を印加することができる。
【０３１８】請求項２１に記載の本発明によれば、フィ
ールドシールド領域において、複数行にわたって連なっ
て形成された第２導電領域の端部に第１の電位印加手段
から第１の電位を印加することにより、具体的に各行の
第２導電領域に同じ電位を印加することができる。した
がって、キャパシタの蓄積電荷の消滅を抑制するため
に、適正な電位を各行の第２導電領域に印加することが
できる。
ールドシールド領域において、複数行にわたって連なっ
て形成された第２導電領域の端部に第１の電位印加手段
から第１の電位を印加することにより、具体的に各行の
第２導電領域に同じ電位を印加することができる。した
がって、キャパシタの蓄積電荷の消滅を抑制するため
に、適正な電位を各行の第２導電領域に印加することが
できる。
【０３１９】さらに、複数行にわたって連なるメモリセ
ルのトランスファゲートトランジスタのボディ領域の端
部に第２の電位印加手段から第２の電位を印加すること
により、具体的に各行のメモリセルのトランスファゲー
トトランジスタのボディ領域に同じ電位を印加すること
ができる。
ルのトランスファゲートトランジスタのボディ領域の端
部に第２の電位印加手段から第２の電位を印加すること
により、具体的に各行のメモリセルのトランスファゲー
トトランジスタのボディ領域に同じ電位を印加すること
ができる。
【０３２０】したがって、各行のフィールドシールド領
域の第２導電領域の電位と、各行のメモリセルのトラン
スファゲートトランジスタのボディ領域の電位とをそれ
ぞれ適切な電位に調整することができる。
域の第２導電領域の電位と、各行のメモリセルのトラン
スファゲートトランジスタのボディ領域の電位とをそれ
ぞれ適切な電位に調整することができる。
【０３２１】請求項２２に記載の本発明によれば、各々
がメモリキャパシタの下部電極に接続された第１導電型
の導電領域および第２導電型の導電領域を含む２つのメ
モリセルにおいて、トランスファゲートトランジスタの
一方の不純物領域である第１の不純物領域と、ビット線
および第１の不純物領域の間に介在されたビット線コン
タクト部とが共有される。このため、このような構造を
有する複数のメモリセルを有する半導体記憶装置のレイ
アウト面積を削減することができる。
がメモリキャパシタの下部電極に接続された第１導電型
の導電領域および第２導電型の導電領域を含む２つのメ
モリセルにおいて、トランスファゲートトランジスタの
一方の不純物領域である第１の不純物領域と、ビット線
および第１の不純物領域の間に介在されたビット線コン
タクト部とが共有される。このため、このような構造を
有する複数のメモリセルを有する半導体記憶装置のレイ
アウト面積を削減することができる。
【０３２２】請求項２３に記載の本発明によれば、フィ
ールドシールドゲート電極と、トランスファゲート電極
とに挟まれた領域下の第１の不純物領域におけるフィー
ルドシールドゲート電極側の一部表面を覆うマスク層を
形成し、そのマスク層およびトランスファゲート電極を
マスクとして用いて第２導電型の不純物をＳＯＩ活性層
内に注入することによって、第１導電型の第１の不純物
領域内に第２導電型の第２の不純物領域が形成される。
ールドシールドゲート電極と、トランスファゲート電極
とに挟まれた領域下の第１の不純物領域におけるフィー
ルドシールドゲート電極側の一部表面を覆うマスク層を
形成し、そのマスク層およびトランスファゲート電極を
マスクとして用いて第２導電型の不純物をＳＯＩ活性層
内に注入することによって、第１導電型の第１の不純物
領域内に第２導電型の第２の不純物領域が形成される。
【０３２３】このため、トランスファゲート電極と、フ
ィールドシールド電極との間の領域下におけるＳＯＩ活
性層内の領域において、異なる導電型の２つの領域が形
成された構造を作ることが可能である。
ィールドシールド電極との間の領域下におけるＳＯＩ活
性層内の領域において、異なる導電型の２つの領域が形
成された構造を作ることが可能である。
【０３２４】請求項２４に記載の本発明によれば、第２
導電型の不純物をＳＯＩ活性層内に注入する際のマスク
として用いられるマスク層が、フィールドシールドゲー
ト電極を覆うレジストパターンである。このため、レジ
ストパターンをマスクとして用いて、トランスファゲー
ト電極と、フィールドシールドゲート電極との間の領域
下のＳＯＩ活性層内に、導電型が異なる２つの領域を形
成することができる。
導電型の不純物をＳＯＩ活性層内に注入する際のマスク
として用いられるマスク層が、フィールドシールドゲー
ト電極を覆うレジストパターンである。このため、レジ
ストパターンをマスクとして用いて、トランスファゲー
ト電極と、フィールドシールドゲート電極との間の領域
下のＳＯＩ活性層内に、導電型が異なる２つの領域を形
成することができる。
【０３２５】請求項２５に記載の本発明によれば、第２
導電型の不純物をＳＯＩ活性層内に注入する際に、マス
クとして用いられるマスク層が、フィールドシールドゲ
ート電極の側壁に形成されたサイドウォール絶縁膜であ
る。このため、サイドウォール絶縁膜をマスクとして用
いて、トランスファゲート電極とフィールドシールドゲ
ート電極との間の領域下のＳＯＩ活性層内において、導
電型が異なる２つの領域を形成することができる。
導電型の不純物をＳＯＩ活性層内に注入する際に、マス
クとして用いられるマスク層が、フィールドシールドゲ
ート電極の側壁に形成されたサイドウォール絶縁膜であ
る。このため、サイドウォール絶縁膜をマスクとして用
いて、トランスファゲート電極とフィールドシールドゲ
ート電極との間の領域下のＳＯＩ活性層内において、導
電型が異なる２つの領域を形成することができる。
【図１】 この発明の第１実施例によるＳＯＩ構造のＤ
ＲＡＭのメモリセルの構成を示す断面図である。
ＲＡＭのメモリセルの構成を示す断面図である。
【図２】 図１の構成のメモリセルの一部を平面視した
場合の平面図である。
場合の平面図である。
【図３】 図２のＡ−Ａ線に沿う模式的断面図である。
【図４】 図２のＢ−Ｂ線に沿う模式的断面図である。
【図５】 この実施例によるメモリセルの第１の製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図６】 この実施例によるメモリセルの第２の製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図７】 この実施例によるメモリセルの等価回路図で
ある。
ある。
【図８】 この実施例によるメモリセルのストレージノ
ードの電位変化を示すグラフである。
ードの電位変化を示すグラフである。
【図９】 ｍｅｓａ分離方法によるその他の素子分離領
域を用いた場合の図２のＢ−Ｂ線に沿う模式的断面図で
ある。
域を用いた場合の図２のＢ−Ｂ線に沿う模式的断面図で
ある。
【図１０】 ｔｒｅｎｃｈ分離方法によるその他の素子
分離領域を用いた場合の図２のＢ−Ｂ線に沿う断面図で
ある。
分離領域を用いた場合の図２のＢ−Ｂ線に沿う断面図で
ある。
【図１１】 第２実施例によるＳＯＩ構造のＤＲＡＭの
メモリセルの構成を示す平面図である。
メモリセルの構成を示す平面図である。
【図１２】 図１１のＣ−Ｃ線に沿う模式的断面図であ
る。
る。
【図１３】 図１１のＤ−Ｄ線に沿う断面図である。
【図１４】 第３実施例によるＳＯＩ構造のＤＲＡＭの
メモリセルの構成を示す断面図である。
メモリセルの構成を示す断面図である。
【図１５】 第４実施例によるＳＯＩ構造のＤＲＡＭの
メモリセルの構成を示す断面図である。
メモリセルの構成を示す断面図である。
【図１６】 第５実施例によるＳＯＩ構造のＤＲＡＭの
メモリセルの構成を示す平面図である。
メモリセルの構成を示す平面図である。
【図１７】 図１６のＦ−Ｆ線に沿う断面図である。
【図１８】 図１６のＧ−Ｇ線に沿う断面図である。
【図１９】 ｍｅｓａ分離方法によるその他の素子分離
領域を用いた場合の図１６のＧ−Ｇ線に沿う断面図であ
る。
領域を用いた場合の図１６のＧ−Ｇ線に沿う断面図であ
る。
【図２０】 ｔｒｅｎｃｈ分離方法によるその他の素子
分離領域を用いた場合の図１６のＧ−Ｇ線に沿う断面図
である。
分離領域を用いた場合の図１６のＧ−Ｇ線に沿う断面図
である。
【図２１】 第６実施例によるＳＯＩ構造のＤＲＡＭの
メモリセルの構成を示す平面図である。
メモリセルの構成を示す平面図である。
【図２２】 図２１におけるフィールドシールドゲート
電極の延在方向の一端部の断面図である。
電極の延在方向の一端部の断面図である。
【図２３】 第７実施例によるＳＯＩ構造のＤＲＡＭの
メモリセルの構成を示す平面図である。
メモリセルの構成を示す平面図である。
【図２４】 図２３におけるトランスファゲート電極の
延在方向の一端部の断面図である。
延在方向の一端部の断面図である。
【図２５】 ダイオードの印加電圧と、そのダイオード
に流れる電流との関係を示すグラフである。
に流れる電流との関係を示すグラフである。
【図２６】 従来の一般的なＤＲＡＭのメモリセルの模
式的断面図である。
式的断面図である。
【図２７】 図２６のメモリセルの等価回路図である。
【図２８】 図２６および図２７に示されるメモリセル
のストレージノードの電位変化を示すグラフである。
のストレージノードの電位変化を示すグラフである。
１，１ａ，１ｂ トランスファゲート電極、４ 素子分
離領域、６ ＳＯＩ基板、７，７ａ，７ｂ フィールド
シールドゲート電極、２１，２２，３２ ソース・ドレ
イン領域、２３ ボディ領域、２４，２５ 不純物領
域、５４，５４Ａバッファ層、１０１，１０２ 電位印
加回路、Ｃ メモリキャパシタ、ＦＳ，ＦＳ１，ＦＳ２
フィールドシールド分離領域、Ｒ レジスト、Ｓ サ
イドウォール、ＴＲ トランスファゲートトランジス
タ、ＢＬ ビット線
離領域、６ ＳＯＩ基板、７，７ａ，７ｂ フィールド
シールドゲート電極、２１，２２，３２ ソース・ドレ
イン領域、２３ ボディ領域、２４，２５ 不純物領
域、５４，５４Ａバッファ層、１０１，１０２ 電位印
加回路、Ｃ メモリキャパシタ、ＦＳ，ＦＳ１，ＦＳ２
フィールドシールド分離領域、Ｒ レジスト、Ｓ サ
イドウォール、ＴＲ トランスファゲートトランジス
タ、ＢＬ ビット線
Claims (25)
- 【請求項１】 少なくともある期間中にフローティング
状態にされる同一の回路ノード内に、第１導電型の第１
の領域および第２導電型の第２の領域を備え、 前記第１の領域は、前記第２の領域以外に少なくとも１
つの第２導電型の第３の領域と接し、 前記第２の領域は、前記第１の領域以外に少なくとも１
つの第１導電型の第４の領域と接する、半導体装置。 - 【請求項２】 前記第３および第４の領域は、一方がト
ランジスタのボディ領域であり、他方が素子分離領域で
あることを特徴とする、請求項１記載の半導体装置。 - 【請求項３】 少なくともある期間中にフローティング
状態にされる同一の回路ノード内に、第１導電型の第１
の不純物領域および第２導電型の第２の不純物領域を備
え、 前記第１の不純物領域は、前記第２の不純物領域以外に
少なくとも１つの第２導電型の第３の不純物領域と接し
ており、 前記第２の不純物領域は、前記第１の不純物領域以外に
少なくとも１つの第１導電型の第４の不純物領域と接し
ており、 前記第１の不純物領域と前記第３の不純物領域との間の
電圧を逆方向バイアスにし、かつ、前記第２の不純物領
域と前記第４の不純物領域との間の電圧を逆方向バイア
スにした、半導体装置。 - 【請求項４】 前記第１の不純物領域の不純物濃度を前
記第３の不純物領域の不純物濃度よりも濃くし、かつ、
前記第２の不純物領域の不純物濃度を前記第４の不純物
領域の不純物濃度よりも濃くした、請求項３記載の半導
体装置。 - 【請求項５】 前記第１の不純物領域の不純物濃度と、
前記第２の不純物領域の不純物濃度とを等しくした、請
求項４記載の半導体装置。 - 【請求項６】 前記第１の不純物領域の不純物濃度と、
前記第４の不純物領域の不純物濃度とを等しくし、か
つ、前記第２の不純物領域の不純物濃度と、前記第３の
不純物領域の不純物濃度とを等しくした、請求項３記載
の半導体装置。 - 【請求項７】 前記第１の不純物領域の不純物濃度の絶
対値および前記第３の不純物領域の不純物濃度の絶対値
の積と、前記第２の不純物領域の不純物濃度の絶対値お
よび前記第４の不純物領域の不純物濃度の絶対値の積と
を等しくした、請求項３記載の半導体装置。 - 【請求項８】 前記第１の不純物領域および前記第３の
不純物領域の間の逆方向バイアス電圧値と、前記第２の
不純物領域および前記第４の不純物領域の間の逆方向バ
イアス電圧値とを等しくした、請求項３記載の半導体装
置。 - 【請求項９】 少なくともある期間中にフローティング
状態にされるダイナミック型のメモリセルの同一のスト
レージノード内に、第１導電型の第１の領域および第２
導電型の第２の領域を備え、 前記第１の領域は、前記第２の領域以外に少なくとも１
つの第２導電型の第３の領域と接し、 前記第２の領域は、前記第１の領域以外に少なくとも１
つの第１導電型の第４の領域と接する、半導体記憶装
置。 - 【請求項１０】 前記第３および第４の領域は、一方が
トランジスタのボディ領域であり、他方が素子分離領域
であることを特徴とする、請求項９記載の半導体記憶装
置。 - 【請求項１１】 酸化膜上にＳＯＩ活性層を有するＳＯ
Ｉ基板上に形成されたメモリセルを構成する半導体記憶
装置であって、 前記ＳＯＩ基板上に形成されたトランスファゲートトラ
ンジスタを備え、 前記トランスファゲートトランジスタは、 前記ＳＯＩ基板上に形成されたトランスファゲート電極
と、 前記トランスファゲート電極下の前記ＳＯＩ活性層に形
成された第１導電型のボディ領域と、 前記ＳＯＩ活性層に形成され、前記ボディ領域を間に挟
む第２導電型の１対のソース・ドレイン領域とを含み、 前記ＳＯＩ活性層に形成された第１導電型の領域であ
り、その領域と前記ボディ領域との間に一方の前記ソー
ス・ドレイン領域を挟む態様でそのソース・ドレイン領
域に接続された第１導電領域と、 前記ＳＯＩ基板上に形成され、上下方向に対向配置され
た上部電極および下部電極を含むメモリキャパシタとを
さらに備え、 前記メモリキャパシタの前記下部電極は、前記第１導電
領域およびその第１導電領域に接続された前記一方のソ
ース・ドレイン領域に接続されており、 前記ＳＯＩ基板上に形成され、前記第１導電領域の一部
を電気的に分離するためのフィールドシールド領域をさ
らに備え、 前記フィールドシールド領域は、 前記ＳＯＩ活性層に形成された第２導電型の領域であ
り、その領域と前記一方のソース・ドレイン領域との間
に前記第１導電領域を挟む態様でその第１導電領域に接
続された第２導電領域と、 前記第２導電領域上に形成されたフィールドシールドゲ
ート電極とを含む、半導体記憶装置。 - 【請求項１２】 前記フィールドシールド領域と交差す
る方向に延在し、前記ボディ領域、前記１対のソース・
ドレイン領域、前記第１導電領域および前記第２導電領
域を挟む態様でそれらの領域を電気的に分離するための
分離領域をさらに備えた、請求項１１記載の半導体記憶
装置。 - 【請求項１３】 前記分離領域は、前記ＳＯＩ基板の部
分的熱酸化工程により形成される領域であることを特徴
とする、請求項１２記載の半導体記憶装置。 - 【請求項１４】 前記分離領域は、前記ＳＯＩ活性層の
部分的なエッチング工程により形成される領域であるこ
とを特徴とする、請求項１２記載の半導体記憶装置。 - 【請求項１５】 前記分離領域は、前記ＳＯＩ活性層を
貫通して前記酸化膜内に達する穴を形成する部分的なエ
ッチング工程およびその形成された穴を絶縁膜により埋
める穴埋め工程によって形成される領域であることを特
徴とする、請求項１２記載の半導体記憶装置。 - 【請求項１６】 前記メモリキャパシタの前記下部電極
と、前記第１導電領域およびその第１導電領域に接続さ
れた前記一方のソース・ドレイン領域との間に介在され
た金属よりなるバッファ層をさらに備えた、請求項１１
記載の半導体記憶装置。 - 【請求項１７】 前記メモリキャパシタの前記下部電極
と、前記第１導電領域およびその第１導電領域に接続さ
れた前記一方のソース・ドレイン領域との間に介在され
たバッファ層をさらに備え、 前記バッファ層は、 前記下部電極と、前記第１導電領域およびその第１導電
領域に接続された一方のソース・ドレイン領域との間に
介在された筒状の金属体と、 前記金属体の内部に形成されたポリシリコン体とを含
む、請求項１１記載の半導体記憶装置。 - 【請求項１８】 前記トランスファゲートトランジスタ
および前記メモリキャパシタよりなるメモリセルは、複
数行および複数列に配置され、 前記フィールドシールド領域は、各列の前記メモリセル
のそれぞれに対応する前記第２導電領域が前記複数行に
わたって連なって形成された、請求項１１記載の半導体
記憶装置。 - 【請求項１９】 前記複数行にわたって連なって形成さ
れた前記第２導電領域の端部に所定の電位を印加する電
位印加手段をさらに備えた、請求項１８記載の半導体記
憶装置。 - 【請求項２０】 各列の前記複数のメモリセルの各々の
ボディ領域は、前記複数行にわたって連なって形成され
た、請求項１８記載の半導体記憶装置。 - 【請求項２１】 前記複数行にわたって連なって形成さ
れた前記第２導電領域の端部に第１の電位を印加する第
１の電位印加手段と、 前記複数行にわたって連なって形成された前記ボディ領
域の端部に第２の電位を印加する第２の電位印加手段と
をさらに備えた、請求項２０記載の半導体記憶装置。 - 【請求項２２】 酸化膜上にＳＯＩ活性層を有するＳＯ
Ｉ基板上に形成された半導体記憶装置であって、 前記ＳＯＩ基板上に形成された１対のトランスファゲー
トトランジスタを備え、 前記１対のトランスファゲートトランジスタは、 前記ＳＯＩ基板上に形成された第１導電型の第１の不純
物領域と、 前記ＳＯＩ基板上に形成され、第１導電型の第１の不純
物領域を間に挟む第２導電型の第１および第２のボディ
領域と、 前記ＳＯＩ基板上に形成された第１導電型の領域であ
り、その領域と前記第１の不純物領域との間に前記第１
のボディ領域を挟み、前記第１の不純物領域とともに第
１の１対のソース・ドレイン領域を構成する第２の不純
物領域と、 前記ＳＯＩ基板上に形成された第１導電型の領域であ
り、その領域と前記第１の不純物領域との間に前記第２
のボディ領域を挟み、前記第１の不純物領域とともに第
２の１対のソース・ドレイン領域を構成する第３の不純
物領域と、 前記第１のボディ領域のＳＯＩ基板上に形成された第１
のトランスファゲート電極と、 前記第２のボディ領域のＳＯＩ基板上に形成された第２
のトランスファゲート電極とを含み、 前記ＳＯＩ基板上に形成された第２導電型の領域であ
り、その領域と前記第１のボディ領域との間に前記第２
の不純物領域を挟む第１導電領域と、 前記ＳＯＩ基板上に形成され、上下方向に対向配置され
た第１の上部電極および第１の下部電極を含む第１のメ
モリキャパシタとをさらに備え、 前記第１のメモリキャパシタの前記第１の下部電極は、
前記第１導電領域および前記第２の不純物領域に接続さ
れており、 前記ＳＯＩ活性層に形成された第２導電型の領域であ
り、その領域と前記第２のボディ領域との間に前記第３
の不純物領域を挟む第２導電領域と、 前記ＳＯＩ基板上に形成され、上下方向に対向配置され
た第２の上部電極および第２の下部電極を含む第２のメ
モリキャパシタとをさらに備え、 前記第２メモリキャパシタの前記第２の下部電極は、前
記第２導電領域および前記第３の不純物領域に接続され
ており、 前記ＳＯＩ基板上に形成され、前記第１導電領域の一部
を電気的に分離するための第１のフィールドシールド領
域をさらに備え、 前記第１のフィールドシールド領域は、 前記ＳＯＩ活性層上に形成された第２導電型の領域であ
り、その領域と前記一方の第１のソース・ドレイン領域
との間に前記第１導電領域を挟む態様でその第１導電領
域に接続された第３導電領域と、 前記第３導電領域上に形成された第１のフィールドシー
ルドゲート電極とを含み、 前記ＳＯＩ基板上に形成され、前記第２導電領域の一部
を電気的に分離するための第２のフィールドシールド領
域をさらに備え、 前記第２のフィールドシールド領域は、 前記ＳＯＩ活性層上に形成された第２導電型の領域であ
り、その領域と前記一方の第２のソース・ドレインとの
間に前記第２導電領域を挟む態様でその第２導電領域に
接続された第４導電領域と、 前記第４導電領域上に形成された第２のフィールドシー
ルドゲート電極とを含み、 前記ＳＯＩ基板の上方に形成されたビット線と、 前記ビット線および前記第１の不純物領域の間に介在さ
れたビット線コンタクト部とをさらに備えた、半導体記
憶装置。 - 【請求項２３】 半導体基板上に絶縁層を介在してＳＯ
Ｉ活性層を形成する工程と、 前記ＳＯＩ活性層の第１の領域上にゲート絶縁層を介在
してフィールドシールドゲート電極を形成する工程と、 前記フィールドシールドゲート電極をマスクとして用い
て前記ＳＯＩ活性層内に第１導電型の不純物を注入する
ことによって、１対の第１の不純物領域を形成する工程
と、 前記第１の不純物領域が形成された前記ＳＯＩ活性層の
第２の領域上にゲート絶縁層を介在してトランスファゲ
ート電極を形成する工程と、 前記フィールドシールド電極と前記トランスファゲート
電極とに挟まれた領域下の前記第１の不純物領域におけ
る前記フィールドシールドゲート電極側の一部表面を覆
うマスク層を形成する工程と、 前記マスク層および前記トランスファゲート電極をマス
クとして用いて第２導電型の不純物を前記ＳＯＩ活性層
内に注入することによって、前記第１の不純物領域内に
第２の不純物領域を形成する工程とを備えた、半導体記
憶装置の製造方法。 - 【請求項２４】 前記マスク層は、前記フィールドシー
ルドゲート電極を覆うレジストパターンである、請求項
２３記載の半導体記憶装置の製造方法。 - 【請求項２５】 前記マスク層は、前記フィールドシー
ルドゲート電極の側壁に形成されたサイドウォール絶縁
膜である、請求項２３記載の半導体記憶装置の製造方
法。
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