JP4963750B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明はDRAMを搭載したシステムLSIなどの半導体集積回路装置およびその製造方法ならびにDRAMメモリセルのセルサイズ算出方法に関するものである。
【0002】
【従来の技術】
近年、プロセッサまたはASICなどのロジックと大規模のDRAMとを同一半導体基板上に集積化したDRAM混載システムLSIが使用されるようになってきた。このようなシステムLSIでは、DRAMとロジック間を128〜512ビットの多ビットの内部データバスでロジックとDRAMとを相互接続することで、端子数の少ない汎用DRAMとロジックLSIとをプリント基板上で接続して用いる場合に比べて、1〜2桁位上の高速データ転送速度が実現できる。
【0003】
また、ロジックに対して、汎用DRAMの外付けのシステム構成に比べて、外部入力ピン端子数を削減することができる。さらに、システムLSI内部では、DRAMブロックとロジックとは内部配線で接続される。この内部配線の長さは、プリント基板上の配線に比べて、十分短く、寄生インピーダンスも小さいため、データバスの充放電電流を大幅に低減でき、かつ、高速に信号の転送を行うことができる。
【0004】
これらの理由により、DRAM混載システムLSIでは、3次元グラフィック処理、画像・音声処理等の大量のデータを扱う情報機器の高性能化に大きく寄与している。
【0005】
図20は従来の半導体集積回路装置の構成例を示す概略ブロック図であり、DRAMを混載するシステムLSIを示すものである。図において、100は電源電位exVddを供給する電源ピン端子、101は大規模ロジック(LG)、102はアナログコア(ACR)、103はDRAMコア(MCR)、104はテストインタフェース回路(TIC)、105は第1外部ピン端子群(LPGA)、106は第2外部ピン端子群(APG)、107はテストピン端子群(TPG)である。
【0006】
このシステムLSIは、第1外部ピン端子群105に接続され、指令された処理を実行する大規模ロジック101と、大規模ロジック101と第2外部ピン端子群106との間に接続され、アナログ信号についての処理を行うアナログコア102と、大規模ロジック101に内部配線を介して接続され、この大規模ロジック101が必要とするデータを格納するDRAMコア103と、テストモード時に大規模ロジック101とDRAMとを切り離し、テストピン端子群107を介してDRAMコア103に対するテスト動作を行うためのテストインタフェース回路104を含む。このDRAMコア103は電源ピン端子100を介して電源電圧exVDDを受ける。
【0007】
アナログコア102は、内部のクロック信号が発生する位相同期回路(PLL)、外部からのアナログ信号をデジタル信号に変換するアナログ/デジタル変換器、および大規模ロジック101から与えられるデジタル信号をアナログ信号に変換して出力するデジタル/アナログ変換器を含む。
【0008】
図21は従来のDRAM−ロジック混載プロセスにおける、大規模ロジック部の任意線に沿った概略断面図である。図において、201は基板、202は第1層間絶縁膜、203a,203bは第2層間絶縁膜、204は第3層間絶縁膜、205は第4層間絶縁膜、206はカバー膜、211はワード線、221はビット線、222は第1金属配線、223は第2金属配線、224は第3金属配線、231はタングステンWなどのビアプラグ、241はコンタクトホール、242は第1金属配線222と第2金属配線223を接続するための第1スルーホール、243は第2金属配線223と第3金属配線224と接続するための第2スルーホールである。
【0009】
図21では、先ずトレンチ分離により電気的に分離された半導体基板上にNch、あるいは、PchのMOSトランジスタが形成されている。ゲート電極は、例えば、不純物が導入された多結晶シリコン(ドープトポリシリコン)、あるいはタングステンシリサイドWSixなどのポリサイドなどのシリコンを含む材質による配線層で構成され、これが微細加工によりワード線211になる。
【0010】
また、MOSトランジスタの上層には、第1〜第4層間絶縁膜202〜205を間に挟んで、アルミニウムAlなどの金属、または、それに銅Cuなどを含む合金よりなる多層の金属配線層が形成され、これが個別に微細加工され第1金属配線222、第2金属配線223、および第3金属配線224になる。
【0011】
これらの金属配線222〜224は、コンタクトホール241やスルーホール242,243にタングステンWなどを埋め込んだビアプラグ231を介して、タングステン等の材質で形成するビット線221の配線層と電気的に接続される。
なお、DRAMを混載しない完全なCMOSロジックプロセスにおいては、上記のビット線221は不要になる。
【0012】
図22は従来の半導体集積回路装置のDRAMコアにおけるメモリセルアレイ部の概略構成図、図23は図22のメモリセルアレイ部の縦方向における任意線に沿った断面概略図である。図22において、301はセルプレート電極CP、302はストレージノードコンタクト、303はビット線コンタクト、305はセンスアンプS/A、310はサブワードドライバー帯(odd)、311はサブワードドライバー帯(even)、315,316はそれぞれメインワード線MWL<i>,MWL<i+1>(i=自然数)、BL,ZBLはそれぞれ非反転ビット線、反転ビット線、WLはワード線であり、メインワード線MWLと論理ゲートを経由してつながっている。
【0013】
このメモリセルは通常、電荷を蓄積するキャパシタとセル選択用スイッチとして動作する電界効果トランジスタまたはMOSトランジスタから構成され、1トランジスタ形と呼ばれる。このトランジスタのゲート電極はメモリセルの選択信号が供給されるワード線WLに接続され、メモリセルの開閉を制御する。また、トランジスタのドレインはワード線WLに直交して配線されるセル情報取り出し用のビット線BL,ZBLに接続され、メモリセルと読み出しあるいは書き込み回路間のデータのやり取りを行う。
【0014】
また、図23において、401は半導体基板、402はトレンチ分離領域、403はワード線、403aはトランジスタゲート配線、405は形状ダミービット線、406はビット線、407はストレージノード、408はセルプレート電極CP、409a,409b,411はタングステンWなどのピアプラグが埋め込まれたコンタクト、410はメインワード線である第1金属配線、412はVCP電源線である第2金属配線、421は第1層間絶縁膜、422a,422bは第2層間絶縁膜、423は第3層間絶縁膜である。
なお、ストレージノード407とセルプレート電極CP408との間にはキャパシタ絶縁膜が形成されており、これらがスタックト型キャパシタを構成し信号電荷を蓄積する。
【0015】
次に動作について説明する。
ビット線BL,ZBLの各々には微小信号を増幅するセンスアンプS/Aが接続し、複数本のビット線BL,ZBLから特定のビット線を選択するマルチプレクサを介して外部とデータの入出力を行う。センスアンプS/Aには、通常フリップフロップFFが用いられ、1対のビット線信号が差動信号として入力される。ビット線信号と対をなす基準信号の電圧は、メモリセルと同様の回路で構成したダミーセルを用いて生成する。
【0016】
読み出し時には、例えば、ビット線BLをある電位に充電後、サブワードドライバ帯310,311からなるワード線ドライバにより選択すべきワード線WLを立ち上げ、キャパシタに蓄えていた電荷をビット線BLに読み出す。一方、対をなすビット線ZBLにはダミーセルにより基準電圧が与えられる。セルデータが読み出されたビット線電圧と基準電圧との差による微小信号の電圧差をセンスアンプS/Aで増幅し、マルチプレクサを介して出力回路に転送する。
一方、書き込み時には、選択ワード線WLを立ち上げセル選択トランジスタを導通させ、ビット線BL,ZBL上の高電位あるいは低電位レベルをセル内に取り込むことにより行われる。
【0017】
次に、図23に示される従来の半導体集積回路装置の製造方法を概略的に以下に示す。
まず、半導体基板401にトレンチ分離領域を形成してトランジスタ領域となる活性領域を画定し、レジストパターンの形成を伴い複数のイオン注入プロセスを経てトランジスタ部を作成し、これにワード線403を形成する。そして、これに第1層間絶縁膜421を堆積し写真製版/エッチングからなる微細加工で所望のコンタクトホールを開口し、これにスパッタ法で配線層を堆積し、やはり微細加工でビット線406と形状ダミービット線405を形成する。
【0018】
さらに、この上に第2層間絶縁膜422aを堆積し、微細加工により所望のコンタクトホールを開口し、基板401ともコンタクトするようにストレージノード407を形成し、さらにこのストレージノード407上にキャパシタ絶縁膜を挟んでセルプレート電極408を形成して従来のスタックト型キャパシタ構造が与えられる。
【0019】
その後、このトポグラフィーに第2層間絶縁膜422bを形成して、スルーホールを開口し、タングステンWなどのビアプラグを埋め込みコンタクト409a,409bを形成する。そして、これらと電気接続する第1金属配線410を形成し、第3層間絶縁膜423を堆積し第2金属配線412を形成して成るものである。
【0020】
ここで、図22のメモリセルの配置に関しては、ビット線コンタクトを斜め方向に結んで求められるメモリセルの最小ピッチ長を列方向すなわちビット線方向へ射影した長さが、メモリセルの列方向における配置ピッチの1/2となる「ハーフピッチセル」配置となっている点に注目すべきである。また、センスアンプに接続されるビット線対は、雑音耐性に強い折り返し型ビット線構成になっている。
【0021】
そして、上記に示されるDRAMメモリセルのセルサイズ算出方法においては、設計の最小微細加工寸法すなわちフィーチャサイズ(Feature Size)と呼ばれるFで表すとすると、一般的に縦横のサイズ比は2:1に近いもので、横のサイズが2F、縦のサイズが4Fの8F2セルが採用されている。
【0022】
図23において、トレンチ分離領域402により電気的に分離された半導体基板401上に、メモリセルトランジスタおよびアレイ制御回路を構成するNchあるいはPchのMOSトランジスタが形成される。ゲート電極はドープトポリシリコンあるいはWSIxなどのポリサイドなどのシリコンを含む材質による配線層から形成され、ワード線403と同一層によるもので、ゲート配線403aも同様である。
【0023】
その上層に例えばドープトポリシリコンあるいはWSIxなどのポリサイドなどのシリコンを含む材質により形成されるビット線406と、ストレージノード407およびセルプレート電極408の層で構成されるキャパシタ構造とが形成され、さらにその上層にロジック部と同じ構造の多層の金属配線層、すなわち第1金属配線410および第2金属配線層412がコンタクト411を介して形成されている。
【0024】
図23のように、容量確保のために、スタックト型キャパシタにおいて、さらにキャパシタ面積を大きくすることにより、ストレージノードを高くするといったような複雑な立体構造の3次元キャパシタ構造が形成される場合、メモリアレイ部とそれ以外の周辺回路部との間に大きな段差が生じて、金属配線層の配線ピッチをつめることが困難になるため、化学機械研磨法CMP(ケミカル・メカニカル・ポリッシュング)による平坦化プロセスの導入によって、上記の段差を大幅に低減することが必要である。
【0025】
【発明が解決しようとする課題】
従来の半導体集積回路装置およびその製造方法ならびにDRAMメモリセルのセルサイズ算出方法は以上のように構成されているので、例えば、DRAM混載システムLSIでは、通常のCMOSロジックプロセス以外にDRAMコアのキャパシタ部を構成する配線、電極を形成するためのプロセスステップに加えて、立体構造キャパシタに起因する段差を低減するための平坦化プロセスステップを追加する必要があり、プロセスステップ数の大幅な増加につながり、その結果、全体のチップコストが増大してしまうといった課題があった。
【0026】
一方、完全なCMOSロジックプロセスで形成できる混載メモリとしてSRAMがあり、これは従来プロセッサに対するキャッシュメモリ、レジスタファイルメモリ等に使われてきた。
このSRAMは、DRAMに不可欠なリフレッシュ周期ごとのリフレッシュ動作やさらにリフレッシュ中のメモリへのアクセスをリフレッシュサイクルが終了するまで待機するといったような、リフレッシュに係わる複雑なメモリコントロールが不要であることから、さらに小型化の要求が厳しい携帯情報端末等においては、システム構成を簡単にするために扱いやすくメインメモリとして広く使われている。
しかしながら、携帯情報端末においても、最近になって動画をも取り扱うように機能が大幅に向上してきており、さらに大容量のメモリが必要になってきている。
【0027】
すなわち、DRAMでは、微細加工プロセスの進展とともにメモリサイズのシュリンクが進み、例えば、0.18μmのDRAMプロセスでは、0.3平方μmのセルサイズが実現しているが、一方、SRAMでは、メモリセルはPch,Nch合わせて6個のトランジスタで構成されており、微細加工プロセスが進んでも、P−ウエル/N−ウエル間分離距離の制約等を受けて、DRAMほどはメモリセルサイズのシュリンクは進んでおらず、0.18μmのCMOSロジックプロセスでのSRAMのメモリサイズは7平方μm程度と、DRAMのメモリサイズの20倍以上もあるというのが現状である。
したがって、SRAMでは、大容量になるとチップサイズが大幅に上昇してしまうため、4M(メガ)以上のSRAMをロジックと混載するのは極めて困難になるといった課題があった。
【0028】
この発明は上記のような課題を解決するためになされたもので、通常のDRAMのメモリセルサイズほどは小さくはないが、SRAMのメモリサイズよりは十分に小さく、CMOSロジックプロセスに近いプロセスで形成できるDRAMメモリセルで構成され、SRAMでは困難な大容量も可能な混載メモリを実現する半導体集積回路装置およびその製造方法ならびにDRAMメモリセルのセルサイズ算出方法を得ることを目的とする。
【0029】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、DRAM動作に必要なキャパシタ容量を確保するため、通常のDRAMのメモリサイズほどは小さくないが、SRAMのメモリサイズよりは十分に小さいDRAMのメモリセルに構成することで、プレーナ型キャパシタ構造でも十分大きいキャパシタ面積が得られ、さらにメモリセルトランジスタのゲート電極であるワード線と同一の層でセルプレート電極が形成でき、しかもストレージノードが半導体基板上の拡散層で形成できるので、メモリセルアレイ部と周辺回路部との段差を完全になくすことができることを特徴とするものである。
【0030】
この発明に係る半導体集積回路装置は、第1導電型の半導体基板と、平面視における一方向としての第1方向、および第1方向と交差する第2方向のそれぞれに所定のピッチで配置される複数の活性領域と、複数の活性領域を画定する素子分離領域と、複数の活性領域の各々の一部に形成された第2導電型の拡散領域と、複数の活性領域の一部を被覆するキャパシタ絶縁膜と、キャパシタ絶縁膜を被覆するように配置され、第1方向に延在するセルプレート電極とを有するキャパシタ構造と、複数の活性領域の各々に形成され、ゲート電極、ソース領域およびドレイン領域を有し、ソース領域またはドレイン領域のいずれか一方に第2導電型の拡散領域が接続された電界効果トランジスタと、電界効果トランジスタの、ソース領域またはドレイン領域のいずれか一方とは異なる他方に接続されたビット線コンタクトと、複数の活性領域の各々の上方に配置され、第2方向に沿って延在する1対のビット線とを備える。上記電界効果トランジスタのゲート電極は、セルプレート電極と同一の配線層であり、第2方向に関して隣接する1対の活性領域の一方である第1の活性領域は、1対のビット線の一方である第1のビット線と接続され、1対の活性領域のうち第1の活性領域とは異なる第2の活性領域は、1対のビット線のうち第1のビット線とは異なる第2のビット線と接続される。上記第1の活性領域と第1のビット線とは、ビット線コンタクトの1つである第1のビット線コンタクトにより接続され、第2の活性領域と第2のビット線とは、第1のビット線コンタクトとは第1方向に関する位置座標が異なる第2のビット線コンタクトにより接続される。
【0031】
この発明に係る半導体集積回路装置は、1対のビット線に接続されるセンスアンプをさらに有する。
【0032】
この発明に係る半導体集積回路装置は、複数の活性領域のうちセルプレート電極が形成されない空き領域の一部において、第1方向に沿って延在するゲート酸化膜をさらに有し、キャパシタ絶縁膜とゲート酸化膜との膜厚を同一にするものである。
【0033】
この発明に係る半導体集積回路装置は、キャパシタ絶縁膜はゲート酸化膜に比べて膜厚を薄くしたものである。
【0034】
この発明に係る半導体集積回路装置は、第2導電型の拡散領域の下に、不純物濃度の高い第1導電型の他の拡散領域をさらに有するものである。
【0035】
この発明に係る半導体集積回路装置は、活性領域の一部に溝部が形成され、溝部の底面および側面に第2導電型の拡散領域が形成され、第2導電型の拡散領域の表面を覆うようにキャパシタ絶縁膜が形成され、キャパシタ絶縁膜に接するように形成されたセルプレート電極が溝部を埋設するものである。
【0036】
この発明に係る半導体集積回路装置は、第1導電型がP型であり、かつ第2導電型がN型であるか、あるいは、第1導電型がN型であり、かつ第2導電型がP型となるものである。
【0044】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1による半導体集積回路装置のメモリセルアレイの構成を概略的に示すレイアウト図、図2は図1のビット線コンタクトBCを通る縦方向の任意線に沿った断面概略図である。
図において、BCはビット線コンタクト、WLはワード線、BLは非反転ビット線、ZBLは反転ビット線、CPはセルプレート電極、S/Aはセンスアンプ、1はシリコンなどの半導体基板、2はP型ウエル(分離下のチャネルカットを含む)、3は酸化膜などの素子分離領域、4はプレーナキャパシタ用のN型不純物領域、31はゲート酸化膜およびキャパシタ絶縁膜、6はゲート電極、7はプレーナキャパシタ用のセルプレート電極CP、8は絶縁性のサイドウオール、9はトランジスタのN−不純物領域、10はトランジスタのN+不純物領域、11は基板1上に形成したメタルサリサイド、12はゲート電極6上に形成したメタルサリサイド、13は第1層間絶縁膜、14はビット線コンタクトBC、15は第1バリアメタル層、16はホール埋め込み用CVD−Wからなるビアプラグ、17はビット線BL,ZBLとなる第1アルミ配線、18は写真製版用の第1反射防止膜、19は第2層間絶縁膜、20は第2バリアメタル層、21は第2アルミ配線、22は写真製版用の第2反射防止膜である。
【0045】
図1および図2において、セルプレート電極CP7とメモリセルトランジスタのゲート電極6となるサブワード線(上記のワード線WLに対応)は、リンPなどの不純物が導入された多結晶シリコンまたはドープトポリシリコン、あるいはWSixなどのポリサイドなどのシリコンを含む材質による同一の配線層で構成される。また、プレーナ型キャパシタ構造のため、図23に示したスタックト型キャパシタにおけるストレージノード407は半導体基板上の拡散層になる。
【0046】
また、ワード線WL直下、セルプレート電極CP7直下の絶縁膜は、それぞれメモリセルトランジスタのゲート酸化膜31、キャパシタ絶縁膜31であり、通常このキャパシタ絶縁膜31も酸化膜で形成されるものであるが、デュアルゲート酸化膜プロセスによって、これらを膜厚の違う酸化膜として形成することもできるし、また、キャパシタ絶縁膜31のみTa2O5等の高誘電体絶縁膜で形成することもできる。また、ビット線BL,ZBLがセルプレート電極CP7の上層に形成されるCUB(Capacitor Under Bitline)構造になっている。
【0047】
また、従来技術のように、セルプレート電極CP7、ストレージノード407(図23)のための配線層を新たに追加する必要がなく、またプレーナ型キャパシタ構造ではセルプレート電極CPとワード線WLは同一の配線層で形成するため、メモリアレイ部と周辺回路部の間に段差が生じることもないので、段差緩和のためのCMP等による平坦化プロセスを導入する必要もなく、CMOSロジックプロセスに近いプロセスでメモリセルアレイを形成することができる。
【0048】
次に動作について説明する。
ビット線BL,ZBLの各々には微小信号を増幅するセンスアンプS/Aが接続し、複数本のビット線BL,ZBLから特定のビット線を選択するマルチプレクサを介して外部とデータの入出力を行う。センスアンプS/Aには、通常フリップフロップFFが用いられ、1対のビット線信号が差動信号として入力される。ビット線信号と対をなす基準信号の電圧は、メモリセルと同様の回路で構成したダミーセルを用いて生成する。
【0049】
読み出し時には、例えば、ビット線BLをある電位に充電後、ワード線ドライバにより選択すべきワード線WLを立ち上げ、不純物領域4とセルプレート電極7との間に存在するキャパシタ絶縁膜31からなるキャパシタに蓄えていた信号電荷がコンタクトBC14を介してビット線BLに読み出される。一方、対をなす他のビット線ZBLにはダミーセルにより基準電圧が与えられる。セルデータが読み出されたビット線電圧と基準電圧との差による微小信号の電圧差をセンスアンプS/Aで増幅し、マルチプレクサを介して出力回路に転送する。
一方、書き込み時には、選択ワード線WLを立ち上げセル選択トランジスタを導通させ、ビット線BL,ZBL上の高電位あるいは低電位レベルをセル内に取り込む。
【0050】
次にこの実施の形態1による半導体集積回路装置の製造方法を図3〜図5の断面工程図にしたがい説明する。図において、30はレジストパターン、31はゲート酸化膜、32はリンPなどの不純物をドープしたドープトポリシリコン、33,33aはCVD酸化膜、その他の上記と同一の符号は同一部分または相当部分を示すものでその説明は省略する。
【0051】
まず、ステップST1にて、基板1上の所定位置に素子分離領域3を形成した後、高エネルギによる不純物注入によりP型ウエル2を形成し(図3(a))、ステップST2にて、DRAMの信号電荷を蓄積するためのN型不純物領域4をレジストパターン30の形成後、N+イオン注入により、活性領域内に形成する(図3(b))。そして、ステップST3にて、基板1のP型ウエル2上に2〜8nmの膜厚でゲート酸化膜31を形成し、その上に10nm程度のPドープトポリシリコン32を形成し、さらに10〜15nmの膜厚でCVD酸化膜33を形成し積層する(図3(c))。この上に、ステップST4にて、所望のレジストパターンを形成しエッチング加工を施し、メモリセルトランジスタのゲート電極6とセルプレート電極7を形成する(図3(d))。
【0052】
次に、ステップST5にて、酸化膜を10nm堆積して形成し、これを異方性ドライエッチングによってサイドウオール8を形成する(図4(e))。そして、ステップST6にて、イオン注入によりN+不純物領域10を形成する(図4(f))。これに、ステップST7にて、基板1のP型ウエル2上とゲート電極6およびプレーナ型キャパシタ用のセルプレート電極7上にメタルシリサイド膜12を形成する(図4(g))。
【0053】
さらに、ステップST8にて、その上に第1層間絶縁膜13を形成し写真製版/エッチングによりコンタクトホール34,35を形成する(図5(h))。そして、ステップST9にて、スパッタ法により第1バリアメタル層15を堆積し、ホール埋め込みのためCVD−Wを堆積しこれを全面エッチバックすることによりビアプラグ16を形成し、その後、スパッタ法によりアルミ堆積層と反射防止膜を順に形成し、第1反射防止膜18を上面に備えた第1アルミ配線17を写真製版/エッチングからなる微細加工により形成する(図5(i))。最後に、ステップST10にて、第2層間絶縁膜19を形成した後、スパッタ法により同様にアルミ堆積層と反射防止膜を順に形成し、第2反射防止膜22を上面に備えた第2アルミ配線21を微細加工により形成する(図5(j))。
【0054】
以上のプロセスフローを経ることにより、この実施の形態1による所望の半導体集積回路装置が得られる。
【0055】
次にこの発明の実施の形態1による特徴部分であるメモリセルのレイアウト配置について説明する。
図1に示すように実施の形態1によるメモリセルは、最密充填セル配置により構成されているが、これは、フィールド配置において、P型の半導体基板1のP型ウエル2上において縦方向および横方向のそれぞれに所定のピッチで配置され、MOSトランジスタの活性領域および素子分離領域3を画定する複数のメモリセルからなるメモリセルアレイを最密充填セル配置により作出する。
【0056】
次に、セルプレート配置において、活性領域に不純物注入により形成された第2導電型の拡散領域と、横方向に所定の縦方向サイズをもって延在し、活性領域の一部がキャパシタ絶縁膜を介して被覆するように形成されたセルプレート電極CP7との間でキャパシタ構造を与え、しかもワード線配置において、セルプレート電極CP7が形成されていない活性領域の空き領域の横方向に、ゲート酸化膜31を介して形成されるワード線WLが配置され活性領域上ではMOSトランジスタのゲート電極6とすることにより実現できる。
【0057】
通常のDRAMにおけるメモリセルアレイにおける最密充填セル配置では、雑音耐性に弱い、開放型ビット線構成しかとり得ない。しかし、図1に示すように、行方向または横方向(ワード線方向)のピッチを緩めてメモリセル1ピッチあたりにビット線を2本配置することによって、折り返しビット線配置構成にすることができる。
【0058】
一方、図6はメモリセルをハーフピッチセル配置に適用した構成を示すレイアウト図であり、図において、CLはキャパシタロス領域であり、その他の上記と同一符号は同一部分または相当部分を示すものでありその説明は省略する。この図6に示すように、従来のDRAMのメモリアレイに従って、ハーフピッチセル配置について、ワード線WLとセルプレートCP電極を同一配線層で形成すると、キャパシタにできない無駄な領域が生じる。
【0059】
なお、従来のDRAMにおけるメモリセルは、一般的には縦横のサイズ比は2:1に近く、横のサイズが2F、縦のサイズが4Fの8F2セルが採用されてきた。ここで、Fは設計のフィーチャサイズ(Feature Size)と呼ばれる値で、設計基準(=最小寸法)に余裕度(転写プロセスにおける重ね合わせ等)を加えたものである。
【0060】
そこで、この実施の形態1におけるDRAMメモリセルのセルサイズ算出方法により最適なセルサイズについて、図7と図8を参照して説明する。
図7と図8はこの発明の実施の形態1によるメモリセル構成の別の説明図であり、図7はnx×nyF2 folded−BL方式によるもので、図8は6×19F2 folded−BL方式によるものである。
【0061】
図において、WL0〜WL3とBL0〜BL5はそれぞれ横方向のワード線と、縦方向のビット線を示すもので、横(ワード線方向)のセルサイズをnxF、縦(ビット線方向)のセルサイズをnyFとした場合、メモリセル中のプレーナ型キャパシタの面積Scapは、次の式(1)により与えられる。
Scap=(nxF−F)・(nyF−naF−0.5F) (1)
ここで、na≧2.5、nx≧2、ny≧4であり、nx,nyは共に整数であり、F=最小微細加工寸法、Scap:信号用キャパシタ面積を示す。
【0062】
また、セル面積Scellは、次の式(2)により与えられる。
Scell=nxF・nyF (2)
上記の式(1),(2)より、セル面積Scellが最小となるna,nx,ny値を導出する。
【0063】
さて、DRAMのメモリセルとして必要なキャパシタ容量25fFを確保するための必要条件において、キャパシタ絶縁膜Toxを例えば、F=0.18μm、酸化膜換算でTox=5nm、3.5nm、2nmの場合について調べたDRAMメモリセルのセルサイズ算出結果を図9〜図11の表に示す(na=2.5としたときの計算値)。
【0064】
これによれば、Tox=5nmの場合、最小セルサイズは6.98μm2(横サイズ=8F、縦サイズ=27F)で実現でき、Tox=3.5nmの場合、最小セルサイズは3.62μm2(横サイズ=6F、縦サイズ=19F)で実現でき、Tox=2nmの場合、最小セルサイズは1.92μm2(横サイズ=5F、縦サイズ=12F)で実現できることがわかる。
【0065】
以上のように、この実施の形態1によれば、フィールド配置において、メモリセルからなるアレイ状のフィールドパターンを最密充填することにより作出し、キャパシタ構造をなすセルプレート電極CP7と、ゲート電極6となるワード線をそれぞれセルプレート配置およびワード線配置で与えるようにしたので、出来上がりのメモリセルはキャパシタロス領域を極力減少した最密充填セル配置でレイアウト構成することができ、これにより、従来のDRAMに比べて、メモリセルの縦横比を大幅に大きくすることで、SRAMのメモリセルサイズよりも十分に小さいメモリセルを実現する効果が得られる。
【0066】
また、フィールド配置におけるフィールドパターンの各メモリにおいて、横方向のピッチを緩和し、縦方向に配置されるビット線BL,ZBLをメモリセル領域のピッチ毎に少なくとも2本配置することにより、雑音耐性に強い折り返し型ビット線構成にすることができる効果が得られる。
【0067】
さらに、メモリセルのゲート電極6をなすワード線、セルプレート電極7を同一の工程で形成した配線層を微細加工することで作出するので、ロジックプロセスでDRAMメモリセルが容易に形成することができる効果が得られる。
【0068】
実施の形態2.
図12はこの発明の実施の形態2による半導体集積回路装置の断面構造図を示すもので、PDRAMメモリセル断面構造を示す。図において、40は接合容量増加のためのP+の高不純物領域であり、上記と同一の他の符号は同一構成要素または相当部分を示すものであるからその説明は省略し、以下も同様とする
【0069】
この実施の形態2の半導体集積回路装置では、上記実施の形態1のメモリセル構造において、さらにプレーナキャパシタ用不純物領域4の下部に接合容量増加のためP+の高不純物領域40を設けた点が特徴部分である。これは、いわゆるHi−C構造を有するメモリセルにしたもので、ソフトエラーによるメモリセルのデータ破壊を防ぐため、データを保持しているノードの容量を大きくしてある。
【0070】
次にこの実施の形態2による半導体集積回路装置の製造方法を図13の断面工程図にしたがい説明する。図において、30はレジストパターン、31はゲート酸化膜、32はリンPをドープしたPドープトポリシリコン、33,33aはCVD酸化膜、その他の上記と同一の符号は同一部分または相当部分を示すものでその説明は省略する。
【0071】
まず、ステップST21にて、基板1上の所定位置に素子分離領域3を形成した後、高エネルギによる不純物注入によりP型ウエル2を形成し(図13(a))、ステップST22にて、レジストパターン30の形成後、DRAMの信号電荷を蓄積するためのN型不純物領域4とP+不純物領域40をN+/P+イオン注入により活性領域内に形成する(図13(b))。
【0072】
そして、ステップST23にて、基板1のP型ウエル2上に2〜8nmの膜厚でゲート酸化膜31を形成し、その上に10nm程度のPドープトポリシリコン32を形成し、さらに10〜15nmの膜厚でCVD酸化膜33を形成し積層する(図13(c))。この上に、ステップST24にて、所望のレジストパターンを形成しエッチング加工を施し、メモリセルトランジスタのゲート電極6とセルプレート電極7を形成する(図13(d))。
なお、それ以後の工程は実施の形態1と同様なのでその説明は省略する。
【0073】
以上のプロセスフローを経ることにより、この実施の形態2による所望の半導体集積回路装置が得られる。
【0074】
以上のように、この実施の形態2によれば、メモリセル構造において、さらにプレーナキャパシタ用不純物領域4の下部に接合容量増加のためP+の高不純物領域40を設けHi−C構造としたので、キャパシタに蓄える信号電荷が増加し、これによりセルサイズを小さくすることができる効果が得られる。
【0075】
実施の形態3.
図14はこの発明の実施の形態3による半導体集積回路装置の断面構造図を示すもので、PDRAMメモリセル断面構造を示す。図において、31はMOSトランジスタ用のゲート酸化膜、31aは信号電荷キャパシタ用のキャパシタ絶縁膜である。なお、その他の構成は上記実施の形態1と同様である。
【0076】
すなわち、この実施の形態3の半導体集積回路装置では、そのメモリセル構造において信号電荷キャパシタ用のキャパシタ絶縁膜31aの膜厚をMOSトランジスタ用のゲート酸化膜31より薄膜化して構成することで、キャパシタの面積を縮小したり、電荷蓄積量を高めたりできることが特徴部分である。
【0077】
次にこの実施の形態3による半導体集積回路装置の製造方法を図15の断面工程図にしたがい説明する。
まず、ステップST31にて、基板1上の所定位置に素子分離領域3を形成した後、高エネルギによる不純物注入によりP型ウエル2を形成し(図15(a))、ステップST32にて、この上にレジストパターン30の形成後、DRAMの信号電荷を蓄積するためのN型不純物領域4をN+イオン注入により活性領域内に形成する(図15(b))。
【0078】
そして、ステップST33にて、基板1のP型ウエル2上に2〜8nmの膜厚でゲート酸化膜31を形成し、その上に10nm程度のPドープトポリシリコン32を形成し、さらに10〜15nmの膜厚でCVD酸化膜33を形成し積層する(図15(c))。この上に、ステップST34にて、所望のレジストパターンを形成しエッチング加工を施し、メモリセルトランジスタのゲート電極6とセルプレート電極7を形成する(図15(d))。
なお、それ以後の工程は実施の形態1と同様なのでその説明は省略する。
【0079】
以上のプロセスフローを経ることにより、この実施の形態3による所望の半導体集積回路装置が得られる。
【0080】
以上のように、この実施の形態3によれば、メモリセル構造において、信号電荷キャパシタ用のキャパシタ絶縁膜31aの膜厚をMOSトランジスタ用のゲート酸化膜31より薄膜化して構成することで、キャパシタの面積を縮小したり、電荷蓄積量を高めたりでき、セルサイズの縮小化が実現できる効果が得られる。
【0081】
実施の形態4.
図16はこの発明の実施の形態4による半導体集積回路装置の断面構造図を示すもので、PDRAMメモリセル断面構造を示す。図において、41は信号電荷用トレンチ型キャパシタ、31はMOSトランジスタ用のゲート酸化膜、31aは信号電荷キャパシタ用のキャパシタ絶縁膜である。なお、その他の構成は上記実施の形態1,3と同様である。
【0082】
すなわち、この実施の形態4の半導体集積回路装置では、そのメモリセル構造において、信号電荷キャパシタがトレンチ構造すなわちトレンチ型キャパシタであるため、セルサイズを格段に縮小することが可能となることが特徴部分であり、さらに、キャパシタ絶縁膜31aの膜厚をMOSトランジスタ用のゲート酸化膜31より薄膜化して構成することで、キャパシタの面積を縮小したり、電荷蓄積量を高めたりする相乗効果が得られる。
【0083】
なお、この実施の形態4による半導体集積回路装置の製造方法は、上記実施の形態1のステップST1にて、P型ウエル2を形成した後にトレンチをエッチングにより作成するステップが加わっただけで他は同様なのでその説明は省略する。
【0084】
以上のように、この実施の形態4によれば、メモリセル構造において、トレンチ型キャパシタ構造を有し、キャパシタ絶縁膜31aの膜厚をゲート酸化膜31に比べて薄くすることで、キャパシタの面積を縮小したり、電荷蓄積量を高めたりできる効果が得られ、しかもゲート電極6とセルプレート電極7は同一工程で形成すれば、ロジックプロセス並みにDRAMメモリセルが容易に形成できる効果が得られる。
【0085】
実施の形態5.
図17はこの発明の実施の形態5による半導体集積回路装置の断面構造図を示すもので、Pch型PDRAMメモリセル断面構造を示す。図において、1はシリコンなどの半導体基板、2bはN型ウエル(分離下のチャネルカットを含む)、3は酸化膜などの絶縁体による素子分離領域、4bはプレーナキャパシタ用不純物領域、31はゲート酸化膜、31aはキャパシタ絶縁膜、6bはゲート電極、7bはプレーナキャパシタ用のセルプレート電極、8はサイドウオール用の絶縁膜、9はトランジスタのN−不純物領域、10bはトランジスタのP+不純物領域、11は基板1上に形成したメタルサリサイド、12はゲート電極6b上に形成したメタルサリサイド、13は第1層間絶縁膜、14はビット線コンタクトBC、15は第1バリアメタル層、16はホール埋め込み用CVD−Wからなるビアプラグ、17はビット線BL,ZBLとなる第1アルミ配線、18は写真製版用の第1反射防止膜、19は第2層間絶縁膜、20は第2バリアメタル層、21は第2アルミ配線、22は写真製版用の第2反射防止膜である。
【0086】
次にこの実施の形態5による半導体集積回路装置の製造方法を図18と図19の断面工程図にしたがい説明する。図において、30はレジストパターン、31はゲート酸化膜、32bはリンPをドープしたPドープトポリシリコン、33,33aはCVD酸化膜、その他の上記と同一の符号は同一部分または相当部分を示すものでその説明は省略する。
【0087】
まず、ステップST51にて、基板1上の所定位置に素子分離領域3を形成した後、高エネルギによる不純物注入によりN型ウエル2bを形成し(図18(a))、ステップST52にて、DRAMの信号電荷を蓄積するための不純物領域4bをレジストパターン30の形成後、P+イオン注入により、活性領域内に形成する(図18(b))。
【0088】
そして、ステップST53にて、基板1のN型ウエル2b上に2〜8nmの膜厚でゲート酸化膜31を形成し、その上に10nm程度のPドープトポリシリコン32bを形成し、さらに10〜15nmの膜厚でCVD酸化膜33を形成し積層する(図18(c))。この上に、ステップST54にて、所望のレジストパターンを形成しエッチング加工を行い微細加工を施し、メモリセルトランジスタのゲート電極6bとセルプレート電極7bを形成する(図18(d))。
【0089】
次に、ステップST55にて、酸化膜を10nm堆積して形成し、これを異方性ドライエッチングによってサイドウオール8を形成する(図19(e))。そして、ステップST56にて、イオン注入によりP+不純物領域10bを形成する(図19(f))。これに、ステップST57にて、基板1のN型ウエル2b上とゲート電極6bおよびプレーナキャパシタ用のセルプレート電極7b上にメタルシリサイド12を形成する(図19(g))。
その後の工程は上記実施の形態1による図5のST8〜ST10に準ずるものなのでその説明は省略する。
【0090】
以上のプロセスフローを経ることにより、この実施の形態5による所望の半導体集積回路装置が得られる。
【0091】
以上のように、この実施の形態5によれば、CMOSロジックプロセスによりプレーナ型キャパシタを有するDRAMメモリセルが容易に形成することができる効果が得られる。
また、上記実施の形態1と同様に、メモリセルのレイアウトを最密充填セル配置にすることができるのでセルサイズを小さくすることができ、従来のDRAMメモリセルに比べて、縦横比を大幅に大きくすることで、SRAMのメモリセルサイズよりも十分に小さいメモリセルを実現することができる効果が得られる。
さらに、上記実施の形態3と同様に、キャパシタ絶縁膜31aの膜厚をゲート酸化膜31より薄めにしてキャパシタ容量を増大したり、セルサイズをより小さくできる効果が得られる。
【0092】
【発明の効果】
以上のように、この発明によれば、フィールド配置にて、第1導電型の半導体基板上に、所定の縦横サイズのメモリセルパターンを有するメモリセルであって、これがアレイ状に縦方向および横方向のそれぞれに所定のピッチで配置され、電界効果トランジスタの活性領域および素子分離領域を画定するフィールドパターンを最密充填し、セルプレート配置にて、活性領域に不純物注入により形成された第2導電型の拡散領域と、所定の縦方向サイズをもって横方向に延在する所定のセルプレートパターンで活性領域の一部がキャパシタ絶縁膜を介して被覆するように形成されたセルプレート電極との間でキャパシタ構造を与え、ワード線配置にて、セルプレート電極が形成されていない活性領域の空き領域の横方向に、所定の間隔をもってゲート酸化膜を介して形成されるワード線パターンが配置され活性領域上では上記電界効果トランジスタのゲート電極となるワード線配置とを備え、半導体集積回路装置のメモリセルアレイのレイアウト構成を最密充填セル配置するように構成したので、キャパシタ構造はプレーナ型を有し、しかもキャパシタロス領域を極力削減した形でレイアウト構成することができ、これにより、メモリセルサイズを縮小でき全体として半導体集積回路装置のチップサイズを縮小できる効果がある。
【0093】
この発明によれば、横方向のピッチを緩和し、メモリセル領域のピッチ毎にビット線を少なくとも2本配置することにより折り返し型ビット線構成にするビット線配置をさらに備えるように構成したので、センスアンプに接続するビット線対は、雑音耐性に強くすることができる効果がある。
【0094】
この発明によれば、キャパシタ絶縁膜とゲート酸化膜の膜厚を同一にするように構成したので、これらを同一工程で形成できプロセスを簡略化できる効果がある。
【0095】
この発明によれば、キャパシタ絶縁膜はゲート酸化膜に比べて膜厚を薄くするように構成したので、ソフトエラー対策などで設計上要求される信号電荷蓄積量を満たしつつキャパシタの面積を縮小でき、メモリセルサイズを縮小できる効果がある。
【0096】
この発明によれば、拡散領域の下にさらに不純物濃度の高い第1導電型の他の拡散領域をさらに備えるように構成したので、プレーナ型キャパシタの信号電荷量の増加をもたらすHi−C構造を与えることができ、これにより、上記と同様にしてキャパシタの面積を縮小でき、メモリセルサイズを縮小できる効果がある。
【0097】
この発明によれば、キャパシタ構造がトレンチ型キャパシタ構造からなるように構成したので、上記のプレーナ型キャパシタよりも、さらに小さいメモリセルサイズまでキャパシタ面積を縮小でき、さらにメモリセルサイズを縮小できる効果がある。
【0098】
この発明によれば、第1導電型がP型であり、かつ第2導電型がN型であるか、あるいは、第1導電型がN型であり、かつ第2導電型がP型となるように構成したので、前者によれば、Nch型のDRAMメモリセルが実現でき、後者によれば、Pch型のDRAMメモリセルが実現できる効果がある。
【0099】
この発明によれば、第1ステップが半導体基板の主表面に活性領域および素子分離領域を形成しメモリセルアレイのフィールドパターンを作出し、第2ステップが主表面側から不純物注入を行い一定の深さにわたる第1導電型のウエル領域を形成し、第3ステップが活性領域の一部を被覆するレジストパターンを形成しこれを介して不純物注入を行い第2導電型の拡散領域を形成し、第4ステップがレジストパターン除去後に所定の膜厚の絶縁膜および配線層を順に形成し、第5ステップがこの上に所望のレジストパターンを形成しエッチング加工を行い微細加工を施し、ゲート電極およびセルプレート電極を形成し、第6ステップがゲート電極とセルプレート電極に絶縁性のサイドウオールを形成した後、高不純物濃度のイオン注入を行い第2導電型の高濃度拡散領域を形成し、第7ステップが第1層間絶縁膜を形成し微細加工によりコンタクトホールを形成し、第8ステップがこの上に金属配線層を形成し微細加工により金属配線を形成するように構成したので、フィールドパターンを最密充填して与え、これに整合してゲート電極およびセルプレート電極をパターン配置すれば、個々のメモリセルがプレーナ型キャパシタを有したメモリセルアレイのレイアウト構成が最密充填セル配置で与えることができ、これによりSRAMに比べてメモリサイズを縮小したメモリセルを備えた半導体集積回路装置を提供できる効果がある。
【0100】
この発明によれば、第3ステップが第2導電型の拡散領域の下方に延在する第1導電型の高濃度拡散領域を形成するステップを含むように構成したので、プレーナ型キャパシタがHi−C構造を備えたものになり、さらにメモリサイズを縮小したメモリセルを提供できる効果がある。
【0101】
この発明によれば、第2ステップがウエル領域形成後に他の絶縁膜を形成するステップを含むとともに、第3ステップが第2導電型の拡散領域を形成した後に他の絶縁膜を除去するステップを含むように構成したので、他の絶縁膜がゲート酸化膜であるとともに、絶縁膜がキャパシタ絶縁膜であれば、後者のキャパシタ絶縁膜を薄膜化することによりキャパシタ容量を増大することができ、さらにメモリサイズを縮小したメモリセルを提供できる効果がある。
【0102】
この発明によれば、第1ステップがメモリセルアレイ部にトレンチを形成するステップを含むように構成したので、キャパシタ構造をトレンチ型キャパシタで与えることができ、これにより、さらにキャパシタ容量を増大することができ、さらにメモリサイズを縮小したメモリセルを提供できる効果がある。
【0103】
この発明によれば、第1導電型がP型であり、かつ第2導電型がN型であるか、あるいは、第1導電型がN型であり、かつ第2導電型がP型となるように構成したので、前者によれば、Nch型のDRAMメモリセルが実現でき、後者によれば、Pch型のDRAMメモリセルが実現できる効果がある。
【0104】
この発明によれば、最密充填セル配置によりレイアウトされるメモリセル中のプレーナ型キャパシタのセルサイズは、最小微細加工寸法により求めるように構成したので、最小セルサイズをキャパシタ絶縁膜の膜厚に応じて算出できる効果がある。
【0105】
この発明によれば、最小微細加工寸法Fに基づき、横方向のセルサイズをnxF、縦方向のセルサイズをnyFと表し、信号用キャパシタ面積をScap、セル面積をScellと表す場合において、na≧2.5、nx≧2(整数)、ny≧4(整数)の条件下で、以下の式(1)、(2)により、
Scap=(nxF−F)・(nyF−naF−0.5F) (1)
Scell=nxF・nyF (2)
セル面積Scellが最小となるようにna、nx、ny値を導出するように構成したので、最小セルサイズを具体的なキャパシタ絶縁膜の種類、膜厚により算出できる効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1による半導体集積回路装置のメモリセルアレイのレイアウト図である。
【図2】 この発明の実施の形態1による半導体集積回路装置のメモリセルの概略断面図である。
【図3】 この発明の実施の形態1による半導体集積回路装置の製造方法を示す断面工程図である。
【図4】 この発明の実施の形態1による半導体集積回路装置の製造方法を示す断面工程図である。
【図5】 この発明の実施の形態1による半導体集積回路装置の製造方法を示す断面工程図である。
【図6】 この発明の実施の形態1による半導体集積回路装置のメモリセルアレイをハーフピッチセル配置に適用したレイアウト図である。
【図7】 この発明の実施の形態1によるメモリセル構成の別の説明図である。
【図8】 この発明の実施の形態1によるメモリセル構成の別の説明図である。
【図9】 この発明の実施の形態1によるDRAMメモリセルのセルサイズ算出方法からの算出結果を示す表である。
【図10】 この発明の実施の形態1によるDRAMメモリセルのセルサイズ算出方法からの算出結果を示す表である。
【図11】 この発明の実施の形態1によるDRAMメモリセルのセルサイズ算出方法からの算出結果を示す表である。
【図12】 この発明の実施の形態2による半導体集積回路装置のメモリセルの概略断面図である。
【図13】 この発明の実施の形態2による半導体集積回路装置の製造方法を示す断面工程図である。
【図14】 この発明の実施の形態3による半導体集積回路装置のメモリセルの概略断面図である。
【図15】 この発明の実施の形態3による半導体集積回路装置の製造方法を示す断面工程図である。
【図16】 この発明の実施の形態4による半導体集積回路装置のメモリセルの概略断面図である。
【図17】 この発明の実施の形態5による半導体集積回路装置のメモリセルの概略断面図である。
【図18】 この発明の実施の形態5による半導体集積回路装置の製造方法を示す断面工程図である。
【図19】 この発明の実施の形態5による半導体集積回路装置の製造方法を示す断面工程図である。
【図20】 従来のDRAMを混載するシステムLSIの構成例を示す概略ブロック図である。
【図21】 従来のDRAM−ロジック混載プロセスにおける、大規模ロジックを示す概略断面図である。
【図22】 従来のDRAMコアにおけるメモリセルアレイ部の概略構成図である。
【図23】 従来のDRAMコアにおけるメモリセルアレイ部の概略断面図である。
【符号の説明】
1 半導体基板、2 P型ウエル、2b N型ウエル、3 素子分離領域、4N型不純物領域、4b P+不純物領域、6,6b ゲート電極、7,7b セルプレート電極、8 サイドウオール、9 N−不純物領域、10 N+不純物領域、10b P+不純物領域、11,12 メタルサリサイド、13 第1層間絶縁膜、14 ビット線コンタクト、15 第1バリアメタル層、16 ビアプラグ、17 第1アルミ配線、18 第1反射防止膜、19 第2層間絶縁膜、20 第2バリアメタル層、21 第2アルミ配線、22 第2反射防止膜、30 レジストパターン、31 ゲート酸化膜(絶縁膜、他の絶縁膜)およびキャパシタ絶縁膜、31a キャパシタ絶縁膜(絶縁膜)、32,32b ドープトポリシリコン、33,33a CVD酸化膜、34,35 コンタクトホール、BC ビット線コンタクト、CP セルプレート電極、FL フィールドパターン、WL ワード線。
Claims (7)
- 第1導電型の半導体基板と、
平面視における一方向としての第1方向、および前記第1方向と交差する第2方向のそれぞれに所定のピッチで配置される複数の活性領域と、
複数の前記活性領域を画定する素子分離領域と、
複数の前記活性領域の各々の一部に形成された第2導電型の拡散領域と、
複数の前記活性領域の一部を被覆するキャパシタ絶縁膜と、前記キャパシタ絶縁膜を被覆するように配置され、前記第1方向に延在するセルプレート電極とを有するキャパシタ構造と、
複数の前記活性領域の各々に形成され、ゲート電極、ソース領域およびドレイン領域を有し、前記ソース領域または前記ドレイン領域のいずれか一方に前記第2導電型の拡散領域が接続された電界効果トランジスタと、
前記電界効果トランジスタの、前記ソース領域または前記ドレイン領域のいずれか一方とは異なる他方に接続されたビット線コンタクトと、
複数の前記活性領域の各々の上方に配置され、前記第2方向に沿って延在する1対のビット線とを備え、
前記電界効果トランジスタの前記ゲート電極は、前記セルプレート電極と同一の配線層であり、
前記第2方向に関して隣接する1対の前記活性領域の一方である第1の活性領域は、1対の前記ビット線の一方である第1のビット線と接続され、1対の前記活性領域のうち前記第1の活性領域とは異なる第2の活性領域は、1対の前記ビット線のうち前記第1のビット線とは異なる第2のビット線と接続され、
前記第1の活性領域と前記第1のビット線とは、前記ビット線コンタクトの1つである第1のビット線コンタクトにより接続され、前記第2の活性領域と前記第2のビット線とは、前記第1のビット線コンタクトとは前記第1方向に関する位置座標が異なる第2のビット線コンタクトにより接続される、半導体集積回路装置。 - 1対の前記ビット線に接続されるセンスアンプをさらに有する、請求項1に記載の半導体集積回路装置。
- 複数の前記活性領域のうち前記セルプレート電極が形成されない空き領域の一部において、前記第1方向に沿って延在するゲート酸化膜をさらに有し、
前記キャパシタ絶縁膜と前記ゲート酸化膜との膜厚が同一である、請求項1に記載の半導体集積回路装置。 - 前記キャパシタ絶縁膜は前記ゲート酸化膜に比べて膜厚が薄い、請求項3に記載の半導体集積回路装置。
- 前記第2導電型の拡散領域の下に、不純物濃度の高い第1導電型の他の拡散領域をさらに有する、請求項1に記載の半導体集積回路装置。
- 前記活性領域の一部に溝部が形成され、
前記溝部の底面および側面に前記第2導電型の拡散領域が形成され、
前記第2導電型の拡散領域の表面を覆うように前記キャパシタ絶縁膜が形成され、
前記キャパシタ絶縁膜に接するように形成された前記セルプレート電極が前記溝部を埋設する、請求項1に記載の半導体集積回路装置。 - 前記第1導電型がP型であり、かつ前記第2導電型がN型であるか、あるいは、前記第1導電型がN型であり、かつ前記第2導電型がP型である、請求項1に記載の半導体集積回路装置。
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