JPH08213563A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体装置の高集積化に伴って素子がさらに
微細化された場合にも一定のキャパシタ容量を確保する
ことが可能な半導体装置およびその製造方法を提供す
る。 【構成】 第１のキャパシタ下部電極１０ｂの上方にプ
ラグ電極１９を介して電気的に接続された第２のキャパ
シタ下部電極１０ｅを形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）およびその製造方法に関する。

【０００２】

【従来の技術】従来、コンピュータなどの情報機器の目
ざましい普及によって半導体記憶装置の需要は急速に拡
大している。そして、機能的には大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。これ
に対応して、半導体記憶装置の高集積化、高速応答性お
よび高信頼性に関する技術開発が進められている。

【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものとして、ＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が
知られている。一般に、ＤＲＡＭは、多数の記憶情報を
蓄積する記憶領域であるメモリセルアレイと、外部との
入出力に必要な周辺回路とから構成されている。

【０００４】図３９は、従来の一般的なＤＲＡＭの構成
を示すブロック図である。図３９を参照して、ＤＲＡＭ
１５０は、記憶情報のデータ信号を蓄積するためのメモ
リセルアレイ１５１と、単位記憶回路を構成するメモリ
セルを選択するためのアドレス信号を外部から受けるた
めのロウアンドカラムアドレスバッファ１５２と、その
アドレス信号を解読することによってメモリセルを指定
するためのロウデコーダ１５３およびカラムデコーダ１
５４と、指定されたメモリセルに蓄積された信号を増幅
して読出すためのセンスリフレッシュアンプ１５５と、
データ入出力のためのデータインバッファ１５６および
データアウトバッファ１５７と、クロック信号を発生す
るためのクロックジェネレータ１５８とを備えている。

【０００５】半導体チップ上で大きな面積を占めるメモ
リセルアレイ１５１は、単位記憶情報を蓄積するための
メモリセルがマトリックス状に複数個配列されて形成さ
れている。図４０は、メモリセルアレイ１５１を構成す
るメモリセルの４ビット分の等価回路図である。１つの
メモリセルは、１個のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、これ
に接続された１個のキャパシタとから構成されている。
このようなメモリセルを１トランジスタ１キャパシタ型
のメモリセルと呼んでいる。このタイプのメモリセル
は、構造が簡単なためメモリセルアレイの集積度を向上
させることが容易であり、大容量のＤＲＡＭに広く用い
られている。

【０００６】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によっていくつかのタイプに分けることができ
る。この中で、スタックトタイプキャパシタは、キャパ
シタの主要部をゲート電極やフィールド分離膜の上部に
まで延在させることによりキャパシタの電極間の対向面
積を増大させてキャパシタ容量を増加させることができ
る。スタックトタイプキャパシタは、このような特徴点
を有するので、半導体装置の集積化に伴い素子が微細化
された場合にも、キャパシタ容量を確保することができ
る。この結果半導体装置の集積化に伴ってスタックトタ
イプキャパシタが多く用いられるようになった。また、
半導体装置の高集積化はさらに進められており、これに
対応して、スタックトタイプキャパシタの開発も進めら
れている。すなわち、素子がさらに微細化された場合に
も記憶保持に十分なキャパシタ容量を確保するため、従
来、ビット線を埋込む構造にするとともに、キャパシタ
絶縁膜を誘電率の高い高誘電体膜によって構成するＤＲ
ＡＭが提案されている。

【０００７】図４１は、その提案された従来のＤＲＡＭ
を示した断面構造図である。図４１を参照して、従来の
ＤＲＡＭでは、Ｐ型シリコン基板２０１の主表面上の所
定領域に素子分離のための分離酸化膜２０２が形成され
ている。また、分離酸化膜２０２によって囲まれた領域
に所定の間隔を隔ててソース／ドレイン領域を構成する
Ｎ型不純物領域２０３ａ、２０３ｂ、２０３ｃおよび２
０３ｄが形成されている。Ｎ型不純物領域２０３ａ、２
０３ｂとの間にはゲート絶縁膜２１４ａを介してゲート
電極（ワード線）２０５ａが形成されており、Ｎ型不純
物領域２０３ｂと２０３ｃとの間にはゲート絶縁膜２１
４ｂを介してゲート電極（ワード線）２０５ｂが形成さ
れている。

【０００８】分離酸化膜２０２上には所定の間隔を隔て
てワード線（ゲート電極）２０５ｃおよび２０５ｄが形
成されている。

【０００９】Ｎ型不純物領域２０３ａおよび２０３ｂと
ゲート電極２０５ａとによってトランスファゲートトラ
ンジスタ２１８が形成されており、Ｎ型不純物領域２０
３ｂおよび２０３ｃとゲート電極２０５ｂとによってト
ランスファゲートトランジスタ２１９が形成されてい
る。

【００１０】ゲート電極２０５ａ、２０５ｂ、２０５ｃ
および２０５ｄのそれぞれを覆うように絶縁膜（ＳｉＯ
₂ ）２０４ａ、２０４ｂ、２０４ｃおよび２０４ｄが形
成されている。

【００１１】また、全面を覆うように約７０００Å程度
の厚みを有する層間絶縁膜２０８が形成されている。層
間絶縁膜２０８のＮ型不純物領域２０３ａおよび２０３
ｃ上に位置する領域には、それぞれコンタクトホールが
形成されている。そしてそのコンタクトホール内でＮ型
不純物領域２０３ａおよび２０３ｃにそれぞれ電気的に
接続するとともに、それぞれのコンタクトホールを充填
するようにポリシリコンからなるプラグ電極２０９ａお
よび２０９ｂが形成されている。

【００１２】層間絶縁膜２０８上およびプラグ電極２０
９ａおよび２０９ｂ上にはそれぞれプラグ電極２０９ａ
および２０９ｂに接続するように白金層からなるキャパ
シタ下部電極２１０ａおよび２１０ｂが形成されてい
る。キャパシタ下部電極２１０ａおよび２１０ｂはそれ
ぞれ所定の間隔を隔てて形成されている。

【００１３】枠付絶縁膜２１１がキャパシタ下部電極２
１０ａ、２１０ｂおよび２１０ｃの側端部に形成されて
いる。また、キャパシタ下部電極２１０ａ、２１０ｂ、
２１０ｃをそれぞれ覆うように６００Åの厚みの（Ｂａ
_0.75Ｓｒ_0.25）ＴｉＯ₃ （以下、ＢＳＴという。）など
からなるキャパシタ絶縁膜２１２が形成されている。

【００１４】キャパシタ絶縁膜２１２上には全体を覆う
ようにそれぞれのキャパシタに共通のキャパシタ上部電
極２１３が形成されている。このキャパシタ上部電極２
１３は、白金層によって形成されている。キャパシタ上
部電極２１３の全面を覆うように、絶縁膜（ＳｉＯ₂ ）
２１５が形成されている。絶縁膜２１５の上部にはアル
ミ配線２１６が形成されている。アルミ配線２１６と絶
縁膜２１５の全面を覆うように絶縁膜（ＳｉＯ₂ ）２１
７が形成されている。

【００１５】図４２から図５０は、図４１に示した従来
のＤＲＡＭの製造プロセスを説明するための断面構造図
である。図４２から図５０を参照して、次に従来のＤＲ
ＡＭの製造プロセスについて説明する。

【００１６】まず、図４２に示すように、Ｐ型シリコン
基板２０１の主表面上の所定領域にＬＯＣＯＳ（ＬＯＣ
ａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法
を用いてフィールド酸化膜２０２を形成する。フィール
ド酸化膜２０２によって囲まれた活性領域上に、所定の
間隔を隔ててＮ型不純物領域２０３ａ、２０３ｂ、２０
３ｃおよび２０３ｄをイオン注入法などを用いて形成す
る。写真製版技術とドライエッチング技術とを用いて、
ゲート絶縁膜２１４ａ、２１４ｂおよびゲート電極２０
５ａ、２０５ｂ、２０５ｃおよび２０５ｄを形成する。

【００１７】ゲート電極２０５ａ、２０５ｂ、２０５ｃ
および２０５ｄのそれぞれを覆うように絶縁膜（ＳｉＯ
₂ ）２０４ａ、２０４ｂ、２０４ｃおよび２０４ｄを形
成する。Ｎ型不純物領域２０３ｂと電気的に接続するよ
うに絶縁膜２０４ａおよび２０４ｂ上に埋込ビット線２
０７を形成する。埋込ビット線２０７上に絶縁膜（Ｓｉ
Ｏ₂ ）２０６を形成する。

【００１８】この後、全面を覆うようにＣＶＤ法を用い
て、７０００Å程度の厚みを有するシリコン酸化膜から
なる層間絶縁膜２０８を形成する。そして、層間絶縁膜
２０８のＮ型不純物領域２０３ａ、２０３ｃ上に位置す
る領域に、写真製版技術とドライエッチング技術とを用
いて、図４３のようにコンタクトホール２０８ａ、２０
８ｂをそれぞれ１０００Å×１０００Å角の開口寸法で
形成する。

【００１９】次に、図４４に示すように、ＣＶＤ法を用
いて全面にポリシリコン層２０９を形成する。次に、ポ
リシリコン層２０９の全面をエッチング法を用いてエッ
チバックする。これにより、図４５に示すようなポリシ
リコンからなるプラグ電極２０９ａおよび２０９ｂを形
成する。

【００２０】次に、スパッタリング法を用いて全面に白
金層（図示せず）を形成する。その白金層上の所定領域
に写真製版技術を用いてレジスト（図示せず）を形成す
る。そのレジストをマスクとして白金層を反応性イオン
エッチングによって異方性エッチングする。これによ
り、図４６に示されるような白金層からなるキャパシタ
下部電極２１０ａ、２１０ｂおよび２１０ｃがそれぞれ
形成される。この後、スパッタリング法を用いて絶縁膜
（ＳｉＯ₂ ）（図示せず）を２０００Åの厚さで堆積す
る。その絶縁膜を異方性エッチングすることにより、キ
ャパシタ下部電極２１０ａ、２１０ｂおよび２１０ｃの
側端部に図４７に示されるような枠付絶縁膜２１１を形
成する。

【００２１】次に、図４８に示すように、全面を覆うよ
うに反応性スパッタ法を用いて、ＢＳＴ層２１２を形成
する。

【００２２】これによって、図４８に示されるようなＢ
ＳＴ層からなるキャパシタ絶縁膜２１２が形成される。

【００２３】その後、図４９に示すように、スパッタリ
ング法を用いて全面に白金層を形成してキャパシタ上部
電極２１３とする。その後、平坦化された絶縁膜（Ｓｉ
Ｏ₂）２１５をプラズマＣＶＤ法で形成する。

【００２４】さらに、図５０に示すように、厚さ５００
０Åのアルミニウム膜をパターニングしてアルミ配線２
１６を形成する。最後にプラズマＣＶＤ法による絶縁膜
（ＳｉＯ₂ ）２１７を堆積して図４１に示すＤＲＡＭの
メモリセルが完成される。

【００２５】

【発明が解決しようとする課題】図４１に示した従来の
ＤＲＡＭでは、素子が微細化された場合にも一定のキャ
パシタ容量を確保するため、ビット線２０７を埋込む構
造にするとともに、キャパシタ絶縁膜を誘電率の高い高
誘電体膜２１２によって構成していた。

【００２６】しかしながら、半導体装置の集積化はさら
に進められており、この高集積化の進展に伴って素子が
さらに微細化された場合、図４１に示した構造でも一定
のキャパシタ容量を確保することが困難になるという問
題点があった。

【００２７】請求項１から７に記載の発明は、上記のよ
うな課題を解決するためになされたもので、半導体装置
の高集積化に伴って素子がさらに微細化された場合に
も、一定のキャパシタ容量を確保することが可能な半導
体装置およびその製造方法を提供することを目的とす
る。

【００２８】

【課題を解決するための手段】請求項１から４における
半導体装置は、半導体基板と、第１のキャパシタ下部電
極と、第１のキャパシタ絶縁膜と、第１のキャパシタ上
部電極と、第２のキャパシタ下部電極と、第２のキャパ
シタ絶縁膜と、第２のキャパシタ上部電極と、側壁絶縁
膜と、プラグ電極とを備えている。第１のキャパシタ下
部電極は、半導体基板の上方に位置し、半導体基板と電
気的に接続されている。第１のキャパシタ上部電極は、
第１のキャパシタ下部電極上に結晶構造を有する第１の
キャパシタ絶縁膜を介して形成されている。第２のキャ
パシタ下部電極は、第１のキャパシタ上部電極の上方に
形成されている。第２のキャパシタ上部電極は、第２の
キャパシタ下部電極上に結晶構造を有する第２のキャパ
シタ絶縁膜を介して形成されている。側壁絶縁膜は第１
のキャパシタ絶縁膜の側壁部および第１のキャパシタ上
部電極の側壁部に形成されている。プラグ電極は、第１
のキャパシタ下部電極と第２のキャパシタ下部電極に位
置し、側壁絶縁膜で囲まれた領域に、第１のキャパシタ
下部電極と第２のキャパシタ下部電極とを電気的に接続
するように形成されている。好ましくは、請求項２に記
載のように第１のキャパシタ上部電極と第２のキャパシ
タ下部電極との間には層間絶縁膜を介在させるようにし
てもよい。さらに好ましくは、請求項３に記載のよう
に、第２のキャパシタ下部電極の半導体基板の主表面に
沿った方向の長さが第１のキャパシタ下部電極よりも短
く、かつ第２のキャパシタ下部電極が平面的に見て第１
のキャパシタ下部電極が形成される領域内に含まれるよ
うに配置するようにしてもよい。また好ましくは、請求
項４に記載のように、第１のキャパシタ上部電極と、第
２のキャパシタ下部電極との間に結晶構造を有する第３
のキャパシタ絶縁膜を配置するようにしてもよい。

【００２９】請求項５から７における半導体装置の製造
方法では半導体基板の上方に第１のキャパシタ下部電極
を形成する。第１のキャパシタ下部電極上に結晶構造を
有する第１のキャパシタ絶縁膜を形成する。第１のキャ
パシタ下部電極上に結晶構造を有する第１のキャパシタ
絶縁膜を介して第１のキャパシタ上部電極を形成する。
第１のキャパシタ上部電極の除去した部分と第１のキャ
パシタ絶縁膜の除去した部分が少なくとも一部は重なる
ように第１のキャパシタ上部電極および第１のキャパシ
タ絶縁膜の一部を除去する。第１のキャパシタ絶縁膜お
よび第１のキャパシタ上部電極の除去された部分の側壁
部に絶縁膜を形成する。側壁絶縁膜によって囲まれる領
域に第１のキャパシタ下部電極と電気的に接続するよう
にプラグ電極を形成する。プラグ電極の上部表面と電気
的に接続するように第２のキャパシタ下部電極を形成す
る。第２のキャパシタ下部電極上に結晶構造を有する絶
縁膜を形成する。第２のキャパシタ下部電極上に結晶構
造を有する第２のキャパシタ絶縁膜を介して第２のキャ
パシタ上部電極を形成する。また、好ましくは請求項６
に記載のように第１のキャパシタ上部電極上に層間絶縁
膜を形成した後、層間絶縁膜、第１のキャパシタ上部電
極および第１のキャパシタ絶縁膜の一部を除去するよう
に構成するとともに層間絶縁膜、第１のキャパシタ上部
電極および第１のキャパシタ絶縁膜の除去した部分の側
壁に側壁絶縁膜を形成するように構成してもよい。さら
に好ましくは、請求項７に記載のように側壁絶縁膜の形
成後に、層間絶縁膜と、層間絶縁膜の側壁に接している
側壁絶縁膜の部分とを除去するように構成してもよい。

【００３０】

【作用】請求項１から４に係る半導体装置では、半導体
基板上方に第１のキャパシタ下部電極、結晶構造を持つ
第１のキャパシタ絶縁膜、および第１のキャパシタ上部
電極が形成され、さらにそれらの上方に第２のキャパシ
タ下部電極、結晶構造を持つ第２のキャパシタ絶縁膜お
よび第２のキャパシタ上部電極が形成され、かつ第１の
キャパシタ下部電極と第２のキャパシタ下部電極が電気
的に接続されているので、従来のように同一の層間絶縁
膜上に１層のキャパシタ下部電極を隣接して形成してい
た場合に比べて、従来と同一の平面積で第２のキャパシ
タ下部電極の分だけ、キャパシタ下部電極の表面積が増
大される。これにより、キャパシタ容量が増大される。
また、請求項２に係る半導体装置のように、第１のキャ
パシタ上部電極と第２のキャパシタ下部電極との間に層
間絶縁膜を有するように構成すれば、第１のキャパシタ
上部電極と第２のキャパシタ下部電極とが、確実に分
離、すなわち、確実に電気的に絶縁された状態となり、
２層のキャパシタが有するキャパシタ容量が損失なく利
用される。

【００３１】また、請求項３に係る半導体装置のよう
に、第２のキャパシタ下部電極の半導体基板の主表面に
沿った方向の長さを第１のキャパシタ下部電極の対応す
る長さよりも短くし、かつ第２のキャパシタ下部電極を
平面的に見て第１のキャパシタ下部電極が形成される領
域内に含まれるように配置すれば、層間絶縁膜に生ずる
起伏を避けて第２のキャパシタ下部電極が形成される。
これにより、層間絶縁膜に起伏が生じたとしても平坦な
上部表面を有する第２のキャパシタ下部電極が形成され
る。

【００３２】また、請求項４に係る半導体装置のよう
に、第１のキャパシタ上部電極と第２のキャパシタ下部
電極との間に結晶構造を持つ第３のキャパシタ絶縁膜を
配するようにすれば、第１のキャパシタ上部電極と第２
のキャパシタ下部電極の間にもキャパシタが構成され、
キャパシタ容量がさらに増大される。

【００３３】請求項５から７に係る半導体装置の製造方
法では、半導体基板の上方に第１のキャパシタ下部電極
が形成され、その第１のキャパシタ下部電極上に結晶構
造を有する第１のキャパシタ絶縁膜を介して第１のキャ
パシタ上部電極が形成され、その第１のキャパシタ上部
電極および第１のキャパシタ絶縁膜の一部が除去され、
第１のキャパシタ上部電極および第１のキャパシタ絶縁
膜の除去された部分の側壁部に側壁絶縁膜が形成され、
その側壁絶縁膜によって囲まれる領域に第１のキャパシ
タ下部電極と電気的に接続するようにプラグ電極が形成
され、そのプラグ電極の上部表面と電気的に接続するよ
うに第２のキャパシタ下部電極が形成され、その第２の
キャパシタ下部電極上に結晶構造を有する第２のキャパ
シタ絶縁膜を介して第２のキャパシタ上部電極が形成さ
れるので、第１のキャパシタ上部電極の上方に第２のキ
ャパシタ下部電極を有し、かつ第１のキャパシタ下部電
極と第２のキャパシタ下部電極が電気的に接続された構
造を有する半導体装置が容易に製造される。これによ
り、従来の同一の層間絶縁膜上に隣接してキャパシタ下
部電極を形成した場合に比べて、従来と同一平面積でキ
ャパシタ容量が増大される。

【００３４】また、請求項６に係る半導体装置の製造方
法のように、第１のキャパシタ上部電極上に層間絶縁膜
を形成した後、層間絶縁膜、第１のキャパシタ上部電極
および第１のキャパシタ絶縁膜の一部を除去し、その層
間絶縁膜、第１のキャパシタ上部電極および第１のキャ
パシタ絶縁膜の除去した部分の側壁に側壁絶縁膜を形成
するようにすれば、第１のキャパシタ上部電極と第２の
キャパシタ下部電極との間、第１のキャパシタ上部電極
および第１のキャパシタ絶縁膜とプラグ電極との間の電
気的絶縁が保たれた構造を有する半導体装置が容易に製
造される。これにより、２層のキャパシタが有するキャ
パシタ容量が損失なく利用される。

【００３５】また、請求項７に係る半導体装置の製造方
法のように、側壁絶縁膜の形成後に、層間絶縁膜と、そ
の層間絶縁膜の側壁に接している側壁絶縁膜の部分とを
除去するようにすれば、第１のキャパシタ上部電極の側
面上部に位置する側壁絶縁膜が、電気的絶縁に十分な厚
さを有するように形成される。これにより、第１のキャ
パシタ上部電極と第２のキャパシタ下部電極との間に結
晶構造を有する第３のキャパシタ絶縁膜を配しても、第
１のキャパシタ上部電極および第１のキャパシタ絶縁膜
とプラグ電極との間の電気的絶縁が保たれた構造を有す
る半導体装置が容易に製造される。

【００３６】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の第１実施例によるＤＲＡＭを示し
た断面構造図である。

【００３７】図１を参照して、この第１実施例のＤＲＡ
Ｍでは、Ｐ型シリコン基板１上の主表面上の所定領域に
素子分離のための分離酸化膜２が形成されている。そし
て、分離酸化膜２によって囲まれた活性領域上には所定
の間隔を隔ててソース／ドレイン領域を構成するＮ型不
純物領域３ａ、３ｂ、３ｃおよび３ｄが形成されてい
る。Ｎ型不純物領域３ａと３ｂとの間にはゲート絶縁膜
（ＳｉＯ₂ 膜）１４ａを介してゲート電極５ａが形成さ
れている。同様に３ｂと３ｃとの間にはゲート絶縁膜１
４ｂを介してゲート電極５ｂが形成されている。分離酸
化膜２上には所定の間隔を隔ててゲート電極５ｃおよび
５ｄが形成されている。

【００３８】Ｎ型不純物領域３ａおよび３ｂとゲート電
極５ａとによって一方のトランスファゲートトランジス
タが形成されており、Ｎ型不純物領域３ｂおよび３ｃと
ゲート電極５ｂとによって他方のトランスファゲートト
ランジスタが形成されている。すなわち、Ｎ型不純物領
域３ｂは２つのトランスファゲートトランジスタの共通
のソース／ドレイン領域を構成する。ゲート電極５ａ、
５ｂ、５ｃおよび５ｄのそれぞれを覆うように絶縁膜
（ＳｉＯ₂ ）４ａ、４ｂ、４ｃおよび４ｄを形成する。

【００３９】Ｎ型不純物領域３ｂと電気的に接続するよ
うに絶縁膜（ＳｉＯ₂ ）４ａおよび４ｂ上に埋込ビット
線７を形成する。埋込ビット線７上に絶縁膜（Ｓｉ
Ｏ₂ ）６を形成する。全面を覆うように７０００Å程度
の厚みを有する絶縁膜（ＳｉＯ₂膜）からなる層間絶縁
膜８が形成されている。層間絶縁膜８のＮ型不純物領域
３ａおよび３ｃ上に位置する領域にはそれぞれコンタク
トホールが形成されている。そのコンタクトホールを埋
込むようにポリシリコンからなるプラグ電極９ａおよび
９ｂが形成されている。なお、プラグ電極９ａおよび９
ｂはタングステン等を用いて形成してもよい。

【００４０】プラグ電極９ａおよび９ｂ上にはそれぞれ
層間絶縁膜８の上表面上に沿って延びるように白金層か
らなる第１のキャパシタ下部電極１０ａ、１０ｂおよび
１０ｃが形成されている。枠付絶縁膜１１がキャパシタ
下部電極１０ａ、１０ｂおよび１０ｃの側端部に形成さ
れている。第１のキャパシタ下部電極１０ａ、１０ｂお
よび１０ｃを覆うようにＢＳＴからなり、６００Å程度
の厚みを有する第１のキャパシタ絶縁膜１２が形成され
ている。なお、第１のキャパシタ絶縁膜１２としてＰｂ
（Ｚｒ，Ｔｉ）Ｏ₃ 、ＳｒＴｉＯ₃ 、（Ｐｂ，Ｌａ）
（Ｚｒ，Ｔｉ）Ｏ ₃ などを用いてもよい。

【００４１】第１のキャパシタ絶縁膜１２の上には白金
層からなる第１のキャパシタ上部電極１３が形成されて
いる。第１のキャパシタ上部電極１３の全面を覆うよう
にその表面が平坦化された層間絶縁膜１７が形成されて
いる。第１のキャパシタ上部電極１３、第１のキャパシ
タ絶縁膜１２および層間絶縁膜１７の所定の領域にはコ
ンタクトホールが形成されている。そのコンタクトホー
ル内には第１のキャパシタ下部電極１０ａおよび１０ｂ
にそれぞれ電気的に接続するとともに第１のキャパシタ
上部電極１３、第１のキャパシタ絶縁膜１２と側壁絶縁
膜１８によって電気的に絶縁されるようにポリシリコン
からなるプラグ電極１９が埋込まれている。

【００４２】層間絶縁膜１７の平坦化された上部表面に
は白金層からなる第２のキャパシタ下部電極１０ｄ、１
０ｅおよび１０ｆが形成されている。なお、この第２の
キャパシタ下部電極１０ｄ、１０ｅおよび１０ｆはパラ
ジウムや白金チタン合金によって形成してもよい。第２
のキャパシタ下部電極１０ｄ、１０ｅおよび１０ｆはプ
ラグ電極１９によって電気的にそれぞれ第１のキャパシ
タ下部電極１０ａ、１０ｂおよび１０ｃと接続されるよ
うに形成されている。

【００４３】第２のキャパシタ下部電極１０ｄ、１０ｅ
および１０ｆを覆うように、ＢＳＴからなり、６００Å
程度の厚みを有する第２のキャパシタ絶縁膜１２ａが形
成される。なお、第２のキャパシタ絶縁膜１２ａとして
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃ 、ＳｒＴｉＯ₃ 、（Ｐｂ，Ｌ
ａ）（Ｚｒ，Ｔｉ）Ｏ₃ などを用いてもよい。第２のキ
ャパシタ絶縁膜１２ａ上には白金層からなる第２のキャ
パシタ上部電極１３ａが形成されている。

【００４４】この第１実施例では、図１に示すように、
第１のキャパシタ下部電極１０ｂとその上方の第２のキ
ャパシタ下部電極１０ｅとがプラグ電極１９によって接
続されるように形成することにより、図４１に示した従
来の構造に比べて同一平面積でキャパシタ容量を約２倍
に増加させることができる。これにより、半導体装置が
さらに高集積化された場合にもキャパシタとしての信頼
性上必要な一定のキャパシタ容量を確保することが可能
となる。

【００４５】図２から図１９は、図１に示した第１実施
例のＤＲＡＭのメモリセル部の製造プロセスを説明する
ための断面構造図である。図２から図１９を参照して、
次に第１実施例のＤＲＡＭのメモリセル部の製造プロセ
スについて説明する。

【００４６】図２に示すように、Ｐ型シリコン基板１の
主表面上の所定領域に素子分離のための分離酸化膜２を
形成する。分離酸化膜２によって囲まれた活性領域上に
所定の間隔を隔てて、ゲート絶縁膜１４ａおよび１４ｂ
を介してゲート電極５ａおよび５ｂを形成する。ゲート
電極５ａおよび５ｂと分離酸化膜２とをマスクとしてＰ
型シリコン基板１に不純物を導入することによって、ソ
ース／ドレイン領域を構成するＮ型不純物領域３ａ、３
ｂ、３ｃおよび３ｄを形成する。

【００４７】ゲート電極５ａ、５ｂ、５ｃおよび５ｄの
それぞれを覆うように絶縁膜（ＳｉＯ₂ ）４ａ、４ｂ、
４ｃおよび４ｄを形成する。Ｎ型不純物領域３ｂと電気
的に接続するように絶縁膜４ａおよび４ｂ上に埋込ビッ
ト線７を形成する。埋込ビット線７上に絶縁膜６を形成
する。この後、全面を覆うようにシリコン酸化膜からな
る層間絶縁膜８を形成する。

【００４８】層間絶縁膜８のＮ型不純物領域３ａおよび
３ｃ上に位置する領域に図３のようにコンタクトホール
８ａおよび８ｂを形成する。そのコンタクトホール８ａ
および８ｂ内でそれぞれＮ型不純物領域３ａおよび３ｃ
に電気的に接続するようにリンをドープしたポリシリコ
ン層９をコンタクトホール８ａおよび８ｂが完全に埋ま
るまで図４のように堆積する。ポリシリコン層９を異方
性エッチングすることにより図５に示されるようなポリ
シリコンプラグ９ａおよび９ｂを形成する。

【００４９】次に層間絶縁膜８、プラグ電極９ａおよび
９ｂ上にスパッタ法で白金層を２０００Åの厚みで堆積
した後（図示せず）、その白金層をパターニングするこ
とによって図６に示したようにキャパシタ下部電極１０
ａ、１０ｂおよび１０ｃとする。その後、スパッタ法で
絶縁膜（ＳｉＯ₂ ）（図示せず）を２０００Åの厚みで
堆積した後その絶縁膜を異方性エッチングすることによ
りキャパシタ下部電極１０ａ、１０ｂおよび１０ｃの側
端部に図７に示されるような枠付絶縁膜１１を形成す
る。

【００５０】図８に示すように、スパッタ法でＢＳＴを
約６００Åの厚み程度堆積することによって、ＢＳＴか
らなるキャパシタ絶縁膜１２を形成する。次に、図９に
示すように、スパッタ法を用いて白金層を約２０００Å
の厚みで堆積することによって、キャパシタ上部電極１
３を形成する。その後、図１０に示すように、層間絶縁
膜１７を厚さ約２０００Åで設け、その上部表面を平坦
化する。図１１のように、層間絶縁膜１７、第１のキャ
パシタ上部電極１３、第１のキャパシタ絶縁膜１２に第
１のキャパシタ下部電極１０に達する穴を開口する。

【００５１】図１２に示すように、絶縁膜（ＳｉＯ₂ ）
１８ａを全面に堆積した後、その絶縁膜を１０００Åの
厚み分だけ異方性エッチングすることにより、穴の側壁
部に図１３に示されるような側壁絶縁膜１８を形成す
る。この側壁絶縁膜１８によって、第１のキャパシタ上
部電極１３および第１のキャパシタ絶縁膜１２の側壁部
を後の工程で形成されるポリシリコンプラグ１９から電
気的に絶縁することができるようにする。

【００５２】次に、リンをドープしたポリシリコン層を
穴が完全に埋まるまで堆積した後、そのポリシリコン層
を異方性エッチングすることにより、図１４に示される
ようなポリシリコンプラグ１９を形成する。ポリシリコ
ンプラグ１９の高さが層間絶縁膜１７の平坦化された上
面とほぼ同じ高さとなるようにエッチング時間を調節す
る。この後、第２のキャパシタ下部電極層をスパッタ法
で堆積した後、パターニングすることによって、図１５
に示されるような第２のキャパシタ下部電極１０ｄ、１
０ｅおよび１０ｆを形成する。ここで、第１のキャパシ
タ下部電極１０ａ、１０ｂおよび１０ｃは第２のキャパ
シタ下部電極１０ｄ、１０ｅおよび１０ｆと同じ大きさ
である。

【００５３】その後、第２のキャパシタ下部電極１０
ｄ、１０ｅおよび１０ｆの側端部に枠付絶縁膜１１ａを
スパッタリング法と異方性エッチングにより形成する。
次に図１６に示すように第２のキャパシタ絶縁膜１２ａ
となるＢＳＴ膜を全面に堆積する。さらに図１７に示す
ように、その上に第２のキャパシタ上部電極１３ａを堆
積する。さらに、図１８に示すようにこの上に平坦化さ
れた絶縁膜（ＳｉＯ₂ ）１５を厚さ約６０００Åでプラ
ズマＣＶＤ法によって形成する。その後、図１９のよう
に厚さ５０００Åでアルミニウム膜を形成した後、その
アルミニウム膜をパターニングしてアルミ配線１６を形
成する。

【００５４】最後に図１に示したように、再びプラズマ
ＣＶＤ法による絶縁膜（ＳｉＯ₂ ）２０を８０００Åの
厚さで堆積してパッシベーション膜とする。このように
して、本発明の第１実施例のＤＲＡＭが完成される。な
お、上記の第１実施例では、キャパシタは２層のものを
示したが、必要なキャパシタ容量に応じて何層積層して
もよい。

【００５５】図２０は、本発明の第２実施例によるＤＲ
ＡＭを示した断面構造図である。図２０を参照して、こ
の第２実施例では、上記した第１実施例と異なり、上層
の第２のキャパシタ下部電極１０ｄ、１０ｅおよび１０
ｆが下層の第１のキャパシタ下部電極１０ａ、１０ｂお
よび１０ｃよりも半導体基板の主表面に沿った方向の長
さが短く、かつ平面的に見て、上層の第２のキャパシタ
下部電極１０ｄ、１０ｅおよび１０ｆは下層の第１のキ
ャパシタ下部電極１０ａ、１０ｂおよび１０ｃが形成さ
れる領域内に含まれるように配置されている。

【００５６】このように配置すれば、層間絶縁膜１７ａ
の上面を平坦化せずに起伏のある状態のまま上層の第２
のキャパシタ下部電極１０ｄ、１０ｅおよび１０ｆを形
成したとしても、上層の第２のキャパシタ下部電極１０
ｄ、１０ｅおよび１０ｆが層間絶縁膜１７ａの起伏部分
を避けることができる。これによって、層間絶縁膜１７
ａの起伏部分上に位置するキャパシタ絶縁膜１２ａの結
晶構造の乱れに起因してリーク電流が増加するのを防止
することができる。また、層間絶縁膜１７ａの上面の平
坦化工程を省略して製造プロセスを簡略化しながら、キ
ャパシタ容量が増加したＤＲＡＭが得られる。

【００５７】次に、図２１から図２８を参照して、第２
実施例の半導体装置の製造工程について説明する。この
第２実施例の半導体装置の製造工程としては、第１実施
例の製造工程の図９に示す工程までは同様であり、その
後の工程が図２１に示す工程となる。図２１を参照し
て、この第２実施例の半導体装置の製造工程では、キャ
パシタ上部電極１３上にその表面が平坦化されていない
層間絶縁膜１７ａを形成する。その後、第１実施例で示
したと同様に図２２に示すようにコンタクトホールを形
成し、図２３に示すように絶縁膜（ＳｉＯ₂ ）１８ｃを
堆積し、その後その絶縁膜を異方性エッチングすること
によって側壁絶縁膜１８ｂを図２４に示すように形成す
る。

【００５８】次に図２５に示したように、プラグ電極１
９を形成する。その後、第２のキャパシタ下部電極層
（図示せず）をスパッタリング法によって堆積した後、
第２のキャパシタ下部電極１０ｄ、１０ｅおよび１０ｆ
がそれぞれ第１のキャパシタ下部電極１０ａ、１０ｂお
よび１０ｃよりも５００Å以上小さくなるように第２の
キャパシタ下部電極層をパターニングする。さらに、第
１実施例と同様に、図２６から図２８に示した製造プロ
セスを経て第２実施例のＤＲＡＭが完成される。

【００５９】図２９は第３実施例のＤＲＡＭを示した断
面構造図である。図２９を参照して、この第３実施例で
は、上記した第１実施例と異なり、下層の第１のキャパ
シタ上部電極１３ｂと上層の第２のキャパシタ下部電極
１０ｄ、１０ｅおよび１０ｆとの間に高誘電体膜からな
る第３のキャパシタ絶縁膜２０が配置されている。これ
によって下層のキャパシタ上部電極１３ｂと上層のキャ
パシタ下部電極１０ｄ、１０ｅおよび１０ｆとの間にキ
ャパシタ絶縁膜２０を介してキャパシタが形成されるの
で、第１実施例、第２実施例よりもキャパシタ容量を著
しく増大させることが可能となり、さらなる高集積化に
対応することができる。なお、この第３実施例で得られ
るキャパシタ容量は第１実施例、第２実施例に比較して
約１．５倍、図４１に示す従来のものに比して約３倍で
ある。

【００６０】次に、図３０から図３８を参照して第３実
施例の半導体装置の製造方法について説明する。この第
３実施例の半導体装置の製造工程としては、第２実施例
の図２４に示す製造工程までは同様であり、その後の工
程が図３０に示す工程となる。図３０は、プラグ電極１
９ａを形成する工程を示す。この工程において、プラグ
電極の上面が下層の第１のキャパシタ上部電極１３ｂの
上面と一致するようにエッチング時間を調節する。この
後、層間絶縁膜１８ｃおよび側壁絶縁膜１８ｂの層間絶
縁膜１８ｃに接している部分をフッ化水素溶液によって
溶解除去することによって図３１に示すような構造が得
られる。

【００６１】次に、図３２に示すように、キャパシタ上
部電極１３ｂおよびプラグ電極１９ａ上の全面に第３の
キャパシタ絶縁膜２０となるＢＳＴ膜を厚さ約６００Å
形成した後、プラグ電極１９ａ上のＢＳＴ膜を除去す
る。図３３に示すように、上面全体に厚さ２０００Åの
白金層１０ｇを堆積する。その後、図３４に示すよう
に、下層の第１のキャパシタ下部電極１０よりもその半
導体基板１の主表面に沿った方向の長さが小さくなるよ
うに白金膜１０ｇをパターニングする。さらに、厚さ約
２０００Åの絶縁膜（ＳｉＯ₂ ）（図示せず）を堆積し
た後、その絶縁膜を異方性エッチングすることで、キャ
パシタ下部電極１０ｄ、１０ｅおよび１０ｆの側壁部に
枠付絶縁膜１１ａが、キャパシタ絶縁膜２０の凸部に絶
縁膜１７ｂが形成される。

【００６２】その後、図３５に示すように、上面全体に
厚さ約６００ÅのＢＳＴ膜を堆積し、キャパシタ絶縁膜
１２ａとする。図３６に示すように、上面全体に厚さ約
２０００Åで白金膜を堆積し、キャパシタ上部電極１３
ｃとする。この後は、第１実施例に示したと同様に図３
７から図３８に示した工程を経て第３実施例のＤＲＡＭ
が完成される。

【００６３】

【発明の効果】請求項１から４に記載の半導体装置によ
れば、半導体基板上方に第１のキャパシタ下部電極、結
晶構造を持つ第１のキャパシタ絶縁膜および第１のキャ
パシタ上部電極を形成し、さらにそれらの上方に第２の
キャパシタ下部電極、結晶構造を持つ第２のキャパシタ
絶縁膜および第２のキャパシタ上部電極を形成し、かつ
第１のキャパシタ下部電極と第２のキャパシタ下部電極
とを電気的に接続することにより、キャパシタが２層と
なり、従来の同一の層間絶縁膜上に１層のキャパシタ下
部電極が隣接して形成される構造に比べて、同一平面積
でキャパシタ容量を著しく増大させることができる。こ
れによって、半導体装置の高集積化に伴って素子がさら
に微細化された場合にも、一定のキャパシタ容量を確保
することが可能となる。また、請求項２に記載の半導体
装置のように、第１のキャパシタ上部電極と第２のキャ
パシタ下部電極との間に層間絶縁膜を有するように構成
すれば、第１のキャパシタ上部電極と第２のキャパシタ
下部電極とを確実に分離、すなわち、確実に電気的に絶
縁することができ、その結果、２層のキャパシタが有す
るキャパシタ容量を有効に損失なく利用することができ
る。これによって、半導体装置の信頼性をも向上させる
ことができ、また、請求項３に記載の半導体装置のよう
に、第２のキャパシタ下部電極の半導体基板の主表面に
沿った方向の長さを第１のキャパシタ下部電極の対応す
る長さよりも短くし、かつ第２のキャパシタ下部電極を
平面的に見て第１のキャパシタ下部電極が形成される領
域内に含まれるように配置するように構成すれば、第２
のキャパシタ下部電極下の層間絶縁膜の主表面を平坦化
する工程を省略して製造プロセスを簡略化しながらキャ
パシタ容量を増大することができる。また、請求項４に
記載の半導体装置のように、第１のキャパシタ上部電極
と第２のキャパシタ下部電極との間に結晶構造を持つ第
３のキャパシタ絶縁膜を配するようにすれば、さらに同
一平面積でキャパシタ容量を著しく増大させることがで
きる。これによって、半導体装置の高集積化に伴って素
子が一層、微細化された場合にも、一定のキャパシタ容
量を確保することが可能となる。

【００６４】請求項５に記載の半導体装置の製造方法に
よれば、半導体基板の上方に第１のキャパシタ下部電極
を形成し、その第１のキャパシタ下部電極上に結晶構造
を有する第１のキャパシタ絶縁膜を介して第１のキャパ
シタ上部電極を形成し、その第１のキャパシタ上部電極
および第１のキャパシタ絶縁膜の一部を除去し、第１の
キャパシタ上部電極および第１のキャパシタ絶縁膜の除
去された部分の側壁部に側壁絶縁膜を形成し、その側壁
絶縁膜によって囲まれる領域に第１のキャパシタ下部電
極と電気的に接続するようにプラグ電極を形成し、その
プラグ電極の上部表面と電気的に接続するように第２の
キャパシタ下部電極を形成し、その第２のキャパシタ下
部電極上に結晶構造を有する第２のキャパシタ絶縁膜を
介して第２のキャパシタ上部電極を形成することによ
り、第１のキャパシタ上部電極の上方に第２のキャパシ
タ下部電極を有し、かつ第１のキャパシタ下部電極と第
２のキャパシタ下部電極が電気的に接続された構造を有
する半導体記憶装置が容易に製造されるので、従来の同
一の層間絶縁膜上に隣接して１層のキャパシタ下部電極
を形成した場合に比べて、従来と同一平面積でキャパシ
タ容量を増大することができる。

【００６５】また、請求項６に記載の半導体装置の製造
方法のように、第１のキャパシタ上部電極上に層間絶縁
膜を形成した後、層間絶縁膜、第１のキャパシタ上部電
極および第１のキャパシタ絶縁膜の一部を除去し、層間
絶縁膜、第１のキャパシタ上部電極および第１のキャパ
シタ絶縁膜の除去した部分の側壁に側壁絶縁膜を形成す
るようにすれば、第１のキャパシタ上部電極と第２のキ
ャパシタ下部電極との間、第１のキャパシタ上部電極お
よび第１のキャパシタ絶縁膜とプラグ電極との間の電気
的絶縁が保たれた構造を有する半導体装置が容易に製造
されるので、２層のキャパシタが有するキャパシタ容量
を損失なく利用することができる。

【００６６】また、請求項７に記載の半導体装置の製造
方法のように、側壁絶縁膜の形成後に、層間絶縁膜と、
その層間絶縁膜の側壁に接している側壁絶縁膜の部分と
を除去するようにすれば、第１のキャパシタ上部電極の
側面上部に位置する側壁絶縁膜が、電気的絶縁に十分な
厚みを有するように形成されるので、第１のキャパシタ
上部電極と第２のキャパシタ下部電極との間に結晶構造
を有する絶縁膜を配したとしても、第１のキャパシタ上
部電極および第１のキャパシタ絶縁膜とプラグ電極との
間の電気的絶縁を保たれた構造を有する半導体装置を容
易に製造することができる。

【図面の簡単な説明】

【図１】 本発明の第１実施例によるＤＲＡＭを示した
断面構造図である。

【図２】 図１に示した第１実施例のＤＲＡＭのメモリ
セル部分の製造プロセスの第１工程を説明するための断
面構造図である。

【図３】 図１に示した第１実施例のＤＲＡＭのメモリ
セル部分の製造プロセスの第２工程を説明するための断
面構造図である。

【図４】 図１に示した第１実施例のＤＲＡＭのメモリ
セル部分の製造プロセスの第３工程を説明するための断
面構造図である。

【図５】 図１に示した第１実施例のＤＲＡＭのメモリ
セル部分の製造プロセスの第４工程を説明するための断
面構造図である。

【図６】 図１に示した第１実施例のＤＲＡＭのメモリ
セル部分の製造プロセスの第５工程を説明するための断
面構造図である。

【図７】 図１に示した第１実施例のＤＲＡＭのメモリ
セル部分の製造プロセスの第６工程を説明するための断
面構造図である。

【図８】 図１に示した第１実施例のＤＲＡＭのメモリ
セル部分の製造プロセスの第７工程を説明するための断
面構造図である。

【図９】 図１に示した第１実施例のＤＲＡＭのメモリ
セル部分の製造プロセスの第８工程を説明するための断
面構造図である。

【図１０】 図１に示した第１実施例のＤＲＡＭのメモ
リセル部分の製造プロセスの第９工程を説明するための
断面構造図である。

【図１１】 図１に示した第１実施例のＤＲＡＭのメモ
リセル部分の製造プロセスの第１０工程を説明するため
の断面構造図である。

【図１２】 図１に示した第１実施例のＤＲＡＭのメモ
リセル部分の製造プロセスの第１１工程を説明するため
の断面構造図である。

【図１３】 図１に示した第１実施例のＤＲＡＭのメモ
リセル部分の製造プロセスの第１２工程を説明するため
の断面構造図である。

【図１４】 図１に示した第１実施例のＤＲＡＭのメモ
リセル部分の製造プロセスの第１３工程を説明するため
の断面構造図である。

【図１５】 図１に示した第１実施例のＤＲＡＭのメモ
リセル部分の製造プロセスの第１４工程を説明するため
の断面構造図である。

【図１６】 図１に示した第１実施例のＤＲＡＭのメモ
リセル部分の製造プロセスの第１５工程を説明するため
の断面構造図である。

【図１７】 図１に示した第１実施例のＤＲＡＭのメモ
リセル部分の製造プロセスの第１６工程を説明するため
の断面構造図である。

【図１８】 図１に示した第１実施例のＤＲＡＭのメモ
リセル部分の製造プロセスの第１７工程を説明するため
の断面構造図である。

【図１９】 図１に示した第１実施例のＤＲＡＭのメモ
リセル部分の製造プロセスの第１８工程を説明するため
の断面構造図である。

【図２０】 本発明の第２実施例のＤＲＡＭを示した断
面構造図である。

【図２１】 図２０に示した第２実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第９工程を説明するため
の断面構造図である。

【図２２】 図２０に示した第２実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第１０工程を説明するた
めの断面構造図である。

【図２３】 図２０に示した第２実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第１１工程を説明するた
めの断面構造図である。

【図２４】 図２０に示した第２実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第１２工程を説明するた
めの断面構造図である。

【図２５】 図２０に示した第２実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第１３工程を説明するた
めの断面構造図である。

【図２６】 図２０に示した第２実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第１４工程を説明するた
めの断面構造図である。

【図２７】 図２０に示した第２実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第１５工程を説明するた
めの断面構造図である。

【図２８】 図２０に示した第２実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第１６工程を説明するた
めの断面構造図である。

【図２９】 本発明の第３実施例によるＤＲＡＭを示し
た断面構造図である。

【図３０】 図２９に示した第３実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第１３工程を説明するた
めの断面構造図である。

【図３１】 図２９に示した第３実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第１４工程を説明するた
めの断面構造図である。

【図３２】 図２９に示した第３実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第１５工程を説明するた
めの断面構造図である。

【図３３】 図２９に示した第３実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第１６工程を説明するた
めの断面構造図である。

【図３４】 図２９に示した第３実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第１７工程を説明するた
めの断面構造図である。

【図３５】 図２９に示した第３実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第１８工程を説明するた
めの断面構造図である。

【図３６】 図２９に示した第３実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第１９工程を説明するた
めの断面構造図である。

【図３７】 図２９に示した第３実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第２０工程を説明するた
めの断面構造図である。

【図３８】 図２９に示した第３実施例のＤＲＡＭのメ
モリセル部分の製造プロセスの第２１工程を説明するた
めの断面構造図である。

【図３９】 従来の一般的なＤＲＡＭの構成を示したブ
ロック図である。

【図４０】 図３９に示したメモリセルアレイの４ビッ
ト分の等価回路図である。

【図４１】 従来の提案されたＤＲＡＭのメモリセル部
分を示した断面構造図である。

【図４２】 図４１に示した従来のＤＲＡＭのメモリセ
ル部分の製造プロセスの第１工程を説明するための断面
構造図である。

【図４３】 図４１に示した従来のＤＲＡＭのメモリセ
ル部分の製造プロセスの第２工程を説明するための断面
構造図である。

【図４４】 図４１に示した従来のＤＲＡＭのメモリセ
ル部分の製造プロセスの第３工程を説明するための断面
構造図である。

【図４５】 図４１に示した従来のＤＲＡＭのメモリセ
ル部分の製造プロセスの第４工程を説明するための断面
構造図である。

【図４６】 図４１に示した従来のＤＲＡＭのメモリセ
ル部分の製造プロセスの第５工程を説明するための断面
構造図である。

【図４７】 図４１に示した従来のＤＲＡＭのメモリセ
ル部分の製造プロセスの第６工程を説明するための断面
構造図である。

【図４８】 図４１に示した従来のＤＲＡＭのメモリセ
ル部分の製造プロセスの第７工程を説明するための断面
構造図である。

【図４９】 図４１に示した従来のＤＲＡＭのメモリセ
ル部分の製造プロセスの第８工程を説明するための断面
構造図である。

【図５０】 図４１に示した従来のＤＲＡＭのメモリセ
ル部分の製造プロセスの第９工程を説明するための断面
構造図である。

【符号の説明】

１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ キ
ャパシタ下部電極、１２，１２ａ キャパシタ絶縁膜、
１３，１３ａ，１３ｂ，１３ｃ キャパシタ上部電極、
１７，１７ａ，１７ｂ 層間絶縁膜、１８，１８ｂ 側
壁絶縁膜、１９，１９ａ プラグ電極、２０ キャパシ
タ絶縁膜、２１０ キャパシタ下部電極、２１１ 枠付
絶縁膜、２１２ キャパシタ絶縁膜、２１３ キャパシ
タ上部電極。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7735−4Ｍ Ｈ０１Ｌ 27/10 ６５１

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板の上方に位置し、前記半導体基板と電気
   的に接続された第１のキャパシタ下部電極と、 前記第１のキャパシタ下部電極上に結晶構造を有する第
   １のキャパシタ絶縁膜を介して形成された第１のキャパ
   シタ上部電極と、 前記第１のキャパシタ上部電極の上方に形成された第２
   のキャパシタ下部電極と、 前記第２のキャパシタ下部電極上に結晶構造を有する第
   ２のキャパシタ絶縁膜を介して形成された第２のキャパ
   シタ上部電極と、 前記第１のキャパシタ下部電極と前記第２のキャパシタ
   下部電極との間に位置し、前記第１のキャパシタ絶縁膜
   の側壁部および前記第１のキャパシタ上部電極の側壁部
   との間に側壁絶縁膜を介在して、前記第１のキャパシタ
   下部電極と前記第２のキャパシタ下部電極とを電気的に
   接続するように形成されたプラグ電極とを備えた、半導
   体装置。
2. 【請求項２】 前記第１のキャパシタ上部電極と前記第
   ２のキャパシタ下部電極との間には層間絶縁膜が介在さ
   れている、請求項１に記載の半導体装置。
3. 【請求項３】 前記第２のキャパシタ下部電極の前記半
   導体基板の主表面に沿った方向の長さは前記第１のキャ
   パシタ下部電極の前記半導体基板の主表面に沿った方向
   の長さよりも短く、かつ前記第２のキャパシタ下部電極
   は平面的に見て前記第１のキャパシタ下部電極が形成さ
   れる領域内に含まれるように配置されている、請求項１
   または２に記載の半導体装置。
4. 【請求項４】 前記第１のキャパシタ上部電極と前記第
   ２のキャパシタ下部電極との間には、結晶構造を有する
   第３のキャパシタ絶縁膜が形成されている、請求項１に
   記載の半導体装置。
5. 【請求項５】 半導体基板の上方に第１のキャパシタ下
   部電極を形成する工程と、 前記第１のキャパシタ下部電極上に結晶構造を有する第
   １のキャパシタ絶縁膜を介して第１のキャパシタ上部電
   極を形成する工程と、 前記第１のキャパシタ上部電極および前記第１のキャパ
   シタ絶縁膜の一部を除去する工程と、 前記第１のキャパシタ上部電極および前記第１のキャパ
   シタ絶縁膜の除去された部分の側壁部に側壁絶縁膜を形
   成する工程と、 前記側壁絶縁膜によって囲まれる領域に、前記第１のキ
   ャパシタ下部電極と電気的に接続するようにプラグ電極
   を形成する工程と、 前記プラグ電極の上部表面と電気的に接続するように第
   ２のキャパシタ下部電極を形成する工程と、 前記第２のキャパシタ下部電極上に結晶構造を有する第
   ２のキャパシタ絶縁膜を介して第２のキャパシタ上部電
   極を形成する工程とを備えた、半導体装置の製造方法。
6. 【請求項６】 前記第１のキャパシタ上部電極および第
   １のキャパシタ絶縁膜の一部を除去する工程は、 前記第１のキャパシタ上部電極上に層間絶縁膜を形成し
   た後、前記層間絶縁膜、前記第１のキャパシタ上部電極
   および前記第１のキャパシタ絶縁膜の一部を除去する工
   程を含み、 前記側壁絶縁膜を形成する工程は、前記層間絶縁膜、前
   記第１のキャパシタ上部電極および前記第１のキャパシ
   タ絶縁膜の除去した部分の側壁に側壁絶縁膜を形成する
   工程を含む、請求項５に記載の半導体装置の製造方法。
7. 【請求項７】 前記側壁絶縁膜の形成後に、前記層間絶
   縁膜と、前記層間絶縁膜の側壁に接している前記側壁絶
   縁膜の部分とを除去する工程を含む、請求項６に記載の
   半導体装置の製造方法。