JPH0722595A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体装置の高集積化に伴って素子がさらに
微細化された場合にも一定のキャパシタ容量を確保する
ことが可能な半導体装置およびその製造方法を提供す
る。 【構成】 キャパシタ下部電極２１ａの上方に層間絶縁
膜２４を介してキャパシタ下部電極３１ｂをキャパシタ
下部電極２１ａに重なるように形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）およびその製造方法に関する。

【０００２】

【従来の技術】従来、コンピュータなどの情報機器のめ
ざましい普及によって半導体記憶装置の需要は急速に拡
大している。そして、機能的には大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。これ
に対応して、半導体記憶装置の高集積化、高速応答性お
よび高信頼性に関する技術開発が進められている。

【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものとして、ＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が
知られている。一般に、ＤＲＡＭは、多数の記憶情報を
蓄積する記憶領域であるメモリセルアレイと、外部との
入出力に必要な周辺回路とから構成されている。

【０００４】図２０は、従来の一般的なＤＲＡＭの構成
を示すブロック図である。図２０を参照して、ＤＲＡＭ
１５０は、記憶情報のデータ信号を蓄積するためのメモ
リセルアレイ１５１と、単位記憶回路を構成するメモリ
セルを選択するためのアドレス信号を外部から受けるた
めのロウアンドカラムアドレスバッファ１５２と、その
アドレス信号を解読することによってメモリセルを指定
するためのロウデコーダ１５３およびカラムデコーダ１
５４と、指定されたメモリセルに蓄積された信号を増幅
して読出すためのセンスリフレッシュアンプ１５５と、
データ入出力のためのデータインバッファ１５６および
データアウトバッファ１５７と、クロック信号を発生す
るためのクロックジェネレータ１５８とを備えている。

【０００５】半導体チップ上で大きな面積を占めるメモ
リセルアレイ１５１は、単位記憶情報を蓄積するための
メモリセルがマトリックス状に複数個配列されて形成さ
れている。図２１は、メモリセルアレイ１５１を構成す
るメモリセルの４ビット分の等価回路図である。１つの
メモリセルは、１個のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、これ
に接続された１個のキャパシタとから構成されている。
このようなメモリセルを１トランジスタ１キャパシタ型
のメモリセルと読んでいる。このタイプのメモリセル
は、構造が簡単なためメモリセルアレイの集積度を向上
させることが容易であり、大容量のＤＲＡＭに広く用い
られている。

【０００６】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によって幾つかのタイプに分けることができ
る。この中で、スタックトタイプキャパシタは、キャパ
シタの主要部をゲート電極やフィールド分離膜の上部に
まで延在させることによりキャパシタの電極間の対向面
積を増大させてキャパシタ容量を増加させることができ
る。スタックトタイプキャパシタは、このような特徴点
を有するので、半導体装置の集積化に伴い素子が微細化
された場合にも、キャパシタ容量を確保することができ
る。この結果半導体装置の集積化に伴ってスタックトタ
イプキャパシタが多く用いられるようになった。また、
半導体装置の高集積化はさらに進められており、これに
対応して、スタックトタイプキャパシタの開発も進めら
れている。すなわち、素子がさらに微細化された場合に
も記憶保持に十分なキャパシタ容量を確保するため、従
来、ビット線を埋込む構造にするとともにキャパシタ絶
縁膜を誘電率の高い高誘電体膜によって構成するＤＲＡ
Ｍが提案されている。

【０００７】図２２は、その提案された従来のＤＲＡＭ
を示した断面構造図である。図２２を参照して、従来の
ＤＲＡＭでは、Ｐ型シリコン基板２０１の主表面上の所
定領域に素子分離のためのフィールド酸化膜２０２が形
成されている。また、フィールド酸化膜２０２によって
囲まれた領域に所定の間隔を隔ててソース／ドレイン領
域を構成するＮ型拡散層２０３ａ、２０３ｂ、２０３
ｃ、２０３ｄ、２０３ｅおよび２０３ｆが形成されてい
る。Ｎ型拡散層２０３ａと２０３ｂとの間にはゲート酸
化膜２０４を介してゲート電極（ワード線）２０５ａが
形成されており、Ｎ型拡散層２０３ｂと２０３ｃとの間
にはゲート酸化膜２０４ｂを介してゲート電極（ワード
線）２０５ｂが形成されている。

【０００８】フィールド酸化膜２０２上には所定の間隔
を隔ててワード線（ゲート電極）２０５ｃおよび２０５
ｄが形成されている。Ｎ型拡散層２０３ｄと２０３ｅと
の間にはゲート酸化膜２０４ｃを介してゲート電極２０
５ｅが形成されており、Ｎ型拡散層２０３ｅと２０３ｆ
との間にはゲート酸化膜２０４ｄを介してゲート電極
（ワード線）２０５ｆが形成されている。

【０００９】Ｎ型拡散層２０３ａおよび２０３ｂとゲー
ト電極２０５ａとによってトランスファゲートトランジ
スタ２１５が形成されており、Ｎ型拡散層２０３ｂおよ
び２０３ｃとゲート電極２０５ｂとによってトランスフ
ァゲートトランジスタ２１６が形成されている。また、
Ｎ型拡散層２０３ｄおよび２０３ｅとゲート電極２０５
ｅとによってトランスファゲートトランジスタ２１７が
形成されており、Ｎ型拡散層２０３ｅおよび２０３ｆと
ゲート電極２０５ｆとによってトランスファゲートトラ
ンジスタ２１８が形成されている。

【００１０】また、全面を覆うように３０００〜１００
００Å程度の厚みを有する層間絶縁膜２１０が形成され
ている。層間絶縁膜２１０のＮ型拡散層２０３ｂおよび
２０３ｅ上に位置する領域にはコンタクトホールが形成
されており、そのコンタクトホールを介してＮ型拡散層
２０３ｂ、２０３ｅに電気的に接続するように埋込みビ
ット線２１１、２１１が形成されている。すなわち、埋
込みビット線２１１、２１１は、そのコンタクトホール
を充填するとともに層間絶縁膜２１０の上部表面上にも
延びて形成されている。

【００１１】層間絶縁膜２１０上には３０００〜１００
００Å程度の厚みを有する層間絶縁膜２１２が形成され
ている。層間絶縁膜２１０および２１２のＮ型拡散層２
０７ａ、２０３ｃ、２０３ｄ、２０３ｆ上に位置する領
域には、それぞれコンタクトホールが形成されている。
そしてそのコンタクトホール内でＮ型拡散層２０３ａ、
２０３ｃ、２０３ｄ、２０３ｆにそれぞれ電気的に接続
するとともにそれぞれのコンタクトホールを充填するよ
うにポリシリコンからなるプラグ電極２０７ａ、２０７
ｂ、２０７ｃ、２０７ｄが形成されている。

【００１２】層間絶縁膜２１２上およびプラグ電極２０
７ａ、２０７ｂ、２０７ｃ、２０７ｄ上にはそれぞれプ
ラグ電極２０７ａ、２０７ｂ、２０７ｃ、２０７ｄに電
気的に接続するように白金層からなるキャパシタ下部電
極２２１ａ、２２１ｂ、２２１ｃおよび２２１ｄが形成
されている。キャパシタ下部電極２２１ａ〜２２１ｄ
は、それぞれ所定の間隔を隔てて形成されており、その
厚みは３００〜２０００Å程度である。

【００１３】また、キャパシタ下部電極２２１ａ、２２
１ｂ、２２１ｃおよび２２１ｄをそれぞれ覆うようにＳ
ｒＴｉＯ₃ などからなる高誘電体膜２２２ａ、２２２
ｂ、２２２ｃおよび２２２ｄが形成されている。この高
誘電体膜２２２ａ〜２２２ｄのそれぞれの厚みは、１０
００Å程度である。高誘電体膜２２２ａ〜２２２ｄと層
間絶縁膜２１２上には全体を覆うように３００〜２００
０Å程度の厚みを有するそれぞれのキャパシタに共通の
キャパシタ上部電極２２３が形成されている。このキャ
パシタ上部電極２２３は、白金層によって形成されてい
る。

【００１４】図２３〜図２９は、図２２に示した従来の
ＤＲＡＭの製造プロセスを説明するための断面構造図で
ある。図２３〜図２９を参照して、次に従来のＤＲＡＭ
の製造プロセスについて説明する。

【００１５】まず、図２３に示すように、Ｐ型シリコン
基板２０１の主表面上の所定領域にＬＯＣＯＳ（ＬＯＣ
ａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法
を用いてフィールド酸化膜２０２を形成する。フィール
ド酸化膜２０２によって囲まれた活性領域上に、所定の
間隔を隔ててＮ型拡散層２０３ａ、２０３ｂ、２０３
ｃ、２０３ｄ、２０３ｅおよび２０３ｆをイオン注入法
などを用いて形成する。写真製版技術とドライエッチン
グ技術とを用いて、ゲート酸化膜２０４ａ、２０４ｂ、
２０４ｃ、２０４ｄおよびゲート電極２０５ａ〜２０５
ｆを形成する。

【００１６】ゲート電極２０５ａ、２０５ｂ、２０５
ｃ、２０５ｄ、２０５ｅ、２０５ｆのそれぞれを覆うよ
うにシリコン酸化膜２０６ａ、２０６ｂ、２０６ｃ、２
０６ｄ、２０６ｅおよび２０６ｆを形成する。この後、
ＣＶＤ法を用いて全面を覆うように３０００〜１０００
０Å程度の厚みを有するシリコン酸化膜からなる層間絶
縁膜２１０を形成する。層間絶縁膜２１０のＮ型拡散層
２０３ｂ、２０３ｅ上に位置する領域にコンタクトホー
ルを形成する。そのコンタクトホール内を充填するとと
もに層間絶縁膜２１０の全面を覆うようにＣＶＤ法を用
いてポリシリコン層（図示せず）を形成した後、写真製
版技術とドライエッチング技術とを用いてそのポリシリ
コン層をパターニングすることによって埋込みビット線
２１１を形成する。

【００１７】層間絶縁膜２１０および埋込みビット線２
１１上にＣＶＤ法を用いて、３０００〜１００００Å程
度の厚みを有するシリコン酸化膜からなる層間絶縁膜２
１２を形成する。そして、層間絶縁膜２１２および２１
０のＮ型拡散層２０３ａ、２０３ｃ、２０３ｄおよび２
０３ｆ上に位置する領域に、写真製版技術とドライエッ
チング技術とを用いて、コンタクトホール２１０ａ〜２
１０ｄおよび２１２ａ〜２１２ｄをそれぞれ０．３×
０．３μｍ角〜０．６×０．６μｍ角の開口寸法で形成
する。

【００１８】次に、図２４に示すように、ＣＶＤ法を用
いて全面にポリシリコン層２０７を２０００〜６０００
Å程度の厚みで形成する。このポリシリコン層２０７
は、シランガスを用いて６５０℃程度の温度条件下で形
成する。

【００１９】次に、ポリシリコン層２０７の全面をフロ
ンガスによる反応性イオンエッチング（ＲＩＥ）法を用
いてエッチバックする。これにより、図２５に示すよう
なポリシリコンからなるプラグ電極２０７ａ、２０７
ｂ、２０７ｃおよび２０７ｄを形成する。

【００２０】次に、図２６に示すように、スパッタリン
グ法を用いて全面に３００〜２０００Å程度の厚みを有
する白金層２２１を形成する。白金層２２１上の所定領
域に写真製版技術を用いてレジスト２２４を形成する。

【００２１】レジスト２２４をマスクとして白金層２２
１を反応性イオンエッチングによって異方性エッチング
する。これにより、図２７に示されるような白金層から
なるキャパシタ下部電極２２１ａ、２２１ｂ、２２１ｃ
および２２１ｄがそれぞれ形成される。

【００２２】次に、図２８に示すように、全面を覆うよ
うに反応性スパッタ法を用いて、ＳｒＴｉＯ₃ 層２２２
を形成する。このＳｒＴｉＯ₃ 層２２２は、５００〜７
００℃の温度条件下で〜１０００Å程度の厚みで形成す
る。ＳｒＴｉＯ₃ 層２２２上の所定領域に写真製版技術
を用いてレジスト２２５を形成する。レジスト２２５を
マスクとして反応性イオンエッチング法を用いてＳｒＴ
ｉＯ₃ 層２２２をパターニングする。これにより、図２
９に示されるようなＳｒＴｉＯ₃ 層からなる高誘電体膜
２２２ａ、２２２ｂ、２２２ｃおよび２２２ｄが形成さ
れる。

【００２３】最後に、図２２に示したように、スパッタ
法を用いて全面に白金層を３００〜２０００Å程度の厚
みで形成した後、パターニングすることによってキャパ
シタ上部電極２２３を形成する。このようにして、従来
のＤＲＡＭは形成されていた。

【００２４】

【発明が解決しようとする課題】図２２に示した従来の
ＤＲＡＭでは、素子が微細化された場合にも一定のキャ
パシタ容量を確保するため、ビット線２１１を埋込む構
造にするとともに、キャパシタ絶縁膜を誘電率の高い高
誘電体膜２２２ａ〜２２２ｄによって構成していた。

【００２５】しかしながら、半導体装置の集積化はさら
に進められており、この高集積化の進展に伴って素子が
さらに微細化された場合、図２２に示した構造でも一定
のキャパシタ容量を確保することが困難になるという問
題点があった。

【００２６】請求項１および２に記載の発明は、上記の
ような課題を解決するためになされたもので、半導体装
置の高集積化に伴って素子がさらに微細化された場合に
も、一定のキャパシタ容量を確保することが可能な半導
体装置およびその製造方法を提供することを目的とす
る。

【００２７】

【課題を解決するための手段】請求項１における半導体
装置は、半導体基板と、その半導体基板上に形成され、
所定領域に半導体基板に達する第１および第２の開口を
有するその上部表面が平坦化された第１の層間絶縁膜
と、第１の開口内で半導体基板に電気的に接触するとと
もに第１の開口内を充填するように形成された第１のプ
ラグ電極と、第１の層間絶縁膜上に第１のプラグ電極と
電気的に接続するように形成された第１のキャパシタ下
部電極と、キャパシタ下部電極上に高誘電率材料よりな
る第１の高誘電体膜を介して形成された第１のキャパシ
タ上部電極と、第１のキャパシタ上部電極を覆うように
形成され、第２の開口に通ずる第３の開口を有するその
表面が平坦化された第２の層間絶縁膜と、第２の開口内
で半導体基板に電気的に接触するとともに第２および第
３の開口内を充填するように形成された第２のプラグ電
極と、第２の層間絶縁膜上に第２のプラグ電極に電気的
に接続するように形成された第２のキャパシタ下部電極
と、第２のキャパシタ下部電極上に高誘電率材料よりな
る第２の高誘電体膜を介して形成された第２のキャパシ
タ上部電極とを備えている。

【００２８】請求項２および３における半導体装置の製
造方法は、半導体基板上にその上部表面が平坦化された
第１の層間絶縁膜を形成する工程と、その第１の層間絶
縁膜の所定領域に半導体基板に達する第１の開口を形成
する工程と、第１の層間絶縁膜の所定領域に半導体基板
に達する第２の開口を形成する工程と、第１の開口内で
半導体基板に電気的に接触するとともに第１の開口内を
充填するように第１のプラグ電極を形成する工程と、第
２の開口内で半導体基板に電気的に接触するとともに第
２の開口内を充填するように第２のプラグ電極を形成す
る工程と、第１の層間絶縁膜上に第１のプラグ電極に電
気的に接続するように第１のキャパシタ下部電極を形成
する工程と、第１のキャパシタ下部電極上に高誘電率材
料よりなる第１の高誘電体膜を介して第１のキャパシタ
上部電極を形成する工程と、第１のキャパシタ上部電極
を覆うようにその表面が平坦化された第２の層間絶縁膜
を形成する工程と、第２の層間絶縁膜に第２の開口に通
ずる第３の開口を形成する工程と、第３の開口内で第２
のプラグ電極に電気的に接続するとともに第３の開口内
を充填するように第３のプラグ電極を形成する工程と、
第２の層間絶縁膜上に第３のプラグ電極に電気的に接続
する第２のキャパシタ下部電極を形成する工程と、第２
のキャパシタ下部電極上に高誘電率材料よりなる第２の
高誘電体膜を介して第２のキャパシタ上部電極を形成す
る工程とを備えている。

【００２９】

【作用】請求項１に係る半導体装置では、第１の層間絶
縁膜上に第１のキャパシタ下部電極、第１の高誘電体膜
および第１のキャパシタ下部電極が形成され、それらを
覆うように第２の層間絶縁膜が形成され、その第２の層
間絶縁膜上に第２のキャパシタ下部電極が形成されるの
で、第２のキャパシタ下部電極を第１のキャパシタ下部
電極と重なるように形成することができ、従来の同一の
層間絶縁膜上にキャパシタ下部電極を隣接して形成して
いた場合に比べて、第１のキャパシタ下部電極と第２の
キャパシタ下部電極とが重なった分だけ第１および第２
のキャパシタ下部電極の表面積が増加され、キャパシタ
容量が増大される。

【００３０】請求項２および３に係る半導体装置の製造
方法では、第１の層間絶縁膜上に第１のプラグ電極に電
気的に接続するように第１のキャパシタ下部電極が形成
され、その第１のキャパシタ下部電極上に第１の高誘電
体膜を介して第１のキャパシタ上部電極が形成され、そ
の第１のキャパシタ上部電極を覆うように第２の層間絶
縁膜が形成され、第２の層間絶縁膜に第１の層間絶縁膜
の第２の開口に通ずる第３の開口が形成され、その第３
の開口内で上記した第２の開口内に充填された第２のプ
ラグ電極に電気的に接続するとともに第３の開口内を充
填するように第３のプラグ電極が形成され、その第３の
プラグ電極に電気的に接続するとともに第２の層間絶縁
膜上に第２のキャパシタ下部電極が形成され、第２のキ
ャパシタ下部電極上に第２の誘電体膜を介して第２のキ
ャパシタ上部電極が形成されるので、第１のキャパシタ
下部電極と第２のキャパシタ下部電極とが第２の層間絶
縁膜を介して互いに重なった構造を有する半導体装置が
容易に製造される。これにより、従来の同一の層間絶縁
膜上に隣接してキャパシタ下部電極を形成した場合に比
べて、キャパシタ容量が増大される。

【００３１】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００３２】図１は、本発明の一実施例によるＤＲＡＭ
のメモリセル部のキャパシタ部の重なり状態を説明する
ための平面図であり、図２は図１に示した一実施例のＤ
ＲＡＭのＸ−Ｘに沿った断面構造図である。図１および
図２を参照して、以下に本実施例の構造について説明す
る。

【００３３】まず、本実施例のＤＲＡＭでは、Ｐ型シリ
コン基板１上の主表面上の所定領域に素子分離のための
フィールド酸化膜２が形成されている。そして、フィー
ルド酸化膜２によって囲まれた活性領域上には所定の間
隔を隔ててソース／ドレイン領域を構成するＮ型拡散層
３ａ、３ｂ、３ｃ、３ｄ、３ｅおよび３ｆが形成されて
いる。Ｎ型拡散層３ａと３ｂとの間にはゲート酸化膜４
ａを介してポリシリコンなどからなるゲート電極（ワー
ド線）５ａが形成されている。Ｎ型拡散層３ｂと３ｃと
の間にはゲート酸化膜４ｂを介してゲート電極（ワード
線）５ｂが形成されている。フィールド酸化膜２上には
所定の間隔を隔ててワード線（ゲート電極）５ｃおよび
５ｄが形成されている。Ｎ型拡散層３ｄと３ｅとの間に
はゲート酸化膜４ｃを介してポリシリコンなどからなる
ゲート電極（ワード線）５ｅが形成されており、Ｎ型拡
散層３ｅと３ｆとの間にはゲート酸化膜４ｄを介してゲ
ート電極（ワード線）５ｆが形成されている。

【００３４】Ｎ型拡散層３ａおよび３ｂとゲート電極５
ａとによってトランスファゲートトランジスタ１５が形
成されており、Ｎ型拡散層３ｂおよび３ｃとゲート電極
５ｂとによってトランスファゲートトランジスタ１６が
形成されている。Ｎ型拡散層３ｂおよび３ｅとゲート電
極５ｅとによってトランスファゲートトランジスタ１７
が形成されており、Ｎ型拡散層３ｅおよび３ｆとゲート
電極５ｆとによってトランスファゲートトランジスタ１
８が形成されている。すなわち、Ｎ型拡散層３ｂは、ト
ランスファゲートトランジスタ１５および１６の共通の
ソース／ドレイン領域を構成し、Ｎ型拡散層３ｅはトラ
ンスファゲートトランジスタ１７および１８の共通のソ
ース／ドレイン領域を構成する。

【００３５】ゲート電極５ａ、５ｂ、５ｃ、５ｄ、５
ｅ、５ｆを覆うようにそれぞれシリコン酸化膜６ａ、６
ｂ、６ｃ、６ｄ、６ｅ、６ｆが形成されている。また、
全面を覆うように３０００〜１００００Å程度の厚みを
有するシリコン酸化膜からなる層間絶縁膜１０が形成さ
れている。層間絶縁膜１０のＮ型拡散層３ｂおよび３ｅ
上にはそれぞれコンタクトホールが形成されている。そ
のコンタクトホール内を埋込むとともに層間絶縁膜１０
上に延びるようにポリシリコンなどからなる埋込みビッ
ト線１１、１１が形成されている。層間絶縁膜１０上お
よび埋込みビット線１１上には３０００〜１００００Å
程度の厚みを有するとともにその表面が平坦化されたシ
リコン酸化膜からなる層間絶縁膜１２が形成されてい
る。層間絶縁膜１２および層間絶縁膜１０のＮ型拡散層
３ｃ、３ｆ上に位置する領域にはそれぞれコンタクトホ
ールが形成されており、そのコンタクトホールを埋込む
ようにポリシリコンからなるプラグ電極７ｂおよび７ｄ
が形成されている。なお、プラグ電極７ｂおよび７ｄは
タングステンなどを用いて形成してもよい。

【００３６】プラグ電極７ｂおよび７ｄ上にはそれぞれ
層間絶縁膜１２の上表面上に沿って延びるように３００
〜２０００Å程度の厚みを有する白金層からなるキャパ
シタ下部電極２１ａと２１ｂとが形成されている。キャ
パシタ下部電極２１ａと２１ｂとを覆うようにＳｒＴｉ
Ｏ₃ からなり、〜１０００Å程度の厚みを有する高誘電
体膜２２ａと２２ｂとが形成されている。なお、高誘電
体膜２２ａおよび２２ｂとして、（Ｂａ，Ｓｒ）ＴｉＯ
₃ 、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃ 、（Ｐｂ，Ｌａ）（Ｚｒ，
Ｔｉ）Ｏ₃ などを用いてもよい。

【００３７】高誘電体膜２２ａと２２ｂとの上にはそれ
ぞれ３００〜２０００Å程度の厚みを有する白金層から
なるキャパシタ上部電極２３ａと２３ｂとが形成されて
いる。キャパシタ上部電極２３ａおよび２３ｂの全面を
覆うようにその表面が平坦化されたシリコン酸化膜なら
なる層間絶縁膜２４が形成されている。この層間絶縁膜
２４は３０００〜１００００Å程度の厚みで形成されて
いる。

【００３８】層間絶縁膜１０，１２，２４のＮ型拡散層
３ａおよび３ｄ上に位置する領域にはコンタクトホール
が形成されている。そのコンタクトホール内にはＮ型拡
散層３ａおよび３ｄにそれぞれ電気的に接続するように
ポリシリコンからなるプラグ電極２５ａおよび２５ｂが
埋込まれている。プラグ電極２５ａおよび２５ｂ上には
それぞれ層間絶縁膜２４の上部表面上に沿って延びる３
００〜２０００Å程度の厚みを有する白金層からなるキ
ャパシタ下部電極３１ａおよび３１ｂが形成されてい
る。なお、このキャパシタ下部電極３１ａおよび３１ｂ
はパラジウムや白金チタン合金によって形成してもよ
い。

【００３９】キャパシタ下部電極３１ａおよび３１ｂを
それぞれ覆うようにＳｒＴｉＯ₃ からなる高誘電体膜３
２ａおよび３２ｂが〜１０００Å程度の厚みで形成され
ている。この高誘電体膜３２ａおよび３２ｂは、（Ｂ
ａ，Ｓｒ）ＴｉＯ₃ 、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃ 、（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃ によって形成してもよ
い。高誘電体膜３２ａおよび３２ｂ上および層間絶縁膜
２４上には３００〜２０００Å程度の厚みを有する白金
層からなるキャパシタ上部電極３３ａが形成されてい
る。このキャパシタ上部電極３３ａは、ポリシリコンに
よって形成してもよい。

【００４０】ここで、本実施例では、図１および図２に
示すように、キャパシタ下部電極２１ａとキャパシタ下
部電極３１ｂとが層間絶縁膜２４を介して形成されてい
るため、キャパシタ下部電極３１ｂをキャパシタ下部電
極２１ａの上方に重なるように形成することができる。
これにより、図２２に示した従来の構造に比べて同一平
面積でキャパシタ下部電極２１ａおよび３１ｂの表面積
を約２倍程度増加させることができる。この結果、図２
２に示した従来の構造に比べて同一平面積でキャパシタ
容量を約２倍程度に増大させることができる。これによ
り、半導体装置がさらに高集積化された場合にも一定の
キャパシタ容量を確保することが可能となる。

【００４１】図３〜図１７は、図２に示した一実施例の
ＤＲＡＭのメモリセル部の製造プロセスを説明するため
の断面構造図である。図３〜図１７を参照して、次に一
実施例のＤＲＡＭのメモリセル部の製造プロセスについ
て説明する。

【００４２】まず、図３に示すように、Ｐ型シリコン基
板１の主表面上の所定領域に素子分離のためのフィール
ド酸化膜２０２をＬＯＣＯＳ法を用いて形成する。フィ
ールド酸化膜２によって囲まれた活性領域上に所定の間
隔を隔ててゲート酸化膜４ａ、４ｂ、４ｃ、４ｄとゲー
ト電極（ワード線）５ａ、５ｂ、５ｅ、５ｆを形成する
とともに、フィールド酸化膜２上に所定の間隔を隔てて
ワード線（ゲート電極）５ｃおよび５ｄを形成する。こ
の後、ゲート電極５ａ、５ｂ、５ｅ、５ｆとフィールド
酸化膜２をマスクとしてＰ型シリコン基板１に不純物を
導入することによって、ソース／ドレイン領域を構成す
るＮ型拡散層３ａ、３ｂ、３ｃ、３ｄ、３ｅおよび３ｆ
を形成する。

【００４３】また、ゲート電極（ワード線）５ａ、５
ｂ、５ｃ、５ｄ、５ｅおよび５ｆを覆うようにシリコン
酸化膜６ａ、６ｂ、６ｃ、６ｄ、６ｅおよび６ｆを形成
する。この後、全面を覆うようにＣＶＤ法を用いて３０
００〜１００００Å程度の厚みを有するシリコン酸化膜
からなる層間絶縁膜１０を形成する。層間絶縁膜１０の
Ｎ型拡散層３ｂ、３ｅ上に位置する領域にコンタクトホ
ールを形成した後、そのコンタクトホール内でそれぞれ
Ｎ型拡散層３ｂと３ｅとに接続するようにポリシリコン
などからなる埋込みビット線１１を形成する。

【００４４】層間絶縁膜１０および埋込みビット線１１
を覆うように３０００〜１００００Å程度の厚みを有す
るその表面が平坦化されたシリコン酸化膜からなる層間
絶縁膜１２をＣＶＤ法によって形成する。そして、層間
絶縁膜１２および１０のＮ型拡散層３ａ、３ｃ、３ｄ、
３ｆ上に位置する領域にそれぞれコンタクトホール１０
ａおよび１２ａと、１０ｂおよび１２ｂと、１０ｃおよ
び１２ｃと、１０ｄおよび１２ｄとを形成する。これら
のコンタクトホールの開口寸法は、０．３×０．３μｍ
角〜０．６×０．６μｍ角程度である。

【００４５】次に、図４に示すように、ＣＶＤ法を用い
てコンタクトホール１０ａ〜１０ｄおよび１２ａ〜１２
ｄを埋込むとともに全面を覆うように２０００〜６００
０程度の厚みを有するポリシリコン層７を形成する。こ
のポリシリコン層７を形成するためのＣＶＤ条件として
は、シラン（ＳｉＨ₄ ）ガスを用いて６５０℃程度の温
度条件下で形成する。

【００４６】ポリシリコン層７の全面をフロンガスによ
るＲＩＥ法を用いてエッチバックする。これにより、図
５に示すようなポリシリコンからなるプラグ電極７ａ、
７ｂ、７ｃおよび７ｄを形成する。なお、プラグ電極７
ａ、７ｂ、７ｃ、７ｄとしてタングステンを用いてもよ
い。その場合には、図４および図５に示したエッチバッ
ク法を用いてプラグ電極７ａ、７ｂ、７ｃ、７ｄを形成
してもよいし、選択ＣＶＤ法によってＮ型拡散層３ａ、
３ｃ、３ｄおよび３ｆ上に直接タングステンを成長させ
ることによってプラグ電極７ａ、７ｂ、７ｃおよび７ｄ
を形成してもよい。

【００４７】次に、層間絶縁膜１２およびプラグ電極７
ａ、７ｂ、７ｃ、７ｄ上にスパッタ法を用いて３００〜
２０００Å程度の厚みを有する白金層２１を形成する。
白金層２１上の所定領域に写真製版技術を用いてレジス
ト３５を形成する。

【００４８】レジスト３５をマスクとして白金層２１を
ＲＩＥ法によって異方性エッチングすることにより図７
に示すような白金層からなるキャパシタ下部電極２１ａ
および２１ｂを形成する。なお、このキャパシタ下部電
極２１ａおよび２１ｂをパラジウムや白金チタン合金に
よって形成してもよい。

【００４９】次に、図８に示すように、キャパシタ下部
電極２１ａおよび２１ｂを覆うように全面に反応性スパ
ッタ法を用いて５００〜７００℃の温度条件下で〜１０
００Å程度の厚みを有するＳｒＴｉＯ₃ 層２２を形成す
る。ＳｒＴｉＯ₃ 層２２上の所定領域に写真製版技術を
用いてレジスト３６を形成する。

【００５０】レジスト３６をマスクとしてＲＩＥ法によ
りＳｒＴｉＯ₃ 層２２を異方性エッチングすることによ
って、図９に示されるようなＳｒＴｉＯ₃ 層からなる高
誘電体膜２２ａおよび２２ｂを形成する。なお、この高
誘電体膜２２ａおよび２２ｂとして、（Ｂａ，Ｓｒ）Ｔ
ｉＯ₃ 、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃ 、（Ｐｂ，Ｌａ）（Ｚ
ｒ，Ｔｉ）Ｏ₃ を用いてもよい。

【００５１】次に、図１０に示すように、高誘電体膜２
２ａおよび２２ｂを覆うように全面にスパッタ法を用い
て３００〜２０００Å程度の厚みを有する白金層２３を
形成する。白金層２３上に写真製版技術を用いてレジス
ト３７を形成する。

【００５２】次に、レジスト３７をマスクとして白金層
２３をＲＩＥ法を用いて異方性エッチングすることによ
り、図１１に示されるような白金層からなるキャパシタ
上部電極２３ａおよび２３ｂを形成する。なお、キャパ
シタ上部電極２３ａおよび２３ｂはポリシリコンによっ
て形成してもよい。

【００５３】次に、図１２に示すように、ＣＶＤ法を用
いて６００℃程度の温度条件下で、全面を覆うように３
０００〜８０００Å程度の厚みを有するＴＥＯＳ酸化膜
からなる層間絶縁膜２４を形成する。そして、リフロー
法によって層間絶縁膜２４の上部表面を平坦化する。層
間絶縁膜２４上の所定領域に写真製版技術を用いてレジ
スト３８を形成する。

【００５４】次に、レジスト３８をマスクとして層間絶
縁膜２４をＲＩＥ法によって異方性エッチングすること
により図１３に示されるようなコンタクトホール２４
ａ、２４ｂを形成する。なお、このコンタクトホール２
４ａおよび２４ｂはプラグ電極７ａおよび７ｃ上にそれ
ぞれ位置するように形成する。

【００５５】次に、図１４に示すように、ＣＶＤ法を用
いて全面に２０００〜６０００Å程度の厚みを有するポ
リシリコン層２５を形成する。このポリシリコン層２５
は、シラン（ＳｉＨ₄ ）ガスを用いて６５０℃の温度条
件下で形成する。

【００５６】そして、多結晶シリコン層２５の全面をエ
ッチバックすることによって、図１５に示されるような
ポリシリコンからなるプラグ電極２５ａおよび２５ｂを
形成する。

【００５７】次に、図１６に示すように、全面にスパッ
タ法を用いて３００〜２０００Å程度の厚みを有する白
金層を形成した後パターニングすることによって白金層
からなるキャパシタ下部電極３１ａおよび３１ｂを形成
する。なお、このキャパシタ下部電極３１ａおよび３１
ｂはパラジウムによって形成してもよい。

【００５８】次に、図１７に示すように、全面を覆うよ
うに反応性スパッタ法を用いてＳｒＴｉＯ₃ 層（図示せ
ず）を形成した後パターニングすることによって、キャ
パシタ下部電極３１ａおよび３１ｂをそれぞれ覆うＳｒ
ＴｉＯ₃ 層からなる高誘電体膜３２ａおよび３２ｂを形
成する。なお、この高誘電体膜３２ａおよび３２ｂとし
て、（Ｂａ，Ｓｒ）ＴｉＯ₃ 、Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ₃ 、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃ を用いてもよ
い。

【００５９】最後に、図２に示したように、全面にスパ
ッタ法を用いて３００〜２０００Å程度の厚みを有する
白金層を形成した後パターニングすることによって白金
層からなるキャパシタ上部電極３３を形成する。なお、
このキャパシタ上部電極３３としてポリシリコン層を用
いてもよい。このようにして、本発明の一実施例のＤＲ
ＡＭが完成される。

【００６０】なお、上記した実施例ではプラグ電極２５
ａと２５ｂを２段階からなる工程で形成したが、次のよ
うに一段階の工程で形成してもよい。すなわち、図３に
示した製造工程において、コンタクトホール１０ａ、１
２ａ、１０ｃ、１２ｃを形成せずにコンタクトホール１
０ｂ、１２ｂ、１０ｄ、１２ｄのみを形成する。そし
て、図１３に示した工程においてコンタクトホール２４
ａおよび２４ｂを形成する際に同時に図３に示したコン
タクトホール１０ａ、１２ａおよびコンタクトホール１
０ｃ、１２ｃを形成する。そして、図１４に示した工程
においてポリシリコン層２５を上記したコンタクトホー
ル１０ａ、１２ａ、２４ａおよび１０ｃ、１２ｃ、２４
ｂを充填するように形成する。そして、全面をエッチバ
ックすることによって、プラグ電極２５ａとプラグ電極
２５ｂとを形成する。このようにして、プラグ電極２５
ａおよび２５ｂを一段階の工程で形成するようにしても
よい。

【００６１】図１８は、本発明の第２実施例によるＤＲ
ＡＭのメモリセル部分を示した平面図であり、図１９は
図１８に示した第２実施例のメモリセル部分のＸ−Ｘに
沿った断面構造図（ａ）およびＹ−Ｙに沿った断面構造
図（ｂ）である。図１８および図１９を参照して、この
第２実施例では、上記した第１実施例と異なり、キャパ
シタ部分を４層構造にしている。すなわち、第１実施例
では、長辺方向に隣接するキャパシタどうしが重なって
いるが、この第２実施例では、さらに短辺方向に隣接す
るキャパシタどうしが重なるように４層構造としたもの
である。具体的には、２層目のキャパシタ上部電極３３
上に層間絶縁膜３４を介して３層目のキャパシタ下部電
極４１ａ、４１ｂ、４１ｃ、４１ｄが形成されている。
そのキャパシタ下部電極４１ａ〜４１ｄ上には高誘電体
膜４２ａ〜４２ｄを介してキャパシタ上部電極４３が形
成されている。キャパシタ上部電極４３上には層間絶縁
膜４４を介して４層目のキャパシタ下部電極５１ａ、５
１ｂ、５１ｃ、５１ｄが形成されている。その４層目キ
ャパシタ下部電極５１ａ〜５１ｄ上には高誘電体膜５２
ａ〜５２ｄを介して４層目のキャパシタ上部電極５３が
形成されている。

【００６２】ここで第１層目のキャパシタ下部電極２１
ａ〜２１ｄ、第２層目のキャパシタ下部電極３１ａ〜３
１ｄ、第３層目のキャパシタ下部電極４１ａ〜４１ｄ、
第４層目のキャパシタ下部電極５１ａ〜５１ｄの平面的
な重なり状態は、図１８に示すとおりである。すなわ
ち、第１層目のキャパシタ下部電極２１ａ〜２１ｄと第
２層目のキャパシタ下部電極３１ａ〜３１ｄとは長辺方
向に重なっている。同様に、第３層目のキャパシタ下部
電極４１ａ〜４１ｄと第４層目のキャパシタ下部電極５
１ａ〜５１ｄとは長辺方向に重なっている。また、第１
層目のキャパシタ下部電極２１ａ〜２１ｄおよび第２層
目のキャパシタ下部電極３１ａ〜３１ｄと、第３層目の
キャパシタ下部電極４１ａ〜４１ｄおよび第４層目のキ
ャパシタ下部電極５１ａ〜５１ｄとは短辺方向に重なっ
ている。このように構成すれば、同一平面積でさらにキ
ャパシタ容量を増大させることができ、さらなる高集積
化に対応することが可能となる。

【００６３】この第２実施例の製造プロセスとしては、
図１２〜図１７に示した第１実施例の第２層目のキャパ
シタ部分を形成する工程をさらに２回繰返すことによっ
て、容易に図１９に示したような４層構造を形成するこ
とができる。

【００６４】

【発明の効果】請求項１に係る半導体装置によれば、第
１の層間絶縁膜上に第１のキャパシタ下部電極を形成
し、その第１のキャパシタ下部電極上に第１の高誘電体
膜を介して第１のキャパシタ上部電極を形成し、その第
１のキャパシタ上部電極上に第２の層間絶縁膜を形成
し、その第２の層間絶縁膜上に第２のキャパシタ下部電
極を形成することによって、第２のキャパシタ下部電極
を第１のキャパシタ下部電極と重なるように形成するこ
とができ、従来の同一の層間絶縁膜上にキャパシタ下部
電極が隣接して形成される構造に比べて、同一平面積で
キャパシタ容量を著しく増大させることができる。これ
により、半導体装置の高集積化に伴って素子がさらに微
細化された場合にも、一定のキャパシタ容量を確保する
ことが可能となる。

【００６５】請求項２および３に係る半導体装置の製造
方法によれば、第１の層間絶縁膜上に第１のキャパシタ
下部電極を形成し、その第１のキャパシタ下部電極上に
第１の高誘電体膜を介して第１のキャパシタ上部電極を
形成し、第１のキャパシタ上部電極を覆うようにその表
面が平坦化された第２の層間絶縁膜を形成し、その第２
の層間絶縁膜上に第２のキャパシタ下部電極を形成する
ことによって、第２のキャパシタ下部電極を第１のキャ
パシタ下部電極と重なるように形成することができ、従
来の同一の層間絶縁膜上にキャパシタ下部電極が隣接し
て形成される構造に比べて、よりキャパシタ容量を増大
し得る半導体装置を容易に製造することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例によるＤＲＡＭのメモリセ
ル部分のキャパシタ部の重なり状態を示した平面図であ
る。

【図２】図１に示した第１実施例のＤＲＡＭのＸ−Ｘに
沿った断面構造図である。

【図３】図２に示した第１実施例のＤＲＡＭのメモリセ
ル部分の製造プロセスの第１工程を説明するための断面
構造図である。

【図４】図２に示した第１実施例のＤＲＡＭのメモリセ
ル部分の製造プロセスの第２工程を説明するための断面
構造図である。

【図５】図２に示した第１実施例のＤＲＡＭのメモリセ
ル部分の製造プロセスの第３工程を説明するための断面
構造図である。

【図６】図２に示した第１実施例のＤＲＡＭのメモリセ
ル部分の製造プロセスの第４工程を説明するための断面
構造図である。

【図７】図２に示した第１実施例のＤＲＡＭのメモリセ
ル部分の製造プロセスの第５工程を説明するための断面
構造図である。

【図８】図２に示した第１実施例のＤＲＡＭのメモリセ
ル部分の製造プロセスの第６工程を説明するための断面
構造図である。

【図９】図２に示した第１実施例のＤＲＡＭのメモリセ
ル部分の製造プロセスの第７工程を説明するための断面
構造図である。

【図１０】図２に示した第１実施例のＤＲＡＭのメモリ
セル部分の製造プロセスの第８工程を説明するための断
面構造図である。

【図１１】図２に示した第１実施例のＤＲＡＭのメモリ
セル部分の製造プロセスの第９工程を説明するための断
面構造図である。

【図１２】図２に示した第１実施例のＤＲＡＭのメモリ
セル部分の製造プロセスの第１０工程を説明するための
断面構造図である。

【図１３】図２に示した第１実施例のＤＲＡＭのメモリ
セル部分の製造プロセスの第１１工程を説明するための
断面構造図である。

【図１４】図２に示した第１実施例のＤＲＡＭのメモリ
セル部分の製造プロセスの第１２工程を説明するための
断面構造図である。

【図１５】図２に示した第１実施例のＤＲＡＭのメモリ
セル部分の製造プロセスの第１３工程を説明するための
断面構造図である。

【図１６】図２に示した第１実施例のＤＲＡＭのメモリ
セル部分の製造プロセスの第１４工程を説明するための
断面構造図である。

【図１７】図２に示した第１実施例のＤＲＡＭのメモリ
セル部分の製造プロセスの第１５工程を説明するための
断面構造図である。

【図１８】本発明の第２実施例によるＤＲＡＭのメモリ
セル部分を示した平面図である。

【図１９】図１８に示した第２実施例のＤＲＡＭのＸ−
Ｘに沿った断面構造図（ａ）およびＹ−Ｙに沿った断面
構造図（ｂ）である。

【図２０】従来の一般的なＤＲＡＭの構成を示したブロ
ック図である。

【図２１】図２０に示したメモリセルアレイの４ビット
分の等価回路図である。

【図２２】従来の提案されたＤＲＡＭのメモリセル部分
を示した断面構造図である。

【図２３】図２２に示した従来のＤＲＡＭのメモリセル
部分の製造プロセスの第１工程を説明するための断面構
造図である。

【図２４】図２２に示した従来のＤＲＡＭのメモリセル
部分の製造プロセスの第２工程を説明するための断面構
造図である。

【図２５】図２２に示した従来のＤＲＡＭのメモリセル
部分の製造プロセスの第３工程を説明するための断面構
造図である。

【図２６】図２２に示した従来のＤＲＡＭのメモリセル
部分の製造プロセスの第４工程を説明するための断面構
造図である。

【図２７】図２２に示した従来のＤＲＡＭのメモリセル
部分の製造プロセスの第５工程を説明するための断面構
造図である。

【図２８】図２２に示した従来のＤＲＡＭのメモリセル
部分の製造プロセスの第６工程を説明するための断面構
造図である。

【図２９】図２２に示した従来のＤＲＡＭのメモリセル
部分の製造プロセスの第７工程を説明するための断面構
造図である。

【符号の説明】

７ａ、７ｂ、７ｃ、７ｄ：プラグ電極 １０、１２、２４：層間絶縁膜 ２１ａ、２１ｂ：キャパシタ下部電極 ２２ａ、２２ｂ：高誘電体膜 ２３ａ、２３ｂ：キャパシタ上部電極 ２５ａ、２５ｂ：プラグ電極 ３１ａ、３１ｂ：キャパシタ下部電極 ３２ａ、３２ｂ：高誘電体膜 ３３：キャパシタ上部電極 なお、各図中、同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上に形成され、所定領域に前記半導体基
   板に達する第１および第２の開口を有するその上部表面
   が平坦化された第１の層間絶縁膜と、 前記第１の開口内で前記半導体基板に電気的に接触する
   とともに前記第１の開口内を充填するように形成された
   第１のプラグ電極と、 前記第１の層間絶縁膜上に前記第１のプラグ電極と電気
   的に接続するように形成された第１のキャパシタ下部電
   極と、 前記キャパシタ下部電極上に高誘電率材料よりなる第１
   の高誘電体膜を介して形成された第１のキャパシタ上部
   電極と、 前記キャパシタ上部電極を覆うように形成され、前記第
   ２の開口に通ずる第３の開口を有するその表面が平坦化
   された第２の層間絶縁膜と、 前記第２の開口内で前記半導体基板に電気的に接触する
   とともに前記第２および第３の開口内を充填するように
   形成された第２のプラグ電極と、 前記第２の層間絶縁膜上に前記第２のプラグ電極に電気
   的に接続するように形成された第２のキャパシタ下部電
   極と、 前記第２のキャパシタ下部電極上に高誘電率材料よりな
   る第２の高誘電体膜を介して形成された第２のキャパシ
   タ上部電極とを備えた、半導体装置。
2. 【請求項２】 半導体基板上にその上部表面が平坦化さ
   れた第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜の所定領域に前記半導体基板に達
   する第１の開口を形成する工程と、 前記第１の層間絶縁膜の所定領域に前記半導体基板に達
   する第２の開口を形成する工程と、 前記第１の開口内で前記半導体基板に電気的に接触する
   とともに前記第１の開口内を充填するように第１のプラ
   グ電極を形成する工程と、 前記第２の開口内で前記半導体基板に電気的に接触する
   とともに前記第２の開口内を充填するように第２のプラ
   グ電極を形成する工程と、 前記第１の層間絶縁膜上に前記第１のプラグ電極に電気
   的に接続するように第１のキャパシタ下部電極を形成す
   る工程と、 前記第１のキャパシタ下部電極上に高誘電率材料よりな
   る第１の高誘電体膜を介して第１のキャパシタ上部電極
   を形成する工程と、 前記第１のキャパシタ上部電極を覆うようにその表面が
   平坦化された第２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜に前記第２の開口に通ずる第３の
   開口を形成する工程と、 前記第３の開口内で前記第２のプラグ電極に電気的に接
   続するとともに前記第３の開口内を充填するように第３
   のプラグ電極を形成する工程と、 前記第２の層間絶縁膜上に前記第３のプラグ電極に電気
   的に接続する第２のキャパシタ下部電極を形成する工程
   と、 前記第２のキャパシタ下部電極上に高誘電率材料よりな
   る第２の高誘電体膜を介して第２のキャパシタ上部電極
   を形成する工程とを備えた、半導体装置の製造方法。
3. 【請求項３】 前記第２の開口と前記第３の開口とは同
   一工程で形成し、 前記第２のプラグ電極と前記第３のプラグ電極とは同一
   工程で形成する、請求項２に記載の半導体装置の製造方
   法。