JPH05315562A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、半導体装置の高集積化に伴って素
子がさらに微細化された場合にもデータの記憶保持に十
分なキャパシタ容量を確保し得る半導体装置およびその
製造方法を提供することを目的とする。 【構成】 本発明では、上記目的を達成するため、キャ
パシタ下部電極２０を構成するベース部分１２の下部表
面をもスタックトタイプキャパシタ３０として利用す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）およびその製造方法に関する。

【０００２】

【従来の技術】従来、半導体記憶装置のうち、記憶情報
のランダムな入出力が可能なものとして、ＤＲＡＭ（Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）が知られている。このような半導体記憶装置は、
コンピュータなどの情報機器のめざましい普及によって
その需要が急速に拡大している。そして、機能的には大
規模な記憶容量を有し、かつ高速動作が可能なものが要
求されている。これに対応して、ＤＲＡＭなどの半導体
記憶装置の高集積化、高速応答性および高信頼性に関す
る技術開発が進められている。

【０００３】一般に、ＤＲＡＭは、多数の記憶情報を蓄
積する記憶領域であるメモリセルアレイと、外部との入
出力に必要な周辺回路とから構成されている。

【０００４】図２３は、一般的なＤＲＡＭの構成を示す
ブロック図である。図２３を参照して、ＤＲＡＭ１５０
は、記憶情報のデータを蓄積するためのメモリセルアレ
イ１５１と、単位記憶回路を構成するメモリセルを選択
するためのアドレス信号を外部から受けるためのロウア
ンドカラムアドレスバッファ１５２と、そのアドレス信
号を解読することによってメモリセルを指定するための
ロウデコーダ１５３およびカラムデコーダ１５４と、指
定されたメモリセルに蓄積された信号を増幅して読出す
ためのセンスリフレッシュアンプ１５５と、データ入出
力のためのデータインバッファ１５６およびデータアウ
トバッファ１５７と、クロック信号を発生するためのク
ロックジェネレータ１５８とを備えている。

【０００５】半導体チップ上で大きな面積を占めるメモ
リセルアレイ１５１は、単位記憶情報を蓄積するための
メモリセルがマトリックス状に複数個配列されて形成さ
れている。図２４は、メモリセルアレイ１５１を構成す
るメモリセルの４ビット分の等価回路図である。１つの
メモリセルは、１個のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、これ
に接続された１個のキャパシタとから構成されている。
このようなメモリセルを１トランジスタ１キャパシタ型
のメモリセルと呼んでいる。このタイプのメモリセル
は、構造が簡単なためメモリセルアレイの集積度を向上
させることが容易であり、大容量のＤＲＡＭに広く用い
られている。

【０００６】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によって幾つかのタイプに分けることができ
る。この中で、スタックトタイプキャパシタは、キャパ
シタの主要部をゲート電極やフィールド分離膜の上部に
まで延在させることによりキャパシタの電極間の対向面
積を増大させてキャパシタ容量を増加させることができ
る。スタックトタイプキャパシタは、このような特徴点
を有するので、半導体装置の集積化に伴い素子が微細化
された場合にも、キャパシタ容量を確保することができ
る。この結果、半導体装置の集積化に伴ってスタックト
タイプキャパシタが多く用いられるようになった。ま
た、半導体装置の集積化はさらに進められており、これ
に対応して、スタックトタイプキャパシタの開発も進め
られている。すなわち、半導体装置が集積化されてさら
に微細化された場合にも、一定のキャパシタ容量を確保
すべく、筒型のスタックトタイプキャパシタが提案され
ている。これらは、たとえば、特願平０２−８９８６９
号において提案されている。

【０００７】図２５は、この従来の提案された筒型のス
タックトタイプキャパシタが採用されたＤＲＡＭの平面
図である。図２６は、図２５に示したＤＲＡＭのＸ−Ｘ
における断面構造図である。

【０００８】図２５および図２６を参照して、この従来
の提案されたＤＲＡＭは、シリコン基板２０１と、シリ
コン基板２０１の主表面上の所定領域に形成された素子
分離のための素子分離酸化膜２０２と、素子分離酸化膜
２０２によって囲まれた領域にチャネル領域２２０を挟
むように所定の間隔を隔てて形成されたソース／ドレイ
ン領域２０６ａ、２０６ｂ、２０６ｃおよび２０６ｄ
と、チャネル領域２２０上にゲート酸化膜２０５を介し
て形成されたゲート電極２０４ｂおよび２０４ｃと、素
子分離酸化膜２０２上に所定の間隔を隔てて形成された
ワード線（ゲート電極）２０４ｄおよび２０４ｅと、ゲ
ート電極２０４ｂ、２０４ｃ、２０４ｄおよび２０４ｅ
を覆うように形成された絶縁膜２０７とを備えている。
ソース／ドレイン領域２０６ａおよび２０６ｂと、ゲー
ト電極２０４ｃとによって、一方のメモリセルのトラン
スファゲートトランジスタ２０３が構成されている。ま
た、ソース／ドレイン領域２０６ａおよび２０６ｃと、
ゲート電極２０４ｂとによって、他方のメモリセルのト
ランスファゲートトランジスタ２０３が構成されてい
る。

【０００９】従来の提案されたＤＲＡＭは、さらに、ソ
ース／ドレイン領域２０６ａに電気的に接続された埋込
みビット線２０８と、埋込みビット線２０８を覆うよう
に形成された絶縁膜２０９と、ソース／ドレイン領域２
０６ｂに電気的に接続され、絶縁膜２０７および２０９
上に延びて形成されたストレージノード（キャパシタ下
部電極）２１１を構成するベース部分２１１ａと、ベー
ス部分２１１ａ上に形成されるとともにベース部分２１
１ａの最外縁部においてシリコン基板２０１に対して鉛
直方向に延びて形成されたストレージノード２１１を構
成する立壁部分２１１ｂと、ベース部分２１１ａおよび
立壁部分２１１ｂを覆うように形成されたキャパシタ絶
縁膜２１２と、キャパシタ絶縁膜２１２を覆うように形
成されたセルプレート２１３（キャパシタ上部電極）
と、セルプレート２１３を覆うように形成され、その表
面が平坦化された層間絶縁膜２１４と、層間絶縁膜２１
４上にゲート電極２０４ｂ、２０４ｃ、２０４ｄおよび
２０４ｅに対応するように所定の間隔を隔てて形成され
た配線層２１５と、配線層２１５を覆うように形成され
た保護膜２１６とを備えている。ストレージノード２１
１を構成するベース部分２１１ａおよび立壁部分２１１
ｂと、キャパシタ絶縁膜２１２と、セルプレート２１３
とによって、データ信号に対応した電荷を蓄積するため
の筒型のスタックトタイプキャパシタ２１０が構成され
ている。ストレージノード２１１を構成するベース部分
２１１ａおよび立壁部分２１１ｂは、多結晶シリコン層
によって形成されている。また、キャパシタ絶縁膜２１
２は、窒化膜などから形成されている。セルプレート２
１３は、多結晶シリコン層によって形成されている。

【００１０】図２７〜４０は、図２６に示したＤＲＡＭ
の製造プロセス（第１工程〜第１４工程）を説明するた
めの断面構造図である。図２６および、図２７〜図４０
を参照して、次に従来のＤＲＡＭの製造プロセスについ
て説明する。

【００１１】まず、図２７に示すように、シリコン基板
１の主表面上の所定領域にＬＯＣＯＳ法を用いて素子分
離酸化膜２０２を形成する。

【００１２】次に、図２８に示すように、熱酸化法を用
いてゲート酸化膜２０５を形成した後、ゲート電極（ワ
ード線）２０４ｂ、２０４ｃ、２０４ｄおよび２０４ｅ
を選択的に形成する。２度の酸化膜の形成工程とエッチ
ング工程によってゲート電極２０４ｂ〜２０４ｅを覆う
絶縁膜２０７を形成する。絶縁膜２０７に覆われたゲー
ト電極２０４ｂ、２０４ｃ、２０４ｄおよび２０４ｅを
マスクとして、イオン注入法を用いてシリコン基板２０
１表面に不純物をイオン注入する。これにより、ソース
／ドレイン領域２０６ａ、２０６ｂ、２０６ｃおよび２
０６ｄを形成する。

【００１３】次に、図２９に示すように、たとえばタン
グステン、モリブデン、チタンなどの高融点金属層を形
成した後、所定形状にパターニングする。これにより、
ソース／ドレイン領域２０６ａに直接接続される埋込み
ビット線２０８が形成される。埋込みビット線２０８を
覆うように絶縁膜２０９を形成する。

【００１４】次に、図３０に示すように、シリコン基板
２０１表面上の全面にＣＶＤ法を用いて不純物がドープ
された多結晶シリコン層２１１ｃを形成する。

【００１５】次に、図３１に示すように、たとえばシリ
コン酸化膜（ＳｉＯ₂ ）からなる絶縁層２３５を形成す
る。この絶縁層２３５の膜厚によって、ストレージノー
ド（キャパシタ下部電極）２１１（図２６参照）を構成
する立壁部分２１１ｂ（図２６参照）の高さが規定され
る。

【００１６】次に、図３２に示すように、絶縁層２３５
の表面上にレジスト（図示せず）を塗布した後、リソグ
ラフィ法を用いて所定の形状にパターニングする。これ
により、レジストパターン（キャパシタ分離層）２３６
が形成される。レジストパターン２３６の幅は、互いに
隣接するキャパシタ間の分離間隔を規定する。

【００１７】次に、図３３に示すように、レジストパタ
ーン２３６をマスクとして絶縁層２３５を異方性エッチ
ングして選択的に除去する。この後、レジストパターン
２３６を除去する。

【００１８】次に、図３４に示すように、ＣＶＤ法を用
いて不純物が導入された多結晶シリコン層２１１ｄを全
面に形成する。この多結晶シリコン層２１１ｄの膜厚
は、その下層に形成される多結晶シリコン層２１１ｃの
膜厚より薄く形成される。

【００１９】次に、図３５に示すように、多結晶シリコ
ン層２１１ｄの表面を完全に覆うように厚いレジスト２
３７を形成する。レジスト２３７をエッチバックするこ
とにより絶縁層２３５の上部表面を覆う多結晶シリコン
層２１１ｄを露出させる。

【００２０】次に、図３６に示すように、露出された多
結晶シリコン層２１１ｄ（図３５参照）をエッチング
し、引続いて絶縁層２３５（図３５参照）を自己整合的
にエッチングして除去する。これにより、多結晶シリコ
ン層２１１ｃの一部の表面部が露出される。また、スト
レージノード２１１を構成する立壁部分２１１ｂが完成
される。

【００２１】次に、図３７に示すように、露出された多
結晶シリコン層２１１ｃ（図３６参照）を異方性エッチ
ングを用いて自己整合的に除去する。この後、レジスト
２３７（図３６参照）を除去する。これにより、キャパ
シタ下部電極（ストレージノード）２１１を構成するベ
ース部分２１１ａが完成される。この結果、ベース部分
２１１ａと立壁部分２１１ｂとからなるキャパシタ下部
電極（ストレージノード）２１１が形成される。

【００２２】次に、図３８に示すように、キャパシタ下
部電極２１１の表面上にシリコン窒化膜などからなる薄
いキャパシタ絶縁層２１２を形成する。

【００２３】次に、図３９に示すように、全面に導電性
を有する多結晶シリコンからなるセルプレート２１３を
形成する。これにより、キャパシタ下部電極２１１を構
成するベース部分２１１ａおよび立壁部分２１１ｂと、
キャパシタ絶縁膜２１２と、セルプレート２１３とから
なるスタックトタイプキャパシタ２１０が形成される。

【００２４】次に、図４０に示すように、セルプレート
２１３を覆うように厚い層間絶縁膜２１４を形成する。
層間絶縁膜２１４の表面上にアルミニウムなどからなる
所定形状の配線層２１５を形成する。

【００２５】最後に、図２６に示したように、配線層２
１５の表面を覆うように保護膜２１６を形成する。この
ようにして、従来のＤＲＡＭのメモリセルは形成されて
いた。

【００２６】

【発明が解決しようとする課題】前述のように、従来の
ＤＲＡＭでは、キャパシタ容量を増大させるために、筒
型のキャパシタ下部電極（ストレージノード）２１１を
採用していた。すなわち、キャパシタ下部電極２１１
を、ベース部分２１１ａと、ベース部分２１１ａの最外
縁から鉛直方向に延びる立壁部分２１１ｂとによって構
成することにより、その立壁部分２１１ｂによってキャ
パシタ２１０の表面積を増加させていた。これにより、
キャパシタ容量を増大させることができ、半導体装置が
集積化されて微細化された場合にも一定のキャパシタ容
量を確保することができていた。

【００２７】しかしながら、キャパシタとしての信頼性
を向上させるためには、キャパシタ容量のさらなる増加
が要求されるという問題点があった。

【００２８】この発明は、上記のような課題を解決する
ためになされたもので、請求項１および２に記載の発明
の目的は、キャパシタ容量をさらに増加させることがで
きる半導体装置およびその製造方法を提供することであ
る。

【００２９】

【課題を解決するための手段】請求項１における半導体
装置は、主表面を有しその主表面に第１導電型の不純物
領域を有する第２導電型の半導体基板と、その半導体基
板の主表面上に形成され不純物領域にまで達する開口部
を有する絶縁層と、不純物領域の表面上および絶縁層の
上方に形成された第１の部分と第１の部分の最外縁部に
接するとともに半導体基板の主表面に対して鉛直方向に
延びて形成された第２の部分とを有するキャパシタ下部
電極と、キャパシタ下部電極の表面上を覆うキャパシタ
絶縁層と、キャパシタ絶縁層の表面上を覆うキャパシタ
上部電極とを備え、キャパシタ下部電極の第１の部分の
下部表面であって絶縁層と所定の間隔を隔てて対向する
部分上にはキャパシタ絶縁層を介してキャパシタ上部電
極が形成されている。

【００３０】請求項２における半導体装置の製造方法
は、半導体基板の主表面上にその半導体基板の主表面に
達する開口部を所定位置に有する第１の絶縁層を形成す
る工程と、第１の絶縁層上の所定領域に第２の絶縁層を
形成する工程と、第１の絶縁層の開口部内および第２の
絶縁層上に第１の導電層を形成する工程と、第２の絶縁
層上において第１の導電層の最外縁部に接するとともに
半導体基板の主表面に対して鉛直方向に延びる第２の導
電層を形成する工程と、第１の導電層下に位置する第２
の絶縁層の少なくとも一部を除去することにより第１の
導電層の下部表面を露出させる工程と、第１の導電層の
上部表面および下部表面と、第２の導電層の表面とを覆
うようにキャパシタ絶縁層を形成する工程と、キャパシ
タ絶縁層を覆うようにキャパシタ上部電極を形成する工
程とを備えている。

【００３１】

【作用】請求項１に係る半導体装置では、キャパシタ下
部電極が、不純物領域の表面上および絶縁層の上方に形
成された第１の部分とその第１の部分の最外縁部に接す
るとともに半導体基板の主表面に対して鉛直方向に延び
て形成された第２の部分とから構成され、その第１の部
分の下部表面上にキャパシタ絶縁層を介してキャパシタ
上部電極が形成されているので、その第１の部分の下部
表面分だけキャパシタの表面積が増加され、その分キャ
パシタ容量が増加される。

【００３２】請求項２に係る半導体装置の製造方法で
は、半導体基板の主表面上に半導体基板の主表面に達す
る開口部を所定位置に有する第１の絶縁層が形成され、
その第１の絶縁層上の所定領域に第２の絶縁層が形成さ
れ、その第１の絶縁層の開口部内および第２の絶縁層上
に第１の導電層が形成され、第２の絶縁層上において第
１の導電層の最外縁部に接するとともに半導体基板の主
表面に対して鉛直方向に延びる第２の導電層が形成さ
れ、第１の導電層下に位置する第２の絶縁層の少なくと
も一部が除去されて第１の導電層の下部表面が露出さ
れ、第１の導電層の上部表面および下部表面と第２の導
電層の表面とを覆うようにキャパシタ絶縁層が形成さ
れ、そのキャパシタ絶縁層を覆うようにキャパシタ上部
電極が形成されるので、キャパシタ下部電極を構成する
第１の導電層の下部表面上にもキャパシタ絶縁層を介し
てキャパシタ上部電極が形成され、その分キャパシタの
表面積が増加されてキャパシタ容量が増加される。

【００３３】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００３４】図１は、本発明の一実施例によるスタック
トタイプキャパシタを有するＤＲＡＭの平面図である。
図２は、図１に示したＤＲＡＭのＸ−Ｘにおける断面構
造図である。

【００３５】図１および図２を参照して、本実施例のＤ
ＲＡＭは、シリコン基板１と、シリコン基板１の主表面
上の所定領域に形成された素子分離のための素子分離酸
化膜２と、素子分離酸化膜２によって囲まれた領域にチ
ャネル領域３を挟むように所定の間隔を隔てて形成され
たソース／ドレイン領域４ａ、４ｂ、４ｃおよび４ｄ
と、チャネル領域３上にゲート酸化膜６を介して形成さ
れたゲート電極（ワード線）７ｂおよび７ｃと、素子分
離酸化膜２上に所定の間隔を隔てて形成されたワード線
（ゲート電極）７ｄおよび７ｅと、ゲート電極７ｂ、７
ｃ、７ｄおよび７ｅを覆うように形成された絶縁膜８
と、ソース／ドレイン領域４ａに電気的に接続された埋
込みビット線９と、埋込みビット線９を覆うように形成
された絶縁膜１０と、絶縁膜１０を覆うとともに絶縁膜
８上に延びて形成されたシリコン窒化膜（ＳｉＮ）１１
と、ソース／ドレイン領域４ｂに電気的に接続され、絶
縁膜８およびシリコン窒化膜１１の上方に延びて形成さ
れたストレージノード（キャパシタ下部電極）２０を構
成するベース部分１２と、ベース部分１２の最外縁部に
接するとともにシリコン基板１の主表面に対して鉛直方
向に延びて形成されたストレージノード２０を構成する
立壁部分１３と、ベース部分１２の上部表面および下部
表面１２ａの立壁部分１３とシリコン窒化膜１１とを覆
うように形成されたキャパシタ絶縁膜１４と、キャパシ
タ絶縁膜１４を覆うように形成されたセルプレート（キ
ャパシタ上部電極）１５と、セルプレート１５を覆うよ
うに形成されその表面が平坦化された層間絶縁膜１６
と、層間絶縁膜１６上にゲート電極７ｂ、７ｃ、７ｄお
よび７ｅに対応して所定の間隔を隔てて形成されたアル
ミ配線１７と、アルミ配線１７を覆うように形成された
保護膜１８とを備えている。

【００３６】ソース／ドレイン領域４ａおよび４ｂと、
ゲート電極７ｃとによって一方のメモリセルのトランス
ファゲートトランジスタ５が構成されている。また、ソ
ース／ドレイン領域４ａおよび４ｃと、ゲート電極７ｂ
とによって、他方のメモリセルのトランスファゲートト
ランジスタ５が構成されている。ソース／ドレイン領域
４ａ、４ｂ、４ｃおよび４ｄには、ｎ型の不純物（たと
えば砒素）が導入されている。ゲート電極７ｂ、７ｃ、
７ｄおよび７ｅは、砒素が多量にドープされた多結晶シ
リコン層によって構成されている。素子分離酸化膜２の
厚みは、４０００Å程度である。ビット線９は、砒素が
多量にドープされた多結晶シリコン層または、そのよう
な多結晶シリコン層上にＷＳｉ₂ を形成したポリサイド
などによって構成され、その膜厚は全体で２０００〜４
０００Å程度である。

【００３７】ここで、本実施例では、絶縁膜８および１
０は、シリコン酸化膜（ＳｉＯ₂ ）によって形成されて
おり、その厚みは５００Å程度である。そして、そのよ
うな絶縁膜８および１０の表面上にシリコン窒化膜（Ｓ
ｉＮ）１１が形成されている。シリコン窒化膜１１の表
面上にはキャパシタ絶縁膜１４が形成されている。そし
てそのキャパシタ絶縁膜１４上にセルプレート１５およ
びさらにキャパシタ絶縁膜１４を介してキャパシタ下部
電極を構成するベース部分１２が形成されている。その
ベース部分１２の最外縁に接するとともにシリコン基板
１の主表面に対して鉛直方向に延びるように立壁部分１
３が形成されている。

【００３８】なお、キャパシタ下部電極２０を構成する
ベース部分１２および立壁部分１３は、砒素が多量にド
ープされた多結晶シリコン層によって形成されている。
また、キャパシタ絶縁膜１４は、シリコン窒化膜、シリ
コン酸化膜、またはそれらの複合膜、５酸化タンタル
（Ｔａ₂ Ｏ₅ ）、ハフニウム酸化膜（ＨａＯ₂ ）などに
よって構成されている。セルプレート１５は、砒素が多
量にドープされた多結晶シリコン層によって形成されて
いる。層間絶縁膜１６は、シリコン酸化膜からなり、そ
の厚みは５０００〜１００００Å程度である。保護膜１
８は、シリコン酸化膜からなり、その厚みは８０００Å
程度以下である。

【００３９】このように、本実施例においては、キャパ
シタ下部電極２０を構成するベース部分１２の下部表面
１２ａをもキャパシタとして利用する。すなわち、シリ
コン窒化膜１１上にキャパシタ絶縁膜１４、セルプレー
ト１５およびキャパシタ絶縁膜１４を介してキャパシタ
下部電極２０を構成するベース部分１２を形成すること
により、ベース部分１２の下部表面をもキャパシタとし
て利用することができる。この結果、図２６に示した従
来の筒型のスタックトキャパシタ構造に比べて、同一平
面積でベース部分１２の下部表面の表面積分だけキャパ
シタ容量が増加する。この結果、半導体装置の高集積化
に伴って、素子がさらに微細された場合にも、データの
記憶保持に十分なキャパシタ容量を確保することができ
る。

【００４０】図３〜図２２は、図２に示した本実施例の
ＤＲＡＭの製造プロセス（第１工程〜第２０工程）を説
明するための断面構造図である。図２、および図３〜図
２２を参照して、次に本実施例のＤＲＡＭの製造プロセ
スについて説明する。

【００４１】まず、図３に示すように、Ｐ型のシリコン
基板１の主表面上の所定領域にＬＯＣＯＳ法などを用い
て素子分離酸化膜２を形成する。この素子分離酸化膜２
は、その厚みが４０００Å程度になるように形成する。

【００４２】次に、図４に示すように、全面に熱酸化法
などを用いてゲート酸化膜層６０を形成する。ゲート酸
化膜層６０上にＣＶＤ法などを用いて多結晶シリコンか
らなるゲート電極層７０を形成する。ゲート電極層７０
上にＣＶＤ法を用いてシリコン酸化膜からなる絶縁層８
０ａを５００Å程度の厚みで形成する。

【００４３】次に、図５に示すように、絶縁層８０ａ上
の所定領域にレジスト（図示せず）を形成した後パター
ニングすることによってゲート酸化膜６、ゲート電極７
ｂ、７ｃ、７ｄおよび７ｅ、上部絶縁膜８ａを選択的に
形成する。

【００４４】次に、図６に示すように、ＣＶＤ法を用い
て全面を覆うようにシリコン酸化膜からなる絶縁層８０
ｂを５００Å程度の厚みで形成する。

【００４５】次に、図７に示すように、絶縁層８０ｂの
全面を異方性エッチングすることによってゲート電極７
ｂ、７ｃ、７ｄおよび７ｅと、上部絶縁膜８ａとの側壁
部分にサイドウォール絶縁膜８ｂを形成する。これによ
り、上部絶縁膜８ａおよびサイドウォール絶縁膜８ｂか
らなる絶縁膜８が形成される。ゲート電極７ｂ、７ｃ、
７ｄおよび７ｅと、絶縁膜８とをマスクとして、砒素
（Ａｓ）を５０ＫｅＶ、４×１０¹⁵／ｃｍ² の条件下で
イオン注入する。これにより、ソース／ドレイン領域４
ａ、４ｂ、４ｃおよび４ｄが形成される。

【００４６】次に、図８に示すように、全面に砒素が多
量にドープされた多結晶シリコン層（図示せず）を形成
した後、ＣＶＤ法を用いてシリコン酸化膜からなる絶縁
層（図示せず）を５００Å程度の厚みで形成する。絶縁
層上の所定領域にレジスト（図示せず）を形成した後パ
ターニングすることによって、ソース／ドレイン領域４
ａに電気的に接続する埋込みビット線９及び上部絶縁膜
１０ａを形成する。なお、このビット線９は、多結晶シ
リコン層とその多結晶シリコン層上にスパッタ法で形成
したＷＳｉ₂ とからなるポリサイドによって構成しても
よい。埋込みビット線９は、その全体の膜厚が２０００
〜４０００Å程度になるように形成する。

【００４７】次に、図９に示すように、埋込みビット線
９および上部絶縁膜１０ａの側壁部分にサイドウォール
絶縁膜１０ｂを形成する。

【００４８】次に、図１０に示すように、全面を覆うよ
うにシリコン窒化膜（ＳｉＮ）層１１０をＣＶＤ法を用
いて２００〜５００Å程度の厚みで形成する。シリコン
窒化膜層１１０上にＣＶＤ法を用いてシリコン酸化膜層
３１ａを５００〜１０００Å程度の厚みで形成する。

【００４９】次に、図１１に示すように、シリコン酸化
膜層３１ａ上の所定領域にレジスト３２を形成する。

【００５０】次に、図１２に示すように、レジスト３２
をマスクとしてシリコン酸化膜層３１ａおよびシリコン
窒化膜層１１０（図１１参照）を異方性エッチングす
る。これにより、シリコン窒化膜（ＳｉＮ）１１および
シリコン酸化膜３１が形成される。この後、レジスト３
２を除去する。

【００５１】次に、図１３に示すように、ＣＶＤ法を用
いて全面に砒素が多量にドープされた多結晶シリコン層
１２０を１０００Å程度の厚みで形成する。

【００５２】次に、図１４に示すように、全面を覆うよ
うにＣＶＤ法を用いてシリコン酸化膜からなる層間絶縁
膜３３を５０００〜６０００Å程度の厚みで形成する。
層間絶縁膜３３上の所定領域にレジスト３４を形成す
る。

【００５３】次に、図１５に示すように、レジスト３４
をマスクとして、層間絶縁膜３３を異方性エッチングす
ることにより、層間絶縁膜３３を選択的に除去する。こ
の後、レジスト３４を除去する。

【００５４】次に、図１６に示すように、層間絶縁膜３
３をマスクとして多結晶シリコン層１２０（図１５参
照）をエッチングすることによって、多結晶シリコン層
１２０（図１５参照）を選択的に除去する。これによ
り、キャパシタ下部電極（ストレージノード）２０を構
成するベース部分１２が形成される。

【００５５】次に、図１７に示すように、砒素が多量に
ドープされた多結晶シリコン層１３０をＣＶＤ法を用い
て全面に１０００Å程度の厚みで形成する。

【００５６】次に、図１８に示すように、多結晶シリコ
ン層１３０（図１７参照）を異方性エッチングすること
により、層間絶縁膜３３の上部表面上に位置する多結晶
シリコン層１３０（図１７参照）を選択的に除去する。
これにより、キャパシタ下部電極（ストレージノード）
２０（図２参照）を構成する立壁部分１３が形成され
る。

【００５７】次に、図１９に示すように、シリコン酸化
膜からなる層間絶縁膜３３（図１８参照）およびシリコ
ン酸化膜３１（図１８参照）をウェットエッチングによ
って除去する。これにより、キャパシタ下部電極２０を
構成するベース部分１２の下部表面１２ａが露出され
る。すなわち、シリコン窒化膜１１とベース部分１２と
の間に空間部４０が形成される。

【００５８】次に、図２０に示すように、全面を覆うよ
うにキャパシタ絶縁膜１４を形成する。このキャパシタ
絶縁膜１４は、ベース部分１２の下部表面１２ａの表面
にも形成される。キャパシタ絶縁膜１４としては、いわ
ゆるＯＮ膜を用いる。

【００５９】次に、図２１に示すように、全面にＣＶＤ
法を用いて不純物が多量にドープされた多結晶シリコン
層からなるセルプレート１５を形成する。このセルプレ
ート１５は、ベース部分１２の下部表面１２ａ上に形成
されたキャパシタ絶縁膜１４上にも形成される。これに
より、キャパシタ下部電極２０を構成するベース部分１
２の下部表面１２ａ部分をもキャパシタとして利用する
ことができる。この結果、ベース部分１２の下部表面１
２ａの表面積分だけ、キャパシタ容量が増加する。これ
により、半導体装置の集積化に伴って素子がさらに微細
化された場合にも、データの記憶保持に十分なキャパシ
タ容量を確保することができる。

【００６０】次に、図２２に示すように、セルプレート
１５を覆うようにＣＶＤ法を用いて層間絶縁膜１６を５
０００〜１００００Å程度の厚みで形成する。層間絶縁
膜１６上の所定領域にアルミ配線１７を５０００〜１０
０００Å程度の厚みで形成する。最後に、図２に示した
ように、ＣＶＤ法を用いてアルミ配線１７を覆うように
シリコン酸化膜からなる保護膜１８を８０００Å程度以
下の厚みで形成する。これにより、本実施例のＤＲＡＭ
が完成される。なお、本実施例では、絶縁膜８および１
０をＳｉＯ₂ により形成したが、本発明はこれに限ら
ず、絶縁膜８および１０をＳｉＮにより形成してもよ
い。このようにすれば、図１０に示した工程において、
シリコン窒化膜（ＳｉＮ）層１１０を形成する必要がな
く、図２に示した構造においてシリコン窒化膜（Ｓｉ
Ｎ）１１がない構造になる。

【００６１】

【発明の効果】請求項１に係る発明によれば、キャパシ
タ下部電極を不純物領域の表面上および絶縁層の上方に
形成された第１の部分と第１の部分の最外縁部に接する
とともに半導体基板の主表面に対して鉛直方向に延びて
形成された第２の部分とから構成し、その第１の部分の
下部表面であって絶縁層と所定の間隔を隔てて対向する
部分上にキャパシタ絶縁層を介してキャパシタ上部電極
を形成することにより、その第１の部分の下部表面をも
キャパシタとして利用することができ、その第１の部分
の下部表面部の表面積分だけキャパシタ容量が増加す
る。この結果、半導体装置の集積化に伴って素子がさら
に微細化された場合にも、データの記憶保持に十分なキ
ャパシタ容量を確保することができる。

【００６２】請求項２に係る発明では、半導体基板の主
表面上に半導体基板の主表面に達する開口部を所定位置
に有する第１の絶縁層を形成し、その第１の絶縁層上の
所定領域に第２の絶縁層を形成し、第１の絶縁層の開口
部内および第２の絶縁層上に第１の導電層を形成し、第
２の絶縁層上において第１の導電層の最外縁部に接する
とともに半導体基板の主表面に対して鉛直方向に延びる
第２の導電層を形成し、第１の導電層下に位置する第２
の絶縁層の少なくとも一部を除去することにより第１の
導電層の下部表面を露出させ、第１の導電層の上部表面
および下部表面と第２の導電層の表面とを覆うようにキ
ャパシタ絶縁層を形成し、そのキャパシタ絶縁層を覆う
ようにキャパシタ上部電極を形成することにより、キャ
パシタ下部電極を構成する第１の導電層の下部表面部分
をもキャパシタとして利用することができ、従来の筒型
のスタックトタイプキャパシタに比べてさらにキャパシ
タ容量を増大させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるスタックトタイプキャ
パシタを有するＤＲＡＭを示した平面図である。

【図２】図１に示したＤＲＡＭのＸ−Ｘにおける断面構
造図である。

【図３】図２に示したＤＲＡＭの製造プロセスの第１工
程を説明するための断面構造図である。

【図４】図２に示したＤＲＡＭの製造プロセスの第２工
程を説明するための断面構造図である。

【図５】図２に示したＤＲＡＭの製造プロセスの第３工
程を説明するための断面構造図である。

【図６】図２に示したＤＲＡＭの製造プロセスの第４工
程を説明するための断面構造図である。

【図７】図２に示したＤＲＡＭの製造プロセスの第５工
程を説明するための断面構造図である。

【図８】図２に示したＤＲＡＭの製造プロセスの第６工
程を説明するための断面構造図である。

【図９】図２に示したＤＲＡＭの製造プロセスの第７工
程を説明するための断面構造図である。

【図１０】図２に示したＤＲＡＭの製造プロセスの第８
工程を説明するための断面構造図である。

【図１１】図２に示したＤＲＡＭの製造プロセスの第９
工程を説明するための断面構造図である。

【図１２】図２に示したＤＲＡＭの製造プロセスの第１
０工程を説明するための断面構造図である。

【図１３】図２に示したＤＲＡＭの製造プロセスの第１
１工程を説明するための断面構造図である。

【図１４】図２に示したＤＲＡＭの製造プロセスの第１
２工程を説明するための断面構造図である。

【図１５】図２に示したＤＲＡＭの製造プロセスの第１
３工程を説明するための断面構造図である。

【図１６】図２に示したＤＲＡＭの製造プロセスの第１
４工程を説明するための断面構造図である。

【図１７】図２に示したＤＲＡＭの製造プロセスの第１
５工程を説明するための断面構造図である。

【図１８】図２に示したＤＲＡＭの製造プロセスの第１
６工程を説明するための断面構造図である。

【図１９】図２に示したＤＲＡＭの製造プロセスの第１
７工程を説明するための断面構造図である。

【図２０】図２に示したＤＲＡＭの製造プロセスの第１
８工程を説明するための断面構造図である。

【図２１】図２に示したＤＲＡＭの製造プロセスの第１
９工程を説明するための断面構造図である。

【図２２】図２に示したＤＲＡＭの製造プロセスの第２
０工程を説明するための断面構造図である。

【図２３】従来の一般的なＤＲＡＭを示したブロック図
である。

【図２４】従来のＤＲＡＭのメモリセルの等価回路図で
ある。

【図２５】従来の提案されたスタックトタイプキャパシ
タを有するＤＲＡＭの平面図である。

【図２６】図２５に示したＤＲＡＭのＸ−Ｘにおける断
面構造図である。

【図２７】図２６に示した従来のＤＲＡＭの製造プロセ
スの第１工程を説明するための断面構造図である。

【図２８】図２６に示した従来のＤＲＡＭの製造プロセ
スの第２工程を説明するための断面構造図である。

【図２９】図２６に示した従来のＤＲＡＭの製造プロセ
スの第３工程を説明するための断面構造図である。

【図３０】図２６に示した従来のＤＲＡＭの製造プロセ
スの第４工程を説明するための断面構造図である。

【図３１】図２６に示した従来のＤＲＡＭの製造プロセ
スの第５工程を説明するための断面構造図である。

【図３２】図２６に示した従来のＤＲＡＭの製造プロセ
スの第６工程を説明するための断面構造図である。

【図３３】図２６に示した従来のＤＲＡＭの製造プロセ
スの第７工程を説明するための断面構造図である。

【図３４】図２６に示した従来のＤＲＡＭの製造プロセ
スの第８工程を説明するための断面構造図である。

【図３５】図２６に示した従来のＤＲＡＭの製造プロセ
スの第９工程を説明するための断面構造図である。

【図３６】図２６に示した従来のＤＲＡＭの製造プロセ
スの第１０工程を説明するための断面構造図である。

【図３７】図２６に示した従来のＤＲＡＭの製造プロセ
スの第１１工程を説明するための断面構造図である。

【図３８】図２６に示した従来のＤＲＡＭの製造プロセ
スの第１２工程を説明するための断面構造図である。

【図３９】図２６に示した従来のＤＲＡＭの製造プロセ
スの第１３工程を説明するための断面構造図である。

【図４０】図２６に示した従来のＤＲＡＭの製造プロセ
スの第１４工程を説明するための断面構造図である。

【符号の説明】

１：シリコン基板 ２：素子分離酸化膜 ３：チャネル領域 ４ａ、４ｂ、４ｃ、４ｄ：ソース／ドレイン領域 ５：トランスファゲートトランジスタ ６：ゲート酸化膜 ７ａ、７ｂ、７ｃ、７ｄ、７ｅ：ゲート電極（ワード
線） ８：絶縁膜（シリコン酸化膜） ９：埋込みビット線 １０：絶縁膜（シリコン酸化膜） １１：シリコン窒化膜（ＳｉＮ） １２：ベース部分 １３：立壁部分 １４：キャパシタ絶縁膜 １５：セルプレート ２０：キャパシタ下部電極（ストレージノード） ３０：スタックトタイプキャパシタ なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 主表面を有し、前記主表面に第１導電型
   の不純物領域を有する第２導電型の半導体基板と、 前記半導体基板の主表面上に形成され、前記不純物領域
   にまで達する開口部を有する絶縁層と、 前記不純物領域の表面上および前記絶縁層の上方に形成
   された第１の部分と、前記第１の部分の最外縁部に接す
   るとともに前記半導体基板の主表面に対して鉛直方向に
   延びて形成された第２の部分とを有するキャパシタ下部
   電極と、 前記キャパシタ下部電極の表面上を覆うキャパシタ絶縁
   層と、 前記キャパシタ絶縁層の表面上を覆うキャパシタ上部電
   極とを備え、 前記キャパシタ下部電極の第１の部分の下部表面であっ
   て前記絶縁層と所定の間隔を隔てて対向する部分上に
   は、前記キャパシタ絶縁層を介して前記キャパシタ上部
   電極が形成されている、半導体装置。
2. 【請求項２】 半導体基板の主表面上に、前記半導体基
   板の主表面に達する開口部を所定位置に有する第１の絶
   縁層を形成する工程と、 前記第１の絶縁層上の所定領域に第２の絶縁層を形成す
   る工程と、 前記第１の絶縁層の開口部内および前記第２の絶縁層上
   に第１の導電層を形成する工程と、 前記第２の絶縁層上において前記第１の導電層の最外縁
   部に接するとともに前記半導体基板の主表面に対して鉛
   直方向に延びる第２の導電層を形成する工程と、 前記第１の導電層下に位置する前記第２の絶縁層の少な
   くとも一部を除去することにより、前記第１の導電層の
   下部表面を露出させる工程と、 前記第１の導電層の上部表面および下部表面と、前記第
   ２の導電層の表面とを覆うようにキャパシタ絶縁層を形
   成する工程と、 前記キャパシタ絶縁層を覆うようにキャパシタ上部電極
   を形成する工程とを備えた、半導体装置の製造方法。