JPH0462870A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関し、特に、メモリ部を含む
アレイ領域とそれ以外の周辺回路領域とを備えた半導体
装置に関する。

［従来の技術］ 従来、半導体記憶装置は、コンピュータなどの情報機器
のめざましい普及によってその需要が急速に拡大してい
る。さらに、機能的には大規模な記憶容量を有し、かつ
高速動作が可能なものが要求されている。これに伴なっ
て、半導体記憶装置の高集積化および高速応答性あるい
は高信頼性に関する技術開発が進められている。

半導体記憶装置のうち、記憶情報のランダムな入出力が
可能なものとしてＤＲＡＭが知られている。第４図は従
来の一般的なりＲＡＭの全体構成を示したブロック図で
ある。第４図を参照して、ＤＲＡＭ５０は記憶情報のデ
ータ信号を蓄積するためのメモリセルアレイ５１と、単
位記憶回路を構成するメモリセルを選択するためのアド
レス信号を外部から受けるためのロウアンドカラムアド
レスバッファ５５と、そのアドレス信号を解読すること
によってメモリセルを指定するためのロウデコーダ５４
およびカラムデコーダ５３と、指定されたメモリセルに
蓄積された信号を増幅して読み出すセンスリフレッシュ
アンプ５２と、データ入出力のためのデータインバッフ
ァ５７およびデータアウトバッファ５６と、クロック信
号を発生するためのクロックジェネレータ５８とを含ん
でいる。

このＤＲＡＭは、大きく分けると、メモリセルアレイ５
１．センスリフレッシュアンプ５２．カラムデコーダ５
３およびロウデコーダ５４からなるアレイ部と、それ以
外の周辺回路部とから構成されている。ここで、アレイ
部は、半導体装置の高集積化に伴なって集積度の向上が
要求される部分であり、これに対し周辺回路部は、アレ
イ部と比較するとそれほど集積度の向上は要求されない
部分である。アレイ部を構成するメモリセルアレイ５１
−の従来構造としては、たとえば、特開昭６０−２７８
４号公報に開示されている。第５図はこの特開昭６０−
２７８４号公報により開示された従来のＤＲＡＭのメモ
リセルアレイ部を示した断面構造図である。第５図を参
照して、従来のＤＲＡＭは、シリコン半導体基板１と、
シリコン半導体基板１上に形成された素子分離のための
Ｌ○ＣＯＳ酸化膜３と、ＬＯＧＯ３酸化膜３に囲まれた
領域に所定の間隔を隔てて形成された不純物ドープ領域
１０と、隣接する不純物ドープ領域１０の間にゲート酸
化膜（図示せず）を介して形成されたゲート電極２と、
ゲート電極２とＬＯＧＯ３酸化膜３との間に位置する不
純物ドープ領域１０に接続されたキャパシタの下部電極
となるストレージノード４と、ストレージノード４上に
キャパシタ絶縁膜２１を介して形成されたキャパシタの
上部電極となるセルプレート５と、ストレージノード４
の接続されない側の不純物ドープ領域１−０に接続され
たビットライン７と、セルプレート５とビットライン７
との間に形成された層間絶縁膜８とを含んでいる。この
ように、従来のＤ　ＲＡＭのメモリセルアレイ部では、
ビットライン７は不純物ドープ領域１０上に直接接続さ
れた構成となっており、アレイ部以外の周辺回路部にお
いてもＭＯＳ）ランジスタのソース・ドレイン領域を構
成する不純物ドープ領域への配線は、たとえばアルミな
どを直接接続する構成をとっていた。

［発明が解決しようとする課題］ 前述のように、従来のＤＲＡＭは、メモリセルアレイ５
１．センスリフレッシュアンプ５２．カラムデコーダ５
３およびロウデコーダ５４からなり半導体装置の集積化
に伴なって集積度の向上が要求されるアレイ部と、アレ
イ部に比較してそれほど集積化が要求されないアレイ部
以外の周辺回路部とから構成されている。そして、アレ
イ部を構成する一要素となるメモリセルアレイ部は、従
来、ビットライン７が不純物ドープ領域１０に直接接続
された構成となっており、また、アレイ部以外の周辺回
路部においても、アルミ配線などが直接不純物ドープ領
域に接続される構成となっていた。

しかし、半導体装置の集積化に伴なって素子が微細化さ
れてくると、アレイ部では集積度の向上が要求される。

これに対応してアレイ部を従来構造のまま微細化すると
、たとえばメモリセルアレイにおいては、ビットライン
７のコンタクト面積が減少してしまうという問題点があ
り、また、コンタクト径が小さい状態で高段差のコンタ
クト形成を行なわねばならず、製造技術上の困難性を伴
なうという問題点があった。

そこで、従来、アレイ部および周辺回路部の双方で不純
物ドープ領域と配線層との間にバットを介在させ、集積
化に対応させようというものが提案されている。

しかしながら、周辺回路部においては、配線層と不純物
ドープ領域との間にバットを介在させると、バットによ
る寄生容量や寄生抵抗が素子に悪影響を及ぼし、周辺回
路の電気特性を劣化させるという問題点が新たに生じる
。

つまり、従来では、半導体装置の集積化に伴なって素子
が微細化された場合に、周辺回路の電気特性を劣化させ
ることなく、集積度の向上が要求されるアレイ領域での
コンタクト面積を確保するとともに高段差のコンタクト
形成の防止を図ることができる半導体装置を形成するこ
とは困難であった。

この発明は、上記のような課題を解決するためになされ
たもので、高集積化された場合にも周辺回路の電気特性
を劣化させることなくアレイ領域でのコンタクト面積の
確保および高段差のコンタクト形成の防止を図ることが
可能な半導体装置を提供することを目的とする。

［課題を解決するための手段］ この発明による半導体装置は、メモリ部を含むアレイ領
域とそれ以外の周辺回路領域とを備えた半導体装置にお
いて、アレイ領域は半導体基板上に形成された不純物領
域と配線層との間に導電層が介在され、周辺回路領域は
半導体基板上に形成された不純物領域上に直接配線層が
接続されていることを特徴とする。

［作用］ この発明に係る半導体装置では、メモリ部を含むアレイ
領域において半導体基板上に形成された不純物領域と配
線層との間に導電層か介在され、周辺回路領域において
半導体基板上に形成された不純物領域上に直接配線層が
接続されているので、周辺回路領域では導電層形成によ
る寄生容量や寄生抵抗の悪影響を受けることがなく、ア
レイ領域では導電層によりコンタクト径の増加が可能と
なるとともに段差が低減される。

［発明の実施例］ 以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明の一実施例によるＤＲＡＭのメモリセル
アレイ部と周辺回路部とを示した断面構造図である。第
１図を参照して、まず、メモリセルアレイ部１０１は、
シリコン半導体基板１と、シリコン半導体基板１上に形
成された素子分離のためのＬＯＧＯ８酸化膜３と、ＬＯ
ＧＯ８酸化膜３に囲まれた領域に所定の間隔を隔てて形
成された不純物ドープ領域１０と、隣接する不純物ドー
プ領域１０の間にゲート酸化膜を介して形成されたゲー
ト電極２と、ＬＯＧＯ８酸化膜３とゲート電極２との間
に位置する不純物ドープ領域１０上に接続されたキャパ
シタの下部電極となるストレージノード４と、ストレー
ジノード４上にキャパシタ絶縁膜（図示せず）を介して
形成されたキャパシタの上部電極となるセルプレート５
と、ストレージノード４の接続されない側の不純物ドー
プ領域１０に接続されたポリシリコンバット６と、ポリ
シリコンバット６上に接続されたビットライン７と、セ
ルプレート５上に形成された層間絶縁膜８と、層間絶縁
膜８上に形成された層間絶縁膜９とを含んでいる。

周辺回路部１０２は、シリコン半導体基板１上に形成さ
れた素子分離のためのＬＯＧＯ８酸化膜３と、ＬＯＧＯ
８酸化膜３の間に所定の間隔を隔てて形成された不純物
ドープ領域１２と、不純物ドープ領域↑２の間にゲート
酸化膜を介して形成されたゲート電極１４と、不純物ド
ープ領域１２上に形成された配線層１６と、シリコン半
導体基板］−上の全面に形成され、配線層１６が形成さ
れる領域にコンタクト孔を有する絶縁膜１５とを含んで
いる。

このように、本実施例では、半導体回路の集積化に伴な
って素子の微細化が要求されるアレイ部（本実施例では
メモリセルアレイ部）には、ビットライン７と不純物ド
ープ領域１０との間にポリシリコンバット６を介在させ
ることにより、ビット線７のコンタクト面積を増加させ
ることができ、また、従来に比べてコンタクト孔の段差
が軽減される。一方、アレイ部以外の周辺回路部１０２
では、不純物ドープ領域１２上に直接配線層１６を形成
することにより、従来の周辺回路部にもポリシリコンバ
ットを形成する改良例に比べて周辺回路の電気特性を向
上させることができる。

すなわち、本実施例では、集積度の向上が要求されるア
レイ部では、不純物ドープ領域１０とビットライン７と
の間にポリシリコンバット６を介在させ、アレイ部に比
べて集積度のそれほど要求されない周辺回路部」−０２
では、不純物ドープ領域１２上に直接配線層１６を形成
することにより、従来形成することが困難であった周辺
回路の電気特性を劣化させることなくアレイ領域でのコ
ンタクト面積を確保でき、しかも高段差のコンタクト形
成を防止することができる。

第２Ａ図ないし第２Ｄ図は、第１図に示したメモリセル
部の製造プロセスを説明するための断面構造図である。

第１図ないし第２Ｄ図を参照して、メモリセルアレイ部
１０↑の製造プロセスを説明する。まず、第２Ａ図に示
すように、シリコン半導体基板１を熱酸化することによ
り所定位置にＬｏｃｏｓ酸化膜３を形成する。次に、第
２Ｂ図に示すように、ＬＯＧＯ８酸化膜３に囲まれた活
性領域」二にゲート酸化膜、ゲート電極２およびゲト電
極２を覆う酸化膜の３層構造を有するゲート部を形成す
る。そのゲート部の形成と併行して不純物ドープ領域１
ｏを形成する。次に、第２ｃ図に示すように、ＬＯＧＯ
８酸化膜３とゲート電極２との間に位置する不純物ドー
プ領域１ｏ上にストレージノード４およびキャパシタ絶
縁膜（図示せず）ならびにセルプレー１・５を形成する
。このストレージノード４およびキャパシタ絶縁膜（図
示せず）ならびにセルプレート５により電荷を蓄積する
ためのキャパシタが構成される。セルプレート５上に層
間絶縁膜８を形成した後サイドウオール３０を形成する
。次に第２Ｄ図に示すように、サイドウオール３０（第
２ｃ図参照）を用いて自己整合的にポリシリコンバット
６を形成する。最後に第１図に示すように、シリコン半
導体基板１１　］ の前面にＣＶＤ法により、層間絶縁膜９を３０００人程
度堆積する。そして、写真製版技術およびエツチングに
より、ポリシリコンパラｌ−６上の所定位置にコンタク
トを形成し、ＣＶＤ法によりドープトポリシリコンを２
０００人程度堆積する。

その後、写真製版技術およびエツチングを用いてビット
ライン７を形成する。

第３Ａ図ないし第３Ｄ図は第１図に示した周辺回路部の
製造プロセスを説明するための断面構造図である。第１
図および第３Ａ図ないし第３Ｄ図を参照して、周辺回路
部１０２の製造プロセスについて説明する。まず、第３
Ａ図に示すように、シリコン半導体基板１上に熱酸化法
によりＬＯＧＯ８酸化膜３を形成する。次に、ｆｆ５３
Ｂ図に示すように、ＬＯＧＯ３酸化膜３に囲まれた活性
領域上に、ゲート酸化膜およびゲート電極１４ならびに
ゲート電極１４を覆うように形成された酸化膜の３層構
造を有するゲート部を形成する。このゲート部の形成と
併行して不純物ドープ領域１２を形成する。次に第３Ｃ
図に示すように、メモリ部］２ ルアレイ部１０１（第１図参照）のキャパシタを構成す
るセルプレート４およびストレージノード５の形成時に
周辺回路部１０２を保護するための絶縁膜１７を形成す
る。次に第３Ｄ図に示すように、絶縁膜１７上に絶縁膜
１５を形成する。最後に、第１図に示したように、絶縁
膜１５の所定の位置に写真製版およびエツチングにより
コンタクトを形成し、スパッタ法によりアルミを堆積す
ることにより配線層コロを形成する。

上記のように、本実施例では、メモリセルアレイ部１０
１やセンスリフレッシュアンプなどのアレイ部にのみ、
ポリシリコンバットを使用することにより高アスペクト
比（高段差）のコンタク！・形成を回避することができ
、コンタクト径の増加も可能となる。さらに、周辺回路
部１０２におけるトランジスタのソース・ドレイン領域
（不純物ドープ領域１２）上にはポリシリコンバットを
形成しないため、バットによる寄生抵抗および寄生容量
の悪影響かない。なお、本実施例では、素子分離を行な
うものとして、ＬＯＧＯ８酸化膜３を用いたが、本発明
はこれに限らず、フィールドシールドによる素子分離で
あってもよい。

［発明の効果］ 以上のように、この発明によれば、メモリ部を含むアレ
イ領域には半導体基板上に形成された不純物領域と配線
層との間に導電層を介在させ、周辺回路領域には、半導
体基板上に形成された不純物領域上に直接配線層を接続
することにより、周辺回路領域では導電層形成による寄
生容量や寄生抵抗の悪影響を受けることがなく、アレイ
領域では導電層によりコンタクト径の増加が可能となる
とともに段差が低減されるので、高集積化された場合に
も周辺回路の電気特性を劣化させることなくアレイ領域
でのコンタクト面積の確保および高段差のコンタクト形
成の防止を図ることが可能な半導体装置を提供し得るに
至った。

【図面の簡単な説明】

第１図は本発明の一実施例によるＤＲＡＭのメモリセル
アレイ部と周辺回路部とを示した断面構造図、第２Ａ図
ないし第２Ｄ図は第１図に示したメモリセルアレイ部の
製造プロセスを説明するための断面構造図、第３Ａ図な
いし第３Ｄ図は第１図に示した周辺回路部の製造プロセ
スを説明するための断面構造図、第４図は従来の一般的
なりＲＡＭの全体構成を示したブロック図、第５図は従
来のＤＲＡＭのメモリセルアレイ部を示した断面構造図
である。 図において、１はシ・リコン半導体基板、２はゲト電極
、３はＬＯＣＯ３酸化膜、４はストレージノード、５は
セルプレート、６はポリシリコンバット、７はビットラ
イン、１０は不純物ドープ領域、１２は不純物ドープ領
域、１４はゲート電極、１６は配線層、１０１はメモリ
セルアレイ部、１０２は周辺回路部である。 なお、各図中、同一符号は、同一または相当部分を示す
。 ％３Ｂ図 さ−て〔−イ

Claims (1)

1. 【特許請求の範囲】 メモリ部を含むアレイ領域とそれ以外の周辺回路領域と
   を備えた半導体装置において、 前記アレイ領域は、半導体基板上に形成された不純物領
   域と配線層との間に導電層が介在され、前記周辺回路領
   域は、半導体基板上に形成された不純物領域上に直接配
   線層が接続されていることを特徴とする、半導体装置。