JPS63239861A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタとＭＩＳＦＥ　Ｔ　
（Ｍｅｔａｌ　Ｉｎ５ｕｌａｔｏｒ　Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒＦｅｉｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓ
ｔｏｒ）とを有する半導体集積回路装置に関し、特に、
バイポーラトランジスタを有するＤ　ＲＡ　Ｍ　（Ｄｙ
ｎａｍｉｃ　Ｒａｎｄｏｍ　Ａａｅ＠ｓｓＭｅｍｏ　ｒ
Ｙ　）　　に適用して有効な技術に関する。

〔従来の技術〕

情報電荷記憶用のキャパシタと、スイッチ用のＭＯＳ　
（Ｍｅｔ、ｕｌ　０ｘｉｄ＠Ｓｅｍ１ｃｏｎｄｕｅｔｏ
ｒ）　Ｆ　Ｅ　Ｔ各１個からなる、いわゆるＩＭＯＳＦ
ＥＴｔ７ｐ６メモリセルは、占有面積が小さく高集積化
に適しているため、ＤＲＡＭのメモリセルとして広く採
用されている。

ＤＲＡＭにおいて、メモリセルアレイ以外の回路、すな
わち、各種のタイばング発生回路、アドレスバッファ回
路、アドレスデコーダ回路、データ入出力回路、センス
アンプ及びメインアンプ等の周辺回路は、ＮチャネルＭ
ＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとを組合せた０Ｍ
Ｏ８（相補盤ＭＯ８）回路によって構成される。これに
よって、ＤＲＡＭの低消費電力化及び高速化、高集積化
が可能となる。周辺回路に０ＭＯ８を採用するＤＲＡＭ
については、例えば、日経エレクトロニクス、１９８３
年７月１８日号、Ｐ１８８〜１９０に記載されている。

〔発明が解決しようとする問題点〕

より一層の高速化、高集積化のためには、ＤＲＡＭを構
成するデバイスを小さくする必要があるが、デバイスを
小さくすると扱う４８＠−Ｉｔも小さくなる。小さな信
号量を高速に扱うためには、回路を構成するデバイスに
大きな駆動能力が要求される。しかし、デバイスとして
０ＭＯ８を用いる限り集積度の点からＭＯＳＦＥＴの大
きさを余り大きくできず、また、ＭＯＳＦＥＴの駆動能
力（コンダクタンスｇｍＸ家小さいためにメモリの速關
は集積度とともに低下してしまう。

本発明者は、高集積化と高速化を同時に達成するため、
ＤＲＡＭの周辺回路にパイポー２トランジスタを混在さ
せることについて検討した結果、次のような問題点が生
じることを見出した。すなわち、バイポーラトランジス
タの存在によって発生する少数キャリアが、メモリセル
に蓄積された情報又はメモリセルからデータ線に読出さ
れた情報を反転させる、いわゆるソフトエラーを生じさ
せる。

バイポーラトランジスタによるソフトエラーのメカニズ
ムは、例えば、以下のように説明される。

メモリセルのスイッチ用ＭＯＳＦＥＴは、Ｐ−型基板内
に形成されたＮチャネルＭＯ３ＦＥＴとされる。メモリ
セルのキャパシタは、一方の電極としてのＮ＋＋半導体
領域をＰ−型基板内に有する。一方、高速で高駆動能力
を得るための望ましいデバイスとして、縦型ｎｐｎ型バ
イポーラトランジスタが、Ｐ−型基板内に、ｎ＋＋エミ
ッタ領域、ｐ型ベース領域及びｎ−型及びｎ　型コレク
タ領域によりて構成される。このバイポーラトランジス
タのコレクタの電極を基板表面から取り出すため、ｎ　
型埋込コレクタ領域がエミッタ領域より大きく（長（）
構成されるにのため、埋込コレクタ領域内（おいて、そ
れ自体が持つ抵抗による電位変動が生じ易い。埋込コレ
クタ領域の電位変動は、ｐｎｐ型寄生バイボー２トラン
ジスタを動作させ、基板に正孔を注入してその電位に変
動を与える。寄生バイポーラトランジスタは、ベース領
域をエミッタ領域埋込コレクタ領域をペース領域、及び
基板をコレクタ領域として構成される。前記基板電位の
変動によって、寄生バイポーラトランジスタ近傍の高′
ｄ！に度のｎｆｉ半導体領域（例えば、ＮチャネルＭＯ
ＳＦＥＴのソース領域又はドレイン領域）から基板に電
子（少数キャリア）が注入される。この少数キャリアは
、メモリセルのスイッチ用ＭＯＳＦＥＴとキャパシタの
Ｎ＋型領領域はセンスアンプ等のＭＯＳＦＥＴのＮ＋型
領領域侵入し、情報を反転しく破壊し）、所謂ソフトエ
ラーを生じる。

また、バイポーラトランジスタを周辺回路に組込むこと
でアクセス時間の高速化を図ることができるが、同時に
、基板内にバイポーラトランジスタ又はα線によりて生
じる少数キャリアによるソフトエラーが著しくなる。つ
まり、データ線と容量素子との間を情報が通過する回数
が増加するため、特に、スイッチ用ＭＩＳＦＥＴのソー
ス領域又はドレイ／領域で少数キャリアを捕獲する確率
が高くなる。

したがって、ＤＲＡＭにバイポーラトランジスタを混在
させ高速化高集積化を図ろうとすると、ソフトエラーに
よる電気的信頼性が低下するという問題Ｚ生じる。

本発明の目的は、ソフトエラーに弛＜、高集積かつ低消
費電力でしかも高速動作に適した半導体集積回路装置と
その製造方法？提供することにある。

本発明の他の目的は、バイポーラトランジスタを有する
ＤＲＡＭの高速化及び電気的信頼性の向上を図ることが
可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細曹の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代衣的な１つの発
明の詳細な説明すれば、下記のとおりである。

バイポーラトランジスタを有するＤＲＡＭのメモリセル
又は周辺回路の半導体領域下に、基板と同−導電製でか
つそれよりも高い不純物濃度の半導体領域を設けるつま
り、メモリセルの回路素子を構成する半導体領域又は周
辺回路の回路素子の半導体領域の下に、これらと反対溝
ｔａの半導体領域を設ける。

〔作用〕

上記した手段によれば、ＤＲＡＭの周辺回路にバイポー
ラトランジスタを混在させて高速化を図るとともに、バ
イポーラトランジスタにより発生した少数キャリアに対
して前記半導体領域がポテンシャルパリアン構成し、前
記少数キャリアによるソフトエラーを防止することがで
きる。

〔実施例〕

本発明の実施例であるバイポー２トランジスタを有する
ＤＲＡＭを第１図（断面図）で示す。

第１図において、１はｐ−型の半導体基板、２は半導体
基板１の主面上に積層されたｎ−型のエピタキシャル層
である。本実施例では、半導体基板１とエピタキシャル
層２とは、実質的な半導体基板であり、半導体基体を構
成している。このような導電型が選択されるのは、電気
的に相互に分離された高性能のｎｐｎ形バイポーラトラ
ンジスタを実現するためである。基板１の不純物濃度は
バイポーラトランジスタのコレクタ接合容量などを考慮
して、１０〜１０／ｃｌＩａｍに選ばれる。

エピタキシャル層２は、ＰチャネルＭＯＳＦＥＴＱｐを
形成するためのｎ型ウェル領域の一部、及びバイポーラ
トランジスタのコレクタの一部を構成する。エピタキシ
ャル層２の不純物濃度は各トランジスタの所望とする特
性に応じて設定されるが、１０１ｓ〜１０　　ｄ程度に
選ばれる。

半導体基板ｌには、例えば、アンダシュートによる誤動
作の防止のため、及び、ｐｎ接合容量の低減を図るため
に、〜２．５〜−３，５ｖの負荷電位が印加される。こ
の負電位は、内蔵された基板バイアス電圧発生回路又は
外部端子より半導体基板１に供給される。

半導体素子（ｏｒ回路素子ン間を電気的に分離するため
の分離領域工は、半導体基板１．ｐ　　型の埋込半導体
領域Ｂｓ　　ｐ型の半導体領域５及びフィールド絶縁膜
６で構成されている。

埋込層３は、半導体基板１とエピタキシャル層２との間
に設けられている７半導体領域５は、埋込層３の上部の
エピタキシャルＦ＠２の主面部に設けられている。フィ
ールド絶縁膜６は、半導体領域５の上部に設けられてお
り、例えば、エピタキシャル層２の主面の選択的な熱酸
化で形成した酸化シリコン膜で構成する。フィールド絶
縁膜６を形成するための銅酸化膜（窒化シリコン膜）を
マスクに用いたボロンのイオン打込み、及び、酸化のた
めの熱処理によって、半導体領域５が形成される。、ｐ
　凰領域３と５の不純物濃度は、各回路素子の間が有効
に分離されるように、１０〜１０／ｃｄ程度にされる。

ｐ　型埋込層３の不純物濃度は、又、ＮチャネルＭｏ５
ｉ’ｇ’ｒのためのｐ型ウェル領域（後述する）の抵抗
の低減、及び、ＮチャネルＭＯＳＦＥＴとメモリセルに
おけるンフトエ２−の低減を考慮して、選ばれる。

バイポーラトランジスタＴｒは、図中、左側に示すよう
に、ｎ　型の埋込型半導体領域４及びｎ”屋の半導体領
域８及びｎ型エピタキシャル層２からなるコレクタ領域
（Ｃ）、ｐｍのペース領域の）９及＋ びｎ　Ｗのエミッタ領／（ｊ）１６Ａで構成されている
。このバイポーラトランジスタＴｒは、実質的に、公知
のｎｐｎ型の縦型構造で構成されている。

＋ ｎ　型埋込層４は、ｐ　型埋込層３に対して自己整合的
に半導体基板ｌとエピタキシャル層２との間に設けられ
ている。、ｎ２ｕ埋込／ｆ１４は、コレクタ抵抗な低減
して高性能のバイポーラトランジスタを実現すると同時
に、ｎ型ウェル領域（後述する）の抵抗を小さくするた
めのものであり、その不純物濃度は１０〜１０７ｃｄ’
ｄＷに選ばれる。

＋ ｎ　型埋込層８は、高性能の縦型ｎｐｎバイポー２トラ
ンジスタのコレクタ電極を基板（半導体基体）の主面に
設けるため、エミッタ及びペース領域に比べ、大きくさ
れる。

＋ ｎ　型領域８は、コレクタ電極とｎｕ埋込層４とを接続
するためのものであり、コレクタ抵抗を小さくするため
、その不純物濃度が１０　〜１０／ｄ程度とされる、 ｐ壓ベース領域９は、コレクタであるｎ−型エピタキシ
ャル層２内の所定の領域に、フィールド絶縁膜６に自己
整合的に形成され、その不純物濃度は１０　〜１０　　
／−程度にされる。

エミッタ領域１６Ａは、絶縁膜１５に設けられた接続孔
を通して、エミッタ用電極例えば、多結晶シリコン膜１
６の不純物（例えば、リン又はヒ素）がペース領域９に
拡散して構成されているウエミクタ領域１６Ａの不純物
濃度は、１０〜１０　／ｄ程度とされる。なお、エミッ
タ形成法として、気相からの拡散又はイオン打込みによ
りｎ　型のエミッタ領域１６Ａを形成し、そこにＡノ等
の導電性材料をエミッタ電極２２として直接又はプラチ
ナシリサイド等のバリヤメタルを介して電気的に接触し
てもよい。半導体領域８（コレクタ領域）とペース領域
９とエミッタ電極１６は、眉間絶縁膜２０に設けられた
接続孔２１を通してコレクタ電極２２．ベース電極２２
．エミッタ電極２２に夫々接続さ−れている。

バイポーラトランジスタＴｒは、ＤＲＡＭのアクセス時
間の高速化を図るために、タイミング発生回路、アドレ
スバッファ回路、アドレスデコーダ回路データ入出力回
路、メインアンプ等を、ＣＭＯ５回路と共に、構成する
。また、アドレスバッファ回路及びデータ入出力回路に
おいては、ＴＴ　Ｌ　（Ｔｒａｎｓｉｓｔｏｒ　−Ｔｒ
ａｎｓｉｓｔｏｒ　Ｌｏｇｉｃ）レベル又はＥ　ＣＬ　
（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ　）レ
ベルでの信号の入出力が容易となる。特に、バイポーラ
トランジスタＴｒは、高性能の縦型ｎｐｎ　トランジス
タであるので、容易にＥＣＬ型差動アンプが構成できる
。これを前記入力又は出力回路に用いることより、小さ
い論理振幅のＥＣＬ信号を高速かつ高い信頼度で与うこ
とができる。データ出力回路においては、外部装置の駆
動能力が向上する。アドレスデコーダ回路においては、
特に、ワード線の駆動をバイポーラトランジスタＴｒに
よって行うことにより、大きな容量性負荷が寄生するワ
ード線のレベルを高速に立上げることができる。

ＤＲＡＭの周辺回路を構成するｎチャンネルＭＯＳＦＥ
ＴＱｎは、図中、中央部に示すよ５に、埋込半導体領域
３とｐ″″型の半導体領域７とからなるｐ型ウェル領域
、ゲート絶縁膜１５．ゲート電極１６．一対のｎ型及び
ｎ　型の半導体領域１７及び１８からなるソース領域及
びドレイン領域で構成されている。

ｐ　型埋込層３は、ＭＯＳＦＥＴＱｎで生じるソフトエ
ラーを防止する（後述する）ために、形成される。これ
は、特に、センスアンプを構成するＭＯＳＦＥＴＱｎに
おいて、有効である。また、ｐ　型埋込層３は、ｐ型り
エル領域の抵抗を小さくするので、ラッチアップの発生
防止に有効である。なお、ラフチアツブ現象については
、テクニカル　ダイジェスト　オプ　インタナシッナル
エ°レクトロン　テバイス　ミーティング（Ｔｅｃｈｎ
ｉ−ｃａｌ　Ｄｉｇｅｓｔ　ｏｆ　Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ　ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ　Ｍｅｅｔｌ
ｎｇ、　１９８２．　ｐｐ４５４−４７７）などに詳し
い。さらに、ｐ　型埋込層３の存在によって、その上部
のｎ型エピタキシャル層２をｐ−型半導体領域７（不純
物濃度１０〜１０　／ｄ径程度とすることが容易となる
。、ｐ　型埋込層３の不純物濃度は、前述のとおり、１
０〜１０／ｄ程度とされる。

ｐ型ウェル領域には、基板１と同一電位が印加される。

つまり、図示しないが、電極２２と同一層からなる前記
基板電位が印加された配線が後述するｐ　型領域１９と
同一工程でｐ盤つェル内に形成されたｐ　型領域に接続
される。

前記ｎ型の半導体領域１７は、ｎ　型領域１８とチャネ
ル形成領域との間に設けられており、工Ｅ　Ｅ　Ｅ　Ｔ
ｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄ
ｅｖｉｃｅｓ。

Ｖｏｌ、ＥＤ−２７，ｐｐ１３５９−１３６７、１９８
０年８月、に述べられたＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ
　Ｄｏｐｅｄ　Ｄｒａｉｎ　）構造のＭＯＳＦＥＴを構
成する。ｎ型領域１７は、ミー）［極１６をマスクとし
て用いたイオン打込み等によって形成され、その不純物
濃度は１０１５〜１０　／ｄ径程度される。ｎ　型領域
１８は、ゲート電極１６の側部にそれに対して自己整合
的に形成されたサイドウオール絶縁膜２３とゲート電極
をマスクとしたイオン打込み等によって形成され、その
不純物濃度は１０〜１０　／禰程度とされる。

ＤＲＡＭの周辺回路を構成するｐチャネルＭＯＳＦＥＴ
Ｑｐは、図中、中央部に示すように、埋込半導体領域４
とエピタキシャル層２とからなるｎ型ウェル領域、ゲー
ト絶縁膜１５．ゲート電極１６、ｐ　型のソース領域及
びドレイン領域１９で構成されている。

＋ ｎ　型埋込層４は、ｐ　型埋込層３と同様に、ｎ型ウェ
ル領域の抵抗を小さくするので、ラフチアツブの防止に
有効である。

ｎｆｆ１ウエル領域には、電源電位ＶＣＣが印加される
。つまり、図示しないが、電極２２と同一層からなり、
前記電源電位が印加された配絣が、ｎ＋を領域１８と同
一工程でｎ型りエル内に形成され＋ たｎ　型領域に接続される。

Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ　、　Ｑ　Ｐのソース及
びドレイン領域には、基板上全面に形成されたＰＳＧ（
７オス７オシリケートガラス）膜等からなる層間絶縁ｌ
ｉ１．２０及び絶縁膜１５に形成された接続孔を通して
、アルミニウムからなる電極２２が接続される。

ゲート電極１６は、多結晶シリコン膜からなる。

この実施例では、ゲート電極１６はエミッタ電極１６と
同一工程で形成される。ゲート絶縁膜１５形成後、エミ
ッタ形成のための所定領域から除去される。所定領域に
おいて、基板（エピタキシャル層２）の主面に接続した
多結晶シリコン膜１６から不純物がベース領域９内に拡
散され、エミッタ領域が形成される。

なお、電極１６は、多結晶シリコン膜上に高融点全編（
モリブデン、タングステン、チタン、タンタル）膜又は
これのシリサイド膜を重ねた膜からなってもよい。

ゲート電極１６が、エミッタ電極１６と別の工程で形成
される場合、ゲート電極１６は、高融点金属膜又はその
シリサイド膜の単層であってよい。

ＤＲＡＭのメモリセルは、第１図中、右側に示すように
、スイッチ（メモリセル選択）用ｎチャネルＭＯＳＦＥ
ＴＱｓと、容量素子Ｃｐとの直列回路で構成されている
。このメモリセルは、埋込半導体領域３と半導体領域７
とからなるｐ型ウェル領域に構成される。

容量素子Ｃｐは、主としてｎ型の半導体領域１２、誘電
体膜１１及びプレート電極１３で構成されるＭＩＳ型容
量素子からなり、半導体領域１２とｐ　型の半導体領域
１０とで構成されるｐｎ接合容量素子が付加される。キ
ャパシタＣｐの一方の電極であるｎ型半導体領域１２の
不純物濃度は、１０〜１０　／ｄ程度とされる。、Ｂｔ
体膜１１は、例えば、基板の熱酸化により形成された酸
化シリコン膜、ＣＶＤにより形成された窒化シリコン膜
、窒化シリ；ン膜の熱酸化により形成された酸化シリコ
ン膜の三層膜からなる。キャパシタＣｐの他方の電極で
あるプレート電極１３は、リンを導入して低抵抗にした
多結晶シリコン膜からなり、同一のメモリセルアレイの
複数のメモリセルに共通の平板状の電極である。ｐｍ半
導体領域１０の不純物濃度は、１０〜１０　／ｄ程度と
される。ｐ　型領域１０は、メモリセルにおけるソフト
エラーを減らすために、形成される。

つまり、ｐ　型領域１０は、キャパシタＣｐの容量を増
すため、及び、少数キャリアに対するポテンシャルバリ
アを形成するために形成される。半導体領域１２には、
ＭＯＳＦＥＴＱｓを通してデータ線ＤＬ（アルミニウム
配線層２２）から伝達された１０”又は＠１”情報に対
応した電位（例エババイレベルの５　Ｖ　＝　Ｖ（Ｃ５
１Ｊｔロウレベルノ０Ｖ＝Ｖｓｓが印加される。プレー
ト電極１３には、例えば、前記１０＃情報と＠１”情報
との中間の電位（１／２ＶｃｃＬ、２．５Ｖ）が印加さ
れる。

絶縁膜１４は、プレート電極１３を榎うように構成され
ており、このプレート電極１３とその上部に延在するワ
ード線（ＷＬ）１６Ｂとの電気的な分離をするように構
成されている。絶縁膜１１Ａは、半導体領域１０ととも
に、容量素子Ｏｐ間を電気的に分離するように構成され
ている。

ＭＯＳＦＥＴＱｓは、前記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
ｎと同様に、ゲート絶縁Ｍ１５．ゲート電極１６．一対
の半導体領域１７．ソース領域及びドレイン領域１８で
構成されている。

ＭＯ３ＦＥＴＱａの一方のソース領域又はドレイン領域
１８は、データ１ｆ４（ＤＬ　）　２２と電気的に接続
されている。

前記バイポーラトランジスタＴｒの近接した位置には、
寄生バイポーラトランジスタの動作で半導体基板１に少
数キャリアを注入する注入源となるｎ＋厘半導体領域（
図示せず）が配置されている。この半導体領域は、例え
ば配線層、ｎチャネルＭ・ｆｆ５ＦＥＴのソース領域又
はドレイン領域である。寄生バイポー２トランジスタは
、埋込層４及び半導体領域８からなるコレクタ領域をベ
ース領域、ベース領域９をエミッタ領域、半導体基板ｌ
をコレクタ領域として構成される。

一方、メモリセル下の半導体基板１とエピタキシャル層
２との間に、半導体基板１（又は半導体領域７）と同一
導電型でこれよりも高い不純物濃度の埋込層３を設ける
。これにより、寄生バイポーラトランジスタの動作でそ
の近傍に配置されたｎ　型半導体領域から半導体基板１
側に注入される少数キャリア、及びα線によりＭＩＳＦ
ＥＴＱａ又は容−１＆素子Ｃｐ下の半導体基板１内に発
生した少数キャリアに対してポテンシャルバリアを構成
できる。従って、前記少数キャリアがメモリセルへ侵入
することを防止できる。また、メモリセル中のｎチャネ
ルＭＯＳＦＥＴ等のｎ型領域（ソース、ドレイン領域等
）に電界が印加されると空乏層がｐウヱル領域７に拡が
る。この空乏層領域が拡がるほどα線により発生した電
子を実収する。

本発明のように、メモリセル下にｐ　型領域３が存在す
ると空乏層の伸びがｐ　型領域３で止められる。電圧を
印加してもｐ　型領域３より拡がらない。このことより
、耐α線強度を向上できる。

つまり、アクセス時間の高速化を図るとともに、ソフト
エ２−を防止し、電気的信頼性の向上を図ることかでき
る。

また、メモリセル下に設ゆられる埋込半導体領域３は、
ＭＯ５ＦＥＴＱｎのＰ型りエル領域を構成する埋込半導
体領域３及び分離領域工を構成する埋込半導体領域３と
同一製造工程で形成することができる。換言すれば、メ
モリセル下の埋込半導体領域３を形成する製造工程を低
減することができる。

以上と同様にして、周辺回路（％にセンスアンプ）のｎ
チャネルＭＯＳＦＥＴＱｎにおけろソフトエラーが防止
できる。メモリセルからデータ線ＤＬに読出されたデー
タが、データ線ＤＬに接続されたＭＯＳＦＥＴＱｎのｎ
型半導体領域に供給された場合、この領域でデータが反
転することを防止できる。

また、ｎ　型埋込Ｉ−４の存在が、周辺回路のｐチャネ
ルＭＯＳＦＥＴＱｐの正孔によるソフトエラーを防止す
る。

本発明の第２実施例は、特に基板に負電位を供給した場
合において、周辺回路の動作速度の高速化を図るＤＲＡ
Ｍの実施例である。第２実施例であるＤＲＡＭを第２図
で示す。

第２実施例（及び以下の説明でも同様）の説明において
、第１実施例と異なる点のみが説明される。

第２実施例のＤＲＡＭは、第２図に示すように、周辺回
路を構成するｎチャネルＭＯＳＦＥＴＱｎ形成領域に、
ｐ　型埋込層３を設けていない。半導体基板１を負電位
にしたことにより、ＭＯＳＦＥＴＱｎのチャネル形成領
域に形成される空乏層が半導体基板１の深さ方向により
深く伸ばされる、（埋込半導体領域３に接しない。）こ
のため、基板電位の変動によるしきい値電圧の変動を小
さくできる、つまり基板効果定数を小さくできる。しき
い値電圧の変動が小さいため、通常時のしきい値電圧を
小さくすることができる。しきい値電圧の変動が大きい
場合、負の方向に変動するとノーマリオンのＭＯＳＦＥ
Ｔとなってしまい誤動作してしまう。つまり、チャネル
形成領域の空乏層内の不純物濃度を低減し、ＭＯＳＦＥ
ＴＱｎのしきい値電圧を低くすることができる。このＭ
Ｏ８ＦＥ　Ｔ　Ｑ　ｎのしきい値電圧の低下により、ス
イッチング速度の高速化を図ることができ、結果的に、
前記第１実施例と略同様の効果を得るとともに、周辺回
路の動作速度の高速化を図ることができる、本発明の第
３実施例は、第３図に示すよう質、第２実施例とは逆に
、周辺回路のＮチャネルＭＯ３ＦＥＴＱｎ下にｐ　型埋
込層３を設け、かつ、メモリセル部間下にそれを設けな
いようにしたＤＲＡＭの例である。

本実施例は、ソフトエラーの原因である少数キャリア（
電子）を捕獲する確率は、回路素子を構成する（ｎｕ）
半導体領域の面積に比例することに着目した例である。

つまり、周辺回路、特に１つのセンスアンプのＮチャネ
ルＭＯＳＦＥＴＱｎのｈ　型ソース、ドレイン領域の面
積は、１つのメモリセル内のｎ　型半導体領域のそれよ
り、極めて広い。従って、本実施例によれば、ソフトエ
ラーの起り易い周辺回路のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
ｎへの少数キャリアの侵入をｐ　型埋込層３によって防
止できるので、周辺回路でのソフトエラーを防止できる
。

第２図及び第３図に示したＤＲＡＭにおいて、＋Ｕ領域
１０の形成を省略することができる。

第４図は、本発明によりて得られる、ソフトエラーレー
トの改善を示す図である。

第４図において、縦軸と横軸は、共に、対数目盛とされ
る。、横軸はＤＲＡＭの動作サイクル時間、換言すれば
、読出し又は書込みをくり返して行う場合のロウアドレ
スストローブ信号ＲＡＳの立ち下がりの間隔を示す。縦
軸は、データ線モードのソフトエラーの発生する率を示
す、ソフトエラーレートは、所定の値を１（基準値）と
して、相対的な値で示される。

直線Ａ、　Ｂ及びＣは、夫々、第１図、第２図及び第３
図のＤ　ＲＡ　Ｍのソフトエラーレートを示す。

直線りは、第１図〜第３図において、ｐ　型埋込半導体
領域３が形成されていないＤＲＡＭのソフトエラーレー
トを示す。

バイポーラトランジスタを有するＤＲＡＭＫおぃ又、ｐ
＋型埋込層３を形成しない場合（直線Ｄ）に比べ、本発
明に従ってメモリセル部間下にｐ＋型埋込層３を設けた
場合（直線Ｂ）、ソフトエラーレードが改善される。こ
れは、キャパシタＣｐのｎｕ領域１２及びＭＯ８ＦＢＴ
Ｑｓのｎ型ソース、ドレイン領域１７及び１８、つまり
゛、データ線２２に直接又は間接に結合（接続）される
半導体領域に、少数キャリアが侵入することを防止でき
るからである。

第３図のＤＲＡＭのソフトエラーレート（直線Ｃ）が、
直１ＭＢ及びＤｆ）′Ｄ、ＲＡＭよりも、良い。

選択された１つのメモリセル内のｎ　型半導体領域の面
積よりも、センスアンプのＭＯＳＦＥＴのｎ　型半導体
領域の面積が広い。周辺回路のうち主としてこのセンス
アンプにおけるソフトエラーが防止されるため、ソフト
エラーレートが改善される。

第１図のＤＲＡＭのソフトエラーレート（直線Ａ）が最
も優れている。直線ＢとＣに示されるソフトエラーレー
トの改善の和よりも、大きくソフトエラーレートが改善
される。

ＤＲＡＭの動作サイクル時間が長くなるにつれて、デー
タ線モードのソフトエラーは減る。これは、メモリセル
内ト ャリアを捕獲する機会が減るためである。従って、ＤＲ
ＡＭの高速化のためには、データ線モードのソフトエラ
ーを減らす必要がある。本発明は、バイポーラトランジ
スタを用いたことに加え、この点からもＤＲＡＭの高速
化に有効である。

第１乃至第３の実施例において、ｐチャネルＭＯＳＦＥ
ＴＱｐを形成するためのｎ型ウェル領域が、第５図に示
すように形成されてもよい。

第５図において、ｎ型ウェル領域への電位（電源電位Ｖ
ｃｃ）は、ｎ　型領域１８より深いｎ　型領域８Ａを通
して供給される。ｎ　　ｍ領域８Ａは、バイポーラトラ
ンジスタのスレフタであるｎ　型領域８と同一工程で形
成される。従りて、ｎ　型領域８Ａはｎ型ウェル領域の
ｎ　型埋込層４に接するように、形成される。これＫよ
りて、ｎ型ウェル領域の抵抗をさらに小さくでき、ラッ
チアップ現象の発生を防止できる。

メモリセルの構成は、第６図〜第１０図に示すような構
成であってもよい。第６図〜第１０図には、メモリセル
部Ｍおよび周辺回路のｎチャネルＭＯＳＦＥＴＱｎのみ
が示される。

第６図のメモリセルは、第１図〜第３図と同様に、プレ
ーナ形であるが、隣接するメモリセルのキャパシタＣ９
間の分離が、フィールド絶縁膜６及びｐｒＩｉ半導体領
域５によりて行なわれる。第６図のメモリセルは、１９
７７　　ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎ
　Ｄｅｖｉｃ＠ｓ　Ｍｅ＠ｔｉｎｇ、　Ｔｅｃｈｎｉｃ
ａｌＤｉｇｅｓｔ、　ｐｐ２８７　＃２９０　　に述べ
られたメモリセルに本発明を適用した例である。ＭＯＳ
ＦＥＴＱｓは、サイドウオール絶縁膜２３を持たず、従
りて、ソース及びドレイン領域がｎｕ領域１８のみから
なるシングルドレイン構造を持つ。ＭＯＳＦＥＴＱｎも
、同じくシングルドレイン構造とされる。

第６図のメモリセルにおいて、ｐ　型領域１０、又は、
ｎ　型及びｐ　型領域１２及び１０の両方を省略しても
よい。なお、ｎ　型及びｐ　型領域１２及び１０の双方
を省略するときは、グレート電極１３の電位は、電源電
位ＶＣＣにされる。

第７図のメそりセルは、キャパシタＣｐが基板主面上に
重ねられた構成を有する。キャノくシタＣｐは、ＭＯＳ
ＦＥＴ）ランジスタのｎ型領域１７及び１８の一方と接
続して、素子間分離用の絶縁ＰＡ６の上に取り出した電
極２４Ａと電極２６との間に形成される。電極２４Ａと
２６は主としてポリシリコンなどで形成される。絶縁膜
２５はキャパシタの誘電体膜であり、絶縁膜１１と同様
の材料で形成される。また２７は層間絶縁膜である。

なお、第７図では、配線層２２とｎ型領域１７と１８の
接続は、電極２４Ａと同時に形成される電極２４Ｂを介
して行われる構成になりている。

第７図の構成によれば、キャパシタＣｐはシリコン基板
と分離されて形成されるため、電子がキャパシタ部に収
集されて誤動作を生じることが、少なくなる。このよう
なメモリセルは、例えば、Ｉ　ＥＥＥ　　Ｊｏｕｒｎａ
ｌ　ｏｆ　５ｏｌｉｄ−８ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ
＋Ｖｏ１．５Ｃ−１５，Ｎ１４　、　Ａｕｇ、−１９８
０、ｐｐ、６６１−６６７あるいはＩｎｔｅｒｎａｔｉ
ｏｎａｌ　５ｏｌｉｄ−８ｔａｔｅＣ１ｒｃｕｉｔｓ　
Ｃｏｎｆｅｒｅｎｃｅ　（ＩＳＳＣＣ）、　Ｄｉｇｅｓ
ｔ　ｏｆＴｅｃｈｎｉｃａｌ　Ｐａｐ＠ｒ＠ｐ　　Ｆｅ
ｄ−＋　　１９８Ｌ　ｐｐ、　２５０−２５１　などに
述べられている。

第７図のメモリセルにおいて、基板中に発生した電子が
、キャパシタＣｐの直下のｎ　型領域１８に収集される
ことが防止される。従りて、本実施例によれば、キャパ
シタがシリコン基板と分離されている効果と、本発明の
効果が相乗的に寄与し、ソフトエラーに対する耐性がさ
らに向上する。

なお、ＭＯＳＦＥＴＱｎのソース及びドレイン領域１８
と電極２２（図示していない）との接続が、メモリセル
部と同様に、多結晶シリコン膜２４Ｂを介して行なわれ
てよい。

第７図の実施例において、ＭＯＳＦＥＴＱｎ及びＱｓの
ｎＷ領域１８（及び／又は１７）の下部に　＋Ｕ半導体
領域２８を設けて、これらの部分にも電位障壁を形成し
ている。領域２８は領域１０と同程度の不純物濃度とさ
れる。電位障壁が領域３と２８とによって２重に形成さ
れることになり、ソフトエラー改善の効果が極めて大と
なる。

本実施例のごとくｎ形不純物層の下部にｐ　型領域２８
を設ける方法は、他のどの実施例においても同様に適用
できる。また、メモリセルのＭＯＳＦＥＴＱｓの下、あ
るいは、周辺回路のＭＯＳＦＥＴＱｎの下のいずれか一
方に、ｐ　型領域２８を形成するようにしてもよい。ま
た、ｐ　型領域２８の形成を省略してもよい。また、第
７図において、メモリセルのビ型領域３又はｐ＋型領領
域３び２８の形成を省略してもよい。

ＭＯ３ＦＥＴＱａは、シングルドレイ／構造であっても
よい。このとき、ＭＯＳＦＥＴＱｎはシングルドレイン
構造又はＬＤＤ構造のどちらでもよい。

第８図は、第２図のＤＲＡＭのように、周辺回路のＭＯ
ＳＦＥＴＱｎ下（特にｎ　型領域１８下）にｐ＋＋埋込
層３が存在しない場合、前述のｐ＋型領領域２８形成し
た例である。すなわち、ｐ＋＋埋込層３によるしきい値
電圧の上昇を避け、かつソフトエラーレートをｐ＋型領
領域２Ｂより改善した例である。

本実施例によれば、埋込層３を設けたことにより場合に
よりては生じる問題、たとえば、埋込層３の不純物が、
ｎ型領域１８（及び１７）、あるいはＭＯＳＦＥＴのゲ
ートの近傍に達して、接合耐圧がわずかでも低下したり
、あるいはＭＯＳＦＥＴのしきい電圧がわずかでも上昇
したりすると、回路性能が著しく変化する場合は、その
部分だけ埋込層３を設けないで、これらの問題を解決す
ることができる。

第９図は、埋込層３の不純物濃度を選択的に変化させた
例であり、メモリセル下と周辺回路のＭＯＳＦＥＴＱｎ
の下部に設けたｐ型埋込層３の濃度を変えている。例え
ば、ＭＯＳＦＥＴＱｎ下の＋ ｐ　型埋込層３Ａの不純物濃度は、しきい値電圧の上昇
を小さくするため、ｐ＋＋埋込層３のそれより低く、か
つ基板１と領域７のそれより高く設定される。本実施例
によれば、各部分毎に不純物濃度を設定できるので、第
７図に比べ、ソフトエラー特性とその他の電気的特性と
のバラツキを考慮した高性能のメモリが実現できる。

第１０図は、キャパシタＣｐが、半導体基板（基体）の
主面から深さ方向に設けられた＃２９を利用して、形成
された例である。

キャパシタＣｐは、一方の電極である多結晶シリコン［
３０，［体膜１１及び他方の電極である半導体基体とか
らなる。電極３０は、電極１３と異なり、各メモリセル
毎に独立して形成され、かつ、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　ｍのｎ　型領域１８に接続される。半導体基体は、
全メモリセルに共通の電極とされ、固定電位（例えば、
回路の接地電位ＶＪ１８又は負の基板バイアス電位Ｖｍ
ｉ＋　）が印加される。バイポーラトランジスタＴｒに
より基板ｌ内で発生した電子は、ｐ　型埋込層３により
、メモリセル内に侵入しない。つまり、ｐ　型埋込層３
とこれより上の（浅い）部分が、ソフトエラー防止少な
いキャパシタＣｐとして利用できる。

第２図及び第３図のＤＲＡＭは、ｐ　型領域３のための
不純物基板１に導入するときに、ホトレジスト等のマス
クによって選択的に領域Ｑｎ又は領域Ｍを覆うことによ
って、形成できる。

本発明によれば、バイボー２トランジスタを有するＤＲ
ＡＭを形成することが可能になる。つまり、ＤＲＡＭに
バイボーラド２ンジスタを混在させることによって動作
速度の高速化を図るとともに、バイポーラトランジスタ
によって発生した少数キャリアに対してポテンシャルバ
リアを構成することによって、前記少数キャリアに起因
するソフトエラーを防止し、電気的信頼性の向上を図る
ことができる。

以上、本発明者によってなされた発明を、前記冥施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。

バイポーラトランジスタは、種々の構造を採用すること
ができる。

例えば、第１１図及び第１２図に示すように、ｎ型ウェ
ル領域３１からなるコレクタと、ｐ型ベース領域３２と
、ｎ　型エミッタ領域１８Ａとを有するバイボーラド２
ンジスタが形成されてもよい。ｎ　型及びｐ　型半導体
領域１８及び１９Ａは、アルミニウムからなる電極（図
示しない）を接続するための領域であり、夫々、ｎチャ
ネル及びｐチャネルＭＯＳＦＥＴのソース及びドレイン
領域と同一工程で形成される。コレクタの高濃度層１８
Ｂを２ケ所設けたのは、コレクタ３１の抵抗を減少させ
、コレクタに電流が流れたときにコレクタの電位が低下
してバイボー２トランジスタが飽和するのを防ぐためで
ある。必要に応じてどちらか一方のみとしてもよいし、
ベース３２をとりかこむ構造としてさらに抵抗を下げて
もよいことはもちろんである。また、領域３１と、基板
１との間に領域３１より不純物鏡度の濃いｎ型層を設け
て低抵抗化を図ることもできる。

バイボーラド２ンジスタの構造を簡単にすることにより
、ｐ型及びｎＷｉｌＬ込層の形成やエピタキシャル層の
形成等の工程が不要となる。つまり、製造工程が少なく
なり、簡単になる。このバイポーラトランジスタの性能
は第１図のバイポーラトランジスタのそれより、多少、
劣る。

第１１図のメモリセルは、第６図に示したメモリセルと
同一である。

後述するが、メモリセルにおけるソフトエラー防止のた
めのｐ　型領域３２は、特に制限されないが、バイポー
ラトランジスタのベース領域３２と同一工程で形成され
る。その不純物濃度は１０１６〜１０”／ｄ程度とされ
る。

第１１図および以下の図面では基板上の絶縁膜あるいは
配線等は図示していない。

ｐ＋屋埋込層３を第１１図において形成することも可能
である。第１２図のメモリセル及び周辺回路のｎチャネ
ルＭＯＳＦＥＴは、第９図のそれらと実質的に同一であ
る。

第１２図のＤＲＡＭにおいて、メモリセル下のｐ＋型領
領域２Ｂみを省略することも可能である。

この実施例によれば、バイポーラトランジスタを有する
ＤＲＡＭをＣＭＯ８の製造工程数に近い工程で製造する
ことが可能である。第１１図の構造を例にとり、第１３
Ａ図〜第１３Ｄ図を用いて製造方法の一例を簡単に説明
する。

第１３Ａ図に示すように、ｐ型の不純物、例えばボロン
を不純物として有するシリコン基板ＩＡを準備する。不
純物の濃度は一般に１０〜１０／ｃＩｉ程度の範囲内に
設定される。次いで、シリコン基板ＩＡの主表面に、イ
オン打込み技術もしくは通常の拡散技術によりｎ型領域
（ｎウェル）３１を形成する。次に公知のＬＯＣＯ８（
ＬｏｃａｌＯｘｉｄａｔｉｏｎ　ｏｆ　５ｉｌｉｃｏｎ
　）に技術により、ｓｉｏ。

よりなる絶縁膜６を形成する。

第１３Ｂ図に示すように、バリアとなるｐ型層とバイポ
ーラトランジスタのベースとなるｐ型層３２を通常の拡
散技術もしくはイオン打込み技術により同時に形成する
。次にキャパシタの一方の電極となるｎ型導電層を形成
する。

第１３Ｃ図に示すように、キャパシタＣｐの絶縁膜１１
．をシリコン基板ＩＡの表面の酸化により形成し、その
上部に電極１３を形成する。電極１３の材料としては、
例えばポリシリコンを用いる。次にＭ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ　ａのゲート絶縁膜１５をシリコン基板１０表面
酸化により形成し、その工部にゲート電極１６を形成す
る。ここで絶縁！Ｘ１５と電極１６は、シリコン基板Ｉ
Ａの上に全面に重ねて被着した後に公知のホトエツチン
グ技術により同時に形成すればよい。

第１３Ｄ図に示すように、次に、ｎチャンネルＭＯＳＦ
ＥＴのソースドレインとなるｎ　型領域１８とバイポー
ラトランジスタの工ばツタ１８Ａおよびコレクタ部のｎ
　型領域１８Ｂをイオン打込み技術により同時に形成す
る。

この後、ｐチャンネルＭＯＳＦＥＴのソースおよびドレ
インとなるｐ　型領域１９と、バイポーラトランジスタ
のベース内のｐ　型領域１９Ａをイオン打込み技術によ
り同時に形成すれば、第１１図に示した構造が得られる
。なお、ここではＭＯＳＦＥＴのゲート電極上の絶縁膜
、データ線等の配線などについては省略したがこれらは
公知の工程で容易に形成できる。

上記の製造方法によれば、バリアとなるｐ型導電層とバ
イポーラトランジスタのベースとなるｐ型領域３２を同
一の工程で形成できるだけでなく、ｐチャンネルＭＯＳ
ＦＥＴ用のｎウェル３１とバイポーラトランジスタのコ
レクタ３１も同一の工程で形成できる。さらにｎチャン
ネルＭＯＳＦＥＴのソース、ドレインとなるｎ　型領域
１８とバイポーラトランジスタのエミッタ１８Ａおよび
コレクタ部のｎ　型領域１８Ｂを同一の工程で形成でき
、さらにｐチャンネルＭＯＳＦＥＴのソースおよびドレ
インとなるｐ型導電／１ｌ１９と、バイポーラトランジ
スタのベース内のｐ　型領域１９Ａも同一の工程で形成
できる。

バイボー２トランジスタは、上述した以外の種々の構成
を採用することができる。

回路素子は、ｐ　型の埋込半導体領域３及びｐ型の半導
体領域５を設けずに、ｐ−型半導体基板１とフィールド
絶縁膜６とで分離してもよい。

周辺回路はＣＭＯ８で構成しないで、ｎチャネルＭＩＳ
ＦＥＴとバイポーラトランジスタとで構成してもよい。

電位障壁となるｐ型埋込層３は、ＭＯＳＦＥＴのソース
、ドレイン電極などと離して形成した例を示したが、場
合によっては、極めて近傍もしくは接し【形成してもよ
い。

本発明は、１トランジスタ、１キヤパシタ形のメモリセ
ルのみでなく、たとえばエレクトロニクス（Ｅｌｅｃｔ
ｒｏｎｉｃｓ　　１９７０年２月１６日　１０９頁−１
１５頁などに述べられている３トランジスタ形メモリセ
ルや、あるいは１９７０年フォールジヨイント　コンピ
ュータコンファレンス（ＦａｌｌＪｏｉｎｔ　Ｃｏｍｐ
ｕｔｅｒ　Ｃｏｎｆｅｒｅｃｅ）論文集５４頁〜６２頁
に述べられている４トランジスタ形メモリセルを用いた
メそりにも適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、セル下又は周辺回路の半導体領域下に、基板
と同−導電製でかつそれよりも高い不純、初濃度の半導
体領域を設けるつまり、メモリセルの回路素子を構成す
る半導体領域又は周辺回路の回路素子の半導体領域の下
に、これらと反対導電盤の半導体領域を設ける。これに
よりて、ＤＲＡＭの周辺回路にバイポーラトランジスタ
を混在させて高速化を図るとともに、バイポーラトラン
ジスタにより発生した少数キャリアに対して前記半導体
領域がポテンシャルバリアを構成し、前記少数中ヤリア
によるソフトエラーを防止することができる。

【図面の簡単な説明】

第１図〜第３図は、夫々、本発明に従う、バイポーラト
ランジスタを有するＤＲＡＭの構造を示す断面図、 第４図は、第１図〜第３図のＤＲＡＭのン７トエラーレ
ートを示すグラフ、 第５図は、第１図〜第３図のＤＲＡＭに含まれるｐチャ
ネルＭＯＳＦＥＴの、他の構造を示す断面図、 第６図〜第１０図は、第１図〜第３図のＤＲＡＭのメモ
リセル及びＮチャネルＭＯＳＦＥＴの、他の構造を示す
断面図、 第１１図及び第１２図は、夫々、本発明の他の冥施例で
あるバイポーラトランジスタを有するＤＲＡＭの構造を
示す断面図、 第１３Ａ図〜第１３Ｄ図は、第１１図のＤＲＡＭの製造
工程の概略を示す断面図である。 図中、１・・・半導体基板、２・・・エピタキシャル層
、３．４・・・埋込型半導体領域、５．　７．　８．　
１０゜１２．１７，１８・・・半導体領域、６・・・フ
ィールド絶縁膜、９・・・ベース領域、１６Ａ・・・エ
ミッタ領域、Ｔｒ・・・バイポーラトランジスタ、■・
・・分離領域、Ｑ・・・ＭＩＳＦＥＴ、Ｃｐ・・・情報
蓄積用容量素子である。 第４図 第５図 第６図 Ｑｎ−

Claims (1)

1. 【特許請求の範囲】 １、半導体基板と、 前記半導体基板内に形成された第１導電型の第１半導体
   領域に形成され、第２導電型のＭＯＳＦＥＴとこれに接
   続されたキャパシタとを含むメモリセルと、 前記半導体基板内に形成された第１導電型の第２半導体
   領域に形成された第２導電型のＭＯＳＦＥＴと、 前記半導体基板内に形成された第２導電型の第３半導体
   領域に形成された第１導電型のＭＯＳＦＥＴと、 前記半導体基板に形成されたバイポーラトランジスタと
   、 前記半導体基板内の前記第１半導体領域の下に形成され
   、前記第１半導体領域より高い不純物濃度を持つ、第１
   導電型の第４半導体領域と、前記半導体基板内の前記第
   ２半導体領域の下に形成され、前記第２半導体領域より
   高く前記第４半導体領域より低い不純物濃度を持つ、第
   １導電型の第５半導体領域を備えた半導体集積回路装置
   。 ２、半導体基板と、 前記半導体基板内に形成された第１導電型の第１半導体
   領域に形成され、第２導電型のＭＯＳＦＥＴとこれに接
   続されたキャパシタとを含むメモリセルと、 前記半導体基板内に形成された第１導電型の第２半導体
   領域に形成された第２導電型のＭＯＳＦＥＴと、 前記半導体基板内に形成された第２導電型の第３半導体
   領域に形成された第１導電型のＭＯＳＦＥＴと、 前記半導体基板に形成されたバイポーラトランジスタと
   、 前記半導体基板内の前記第２半導体領域の下に形成され
   、前記第２半導体領域より高い不純物濃度を持つ第１導
   電型の第５半導体領域とを備えた半導体集積回路装置。 ３、半導体基板と、 前記半導体基板内に形成された第１導電型の第１半導体
   領域に形成され、第２導電型のＭＯＳＦＥＴとこれに接
   続されたキャパシタとを含むメモリセルと、 前記半導体基板内に形成された第１導電型の第２半導体
   領域に形成された第２導電型のＭＯＳＦＥＴと、 前記半導体基板内に形成された第２導電型の第３半導体
   領域に形成された第１導電型のＭＯＳＦＥＴと、 前記半導体基板に形成されたバイポーラトランジスタと
   、 前記第１半導体領域内において、前記メモリセルのＭＯ
   ＳＦＥＴ又はキャパシタを構成する第２導電型の半導体
   領域下に形成され、前記第１半導体領域より高い不純物
   濃度を持つ第１導電型の第６半導体領域とを備えた半導
   体集積回路装置。 ４、半導体基板と、 前記半導体基板内に形成された第１導電型の第１半導体
   領域に形成され、第２導電型のＭＯＳＦＥＴとこれに接
   続されたキャパシタとを含むメモリセルと、 前記半導体基板内に形成された第１導電型の第２半導体
   領域に形成された第２導電型のＭＯＳＦＥＴと、 前記半導体基板内に形成された第２導電型の第３半導体
   領域に形成された第１導電型のＭＯＳＦＥＴと、 前記半導体基板に形成されたバイポーラトランジスタと
   、 前記第２半導体領域内において、前記ＭＯＳＦＥＴを構
   成する第２導電型の半導体領域下に形成され、前記第２
   半導体領域より高い不純物濃度を持つ第１導電型の第７
   半導体領域とを備えた半導体集積回路装置。